JP2011155208A - Semiconductor memory device - Google Patents
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Abstract
【課題】メモリ容量が大きくなってもヒューズ領域のレイアウト面積の増大を抑えることができる半導体記憶装置を提供すること。
【解決手段】所定の方向に配列した第１ヒューズ群１１と、第１ヒューズ群１１のヒューズ数よりも少なく第１ヒューズ群１１の配列数よりも少ない配列数で所定の方向に配列した第２ヒューズ群１２と、第１ヒューズ群１１及び第２ヒューズ群１２ごとに第１ヒューズ群１１及び第２ヒューズ群１２に基づく所定の信号を伝送する複数の信号線２４と、を備え、第１ヒューズ群１１に基づく信号線２４は、第１ヒューズ群１１付近から第２ヒューズ群１２を迂回して第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線され、第２ヒューズ群１２に基づく信号線２４は、第２ヒューズ群１２付近から第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線されている。
【選択図】図１A semiconductor memory device capable of suppressing an increase in layout area of a fuse region even when a memory capacity is increased.
A first fuse group arranged in a predetermined direction and a second fuse array arranged in a predetermined direction with an arrangement number smaller than the number of fuses of the first fuse group and less than the number of arrangements of the first fuse group. A fuse group 12 and a plurality of signal lines 24 for transmitting predetermined signals based on the first fuse group 11 and the second fuse group 12 for each of the first fuse group 11 and the second fuse group 12, and the first fuse The signal line 24 based on the group 11 bypasses the second fuse group 12 from the vicinity of the first fuse group 11 and is wired on the opposite side of the second fuse group 12 from the first fuse group 11 side. Is routed from the vicinity of the second fuse group 12 to the opposite side of the second fuse group 12 from the first fuse group 11 side.
[Selection] Figure 1
Description
本発明は、ヒューズを利用して冗長メモリセルの選択を行う半導体記憶装置に関する。 The present invention relates to a semiconductor memory device that uses a fuse to select a redundant memory cell.
従来の半導体記憶装置においては、メモリセルに故障が生じても装置全体として正しく動作し続けるようにするため、冗長回路を有する。冗長回路では、テスト工程において、正規のメモリセルに不良が検出された場合に冗長メモリセルの選択（置換）を行うためのヒューズ領域を有する。ヒューズ領域においては、不良メモリセルに係るアドレスをプログラムするためにアドレスのビット毎にヒューズが設けられるが、チップサイズを増加させる要因となるため、ヒューズ領域においてプログラムされた不良アドレスに応じてメモリセルを切り替える（選択する）回路が設けられるようになっている。 A conventional semiconductor memory device has a redundant circuit so that the entire device continues to operate correctly even if a failure occurs in a memory cell. The redundant circuit has a fuse region for selecting (replacement) the redundant memory cell when a defect is detected in the regular memory cell in the test process. In the fuse area, a fuse is provided for each bit of the address in order to program an address related to the defective memory cell. However, since it causes an increase in the chip size, the memory cell corresponds to the defective address programmed in the fuse area. A circuit for switching (selecting) is provided.
例えば、特許文献１では、メモリセルおよびメモリセルに接続されたワード線、ビット線を有するセルアレイと、複数の不良アドレスがそれぞれプログラムされる複数の冗長ヒューズ回路と、前記冗長ヒューズ回路に共通に設けられ、不良を救済するためのリザーブ冗長線と、前記冗長ヒューズ回路にそれぞれ対応して設けられ、前記冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号をそれぞれ出力する複数のアドレス比較回路と、前記冗長信号に応答して、対応するレギュラー冗長線または前記リザーブ冗長線のいずれかを有効にするスイッチ回路と、前記スイッチ回路の切替を制御するための冗長選択信号を出力する選択ヒューズ回路とを備えた半導体メモリが開示されている。この半導体メモリによれば、冗長線をレギュラー冗長線とリザーブ冗長線とに分類することで、簡易なスイッチ回路により、各冗長ヒューズ回路を複数の冗長線のいずれかに対応させることができるとされている。
For example, in
ところで、ヒューズ領域においては、メモリセルマトリックス単位で必要な本数のヒューズが均一に配置されたヒューズ群を有する。各ヒューズ群の大きさは、全て同一サイズとなっている。さらに、ヒューズ群は、ヒューズ領域において、通常、１列に並んで配置されているが、近年、メモリ容量が大きくなるにつれて、ヒューズ領域において、ヒューズ群が一方向（列方向）だけでなく他方向（行方向）にも配置されるようになっている。このようなヒューズ領域では、各ヒューズ群の周辺にアドレス比較回路が配置されており、アドレス比較回路から出力された信号が信号線を通じてスイッチ回路に入力される。ヒューズ群におけるヒューズはレーザビーム等を用いて切断されるため、ヒューズ群上に信号線を配置することができない。そのため、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間に他のヒューズ群が配置される場合、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間の信号線は、他のヒューズ群を迂回するように配線される。 By the way, the fuse region has a fuse group in which a necessary number of fuses are uniformly arranged in a memory cell matrix unit. Each fuse group has the same size. Further, the fuse groups are usually arranged in a row in the fuse region, but in recent years, as the memory capacity increases, the fuse group is not only in one direction (column direction) but also in the other direction. It is also arranged in the (row direction). In such a fuse region, an address comparison circuit is arranged around each fuse group, and a signal output from the address comparison circuit is input to the switch circuit through a signal line. Since the fuses in the fuse group are cut using a laser beam or the like, a signal line cannot be arranged on the fuse group. Therefore, when another fuse group is arranged between the address comparison circuit and the switch circuit related to a certain fuse group, the signal line between the address comparison circuit and the switch circuit related to the certain fuse group is not connected to the other fuse group. It is wired to detour.
しかしながら、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間の信号線を、他のヒューズ群を迂回するように配線すると、他のヒューズ群の周辺（特に幅方向（チップ最外周端部の方向））に当該信号線を配線するためのエリアを確保しなければならず、ヒューズ領域のレイアウト面積が増大し、チップサイズが大きくなってしまうおそれがある。 However, if the signal line between the address comparison circuit and the switch circuit related to a certain fuse group is routed so as to bypass the other fuse group, the periphery of the other fuse group (especially in the width direction (at the outermost end of the chip) In the direction)), an area for wiring the signal line must be secured, which may increase the layout area of the fuse region and increase the chip size.
本発明の主な課題は、メモリ容量が大きくなってもヒューズ領域のレイアウト面積の増大を抑えることができる半導体記憶装置を提供することである。 A main object of the present invention is to provide a semiconductor memory device capable of suppressing an increase in layout area of a fuse region even when a memory capacity is increased.
本発明の一視点においては、半導体記憶装置においては、複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群と、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線と、を備え、前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする。 In one aspect of the present invention, a semiconductor memory device has a plurality of fuses, a plurality of first fuse groups arranged in a predetermined direction, and a plurality of fuses smaller than the number of fuses in the first fuse group. And a plurality of second fuse groups arranged in the predetermined direction with an arrangement number smaller than the arrangement number of the first fuse groups at a position shifted from the first fuse group in a direction perpendicular to the predetermined direction; A plurality of signal lines for transmitting predetermined signals based on the first fuse group and the second fuse group for each of the first fuse group and the second fuse group, and the signal based on the first fuse group The line is routed on the opposite side of the second fuse group from the first fuse group side, bypassing the second fuse group from the vicinity of the first fuse group. The signal lines based on Yuzu group is characterized by being wired to the opposite side of the first fuse group side of the second fuse group from the second fuse near groups.
本発明の前記半導体記憶装置においては、前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、入力されたアドレス信号と対応する前記第１ヒューズ群及び前記第２ヒューズ群からのヒューズ信号とを比較し、かつ、比較結果が一致するときに冗長メモリセル使用信号を出力する複数の比較判定回路と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、かつ、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力する複数の冗長メモリセル使用判定回路群と、対応する前記冗長メモリセル使用判定回路群から対応する前記信号線を通じて入力された前記冗長メモリセル使用信号に基づいてメモリセルの選択制御を行う複数のメモリセル選択制御回路と、を備え、前記第１ヒューズ群及び前記第２ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向に対し直角方向の前記メモリセル選択制御回路側に隣接して配置され、前記メモリセル選択制御回路は、前記第２ヒューズ群よりも前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置に配置されていることが好ましい。 In the semiconductor memory device of the present invention, the semiconductor memory device is provided for each of the first fuse group and the second fuse group, and from the first fuse group and the second fuse group corresponding to the input address signal. A plurality of comparison determination circuits that compare the fuse signals and output a redundant memory cell use signal when the comparison results match, and are arranged for each of the first fuse group and the second fuse group, It is determined whether or not to use a redundant memory cell based on the redundant memory cell use signal from the corresponding comparison and determination circuit, and a redundant memory cell use signal is output when the redundant memory cell is used. Redundant memory cell usage determining circuit group and the redundant memory input from the corresponding redundant memory cell usage determining circuit group through the corresponding signal line And a plurality of memory cell selection control circuits for performing control of memory cell selection based on a signal to use a memory, wherein the first fuse group and the second fuse group have fuses arranged in a direction perpendicular to the predetermined direction. The comparison and determination circuit is adjacent to both sides of the first fuse group and the second fuse group in the predetermined direction for each of the first fuse group and the second fuse group. The redundant memory cell use determination circuit group is disposed in the memory cell in a direction perpendicular to the predetermined direction of the first fuse group and the second fuse group for each of the first fuse group and the second fuse group. The memory cell selection control circuit is arranged adjacent to the selection control circuit side, and the memory cell selection control circuit is not opposite to the first fuse group side in a direction perpendicular to the predetermined direction with respect to the second fuse group. It is preferably arranged in position.
本発明の前記半導体記憶装置においては、前記第１ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第１ヒューズ群の１個分ごとに対応し、前記第２ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第２ヒューズ群の１．５個分のユニットごとに対応することが好ましい。 In the semiconductor memory device of the present invention, one memory cell selection control circuit corresponding to the first fuse group corresponds to one of the first fuse groups and corresponds to the second fuse group. One memory cell selection control circuit preferably corresponds to every 1.5 units of the second fuse group.
本発明の前記半導体記憶装置においては、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第２ヒューズ群から前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置において前記第２ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第３ヒューズ群を備え、前記信号線は、前記第３ヒューズ群ごとにも前記第３ヒューズ群に基づく所定の信号を伝送し、前記第１ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して配線され、前記第２ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第３ヒューズ群に基づく前記信号線は、前記第３ヒューズ群付近から前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることが好ましい。 The semiconductor memory device of the present invention has a plurality of fuses smaller than the number of fuses of the first fuse group, and the first fuse group side perpendicular to the predetermined direction from the second fuse group. Is provided with a plurality of third fuse groups arranged in the predetermined direction with an arrangement number smaller than the arrangement number of the second fuse groups at a position shifted to the opposite side, and the signal line is provided for each of the third fuse groups. Also transmits a predetermined signal based on the third fuse group, the signal line based on the first fuse group is routed around the third fuse group, and the signal line based on the second fuse group is The third fuse group is routed on the opposite side of the third fuse group from the first fuse group side, and the signal line based on the third fuse group is attached to the third fuse group. That it is wired to the opposite side of the first fuse group side of the third fuse group from being preferred.
本発明の前記半導体記憶装置においては、前記第３ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第３ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第３ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第３ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第３ヒューズ群の前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側に隣接して配置され、前記第１ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群の前記所定の方向の一方又は両方に配置され、前記第２ヒューズ群及び前記第３ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群よりも前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置に配置されていることが好ましい。 In the semiconductor memory device of the present invention, the third fuse group includes two rows of fuses arranged in a direction perpendicular to the predetermined direction, and the comparison determination circuit is provided for each third fuse group. And comparing the input address signal with the corresponding fuse signal from the third fuse group, outputting a redundant memory cell use signal when the comparison result matches, and correspondingly The redundant memory cell use determining circuit group is disposed adjacent to both sides of the third fuse group in the predetermined direction, and the redundant memory cell use determining circuit group is provided for each of the third fuse groups, and from the corresponding comparison determining circuit. Determining whether to use a redundant memory cell based on the redundant memory cell use signal, and outputting a redundant memory cell use signal when using the redundant memory cell, and The redundant memory cell usage determining circuit group corresponding to the first fuse group is disposed adjacent to the side opposite to the second fuse group side in a direction perpendicular to the predetermined direction of the three fuse groups. The redundant memory cell use determination circuit group corresponding to the second fuse group and the third fuse group is disposed in one or both of the predetermined directions of the three fuse groups, and the predetermined number of the predetermined fuses is greater than that of the third fuse group. It is preferable that the second fuse group is disposed at a position shifted to the opposite side of the direction perpendicular to the direction.
本発明の前記半導体記憶装置においては、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第３ヒューズ群から前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置において前記第３ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第４ヒューズ群を備え、前記信号線は、前記第４ヒューズ群ごとにも前記第４ヒューズ群に基づく所定の信号を伝送し、前記第２ヒューズ群及び前記第３ヒューズ群に基づく前記信号線は、前記第４ヒューズ群を迂回して配線されていることが好ましい。 The semiconductor memory device of the present invention has a plurality of fuses smaller than the number of fuses of the first fuse group, and the second fuse group side perpendicular to the predetermined direction from the third fuse group. Comprises a plurality of fourth fuse groups arranged in the predetermined direction with an arrangement number smaller than the arrangement number of the third fuse group at a position shifted to the opposite side, and the signal line is provided for each of the fourth fuse groups. It is preferable that a predetermined signal based on the fourth fuse group is transmitted, and the signal line based on the second fuse group and the third fuse group is wired around the fourth fuse group.
本発明の前記半導体記憶装置においては、前記第４ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第４ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第４ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第４ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第４ヒューズ群の前記所定の方向に対し直角方向の前記第３ヒューズ群側とは反対側に隣接して配置され、前記第２ヒューズ群、前記第３ヒューズ群、及び前記第４ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群の前記所定の方向の一方又は両方に配置されていることが好ましい。 In the semiconductor memory device of the present invention, the fourth fuse group includes two rows of fuses arranged in a direction perpendicular to the predetermined direction, and the comparison determination circuit is provided for each fourth fuse group. And comparing the input address signal with the corresponding fuse signal from the fourth fuse group, outputting a redundant memory cell use signal when the comparison results match, and correspondingly The fourth fuse group is disposed adjacent to both sides of the predetermined direction, and the redundant memory cell use determination circuit group is provided for each of the fourth fuse groups, and from the corresponding comparison determination circuit. Determining whether to use a redundant memory cell based on the redundant memory cell use signal, and outputting a redundant memory cell use signal when using the redundant memory cell, and The four fuse groups are disposed adjacent to the side opposite to the third fuse group side in a direction perpendicular to the predetermined direction, and correspond to the second fuse group, the third fuse group, and the fourth fuse group. Preferably, the redundant memory cell use determination circuit group is arranged in one or both of the predetermined directions of the fourth fuse group.
本発明の前記半導体記憶装置においては、前記第３ヒューズ群に対応する前記メモリセル選択制御回路と前記第４ヒューズ群に対応する前記メモリセル選択制御回路とは、共通化されており、前記第３ヒューズ群及び前記第４ヒューズ群に対応する共通の１つの前記メモリセル選択制御回路は、前記第３ヒューズ群の１個分、及び前記第４ヒューズ群の０．５個分のユニットごとに対応していることが好ましい。 In the semiconductor memory device of the present invention, the memory cell selection control circuit corresponding to the third fuse group and the memory cell selection control circuit corresponding to the fourth fuse group are shared, and the first One common memory cell selection control circuit corresponding to three fuse groups and the fourth fuse group is provided for each unit of one of the third fuse group and 0.5 of the fourth fuse group. It is preferable to correspond.
本発明によれば、第１ヒューズ群及び第２ヒューズ群におけるヒューズ数、及び第１ヒューズ群及び第２ヒューズ群の配置位置、１段あたりに配置する第１ヒューズ群１１及び第２ヒューズ群１２の個数、及び通過する信号線の本数に応じて変更することで、信号線を配線するためのエリアを、チップ最外周端部の方向に増大することなく、第１段目の左右方向の回路の幅の範囲内で確保することが可能になり、メモリ容量が大きくなり信号線の本数が多くなっても、ヒューズ領域のレイアウト面積の増大が抑えられ、チップサイズの増大を抑えることができる。
According to the present invention, the number of fuses in the first fuse group and the second fuse group, the arrangement position of the first fuse group and the second fuse group, the
本発明の実施形態に係る半導体記憶装置では、複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群（図１の１１）と、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群（図１の１２）と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線（図１の２４）と、を備え、前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されている。 In the semiconductor memory device according to the embodiment of the present invention, a plurality of first fuse groups (11 in FIG. 1) having a plurality of fuses and arranged in a predetermined direction, and a plurality of fuses smaller than the number of fuses of the first fuse group. A plurality of second fuses arranged in the predetermined direction at a position shifted from the first fuse group in a direction perpendicular to the predetermined direction with an arrangement number smaller than the arrangement number of the first fuse group. A fuse group (12 in FIG. 1) and a plurality of signal lines (in FIG. 1) for transmitting a predetermined signal based on the first fuse group and the second fuse group for each of the first fuse group and the second fuse group 24), and the signal line based on the first fuse group bypasses the second fuse group from the vicinity of the first fuse group and the first fuse group of the second fuse group Wired to the opposite side of the said signal lines based on the second fuse group are wired to the opposite side to the first fuse group side of the second fuse group from the second fuse near groups.
本発明の実施例１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。図２は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の第１ヒューズ群の周辺の構成を模式的に示したレイアウト図である。図３は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の回路構成を模式的に示したブロック図である。
A semiconductor memory device according to
半導体記憶装置は、半導体チップのチップ最外周端部１付近において、ヒューズを利用して冗長メモリセルの選択を行うためのヒューズ領域２を有する（図１参照）。ヒューズ領域２は、主な構成部として、第１ヒューズ群１１（ＦＵＳＥ１）と、第２ヒューズ群１２（ＦＵＳＥ２）と、アドレスヒューズ比較回路群１３（ＲＥＤ）と、冗長メモリセル使用判定回路群１４（ＲＥＤＨＩＴ）と、メモリセル選択制御回路１５（ＣＯＮＴ）と、アドレス信号線２１（ＡＤ）と、ヒューズ信号線２２（ＲＤＤ）と、アドレスヒューズ比較信号線２３（ＲＤＤＨＩＴ）と、冗長メモリセル使用信号２４（ＨＩＴ）と、メモリセル選択信号２５（ＡＤＤ）と、冗長メモリセル選択信号２６（ＲＥＤＡＤＤ）と、を有する。
The semiconductor memory device has a
第１ヒューズ群１１（ＦＵＳＥ１）は、複数のヒューズ１１ａを有するユニットである（図２参照）。第１ヒューズ群１１は、チップ最外周端部１側から第１段目にチップ最外周端部１と同じ方向に複数（図１では４つ）配列されている。各第１ヒューズ群１１の両側（図の左右両側）には、アドレスヒューズ比較回路群１３が隣接して配置されている。第１ヒューズ群１１のチップ中央側（図の下側）には、冗長メモリセル使用判定回路群１４が配置されている。各第１ヒューズ群１１は、不良メモリセル（図示せず；チップ中央側に配置）に係るアドレスをプログラムするための複数のヒューズ１１ａを有する。ヒューズ１１ａは、第１ヒューズ群１１の領域において、チップ最外周端部１の方向に２列になって複数段配置されている（図２参照）。ヒューズ１１ａは、レーザビーム等を用いて切断され、切断されていない状態では導体として振る舞い、切断されている状態では回路に流れる電流を断つ。第１ヒューズ群１１における図の左側のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の図の左側にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。第１ヒューズ群１１における図の右側のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の図の右側にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。ヒューズ信号（ＲＤＤ）は、ヒューズ１１ａにおいて導通しているときに出力する信号である。第１ヒューズ群１１の領域上には、ヒューズ１１ａがレーザビーム等を用いて切断されるので、ヒューズ信号線２２以外の信号線は配線されない。
The first fuse group 11 (FUSE1) is a unit having a plurality of
第２ヒューズ群１２（ＦＵＳＥ２）は、複数のヒューズ（図２の１１ａと同様なもの）を有するユニットである。第２ヒューズ群１２のヒューズ数は、第１ヒューズ群１１のヒューズ数よりも少なく構成されている（図１では第１ヒューズ群１１のヒューズ数の３分の２を想定）。第２ヒューズ群１２は、第１ヒューズ群１１よりも多く存在する。第２ヒューズ群１２は、チップ最外周端部１側から第２段目〜第４段目（チップ最外周端部１の方向に対し直角方向にずれた位置）にチップ最外周端部１と同じ方向に配されている（図１参照）。第２段目の第２ヒューズ群１２（特許請求の範囲の第２ヒューズ群に相当）の配列数は、第１段目の第１ヒューズ群１１の配列数よりも少ない（図１では３個）。第３段目の第２ヒューズ群１２（特許請求の範囲の第３ヒューズ群に相当）の配列数は、第２段目の第２ヒューズ群１２の配列数よりも少ない（図１では２個）。第４段目の第２ヒューズ群１２（特許請求の範囲の第４ヒューズ群に相当）の配列数は、第３段目の第２ヒューズ群１２の配列数よりも少ない（図１では１個）。各第２ヒューズ群１２の両側（図の左右両側）には、アドレスヒューズ比較回路群１３が隣接して配置されている。各第２ヒューズ群１２のチップ中央側（図の下側）には、冗長メモリセル使用判定回路群１４が配置されている。第２ヒューズ群１２は、不良メモリセル（図示せず；チップ中央側に配置）に係るアドレスをプログラムするための複数のヒューズを有する。ヒューズは、第２ヒューズ群１２の領域において、チップ最外周端部１の方向に２列になって複数段配置されている。ヒューズは、レーザビーム等を用いて切断され、切断されていない状態では導体として振る舞い、切断されている状態では回路に流れる電流を断つ。第２ヒューズ群１２における左側（図の左側）のヒューズは、対応するヒューズ信号線２２を通じて、第２ヒューズ群１２の左側（図の左側）にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。第２ヒューズ群１２における右側（図の右側）のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の右側（図の右側）にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。ヒューズ信号（ＲＤＤ）は、ヒューズにおいて導通しているときに出力する信号である。第２ヒューズ群１２の領域上には、ヒューズ１１ａがレーザビーム等を用いて切断されるので、ヒューズ信号線２２以外の信号線は配線されない。
The second fuse group 12 (FUSE2) is a unit having a plurality of fuses (same as 11a in FIG. 2). The number of fuses of the
アドレスヒューズ比較回路群１３（ＲＥＤ）は、アドレス信号（ＡＤ）とヒューズ信号（ＲＤＤ）とを比較するアドレスヒューズ比較回路１３ａを複数有するユニット（比較判定回路の一部）である（図１〜図３参照）。アドレスヒューズ比較回路群１３は、各第１ヒューズ群１１及び各第２ヒューズ群１２の両側（図の左右両側）に配置されている。チップ最外周端部１側から第１段目にある第１ヒューズ群１１に係るアドレスヒューズ比較回路群１３は、隣り合う他の第１ヒューズ群１１に係る他のアドレスヒューズ比較回路群１３と隣接している。チップ最外周端部１側から第２段目にある第２ヒューズ群１２に係るアドレスヒューズ比較回路群１３は、隣り合う他の第２ヒューズ群１２の他のアドレスヒューズ比較回路群１３と離間して配置されている。チップ最外周端部１側から第３段目にある第２ヒューズ群１２に係るアドレスヒューズ比較回路群１３は、隣り合う他の第２ヒューズ群１２の他のアドレスヒューズ比較回路群１３と隣接している。チップ最外周端部１側から第３段目及び第４段目にある所定のアドレスヒューズ比較回路群１３は、メモリセル選択制御回路１５と隣接している。アドレスヒューズ比較回路１３ａは、対応するヒューズ信号線２２を通じて、対応する第１ヒューズ群１１又は第２ヒューズ群１２の所定数（図２では８個）のヒューズ（図２の１１ａに相当）からのヒューズ信号（ＲＤＤ）が入力される。アドレスヒューズ比較回路１３ａは、各アドレス信号線２１を通じてアドレス信号（ＡＤＤ）が入力される。アドレスヒューズ比較回路１３ａは、入力されたヒューズ信号（ＲＤＤ）とアドレス信号（ＡＤＤ）を比較し、比較結果が一致するときにアドレスヒューズ比較信号（ＲＤＤＨＩＴ）を、アドレスヒューズ比較信号線２３を通じて冗長メモリセル使用判定回路群１４に向けて出力する。
The address fuse comparison circuit group 13 (RED) is a unit (a part of the comparison determination circuit) including a plurality of address
冗長メモリセル使用判定回路群１４（ＲＥＤＨＩＴ）は、アドレスヒューズ比較回路群１３からのアドレスヒューズ比較信号（ＲＤＤＨＩＴ）に基づいて冗長メモリセルを使用するかどうかを判定する冗長メモリセル使用判定回路１４ａを複数（図２では２個）有するユニット（比較判定回路の一部）である（図１〜図３参照）。冗長メモリセル使用判定回路群１４は、各第１ヒューズ群１１及び各第２ヒューズ群１２のチップ中央側（図の下側）に隣接して配置されている。冗長メモリセル使用判定回路１４ａは、対応するアドレスヒューズ比較信号線２３を通じて、対応する１つのアドレスヒューズ比較回路群１３における各アドレスヒューズ比較回路１３ａからアドレスヒューズ比較信号（ＲＤＤＨＩＴ）が入力される。冗長メモリセル使用判定回路１４ａは、入力された各アドレスヒューズ比較信号（ＲＤＤＨＩＴ）に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号（ＨＩＴ）を、冗長メモリセル使用信号線２４を通じてメモリセル選択制御回路１５に向けて出力する。
The redundant memory cell use determination circuit group 14 (REDHIT) includes a redundant memory cell
メモリセル選択制御回路１５（ＣＯＮＴ）は、アドレス信号（ＡＤ）と対応する冗長メモリセル使用判定回路群１４からの冗長メモリセル使用信号（ＨＩＴ）とに基づいてメモリセルの選択制御を行う回路である。メモリセル選択制御回路１５は、チップ最外周端部１側から第３段目及び第４段目の左右（左右の一方でも可）に２段づつ隣接して配置されており、所定のアドレスヒューズ比較回路群１３と隣接している。メモリセル選択制御回路１５は、第１ヒューズ群１１について、１個分の第１ヒューズ群１１ごとに１つのメモリセル選択制御回路１５が対応している。一方、メモリセル選択制御回路１５は、第２ヒューズ群１２について、１．５個分の第２ヒューズ群１２ごとに１つのメモリセル選択制御回路１５が対応しており、図１では第２段目の中間の第２ヒューズ群１２、及び第４段目の第２ヒューズ群１２については２つのメモリセル選択制御回路１５に跨って半々に対応している。例えば、第２段目の左の第２ヒューズ群１２から出力される冗長メモリセル使用信号（ＨＩＴ）の全てと、第２段目の中央の第２ヒューズ群１２のうちの左半分の冗長メモリセル使用信号（ＨＩＴ：赤色）とが同一のメモリセル選択制御回路（ＣＯＮＴ）に入力されている。メモリセル選択制御回路１５は、冗長メモリセル使用信号（ＨＩＴ）が入力されたときに冗長メモリセルを選択制御するための冗長メモリセル選択信号（ＲＥＤＡＤＤ）を冗長メモリセル選択信号線２６を通じて冗長メモリセルアレイ制御部（図示せず）に向けて出力し、冗長メモリセル使用信号（ＨＩＴ）が入力されないときに通常のメモリセルを選択制御するためのメモリセル選択信号線（ＡＤＤ）をメモリセル選択信号線２５を通じてメモリセルアレイ制御部（図示せず）に向けて出力する。
The memory cell selection control circuit 15 (CONT) is a circuit that controls the selection of memory cells based on the address signal (AD) and the redundant memory cell use signal (HIT) from the corresponding redundant memory cell use
アドレス信号線２１は、アドレス入力部（図示せず）から出力されたアドレス信号（ＡＤ）を、各アドレスヒューズ比較回路群１３及び各メモリセル選択制御回路１５に向けて伝送するための信号線である。アドレス信号線２１は、アドレスヒューズ比較回路群１３、冗長メモリセル使用判定回路群１４、メモリセル選択制御回路１５、及び回路のない配線スペースの領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
The
ヒューズ信号線２２は、各第１ヒューズ群１１及び各第２ヒューズ群１２のヒューズにおいて導通しているときに出力されるヒューズ信号（ＲＤＤ）を、対応するアドレスヒューズ比較回路群１３のアドレスヒューズ比較回路１３ａに向けて伝送するための信号線である。ヒューズ信号線２２は、第１ヒューズ群１１及び第２ヒューズ群１２と、対応するアドレスヒューズ比較回路群１３との領域上に配線されている。
The
アドレスヒューズ比較信号線２３は、アドレスヒューズ比較回路群１３において比較結果が一致するときに出力されるアドレスヒューズ比較信号（ＲＤＤＨＩＴ）を、対応する冗長メモリセル使用判定回路群１４の冗長メモリセル使用判定回路１４ａに向けて伝送するための信号線である。アドレスヒューズ比較信号線２３は、アドレスヒューズ比較回路群１３と、対応する冗長メモリセル使用判定回路群１４との領域上に配線されている。
The address fuse
冗長メモリセル使用信号線２４は、冗長メモリセル使用判定回路群１４の冗長メモリセル使用判定回路１４ａにおいて冗長メモリセルを使用する場合に出力される冗長メモリセル使用信号（ＨＩＴ）を、対応するメモリセル選択制御回路１５に向けて伝送するための信号線である。冗長メモリセル使用信号線２４は、冗長メモリセル使用判定回路群１４、回路のない配線スペース、及び対応するメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
The redundant memory cell
メモリセル選択信号線２５は、メモリセル選択制御回路１５において冗長メモリセル使用信号（ＨＩＴ）が入力されないときに出力されるメモリセル選択信号線（ＡＤＤ）を、対応するメモリセルアレイ制御部（図示せず）に向けて伝送するための信号線である。メモリセル選択信号線２５は、回路のない配線スペース、及びメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
The memory cell
冗長メモリセル選択信号線２６は、メモリセル選択制御回路１５において冗長メモリセル使用信号（ＨＩＴ）が入力されたときに出力される冗長メモリセル選択信号（ＲＥＤＡＤＤ）を、対応する冗長メモリセルアレイ制御部（図示せず）に向けて伝送するための信号線である。冗長メモリセル選択信号線２６は、回路のない配線スペース、及びメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
The redundant memory cell
次に、本発明の実施例１に係る半導体記憶装置の作用効果について比較例（従来例）と比較しながら図面を用いて説明する。図５は、比較例に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。 Next, functions and effects of the semiconductor memory device according to the first embodiment of the present invention will be described with reference to the drawings while comparing with a comparative example (conventional example). FIG. 5 is a layout diagram schematically showing the structure of the fuse region in the semiconductor memory device according to the comparative example.
図５を参照すると、比較例（従来例）に係る半導体記憶装置のヒューズ領域１０２では、図１のような第１ヒューズ群１とサイズが異なる第２ヒューズ群２がなく、各第１ヒューズ群１１１の大きさは全て同一サイズとなっている。第１ヒューズ群１１１は、ヒューズ領域１０２において２段配置されており、第１段目及び第２段目にある第１ヒューズ群１１１に係るアドレスヒューズ比較回路群１１３は、隣り合う他の第１ヒューズ群１１１に係る他のアドレスヒューズ比較回路群１１３と隣接している。第１段目にある各第１ヒューズ群１１１に係る冗長メモリセル使用判定回路群１４から対応するメモリセル選択制御回路１１５に通ずる冗長メモリセル使用信号線１２４は、レーザビーム等を用いて切断される可能性のある第２段目にある第１ヒューズ群１１１の領域上には配線されず、第２段目に係る第１ヒューズ群１１１、アドレスヒューズ比較回路群１１３、及び冗長メモリセル使用判定回路群１４を迂回するように配線されている。第１段目の第１ヒューズ群１１１に係る冗長メモリセル使用判定回路群１１４とメモリセル選択制御回路１１５との間の冗長メモリセル使用信号線１２４を、第２段目に係る第１ヒューズ群１１１、アドレスヒューズ比較回路群１１３、及び冗長メモリセル使用判定回路群１４を迂回するように配線すると、第２段目に係る第１ヒューズ群１１１の周辺、特にチップ最外周端部の方向に当該冗長メモリセル使用信号線１２４を配線するためのエリアを確保しなければならない。当該冗長メモリセル使用信号線１２４の本数が多くなると、当該冗長メモリセル使用信号線１２４を配線するためのエリアが飛躍的に増大し、ヒューズ領域１０２のレイアウト面積が飛躍的に増大する。
Referring to FIG. 5, in the
一方、実施例１（図１参照）のように、第１ヒューズ群１１及び第２ヒューズ群１２におけるヒューズ数、及び第１ヒューズ群１１及び第２ヒューズ群１２の配置位置、１段あたりに配置する第１ヒューズ群１１及び第２ヒューズ群１２の個数、及び通過する信号線（特に冗長メモリセル使用信号線２４）の本数に応じて変更し、ヒューズ数の少ない方の第２ヒューズ群１２をチップ中央側に配置することで、冗長メモリセル使用信号線２４を配線するためのエリアを、チップ最外周端部の方向に増大することなく、第１段目の左右方向の回路（第１ヒューズ群１１、アドレスヒューズ比較回路群１３）の幅の範囲内で確保することが可能になり、メモリ容量が大きくなり冗長メモリセル使用信号線２４の本数が多くなっても、ヒューズ領域２のレイアウト面積の増大が抑えられ、チップサイズの増大を抑えることができる。
On the other hand, as in the first embodiment (see FIG. 1), the number of fuses in the
本発明の実施例２に係る半導体記憶装置について図面を用いて説明する。図４は、本発明の実施例２に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
A semiconductor memory device according to
実施例２では、チップ最外周端部１側から第２段目の隣り合う第２ヒューズ群１２（ＦＵＳＥ２）の間隔を実施例１（図１参照）のときよりも広げ、第２段目の隣り合う第２ヒューズ群１２間のスペースの冗長メモリセル使用信号線２４の本数（図２では３本）を実施例１（図１では２本）のときよりも多くし、左右両外側の冗長メモリセル使用信号線２４の本数（図２では１本）を実施例１（図１では２本）のときよりも少なくしたものである。その他の構成は、実施例１と同様である。
In the second embodiment, the interval between the second fuse groups 12 (FUSE2) adjacent to the second stage from the outermost
実施例２によれば、実施例１と同様な効果を奏する。 According to the second embodiment, the same effect as the first embodiment is obtained.
１、１０１ チップ最外周端部
２、１０２ ヒューズ領域
１１、１１１ 第１ヒューズ群（ＦＵＳＥ１）
１１ａ ヒューズ
１２ 第２ヒューズ群（ＦＵＳＥ２；第２〜第４ヒューズ群）
１３、１１３ アドレスヒューズ比較回路群（ＲＥＤ；比較回路群）
１３ａ アドレスヒューズ比較回路
１４、１１４ 冗長メモリセル使用判定回路群（ＲＥＤＨＩＴ）
１４ａ 冗長メモリセル使用判定回路
１５、１１５ メモリセル選択制御回路（ＣＯＮＴ）
２１、１２１ アドレス信号線（ＡＤ）
２２、１２２ ヒューズ信号線（ＲＤＤ）
２３、１２３ アドレスヒューズ比較信号線（ＲＤＤＨＩＴ）
２４、１２４ 冗長メモリセル使用信号線（ＨＩＴ；信号線）
２５、１２５ メモリセル選択信号線（ＡＤＤ）
２６、１２６ 冗長メモリセル選択信号線（ＲＥＤＡＤＤ）
DESCRIPTION OF SYMBOLS 1,101 Chip outermost periphery edge 2,102 Fuse area | region 11,111 1st fuse group (FUSE1)
13, 113 Address fuse comparison circuit group (RED; comparison circuit group)
13a Address
14a Redundant memory cell
21, 121 Address signal line (AD)
22, 122 Fuse signal line (RDD)
23, 123 Address fuse comparison signal line (RDDHIT)
24, 124 Redundant memory cell use signal line (HIT; signal line)
25, 125 Memory cell selection signal line (ADD)
26, 126 Redundant memory cell selection signal line (REDADD)
Claims (8)
前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群と、
前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線と、
を備え、
前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、
前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする半導体記憶装置。 A plurality of first fuse groups having a plurality of fuses and arranged in a predetermined direction;
The number of fuses is smaller than the number of fuses in the first fuse group, and has a plurality of fuses smaller than the number of fuses in the first fuse group, and the number of arrangements smaller than the number of arrangements in the first fuse group A plurality of second fuse groups arranged in the predetermined direction;
A plurality of signal lines for transmitting predetermined signals based on the first fuse group and the second fuse group for each of the first fuse group and the second fuse group;
With
The signal line based on the first fuse group is wired on the opposite side of the second fuse group from the first fuse group side, bypassing the second fuse group from the vicinity of the first fuse group,
2. The semiconductor memory device according to claim 1, wherein the signal line based on the second fuse group is wired from the vicinity of the second fuse group to a side opposite to the first fuse group side of the second fuse group.
前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、かつ、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力する複数の冗長メモリセル使用判定回路群と、
対応する前記冗長メモリセル使用判定回路群から対応する前記信号線を通じて入力された前記冗長メモリセル使用信号に基づいてメモリセルの選択制御を行う複数のメモリセル選択制御回路と、
を備え、
前記第１ヒューズ群及び前記第２ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、
前記比較判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向に対し直角方向の前記メモリセル選択制御回路側に隣接して配置され、
前記メモリセル選択制御回路は、前記第２ヒューズ群よりも前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置に配置されていることを特徴とする請求項１記載の半導体記憶装置。 The first fuse group and the second fuse group are disposed for each of the first fuse group and the fuse signal from the first fuse group and the second fuse group corresponding to the input address signal is compared and compared. A plurality of comparison determination circuit groups that output a redundant memory cell use signal when the results match,
Determining whether or not to use a redundant memory cell based on the redundant memory cell use signal from the corresponding comparison and determination circuit group, provided for each of the first fuse group and the second fuse group; and A plurality of redundant memory cell use determination circuit groups that output a redundant memory cell use signal when using redundant memory cells;
A plurality of memory cell selection control circuits that perform memory cell selection control based on the redundant memory cell use signal input from the corresponding redundant memory cell use determination circuit group through the corresponding signal line;
With
The first fuse group and the second fuse group are arranged in two rows with fuses arranged in a direction perpendicular to the predetermined direction,
The comparison determination circuit group is disposed adjacent to both sides in the predetermined direction of the first fuse group and the second fuse group for each of the first fuse group and the second fuse group,
The redundant memory cell use determination circuit group includes the memory cell selection control circuit in a direction perpendicular to the predetermined direction of the first fuse group and the second fuse group for each of the first fuse group and the second fuse group. Placed adjacent to the side,
2. The memory cell selection control circuit according to claim 1, wherein the memory cell selection control circuit is arranged at a position shifted to a side opposite to the first fuse group side in a direction perpendicular to the predetermined direction from the second fuse group. 1. The semiconductor memory device according to 1.
前記第２ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第２ヒューズ群の１．５個分のユニットごとに対応することを特徴とする請求項２記載の半導体記憶装置。 One memory cell selection control circuit corresponding to the first fuse group corresponds to each one of the first fuse groups,
3. The semiconductor memory device according to claim 2, wherein one memory cell selection control circuit corresponding to the second fuse group corresponds to every 1.5 units of the second fuse group.
前記信号線は、前記第３ヒューズ群ごとにも前記第３ヒューズ群に基づく所定の信号を伝送し、
前記第１ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して配線され、
前記第２ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、
前記第３ヒューズ群に基づく前記信号線は、前記第３ヒューズ群付近から前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。 The first fuse group has a plurality of fuses smaller than the number of fuses, and the first fuse group is shifted from the second fuse group in a direction perpendicular to the predetermined direction to the side opposite to the first fuse group side. A plurality of third fuse groups arranged in the predetermined direction with an arrangement number smaller than the arrangement number of the two fuse groups;
The signal line transmits a predetermined signal based on the third fuse group for each third fuse group,
The signal line based on the first fuse group is routed around the third fuse group,
The signal line based on the second fuse group is wired on the opposite side of the third fuse group from the first fuse group side, bypassing the third fuse group,
4. The signal line based on the third fuse group is wired from the vicinity of the third fuse group to a side opposite to the first fuse group side of the third fuse group. The semiconductor memory device according to any one of the above.
前記比較判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第３ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第３ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第３ヒューズ群の前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側に隣接して配置され、
前記第１ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群の前記所定の方向の一方又は両方に配置され、
前記第２ヒューズ群及び前記第３ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群よりも前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置に配置されていることを特徴とする請求項４記載の半導体記憶装置。 In the third fuse group, fuses are arranged in two rows in a direction perpendicular to the predetermined direction,
The comparison determination circuit group is also provided for each third fuse group, and compares the input address signal with the corresponding fuse signal from the third fuse group, and when the comparison result matches. A redundant memory cell use signal is output and disposed adjacent to both sides of the corresponding third fuse group in the predetermined direction;
Whether the redundant memory cell use determination circuit group is provided for each of the third fuse groups, and whether to use a redundant memory cell based on the redundant memory cell use signal from the corresponding comparison determination circuit group When a redundant memory cell is used, a redundant memory cell use signal is output, and the third fuse group is on the opposite side of the second fuse group side perpendicular to the predetermined direction. Placed next to each other
The redundant memory cell use determination circuit group corresponding to the first fuse group is disposed in one or both of the predetermined directions of the third fuse group,
The redundant memory cell use determination circuit group corresponding to the second fuse group and the third fuse group is opposite to the second fuse group side perpendicular to the predetermined direction than the third fuse group. The semiconductor memory device according to claim 4, wherein the semiconductor memory device is disposed at a position shifted from each other.
前記信号線は、前記第４ヒューズ群ごとにも前記第４ヒューズ群に基づく所定の信号を伝送し、
前記第２ヒューズ群及び前記第３ヒューズ群に基づく前記信号線は、前記第４ヒューズ群を迂回して配線されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。 The first fuse group has a plurality of fuses smaller than the number of fuses, and the first fuse group has a position shifted from the third fuse group in a direction perpendicular to the predetermined direction and opposite to the second fuse group side. A plurality of fourth fuse groups arranged in the predetermined direction with an arrangement number smaller than the arrangement number of the three fuse groups;
The signal line transmits a predetermined signal based on the fourth fuse group for each fourth fuse group,
6. The semiconductor memory according to claim 1, wherein the signal line based on the second fuse group and the third fuse group is wired around the fourth fuse group. apparatus.
前記比較判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第４ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第４ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第４ヒューズ群の前記所定の方向に対し直角方向の前記第３ヒューズ群側とは反対側に隣接して配置され、
前記第２ヒューズ群、前記第３ヒューズ群、及び前記第４ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群の前記所定の方向の一方又は両方に配置されていることを特徴とする請求項６記載の半導体記憶装置。 In the fourth fuse group, the fuses are arranged in two rows in a direction perpendicular to the predetermined direction,
The comparison / determination circuit group is provided for each of the fourth fuse groups, and compares the input address signal with the corresponding fuse signal from the fourth fuse group, and when the comparison result matches. A redundant memory cell use signal is output and disposed adjacent to both sides of the corresponding fourth fuse group in the predetermined direction;
Whether the redundant memory cell use determination circuit group is provided for each of the fourth fuse groups and whether to use a redundant memory cell based on the redundant memory cell use signal from the corresponding comparison determination circuit group When a redundant memory cell is used, a redundant memory cell use signal is output, and the fourth fuse group is opposite to the third fuse group side in a direction perpendicular to the predetermined direction. Placed next to each other
The redundant memory cell use determination circuit group corresponding to the second fuse group, the third fuse group, and the fourth fuse group is disposed in one or both of the predetermined directions of the fourth fuse group. The semiconductor memory device according to claim 6.
前記第３ヒューズ群及び前記第４ヒューズ群に対応する共通の１つの前記メモリセル選択制御回路は、前記第３ヒューズ群の１個分、及び前記第４ヒューズ群の０．５個分のユニットごとに対応していることを特徴とする請求項７記載の半導体記憶装置。 The memory cell selection control circuit corresponding to the third fuse group and the memory cell selection control circuit corresponding to the fourth fuse group are shared,
One common memory cell selection control circuit corresponding to the third fuse group and the fourth fuse group is a unit corresponding to one of the third fuse group and 0.5 units of the fourth fuse group. 8. The semiconductor memory device according to claim 7, wherein the semiconductor memory device corresponds to each.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105462B2 (en) | 2013-03-01 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| US9312236B2 (en) | 2013-03-01 | 2016-04-12 | Kabushiki Kaisha Toshiba | Semiconductor device, wireless device, and storage device |
-
2010
- 2010-01-28 JP JP2010017066A patent/JP2011155208A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105462B2 (en) | 2013-03-01 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
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