JP2011151290A - Semiconductor device, and method of manufacturing the same - Google Patents
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Abstract
【課題】金属ナノ粒子を用いたフリップチップ接合において、印刷時とフリップチップ実装時の金属ナノ粒子の過剰な濡れ拡がりを抑制し、隣接電極とのショートを防止する。
【解決手段】第一の電極2を有する配線基板1と、前記第一の電極2と対向する位置に第二の電極6を有し前記配線基板1に実装される半導体素子5と、前記第一の電極2と前記第二の電極6との間に介在して電気的に接合される接合材料4とを備え、前記第一の電極2と前記第二の電極6の側面に撥液層3を形成し、該撥液層3を無電解めっきによるNiとPTFE(ポリテトラフルオロエチレン)からなる複合膜で形成する。
【選択図】図1In flip chip bonding using metal nanoparticles, excessive wetting and spreading of metal nanoparticles during printing and flip chip mounting is suppressed, and short-circuiting with adjacent electrodes is prevented.
A wiring board having a first electrode, a semiconductor element having a second electrode at a position facing the first electrode, and mounted on the wiring board, and the first A bonding material 4 interposed between and electrically connected to one electrode 2 and the second electrode 6, and a liquid repellent layer on the side surfaces of the first electrode 2 and the second electrode 6. 3 and the liquid repellent layer 3 is formed of a composite film made of Ni and PTFE (polytetrafluoroethylene) by electroless plating.
[Selection] Figure 1
Description
本発明は、金属ナノ粒子を用いたフリップチップ接合技術において、金属ナノ粒子の印刷時の濡れ拡がり及びフリップチップ実装時の濡れ拡がりを抑制し、隣接電極とのショートを防止する半導体装置及びその製造方法に関する。 The present invention relates to a flip chip bonding technique using metal nanoparticles, a semiconductor device that suppresses wet spread during printing of metal nanoparticles and wet spread during flip chip mounting, and prevents a short circuit with an adjacent electrode, and its manufacture Regarding the method.
近年、電子機器の小型化,高機能化が著しく進展し、高密度化に有利な接合技術として、半導体素子をフェイスダウンし、配線基板に一括接続することにより、小型微細化を実現することができるフリップチップ接合技術が半導体実装に適用されている。 In recent years, downsizing and high functionality of electronic devices have been remarkably advanced, and as a bonding technology advantageous for high density, it is possible to realize miniaturization and miniaturization by face-down semiconductor elements and collectively connecting them to a wiring board. Possible flip-chip bonding technology is applied to semiconductor mounting.
通常、前記技術においては、半導体素子と配線基板の間に金属バンプが介在しており、接合時に超音波を印加することによりバンプと電極を接合する超音波接合や、バンプと電極の間に導電性樹脂を塗布し、荷重を加えて接触させる圧接接合工法によって、半導体素子と配線基板との電気的接続を達成している。 Usually, in the above technique, a metal bump is interposed between the semiconductor element and the wiring board, and ultrasonic bonding is performed by applying an ultrasonic wave at the time of bonding, or conductive between the bump and the electrode. The electrical connection between the semiconductor element and the wiring board is achieved by a pressure welding method in which a conductive resin is applied and a load is applied to make contact.
前記フリップチップ接合における課題として、超音波や荷重による半導体素子へのダメージがある。半導体素子の厚みは年々薄型化する傾向にあり、超音波や荷重によるストレスが半導体素子へダメージを与え、特性不良が発生するという問題が顕在化してきている。この課題を解決する新たな接合方法として、金属ナノ粒子を接合材料として使用する方法が提案されている。 As a problem in the flip chip bonding, there is damage to a semiconductor element due to ultrasonic waves or a load. The thickness of semiconductor elements tends to be reduced year by year, and the problem that stress due to ultrasonic waves or load damages the semiconductor elements and causes characteristic defects has become apparent. As a new bonding method for solving this problem, a method of using metal nanoparticles as a bonding material has been proposed.
金属ナノ粒子とは、Au,Ag,Cuなどの100nm未満のサイズの金属粒子である。この金属ナノ粒子は、サイズ効果によりバルク材料に比べて表面活性度が高く、融点が低いため低温での接合が可能である。さらに、金属ナノ粒子は、金属ナノ粒子同士が結合し粒径が大きくなると、バルク材料同等の高い融点となるため、電子部品実装時の熱ストレス低減及び実装後の耐熱温度向上が要求される幅広い製品への適用が期待されている。また、金属ナノ粒子の接合時には超音波や荷重といった過剰なストレスを不要とするため、半導体素子の薄型化にも適用できると期待されている。 Metal nanoparticles are metal particles having a size of less than 100 nm, such as Au, Ag, and Cu. The metal nanoparticles have a higher surface activity than the bulk material due to the size effect and a low melting point, so that bonding at a low temperature is possible. In addition, metal nanoparticles have a high melting point equivalent to that of bulk materials when the metal nanoparticles are bonded to each other and have a large particle size. Therefore, a wide range is required to reduce heat stress when mounting electronic components and to improve heat resistance after mounting. Application to products is expected. Moreover, since excessive stress such as ultrasonic waves and load is not required at the time of joining metal nanoparticles, it is expected to be applicable to thinning of semiconductor elements.
なお、金属ナノ粒子のバルク化は常温においても進行するため、金属ナノ粒子の周囲には保護膜が形成されており、熱や光などのエネルギを加えることにより保護膜が分解し、金属ナノ粒子が凝集,焼結して接合部が形成される。しかしながら、金属ナノ粒子を接合材料として用いる場合、次のような課題がある。 In addition, since the bulking of metal nanoparticles proceeds even at room temperature, a protective film is formed around the metal nanoparticles, and the protective film is decomposed by applying energy such as heat or light, and the metal nanoparticles Are agglomerated and sintered to form a joint. However, when using metal nanoparticles as a bonding material, there are the following problems.
金属ナノ粒子は、通常、有機溶剤と混合してペースト状で取り扱われ、印刷によってパターニングを行うため流動性を有する。特に、印刷方法としてインクジェット法を用いる場合には、その吐出部の構造上、他の印刷方法と比較して金属ナノ粒子の粘度を低くしなければならない。 The metal nanoparticles are usually mixed with an organic solvent and handled in a paste form, and have fluidity because they are patterned by printing. In particular, when the ink jet method is used as a printing method, the viscosity of the metal nanoparticles must be lowered as compared with other printing methods because of the structure of the discharge part.
さらに、金属の表面エネルギは有機溶剤の表面張力に対して非常に大きいため、金属ナノ粒子の金属電極に対する接触角が非常に小さくなる。そのため、電極上へ金属ナノ粒子を印刷する際や、半導体素子を配線基板へフリップチップ実装する際の押し込みによって、必要以上に金属ナノ粒子が濡れ拡がってしまい、配線基板の隣接電極及び半導体素子の隣接電極とショートしやすい、といった問題がある。 Furthermore, since the surface energy of the metal is very large with respect to the surface tension of the organic solvent, the contact angle of the metal nanoparticles with the metal electrode becomes very small. For this reason, when printing metal nanoparticles on the electrode or when the semiconductor element is flip-chip mounted on the wiring board, the metal nanoparticles are wetted and spread more than necessary, and the adjacent electrodes of the wiring board and the semiconductor element There is a problem that it is easy to short-circuit with an adjacent electrode.
このような問題に対する従来技術を図5を参照して説明する。 A prior art for such a problem will be described with reference to FIG.
従来技術において、図5(a)に示すように、先ず、配線基板101側の第一の電極102の幅を半導体素子105側の第二の電極106の面積よりも広くしておく。次に、図5(b)に示すように、配線基板101全体に非晶質含フッ素重合体からなる撥液層103を形成する。続いて、図5(c)に示すように、レーザ光107を照射して、不必要な部分の撥液層103を剥離し、第一の電極102上の外周部以外を露出させる。
In the prior art, as shown in FIG. 5A, first, the width of the
このようにして、図5(d)に示すように、第一の電極102の外周部のみに撥液層103を形成することにより、撥液層103によってインクジェット印刷時に絶縁部への金属ナノ粒子の濡れ拡がりを抑制するようにしている。
In this way, as shown in FIG. 5 (d), by forming the
しかしながら、前記のような従来技術では、必要な撥液領域の分だけ電極幅を広くすることが必要であるため、その分、電極ピッチが大きくなり、狭ピッチ化の妨げとなる。 However, in the prior art as described above, it is necessary to widen the electrode width by the required liquid repellent region, and accordingly, the electrode pitch is increased accordingly, which hinders the narrowing of the pitch.
また、金属ナノ粒子の濡れ拡がりはインクジェット印刷時だけではなく、フリップチップ実装時に半導体素子の押し込みによっても発生するが、従来技術では半導体素子側に撥液層が形成されていないため、半導体素子側の電極でのショートが懸念される。 In addition, wetting and spreading of metal nanoparticles occurs not only during ink jet printing but also due to the indentation of the semiconductor element during flip chip mounting. However, in the prior art, since the liquid repellent layer is not formed on the semiconductor element side, the semiconductor element side There is concern about short-circuiting at the electrodes.
さらには、撥液層を半導体として不必要な部分にまで形成し、レーザによる除去を行っていることから工程が複雑になる。 Furthermore, the process is complicated because the liquid repellent layer is formed even on unnecessary portions as a semiconductor and is removed by laser.
本発明は、このような従来の課題を鑑みてなされたものであり、インクジェット印刷時及びフリップチップ実装時の金属ナノ粒子の濡れ拡がりによるショートの発生を、電極幅を変えることなく抑制し、さらに工程を複雑にすることなく電極の狭ピッチ化を達成することができる半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of such conventional problems, and suppresses the occurrence of short-circuiting due to wetting and spreading of metal nanoparticles during ink jet printing and flip chip mounting without changing the electrode width. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can achieve a narrow pitch of electrodes without complicating the process.
前記目的を達成するために、本発明の半導体装置は、第一の電極を有する配線基板と、前記配線基板に実装されて前記第一の電極と対向する位置に第二の電極を有する半導体素子と、前記第一の電極と前記第二の電極との間に介在して電気的に接合されている接合材料とを備え、前記第一の電極と前記第二の電極の側面に撥液層が形成されていることを特徴とする。また、撥液層は無電解めっきによるNiとPTFE(ポリテトラフルオロエチレン)からなる複合膜で形成されている。 In order to achieve the above object, a semiconductor device of the present invention includes a wiring board having a first electrode, and a semiconductor element mounted on the wiring board and having a second electrode at a position facing the first electrode. And a bonding material electrically interposed between the first electrode and the second electrode, and a liquid repellent layer on the side surfaces of the first electrode and the second electrode Is formed. The liquid repellent layer is formed of a composite film made of Ni and PTFE (polytetrafluoroethylene) by electroless plating.
さらに、本発明の半導体装置の製造方法は、配線基板上に第一の電極を形成する工程と、半導体素子上に第二の電極を形成する工程と、前記第一の電極の側面に撥液層を形成する工程と、前記第二の電極の側面に撥液層を形成する工程と、前記第一の電極上に接合材料を印刷する工程と、前記半導体素子を反転し、ボンディングツールで保持しながら位置合わせする工程と、前記第一の電極と前記第二の電極が対向するように前記配線基板上に前記半導体素子を搭載する工程と、前記接合材料を加熱して焼結させ、前記第一の電極および前記第二の電極との間で接合部を形成する工程とを含むことを特徴とする。 Furthermore, the method for manufacturing a semiconductor device of the present invention includes a step of forming a first electrode on a wiring substrate, a step of forming a second electrode on a semiconductor element, and a liquid repellent surface of the first electrode. Forming a layer, forming a liquid repellent layer on the side of the second electrode, printing a bonding material on the first electrode, and inverting the semiconductor element and holding it with a bonding tool While aligning, mounting the semiconductor element on the wiring substrate so that the first electrode and the second electrode face each other, heating and sintering the bonding material, Forming a joint between the first electrode and the second electrode.
本発明によれば、電極幅を広げることなく金属ナノ粒子の濡れ拡がりを抑制し、電極ピッチが狭い場合であっても、簡便な工程により隣接電極とのショートを防止することができる。 According to the present invention, wetting and spreading of metal nanoparticles can be suppressed without increasing the electrode width, and even when the electrode pitch is narrow, a short circuit with an adjacent electrode can be prevented by a simple process.
以下、本発明の実施の形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(実施の形態1)
図1は本発明の実施の形態1における半導体装置の概略図であり、図1(a)はインクジェット印刷後の半導体装置の上面図、図1(b)は図1(a)におけるA−A’部の断面図である。
(Embodiment 1)
FIG. 1 is a schematic diagram of a semiconductor device according to
図1(a),(b)に示すように、配線基板1の上には上面から見て正方形となる第一の電極2が形成されており、さらに第一の電極2の側面全体には撥液層3が形成されている。第一の電極2はAuで形成され、撥液層3はNi中にPTFE(ポリテトラフルオロエチレン)の微粒子が均一に分散された複合膜で形成されている。
As shown in FIGS. 1A and 1B, a
さらに、第一の電極2に接合材料4が印刷され、第一の電極2の上面にのみ濡れ拡がっている。接合材料4は、0.5nm以上100nm以下のAu粒子とフェニルシクロヘキサンなどの有機溶媒とが混合されてペースト状になっているものである。
Further, the
接合材料4の有機溶媒の表面張力に対して、第一の電極2の材質であるAuの表面エネルギが非常に大きいため、接合材料4を印刷すると非常に良い濡れ性を示し、図1(a),(b)に示すように、Auが露出している第一の電極2の上面全体に濡れ拡がる。しかしながら、接合材料4が撥液層3に達すると、濡れ性が著しく低下するため、それ以上の進行を妨げることができる。これは撥液層3が、Ni中のPTFEの微粒子によって膜表面に微細な凹凸が形成されており、高い撥液効果をもたらすためである。なお、撥液層3の厚みは1.5μm以上あれば十分な撥液効果が得られるが、厚すぎると電極幅を増大することになってしまうため、1.5〜5μm程度の厚みが好ましい。
Since the surface energy of Au, which is the material of the
図1(c)は図1(a),(b)の構造体にフリップチップ実装した後の断面図である。 FIG. 1C is a cross-sectional view after flip-chip mounting on the structure of FIGS. 1A and 1B.
図1(c)に示すように、半導体素子5の第二の電極6が配線基板1の第一の電極2と対向するように搭載されている。また、第二の電極6は第一の電極2と同じく正方形であってAuから形成されており、第二の電極6の側面がNiとPTFEからなる撥液層3で覆われている。また、接合材料4は、第一の電極2と第二の電極6の間にあり、両電極の側面にも濡れ拡がっているが、隣接電極間の絶縁部には達していない。
As shown in FIG. 1C, the
図1に示す状態からフリップチップ実装すると、接合材料4は半導体素子5の押し込みによって第一の電極2と第二の電極6の間からはみ出してくる。しかし、両電極を適正な高さにしておくことによって、その濡れ拡がりを電極の側面にのみに止めておくことができる。これにより隣接電極間の絶縁部へ接合材料4が濡れ拡がることによるショートを防止することができる。
When flip-chip mounting is performed from the state shown in FIG. 1, the
本実施の形態において、第一の電極2と第二の電極6の高さは同一であり、適宜調整することができる。しかし、例えば60μm角の電極サイズに対して5μmの厚みを持つように接合材料4を印刷し、厚みが3μmになるように半導体素子5を押し込んだとすると、好ましい第一の電極2及び第二の電極6の厚みは10μm以上であり、このような厚みにしておけば、隣接電極間の絶縁部への濡れ拡がりを抑制することができる。なお、本実施の形態は第一の電極2と第二の電極6への濡れ拡がり量が同一の場合に適用することができる。
In the present embodiment, the heights of the
このように電極の側面に撥液層3を設け、適正な高さを持たせることによって、インクジェット印刷時の濡れ拡がりを限定した領域で抑えることができる。さらに、フリップチップ実装時に、はみ出してくる接合材料4を高さ方向である電極の側面へ逃がすことにより、電極幅を広げることなく接合材料4の隣接電極間のショートを防止することができる。このため従来技術よりも電極間のピッチを縮小することが可能となる。
Thus, by providing the liquid-
次に、本実施の形態の半導体装置の製造方法を図2−1(a)〜(d),図2−2(e)〜(h)を参照して説明する。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 2-1 (a) to (d) and FIGS. 2-2 (e) to (h).
先ず、図2−1(a),(b)に示すように、配線基板1に第一の電極2を形成し、半導体素子5に第二の電極6を形成する。第一の電極2及び第二の電極6はAuめっきによって形成されるが、めっきの材質としてはAuの他にAg,Cuを用いることができる。また、第一の電極2と第二の電極6の厚みは前述した通り、適正な厚みを持たせておく。
First, as shown in FIGS. 2-1 (a) and (b), the
次に、図2−1(c),(d)に示すように、第一の電極2と第二の電極6の側面に撥液層3を形成する。この撥液層3はNiとPTFEの微粒子を含む無電解めっき法によって形成される。このめっき液には公知の液組成を用いることができる。例えば、ニッケルとして硫酸ニッケル、錯化剤としてカルボン酸やその塩、還元剤として次亜リン酸ナトリウムを用いることができ、さらにPTFE微粒子とそれを分散させるための界面活性剤、必要に応じて各種添加剤を混合しためっき液を使用することができる。
Next, as shown in FIGS. 2-1 (c) and (d), the
無電解めっき法を用いることによって、電極の側面という三次元的に形成困難な箇所にも、容易にかつ均一に撥液層3を形成することができる。また、NiとPTFEといった異種材料を選択的に共析させる堆積方法は、無電解めっき以外では困難であり、その意味でも無電解めっきによる製造方法が好ましい。
By using the electroless plating method, the
また、PTFEと共析させる撥液層3の材質は、Niの他にAu,Ag,Cuといった金属を用いることができる、しかし、NiとPTFEの組み合わせの方が高い撥液効果を示すため、Niを使用する方が好ましい。撥液層3は、第一の電極2と第二の電極6の上面に一部形成されていてもよいが、接合材料4と第一の電極2及び第二の電極6の接合を妨げ、接合強度が低下するため、なるべく両電極の上面には形成されていない方が好ましい。
Further, as the material of the
次に、図2−2(e)に示すように、第一の電極2の上面に接合材料4を印刷する。この接合材料4は、インクジェット印刷法によって印刷され、必要であれば2層,3層と重ねて印刷することができる。また、印刷方法としてはスクリーン印刷などでもよいが、インクジェット印刷の方が、オンデマンドでマスクレスパターニングが可能であり、部材に対して非接触であるため、半導体装置のようにダストや他部材の接触に対して影響が及びやすい製品の作製に有利であって好ましい。
Next, as shown in FIG. 2E, the
また、接合材料4の粘度は、インクジェットによる印刷が容易になるように、5〜20mPa・s程度の粘度に調整されている方が好ましい。また、金属ナノ粒子の金属はAu以外にもAg,Cu,Ni、またはそれらの合金を使うことができるが、第一の電極2及び第二の電極6と材質を合わせた方が半導体装置の信頼性上好ましい。
Moreover, it is preferable that the viscosity of the
次に、図2−2(f)に示すように、半導体素子5がボンディングツール8で保持され、第一の電極2と第二の電極6とが対向するように位置合わせされる。
Next, as shown in FIG. 2-2 (f), the
続いて、図2−2(g)に示すように、配線基板1に半導体素子5がフリップチップ実装される。この時の搭載荷重は、半導体素子5の第二の電極6に接合材料4が濡れ拡がるだけの荷重があればよく、半導体素子5へのダメージを考慮して、必要以上に荷重を加えないことが好ましい。
Subsequently, as shown in FIG. 2-2 (g), the
最後に、図2−2(h)に示すように、接合材料4を熱処理して保護膜を分解し、さらに粒子同士を結合してバルク化させる。また、熱処理の適切な条件は接合材料4に含まれる金属の種類ごとに異なるが、例えば、Auの金属粒子であれば300℃,1時間で接合部7を形成することができる。このようにして、接合材料4が十分な導電性と強度を有する接合部7として形成され、半導体装置が作製される。
Finally, as shown in FIG. 2-2 (h), the
以上のように、本実施の形態の製造方法によれば、電極2,6の側面に対して既存工法である無電解めっきによって撥液層3を形成する工程を加えるのみであるため、従来の発明における撥液層の形成工程よりも簡便であり、工程を複雑にすることなく半導体装置を作製することが可能である。
As described above, according to the manufacturing method of the present embodiment, only the step of forming the
(実施の形態2)
図3は本発明の実施の形態2における半導体装置の概略図であり、フリップチップ後の状態を示す断面図である。配線基板1の第一の電極2よりも半導体素子5の第二の電極6の厚みが薄く形成されている以外は、前記実施の形態1と同様の構成となっている。
(Embodiment 2)
FIG. 3 is a schematic view of the semiconductor device according to the second embodiment of the present invention, and is a cross-sectional view showing a state after flip-chip. The configuration is the same as that of the first embodiment except that the thickness of the
フリップチップ実装は、半導体素子5を反転しフェイスダウンで搭載するため、第一の電極2と第二の電極6の間からはみ出してくる接合材料4に対して、第二の電極6の側面には接合材料4が這い上がるような状態となり、重力の影響で第一の電極2の側面に対する濡れ拡がり量よりも、第二の電極6の側面の濡れ拡がり量の方が小さくなる場合がある。
In flip chip mounting, the
その場合には、第二の電極6の厚みは第一の電極2の厚みよりも薄く形成されていてもよく、濡れ拡がり量に合わせて、それぞれの厚みを適宜調整することができる。例えば、実施の形態1のように、60μm角の電極サイズに対して5μmの厚みを持つように接合材料4を印刷し、厚みが3μmになるように半導体素子5を押し込んだとすると、好ましい第一の電極2と第二の電極6との厚みは合わせて20μmになればよく、第一の電極2の厚みが15μm必要であれば、第二の電極6は5μmでよい。ただし、第二の電極6の厚みは5μm以下であると、濡れ拡がりの抑制効果が得られにくいため、好ましくは5μm以上である方がよい。
In that case, the thickness of the
(実施の形態3)
図4−1,図4−2は本発明の実施の形態3における半導体装置の概略図であり、図4−1(a)はインクジェット印刷後の半導体装置の上面図、図4−1(b)は図4−1(a)におけるA−A’部の断面図、図4−1(c)は図4−1(a)におけるB−B’部の断面図である。
(Embodiment 3)
4A and 4B are schematic views of the semiconductor device according to the third embodiment of the present invention. FIG. 4A is a top view of the semiconductor device after inkjet printing, and FIG. ) Is a cross-sectional view taken along line AA ′ in FIG. 4A, and FIG. 4C is a cross-sectional view taken along line BB ′ in FIG. 4A.
配線基板1上の第一の電極2は、電極のピッチ方向(Y方向)と垂直なX方向に長く形成され、長方形となっている。また、接合材料4は、Y方向に対しては撥液層3に達するまで濡れ拡がっているが、X方向に対しては濡れ拡がりが撥液層3に達する前に止まっており、図4−1(c)に示すように、第一の電極2の一部に接合材料4が濡れ拡がっていない不濡れ領域9を形成している。
The
接合材料4は、第一の電極2へ着弾後、まず等方的に濡れ拡がるが、Y方向に対しては撥液層3に達すると、前述の効果により濡れ拡がりが止まる。しかしながら、第一の電極2のX方向の長さをY方向よりも十分長く設定しておくと、接合材料4はX方向の撥液層3に達する前に止まることになる。
The
図4−2(d),(e),(f)は図4−1(a),(b),(c)の構造体にフリップチップ実装した後の半導体装置の概略図であり、図4−2(d)はフリップチップ後の半導体装置の上面透視図、図4−2(e)は図4−2(d)におけるA−A’部の断面図、図4−2(f)は図4−2(d)におけるB−B’部の断面図である。 FIGS. 4-2 (d), (e), and (f) are schematic views of the semiconductor device after flip-chip mounting on the structure of FIGS. 4-1 (a), (b), and (c). 4-2 (d) is a top perspective view of the semiconductor device after flip chip, FIG. 4-2 (e) is a cross-sectional view of the AA ′ portion in FIG. 4-2 (d), and FIG. 4-2 (f). FIG. 4B is a cross-sectional view taken along the line BB ′ in FIG.
図4−2に示すように、半導体素子5の第二の電極6が配線基板1の第一の電極2と対向するように搭載されている。また、第二の電極6は、第一の電極2と同じくX方向に長い長方形でAuから形成されており、側面が撥液層3で覆われている。また、接合材料4は、第一の電極2と第二の電極6の間にあり、両電極の上面を全て覆っているが、隣接電極間の絶縁部には達していない。
As shown in FIG. 4B, the
図4−2に示す状態からフリップチップ実装すると、接合材料4は半導体素子5の押し込みによってさらに濡れ拡がろうとするが、Y方向の電極の側面には濡れ拡がらず、先ずX方向の不濡れ領域9に対して濡れ拡がる。これは濡れ性の高い部分から優先的に濡れ拡がるためである。
When flip-chip mounting is performed from the state shown in FIG. 4B, the
実施の形態1,2は、フリップチップ実装後の濡れ拡がりを電極の側面へ逃がすことによって本発明所望の効果を得たが、本実施の形態3は、濡れ拡がりを不濡れ領域9、つまり電極の側面ではなく、まだ濡れ拡がっていない電極の上面に逃がすことによって本発明所望の効果を得ている。 In the first and second embodiments, the desired effect of the present invention is obtained by releasing the wet spread after flip chip mounting to the side surface of the electrode. In the third embodiment, the wet spread is applied to the non-wetting region 9, that is, the electrode. The desired effect of the present invention is obtained by letting it escape to the upper surface of the electrode that has not yet spread out.
例えば、Auで形成された第一の電極2に対して、撥液層3で側面を覆い、かつAu粒子とフェニルシクロヘキサンを混合した粘度10mPa・sの接合材料4を5μm厚になるように印刷し、3μmの厚みになるように半導体素子5を押し込んだとすると、Y方向の電極の長さが60μmの場合、X方向の電極長さを220μmにしておけば、濡れ拡がりの抑制効果が得られる。
For example, on the
具体的には、接合材料4を印刷すると、Y方向に対しては撥液層3まで濡れ拡がるが、X方向に対しては130μmで濡れ拡がりが止まる。よって、X方向の電極が220μmであれば不濡れ領域9を形成することができる。
Specifically, when the
その後、フリップチップ実装すると、接合材料4が不濡れ領域9に対して濡れ拡がり、電極の上面全体に行き渡った所で濡れ拡がりが止まる。X方向の電極長さは、「X方向長さ=13083/Y方向長さ」の関係を満たしていれば、濡れ拡がりの抑制効果が十分に得られる。
After that, when flip chip mounting is performed, the
また、本実施の形態3の場合、実施の形態1,2よりも第一の電極2と第二の電極6の厚みを薄く設定することが可能であるが、5μm以上厚みを設定した方が、より確実に濡れ拡がりの抑制効果が得られ好ましい。なお、本実施の形態3は電極面積、つまり接合面積が大きくなるため接合強度を向上させる効果もある。
In the case of the third embodiment, the thicknesses of the
本発明の半導体装置及びその製造方法は、金属ナノ粒子を使用したフリップチップ接合に対し、隣接電極とのショートを抑制する効果を有し、電極を狭ピッチ化することによる半導体装置の小型化に対して有用である。 INDUSTRIAL APPLICABILITY The semiconductor device and the manufacturing method thereof according to the present invention have an effect of suppressing a short circuit with an adjacent electrode with respect to flip chip bonding using metal nanoparticles, and reduce the size of the semiconductor device by narrowing the pitch of the electrodes. Useful for this.
1 配線基板
2 第一の電極
3 撥液層
4 接合材料
5 半導体素子
6 第二の電極
7 接合部
8 ボンディングツール
9 不濡れ領域
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| JPH11186335A (en) * | 1997-12-25 | 1999-07-09 | Hitachi Ltd | Circuit board, method of manufacturing the same, and electronic device using the same |
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Patent Citations (3)
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| JPH11186335A (en) * | 1997-12-25 | 1999-07-09 | Hitachi Ltd | Circuit board, method of manufacturing the same, and electronic device using the same |
| JP2008141069A (en) * | 2006-12-04 | 2008-06-19 | Sharp Corp | Semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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