JP2011147037A

JP2011147037A - 半導体装置及びこれを備えるデータ処理システム

Info

Publication number: JP2011147037A
Application number: JP2010007500A
Authority: JP
Inventors: Tatsuya Matano; 達哉俣野
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-01-15
Filing date: 2010-01-15
Publication date: 2011-07-28
Also published as: US20110175644A1; KR20110084129A; US8344757B2; KR101192616B1

Abstract

【課題】スタンバイ時における半導体装置の消費電力を低減する。
【解決手段】電源線ＶＤＤＴＬ，ＶＳＳＴＬ間に接続された回路ブロック１０Ａと、電源線ＶＤＤＴＬ，ＶＳＳＬ間又は電源線ＶＤＤＬ，ＶＳＳＴＬ間に接続された回路ブロック１０Ａの出力信号を受ける論理回路１０Ｂ−１と、電源線ＶＤＤＬ，ＶＳＳＬ間に接続された論理回路１０Ｂ−１の出力信号を受ける回路ブロック２０と、を備える。電源線ＶＤＤＴＬ，ＶＳＳＴＬ間には、アクティブ状態においては第１の電圧、スタンバイ状態においては第１の電圧よりも低い第２の電圧が供給され、電源線ＶＤＤＬ，ＶＳＳＬ間には、アクティブ状態及びスタンバイ状態のいずれにおいても第１の電圧が供給される。これにより、サブシュレッショルド電流低減を維持しつつ、クリティカルパスの高速化を実現することが可能となる。
【選択図】図４

Description

本発明は半導体装置及びこれを備えるデータ処理システムに関し、特に、スタンバイ時における消費電力を低減可能な半導体装置及びこれを備えるデータ処理システムに関する。

近年、半導体装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献１〜３には、電源配線を主電源線と擬似電源線に分けるパワーゲーティング制御方式が提案されている。

特許文献１に記載された半導体装置は、パワーゲーティング制御の対象となる回路ブロックの電源ノードを全て擬似電源線に接続し、回路ブロックがアクティブ状態である場合には、主電源線と擬似電源線を短絡することによって主電源線の電圧と同じ電圧を回路ブロックに供給する一方、回路ブロックがスタンバイ状態である場合には、主電源線と擬似電源線とを抵抗を介して接続することによって主電源線の電圧よりも低い電圧を回路ブロックに供給する方式が開示されている。これにより、アクティブ状態においては所望の振幅を持った信号が回路ブロックを伝播する一方、スタンバイ状態においては、オフ状態となるトランジスタのソースドレイン間電圧がアクティブ状態よりも低くなることから、サブスレッショールド電流を低減することが可能となる。

しかしながら、特許文献１に記載された半導体装置では、その図１１に記載されているように、回路ブロックの後段に出力信号の振幅を拡大するレベル変換回路が必要となる。これは、スタンバイ状態における出力信号のレベルがアクティブ時とは異なるからであり、そのままのレベルではパワーゲーティング制御がされない次段の回路ブロックの入力部（入力初段）においてリーク電流が増大するからである。例えば、アクティブ時においてハイレベルを示す電位をＶＤＤとし、スタンバイ時においてハイレベルを示す電位をＶＤＤＴ（＜ＶＤＤ）とした場合、パワーゲーティング制御がされない次段の回路ブロックの入力初段を構成するＰチャンネル型ＭＯＳトランジスタのしきい値がＶＤＤ−ＶＤＤＴ以下であると、本来オフすべき入力初段のＰチャンネル型ＭＯＳトランジスタがオンしてしまい、貫通電流が流れてしまう。このような問題を回避すべく、特許文献１に記載された半導体装置では、パワーゲーティング制御がされる回路の後段にレベル変換回路を接続する必要があるのである。したがって、パワーゲーティング制御がされる回路ブロックと、パワーゲーティング制御がされない回路ブロックとが多数存在する場合、多数のレベル変換回路を設ける必要があり、回路規模が増大するという問題があった。また、レベル変換回路による論理段数の増大により、信号が遅延するという問題もあった。

一方、特許文献２，３には、パワーゲーティング制御対象の回路ブロックに含まれる論理回路のうち、スタンバイ時においてハイレベルを出力すべき論理回路については、ハイ側の電源ノードを主電源線、ロー側の電源ノードを擬似電源線に接続し、スタンバイ時においてローレベルを出力すべき論理回路については、ハイ側の電源ノードを擬似電源線、ロー側の電源ノードを主電源線に接続する方式が記載されている。この方式によれば、スタンバイ状態においてオフ状態となるトランジスタのソースが必ず擬似電源線に接続されることになるため、スタンバイ時に擬似電源線を主電源線から切断すれば、オフ状態となるトランジスタのサブスレッショールド電流がほとんど流れなくなる。

特開平５−３４７５５０号公報特開２０００−８２９５０号公報特開平８−２２７５８０号公報

しかしながら、特許文献２，３に記載された半導体装置では、スタンバイ時において固定（スタティック）される論理状態に応じて各論理回路の電源ノードを主電源線又は擬似電源線に接続する必要があることから、配線構造（複数の論理ゲートのそれぞれを対応する２つの異なる電源線（電源ノード）に交互に接続する）が複雑になるという問題があった。また、僅かな設計変更（論理ゲートの段数の変更等）が生じた場合であっても、多数の論理回路において電源ノードの接続先を変更しなければならないケースが生じることから、設計変更に時間がかかるという問題もあった。

本発明の一側面による半導体装置は、パワーゲーティングされる高電位側の第１及び低電位側の第２の電源線と、パワーゲーティングされない高電位側の第３及び低電位側第４の電源線と、それぞれが、入力信号を受ける入力ノードと、出力信号を出力する出力ノードとを有する第１乃至第３の論理回路と、を備え、前記第１の論理回路は、前記第１の電源線と前記第２の電源線に接続され、前記第２の論理回路は、前記第１と第４の電源線及び前記第３と第２の電源線のいずれか一方に接続され、前記第３の論理回路は、前記第３の電源線と前記第４の電源線に接続され、前記第１の論理回路の出力ノードと前記第２の論理回路の入力ノードが接続し、前記第２の論理回路の出力ノードと前記第３の論理回路の入力ノードが接続する、ことを特徴とする。

本発明の他の側面による半導体装置は、いずれも論理的にハイレベルを示す電位が供給される第１及び第３の電源線と、いずれも論理的にローレベルを示す電位が供給される第２及び第４の電源線と、第１の状態においては前記第３の電源線が有する電位と同じ電位を前記第１の電源線に供給し、第２の状態においては前記第３の電源線に供給される電位よりも低い電位を前記第１の電源線に供給する第１のオフリーク制御回路と、前記第１の状態においては前記第４の電源線が有する電位と同じ電位を前記第２の電源線に供給し、前記第２の状態においては前記第４の電源線に供給される電位よりも高い電位を前記第２の電源線に供給する第２のオフリーク制御回路と、高位側の電源ノードが前記第１の電源線に接続され、低位側の電源ノードが前記第２の電源線に接続された第１の回路ブロックと、高位側の電源ノードが前記第３の電源線に接続され、低位側の電源ノードが前記第４の電源線に接続された第２の回路ブロックと、信号の入力ノードと出力ノードを有し、前記入力ノードと出力ノードが、それぞれ前記第１の回路ブロックの出力ノードと前記第２の回路ブロックの入力ノードとの間に接続された論理回路と、を備え、前記論理回路は、前記第１の状態においては、前記第１の回路ブロックの出力ノードから出力する出力信号に基づいて、前記第３の電源線を介してハイレベルの信号又は前記第２の電源線を介してローレベルの信号を前記第２の回路ブロックの入力ノードに動的に供給し、或いは、前記第１の電源線を介してハイレベルの信号又は前記第４の電源線を介してローレベルの信号を前記第２の回路ブロックの入力ノードに動的に供給し、前記第２の状態においては、前記第１の回路ブロックの出力ノードから出力する出力信号に基づいて、前記第３の電源線を介してハイレベルの信号を前記第２の回路ブロックの入力ノードに固定的に供給し、或いは、前記第４の電源線を介してローレベルの信号を前記第２の回路ブロックの入力ノードに固定的に供給する、ことを特徴とする。

本発明のさらに他の側面による半導体装置は、第１、第２、第３の論理回路を備え、記第１の論理回路は、第１の入力ノードと第２の出力ノードを有し、前記第１の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する第１導電型の第１トランジスタと、前記第１の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する第２導電型の第２トランジスタとを含み、前記第２の論理回路は、第２の入力ノードと第３の出力ノードを有し、前記第１の出力ノードからの出力信号を前記第２の入力ノードに受け、前記第３の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する前記第１導電型の第３トランジスタと、前記第３の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する前記第２導電型の第４トランジスタとを含み、前記第３の論理回路は、第４の入力ノードと第５の出力ノードを有し、前記第３の出力ノードからの出力信号を前記第４の入力ノードに受け、前記第５の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する前記第１導電型の第５トランジスタと、前記第５の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する前記第２導電型の第６トランジスタとを含み、第１の状態である場合、前記第１乃至第６トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、それぞれ対応する前記論理回路の出力信号がハイレベルである場合はいずれも第１の電位、前記それぞれ対応する論理回路の出力信号がローレベルである場合はいずれも第２の電位となり、前記第１乃至第６トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、いずれも前記第１の電位と前記第２の電位との差電位となり、第２の状態である場合、前記第１及び第２トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、前記第１の論理回路の出力信号がハイレベルである場合は前記第１の電位よりも低い第３の電位、前記第１の論理回路の出力信号がローレベルである場合は前記第２の電位よりも高い第４の電位となり、前記第１及び第２トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、前記第３の電位と前記第４の電位との差電位となり、前記第３及び第４トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、前記第２の論理回路の出力信号がハイレベルである場合は前記第１の電位、前記第２の論理回路の出力信号がローレベルである場合は前記第２の電位となり、前記第３及び第４トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、前記第１の電位と前記第４の電位との差電位又は前記第３の電位と前記第２の電位との差電位となり、前記第５及び第６トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、前記第３の論理回路の出力信号がハイレベルである場合は前記第１の電位、前記第３の論理回路の出力信号がローレベルである場合は前記第２の電位となり、前記第５及び第６トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、前記第１の電位と前記第２の電位との差電位となる、ことを特徴とする。

本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置にコマンドを供給するコントローラとを備え、前記半導体装置は、前記コマンドに基づいて前記第１の状態又は前記第２の状態となる、ことを特徴とする。

本発明によれば、高電位側と低電位側の両方によってパワーゲーティングされる第１の論理回路と、高電位側と低電位側のいずれもパワーゲーティングされない第３の論理回路との間に、高電位側と低電位側のいずれか一方にパワーゲーティングされる第２の論理回路を配置することにより、第１の論理回路の電源配線構造を複雑化することなく、パワーゲーティング制御がされる回路ブロックとパワーゲーティング制御がされない回路ブロックとの間にレベル変換回路を介在させる必要がなくなる。これにより、回路構成が簡素化されるとともに、レベル変換回路による信号遅延が生じないことから、サブシュレッショルド電流低減を維持しつつ、クリティカルパスの高速化を実現することが可能となる。

本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。（ａ）はオフリーク制御回路３０の回路図であり、（ｂ）はオフリーク制御回路４０の回路図である。オフリーク制御回路３０，４０の動作を示すタイミング図である。回路ブロック１０，２０の一例を示す回路図である。回路ブロック１０，２０の他の例を示す回路図である。論理回路１０Ｂ−１と論理回路１０Ｂ−２の両方を使用した例を示すブロック図である。（ａ）は他の例によるオフリーク制御回路３０の回路図であり、（ｂ）は他の例によるオフリーク制御回路４０の回路図である。（ａ）は、レギュレータ回路３３の回路図であり、（ｂ）は、レギュレータ回路４３の回路図である。（ａ）はさらに他の例によるオフリーク制御回路３０の回路図であり、（ｂ）はさらに他の例によるオフリーク制御回路４０の回路図である。本発明の好ましい実施形態による半導体装置１００を用いたデータ処理システム５００の構成を示すブロック図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、高電位側と低電位側の両方によってパワーゲーティングされる第１の論理回路と、高電位側と低電位側のいずれもパワーゲーティングされない第３の論理回路との間に、高電位側と低電位側のいずれか一方にパワーゲーティングされる第２の論理回路を配置する。言い換えれば、パワーゲーティング制御がされる回路ブロックをその最終段の論理回路とそれ以外の論理回路に分け、最終段以外の論理回路の電源ノードについては、ハイ側及びロー側とも擬似電源線に接続し、最終段の論理回路の電源ノードについては、スタンバイ状態において固定される最終段の論理回路の信号入力端子から入力する入力信号（それは、それ以外の論理回路が信号出力端子から出力する出力信号である）の論理レベルに基づき、一方を主電源線、他方を擬似電源線に接続することを技術思想とするものである。例えば、前記論理レベルがＨｉｇｈ（高電位側の擬似電源線の電位）である場合、高電位側を擬似電源（高電位側の擬似電源線）に接続し、低電位側を主電源線（低電位側の主電源線）に接続する。前記論理レベルがＬｏｗ（低電位側の擬似電源線の電位）である場合、低電位側を擬似電源（低電位側の擬似電源線）に接続し、高電位側を主電源線（高電位側の主電源線）に接続する。これにより、最終段の論理回路の出力信号は、スタンバイ状態においても主電源線から供給されることから、レベル変換回路を介することなく、パワーゲーティング制御されない次段の回路ブロックに接続することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１００は、信号Ａを受けて信号Ｂを出力する第１の回路ブロック１０と、信号Ｂを受けて信号Ｃを出力する第２の回路ブロック２０を備えている。回路ブロック１０はパワーゲーティング制御がされる回路ブロックであり、回路ブロック２０はパワーゲーティング制御がされない回路ブロックである。パワーゲーティング制御とは、信号Ａが変化しうるアクティブ状態（第１の状態）においては、回路ブロックの動作電圧を主電源線から受けることによって所望の振幅を持った信号を伝播させ、信号Ａが固定されるスタンバイ状態（第２の状態）においては、回路ブロックの電源電圧を擬似電源線から受けることによって、論理状態を維持しつつサブスレッショールド電流を低減させる制御を指す。本実施形態では、一つの例としてスタンバイ状態における信号Ｂの論理レベルはハイレベルに固定されるよう設計されている。尚、回路ブロック１０と回路ブロック２０は、半導体装置１００の一部の回路である。

パワーゲーティング制御がされる回路ブロック１０は、相対的にスイッチング速度の速いトランジスタによって構成される回路ブロックである。スイッチング速度を高めるためには相対的にしきい値電圧の低いトランジスタを用いればよいが、しきい値電圧の低いトランジスタはサブスレッショールド電流が大きいため、パワーゲーティング制御を行うことによってスタンバイ時における消費電流を低減することが有効である。一方、パワーゲーティング制御がされない回路ブロック２０は、相対的にスイッチング速度の遅いトランジスタによって構成される回路ブロックである。スイッチング速度の遅いトランジスタは相対的にしきい値電圧が高いためサブスレッショールド電流が少ない。

トランジスタのしきい値電圧は、ゲート絶縁膜の膜厚、チャネル長（トランジスタのソースとドレイン間の距離であり、反転チャネルに流れる電流の方向と同じ方向）、チャネルのドーパント濃度などによって調整することができる。例えば、ゲート絶縁膜を薄くしたりチャネル長を短くすれば、しきい値電圧を低下させることが可能となる。

図１に示すように、回路ブロック１０，２０には、主電源線ＶＤＤＬ（第３の電源線）を介して高位側の電源電位ＶＤＤが供給されるとともに、主電源線ＶＳＳＬ（第４の電源線）を介して低位側の電源電位ＶＳＳが供給される。電源電位ＶＤＤ，ＶＳＳは、例えば外部から供給される電位であり、したがって、アクティブ状態であるかスタンバイ状態であるかに関わらず、半導体装置１００が電源投入されている間は、常に所定の電位に維持される。一例として、ＶＤＤ＝１．２Ｖ、ＶＳＳ＝０Ｖである。これに加え、回路ブロック１０には、擬似電源線ＶＤＤＴＬ（第１の電源線）を介して高位側の電源電位ＶＤＤＴ（＜ＶＤＤ）が供給されるとともに、擬似電源線ＶＳＳＴＬ（第２の電源線）を介して低位側の電源電位ＶＳＳＴ（＞ＶＳＳ）が供給される。高位側の電源電位ＶＤＤＴは、第１のオフリーク制御回路３０より供給される。同様に、低位側の電源電位ＶＳＳＴは、第２のオフリーク制御回路４０より供給される。一例として、ＶＤＤＴ≒１．０Ｖ、ＶＳＳＴ≒０．２Ｖである。電源電位ＶＤＤ及びＶＤＤＴは、いずれも論理的にハイレベルを示す電位である。一方、電源電位ＶＳＳ及びＶＳＳＴは、いずれも論理的にローレベルを示す電位である。尚、高位側と高電位側は同じ意味であり、低位側と低電位側は同じ意味である。

オフリーク制御回路３０，４０は、切替回路５０より供給される切替信号ＳＷＢ，ＳＷＴによってそれぞれ制御される回路である。切替信号ＳＷＢ，ＳＷＴは相補の信号であり、半導体装置の外部から供給されるコマンド信号ＣＭＤがアクティブ状態を示している場合、切替回路５０は切替信号ＳＷＢ，ＳＷＴをそれぞれローレベル及びハイレベルとし、これによってオフリーク制御回路３０，４０を活性化させる。オフリーク制御回路３０，４０が活性化されると、オフリーク制御回路３０は擬似電源線ＶＤＤＴＬに供給する電位をＶＤＤに設定し、オフリーク制御回路４０は擬似電源線ＶＳＳＴＬに供給する電位をＶＳＳに設定する。即ち、ＶＤＤＴＬ＝ＶＤＤ、ＶＳＳＴＬ＝ＶＳＳである。これにより、擬似電源線ＶＤＤＴＬ，ＶＳＳＴＬ間の電圧はＶＤＤ−ＶＳＳ（第１の電圧）となる。

これに対し、コマンド信号ＣＭＤがスタンバイ状態を示している場合、切替回路５０は切替信号ＳＷＢ，ＳＷＴをそれぞれハイレベル及びローレベルとし、これによってオフリーク制御回路３０，４０を非活性化させる。オフリーク制御回路３０，４０が非活性化されると、オフリーク制御回路３０は擬似電源線ＶＤＤＴＬに供給する電位をＶＤＤＴに設定し、オフリーク制御回路４０は擬似電源線ＶＳＳＴＬに供給する電位をＶＳＳＴに設定する。即ち、ＶＤＤＴＬ＜ＶＤＤ、ＶＳＳＴＬ＞ＶＳＳである。これにより、擬似電源線ＶＤＤＴＬ，ＶＳＳＴＬ間の電圧はＶＤＤＴ−ＶＳＳＴ（第２の電圧）となる。よって、第１の電圧＞第２の電圧である。

図２（ａ）はオフリーク制御回路３０の回路図であり、図２（ｂ）はオフリーク制御回路４０の回路図である。

図２（ａ）に示すように、オフリーク制御回路３０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬとの間に並列接続されたＰチャンネル型ＭＯＳトランジスタ３１（第１のスイッチ回路）及びダイオード３２（第１の降圧回路）によって構成されている。トランジスタ３１のゲート電極には切替信号ＳＷＢが供給されている。このため、切替信号ＳＷＢがローレベル（アクティブ状態時を示す）に活性化すると、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬがトランジスタ３１によって短絡される。これにより、擬似電源線ＶＤＤＴＬには、主電源線ＶＤＤＬと同じ電源電位ＶＤＤが与えられることになる。これに対し、切替信号ＳＷＢがハイレベル（スタンバイ状態を示す）に非活性化すると、トランジスタ３１は電気的に非導通状態となるため、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬはダイオード３２によって接続されることになる。ダイオード３２は、アノードが主電源線ＶＤＤＬに接続され、カソードが擬似電源線ＶＤＤＴＬに接続されているため、トランジスタ３１がオフした場合、擬似電源線ＶＤＤＴＬには、主電源線ＶＤＤＬよりもダイオード３２のしきい値電圧分低い電源電位ＶＤＤＴが与えられることになる。つまり、ダイオード３２のしきい値電圧をＶｔとした場合、ＶＤＤＴ＝ＶＤＤ−Ｖｔとなる。

図２（ｂ）に示すように、オフリーク制御回路４０は、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴＬとの間に並列接続されたＮチャンネル型ＭＯＳトランジスタ４１（第２のスイッチ回路）及びダイオード４２（第２の降圧回路）によって構成されている。トランジスタ４１のゲート電極には切替信号ＳＷＴが供給されている。このため、アクティブ状態時を示す切替信号ＳＷＴがハイレベルに活性化すると、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴＬがトランジスタ４１によって短絡される。これにより、擬似電源線ＶＳＳＴＬには、主電源線ＶＳＳＬと同じ電源電位ＶＳＳが与えられることになる。これに対し、スタンバイ状態を示す切替信号ＳＷＴがローレベルに非活性化すると、トランジスタ４１は電気的に非導通状態となるため、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴＬはダイオード４２によって接続されることになる。ダイオード４２は、アノードが擬似電源線ＶＳＳＴＬに接続され、カソードが主電源線ＶＳＳＬに接続されているため、トランジスタ４１がオフした場合、擬似電源線ＶＳＳＴＬには、主電源線ＶＳＳＬよりもダイオード４２のしきい値電圧分高い電源電位ＶＳＳＴが与えられることになる。つまり、ダイオード４２のしきい値電圧をＶｔとした場合、ＶＳＳＴ＝ＶＳＳ＋Ｖｔとなる。

図３は、オフリーク制御回路３０，４０の動作を示すタイミング図である。

図３に示すように、アクティブ状態においては切替信号ＳＷＢ，ＳＷＴがそれぞれローレベル及びハイレベルとなることから、擬似電源線ＶＤＤＴＬに現れる電位は電源電位ＶＤＤとなり、擬似電源線ＶＳＳＴＬに現れる電位は電源電位ＶＳＳとなる。これに対し、スタンバイ状態においては切替信号ＳＷＢ，ＳＷＴがそれぞれハイレベル及びローレベルとなることから、擬似電源線ＶＤＤＴＬに現れる電位は電源電位ＶＤＤＴに低下し、擬似電源線ＶＳＳＴＬに現れる電位は電源電位ＶＳＳＴに上昇する。

図４は、回路ブロック１０，２０の回路図である。

図４に示すように、回路ブロック１０は、回路ブロック１０Ａ（第１の論理回路）と最終段の論理回路１０Ｂ−１（第２の論理回路）によって構成されている。図４に示す例では、回路ブロック１０Ａ及び論理回路１０Ｂ−１をインバータチェーンによって表しているが、回路ブロック１０Ａと論理回路１０Ｂとが縦続接続されている限り、具体的な回路構成については特に限定されない。ＮＡＮＤ，ＮＯＲ、その他の回路形式でも良い。

回路ブロック１０Ａを構成する論理回路は、図４に示すように、高位側の電源ノード（第１の電源ノード）が擬似電源線ＶＤＤＴＬに接続され、低位側の電源ノード（第２の電源ノード）が擬似電源線ＶＳＳＴＬに接続されている。ここで、高位側の電源ノードとは各インバータを構成するＰチャンネル型ＭＯＳトランジスタＰ０のソースを指し、低位側の電源ノードとは各インバータを構成するＮチャンネル型ＭＯＳトランジスタＮ０のソースを指す。したがって、回路ブロック１０Ａを構成する論理回路は、アクティブ状態においては電源電位ＶＤＤ，ＶＳＳ間の電圧を動作電圧とし、スタンバイ状態においては電源電位ＶＤＤＴ，ＶＳＳＴ間の電圧を動作電圧とする。これにより、スタンバイ状態にエントリすると、電気的に非導通状態となるトランジスタのソースドレイン間電圧が低下するため、サブスレッショールド電流が減少する。

また、回路ブロック１０Ａを構成するトランジスタのうち、Ｐチャンネル型ＭＯＳトランジスタＰ０の基板は主電源線ＶＤＤＬに接続されており、Ｎチャンネル型ＭＯＳトランジスタＮ０の基板は主電源線ＶＳＳＬに接続されている。したがって、スタンバイ状態への移行によって回路ブロック１０Ａの動作電圧が低下しても、各トランジスタの基板電位は変化しない。このため、スタンバイ状態に移行すると、基板−ソース間の電圧が上昇することから、基板バイアス効果によってさらにサブスレッショールド電流が減少する。また、ドレイン−基板間電圧の低下によってドレイン−基板間を流れるサブリーク電流も低下し、さらに、ゲート−反転層間電圧の低下によってゲートリーク電流も低下する。

これに対し、論理回路１０Ｂ−１は、高位側の電源ノード（第３の電源ノード）が主電源線ＶＤＤＬに接続され、低位側の電源ノード（第４の電源ノード）が擬似電源線ＶＳＳＴＬに接続されている。ここで、高位側の電源ノードとはインバータを構成するＰチャンネル型ＭＯＳトランジスタＰ１のソースを指し、低位側の電源ノードとはインバータを構成するＮチャンネル型ＭＯＳトランジスタＮ１のソースを指す。したがって、アクティブ時においては、一対の電源ノードに与えられる電位は回路ブロック１０Ａのそれと同じであるが、スタンバイ状態に移行しても、Ｐチャンネル型ＭＯＳトランジスタＰ１のソース（電源ノード）に電源電位ＶＤＤが与え続けられる点が回路ブロック１０Ａと相違する。最終段の論理回路１０Ｂ−１のみこのような接続としているのは、既に説明したとおり、本実施形態では、スタンバイ状態における信号Ｂの論理レベルがハイレベルに固定されるよう設計されているからである。つまり、本実施形態では、スタンバイ状態において必ずＰチャンネル型ＭＯＳトランジスタＰ１が電気的に導通状態となることから、その電源ノードであるソースを擬似電源線ＶＤＤＴＬではなく主電源線ＶＤＤＬに接続しておくことにより、スタンバイ時における信号Ｂの電位をＶＤＤレベルとすることが可能となる。よて、論理回路２０の初段部であるＰチャンネル型ＭＯＳトランジスタＰ２の貫通電流が防止できる。更に、最終段の論理回路１０Ｂ−１において、低位側の電源ノード（第４の電源ノード）が擬似電源線ＶＳＳＴＬに接続されているので、Ｎチャンネル型ＭＯＳトランジスタＮ１のサブスレッショールド電流が減少する。従って、論理回路１０Ｂ−１は、論理回路２０の貫通電流をレベル変換回路を使用せずに防止でき、更に、自分自身のサブスレッショールド電流を減少させることができる。

このように、論理回路１０Ｂ−１は、アクティブ状態においては回路ブロック１０Ａからの出力信号に基づいて、主電源線ＶＤＤＬを介してＶＤＤレベルの信号又は擬似電源線ＶＳＳＴＬを介してＶＳＳレベルの信号を回路ブロック２０に動的（ダイナミック）に供給する一方、スタンバイ状態においては回路ブロック１０Ａからの出力信号に基づいて、主電源線ＶＤＤＬを介してＶＤＤレベルの信号を回路ブロック２０に固定的（スタティック）に供給する。尚、動的とは、電気的な作用を示し、例えば、論理的にＨｉｇｈとＬｏｗを繰り返すことを示す。固定的（または固定）とは、電気的な作用を示し、物理的にパーマネントされることではなく、例えば、Ｈｉｇｈ状態とＬｏｗ状態のいずれか一方の状態を維持することを示す。これらは、この明細書等において共通の技術的な事項である。

図４に示すように、回路ブロック２０（第３の論理回路）を構成する論理回路は、高位側の電源ノード（第５の電源ノード）が主電源線ＶＤＤＬに接続され、低位側の電源ノード（第６の電源ノード）が主電源線ＶＳＳＬに接続されている。図４に示す例では、回路ブロック２０をインバータチェーンによって表しているが、回路ブロック１０と回路ブロック２０とが縦続接続されている限り、具体的な回路構成については特に限定されない。ここで、高位側の電源ノードとは各インバータを構成するＰチャンネル型ＭＯＳトランジスタＰ２のソースを指し、低位側の電源ノードとは各インバータを構成するＮチャンネル型ＭＯＳトランジスタＮ２のソースを指す。

このように、回路ブロック２０においては擬似電源線ＶＤＤＴＬ，ＶＳＳＴＬが使用されず、全ての論理回路の電源ノードが主電源線ＶＤＤＬ，ＶＳＳＬに接続されている。このため、前段の回路ブロック１０より供給される信号Ｂの振幅についても、ＶＤＤ−ＶＳＳレベルである必要があるが、本実施形態では、アクティブ状態においては信号ＢのレベルはＶＤＤ−ＶＳＳ間で動的に振幅し、スタンバイ状態においてはＶＤＤレベルに固定されることから、これら回路ブロック間に貫通電流防止の為のレベル変換回路（電圧レベル変換回路）などを介在させる必要がない。このため、回路構成が簡素化されるばかりでなく、レベル変換回路の介在による信号遅延も生じないことから、クリティカルパスの高速化を実現することが可能となる。

尚、図４には、スタンバイ状態において信号Ｂがハイレベルに固定される場合を例に説明したが、本発明がこれに限定されないことはいうまでもない。スタンバイ状態において信号Ｂがローレベルに固定されるよう設計する場合には、図５に示すように、論理回路１０Ｂ−１の代わりに論理回路１０Ｂ−２を用いればよい。論理回路１０Ｂ−２は、高位側の電源ノードが擬似電源線ＶＤＤＬＴに接続され、低位側の電源ノードが主電源線ＶＳＳＬに接続された構成を有している。これにより、スタンバイ状態において必ずＮチャンネル型ＭＯＳトランジスタＮ１が電気的に導通状態となることから、スタンバイ時における信号Ｂの電位をＶＳＳＴレベルではなく、ＶＳＳレベルとすることが可能となる。

もちろん、実際の半導体装置には多くの回路ブロックが存在することから、複数の回路ブロックに対してパワーゲーティング制御を行う場合、図６に示すように、論理回路１０Ｂ−１を含む回路ブロック１０と、論理回路１０Ｂ−２を含む回路ブロック１０を混在させても構わない。

図７（ａ）は他の例によるオフリーク制御回路３０の回路図であり、図７（ｂ）は他の例によるオフリーク制御回路４０の回路図である。

図７（ａ）に示すオフリーク制御回路３０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬとの間に接続されたＰチャンネル型ＭＯＳトランジスタ３１と、擬似電源線ＶＤＤＴＬに接続されたレギュレータ回路３３（第１のレギュレータ回路）によって構成されている。図２（ａ）に示したオフリーク制御回路３０とは異なり、ダイオード３２は省略されている。

図８（ａ）は、レギュレータ回路３３の回路図である。図８（ａ）に示すように、レギュレータ回路３３は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬとの間に接続されたＰチャンネル型ＭＯＳトランジスタ３４と、出力端がトランジスタ３４のゲート電極に接続されたオペアンプ３５によって構成されている。オペアンプ３５の反転入力端（−）には電源電位ＶＤＤＴが供給されており、非反転入力端（＋）は擬似電源線ＶＤＤＴＬに接続されている。これにより、トランジスタ３１がオフしている状態でオペアンプ３５の反転入力端（−）に電源電位ＶＤＤＴを入力すれば、擬似電源線ＶＤＤＴＬには電源電位ＶＤＤＴが現れることになる。反転入力端（−）に供給する電源電位ＶＤＤＴの電位は、擬似電源線ＶＤＤＴＬの電位を決定する電位であり、リーク電流が最も少なくなる所定の電位に設定される。反転入力端は、レギュレータ回路３３の入力ノードであり、それ自身の入力ノードに与えられる所定の電位に対応して擬似電源線ＶＤＤＴＬの電位を制御する。

また、図７（ｂ）に示すオフリーク制御回路４０は、擬似電源線ＶＳＳＴＬと主電源線ＶＳＳＬとの間に接続されたＮチャンネル型ＭＯＳトランジスタ４１と、擬似電源線ＶＳＳＴＬに接続されたレギュレータ回路４３（第２のレギュレータ回路）によって構成されている。図２（ｂ）に示したオフリーク制御回路４０とは異なり、ダイオード４２は省略されている。

図８（ｂ）は、レギュレータ回路４３の回路図である。図８（ｂ）に示すように、レギュレータ回路４３は、擬似電源線ＶＳＳＴＬと主電源線ＶＳＳＬとの間に接続されたＮチャンネル型ＭＯＳトランジスタ４４と、出力端がトランジスタ４４のゲート電極に接続されたオペアンプ４５によって構成されている。オペアンプ４５の反転入力端（−）には電源電位ＶＳＳＴが供給されており、非反転入力端（＋）は擬似電源線ＶＳＳＴＬに接続されている。これにより、トランジスタ４１がオフしている状態でオペアンプ４５の反転入力端（−）に電源電位ＶＳＳＴを入力すれば、擬似電源線ＶＳＳＴＬには電源電位ＶＳＳＴが現れることになる。反転入力端（−）に供給する電源電位ＶＳＳＴの電位は、擬似電源線ＶＳＳＴＬの電位を決定する電位であり、リーク電流が最も少なくなる所定の電位に設定される。反転入力端は、レギュレータ回路４３の入力ノードであり、それ自身の入力ノードに与えられる所定の電位に対応して擬似電源線ＶＳＳＴＬの電位を制御する。

このように、図７（ａ），（ｂ）に示すオフリーク制御回路３０，４０によれば、スタンバイ時における擬似電源線ＶＤＤＴＬ，ＶＳＳＴＬのレベルをレギュレータ回路３３，レギュレータ回路４３によって微調整することができることから、サブスレッショールド電流の削減を最適化することが可能となる。また、温度条件、プロセス条件、製造ばらつきなどに応じて、電源電位ＶＤＤＴ，ＶＳＳＴのレベルを動的に変化させることも可能となる。

図９（ａ）はさらに他の例によるオフリーク制御回路３０の回路図であり、図９（ｂ）はさらに他の例によるオフリーク制御回路４０の回路図である。

図９（ａ）に示すオフリーク制御回路３０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬとの間に並列接続されたＰチャンネル型ＭＯＳトランジスタ３１及びＮチャンネル型ＭＯＳトランジスタ３６（第１のトランジスタスイッチ）によって構成されている。トランジスタ３６のゲート電極には、基準電位ＶＲＥＦＮが供給されている。これにより、トランジスタ３１がオフしている場合、つまりスタンバイ状態においては、トランジスタ３６のしきい値電圧をＶｔＮとすると、擬似電源線ＶＤＤＴＬにはＶＲＥＦＮ−ＶｔＮの電位が現れることになる。基準電位ＶＲＥＦＮの電位を調整することによって、擬似電源線ＶＤＤＴＬに供給する電位を調整することができる。

同様に、図９（ｂ）に示すオフリーク制御回路４０は、擬似電源線ＶＳＳＴＬと主電源線ＶＳＳＬとの間に並列接続されたＮチャンネル型ＭＯＳトランジスタ４１及びＰチャンネル型ＭＯＳトランジスタ４６（第２のトランジスタスイッチ）によって構成されている。トランジスタ４６のゲート電極には、基準電位ＶＲＥＦＰが供給されている。これにより、トランジスタ４１がオフしている場合、つまりスタンバイ状態においては、トランジスタ４６のしきい値電圧をＶｔＰとすると、擬似電源線ＶＳＳＴＬにはＶＲＥＦＰ＋ＶｔＰの電位が現れることになる。基準電位ＶＲＥＦＰの電位を調整することによって、擬似電源線ＶＳＳＴＬに供給する電位を調整することができる。

このように、図９（ａ），（ｂ）に示すオフリーク制御回路３０，４０においても、スタンバイ時における擬似電源線ＶＤＤＴＬ，ＶＳＳＴＬのレベルをＮチャンネル型ＭＯＳトランジスタ３６，Ｐチャンネル型ＭＯＳトランジスタ４６によって微調整することができることから、サブスレッショールド電流の削減を最適化することが可能となる。また、温度条件、プロセス条件、製造ばらつきなどに応じて、電源電位ＶＤＤＴ，ＶＳＳＴのレベルを動的に変化させることも可能となる。

図１０は、本発明の好ましい実施形態による半導体装置１００を用いたデータ処理システム５００の構成を示すブロック図である。

図１０に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１００が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１００とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図１０には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１０に示すデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。

さらに、図１０に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

本発明の実施形態において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）はＤＲＡＭ１００に各種のコマンドを発行し、ＤＲＡＭ１００はこれらコマンドに基づいてアクティブ状態又はスタンバイ状態となる。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（JEDEC (Joint Electron Device Engineering Council) Solid State Technology Association）で規定されるコマンド（システムとしてのコマンド）である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本願の基本的技術思想は、例えば、外部アクセスを決定するクリティカルパスの制御信号、メモリやデータプロセッサのデータ信号の伝送ルート等、に適用できる。更に、各回路ブロックや論理回路、オフリーク制御回路、切替回路等の回路形式、その他の制御信号を生成する回路は、上記実施形態が開示する回路形式限られない。

一般的には、アクティブ状態（第１の状態）とは、半導体装置１００が、外部からアクセスされる期間を示すのが一般的であり、これと対峙してスタンバイ状態（第２の状態）とは、半導体装置１００に外部から電源が供給されるも、半導体装置１００が外部からアクセスされない状態を示す。半導体装置１００がＤＲＡＭ（ダイナミックランダムアクセスメモリ）のように揮発性のメモリセルに記憶した情報を維持するに必要な所定時間毎に実行されるリフレッシュ機能を有する場合がある。更に、そのリフレッシュ動作が半導体装置１００内に備えた内部タイマ等で半導体装置１００の外部とは非同期にリフレッシュを実行するセルフリフレッシュ機能を有する場合する場合がある。セルフリフレッシュ機能を使用する場合、半導体装置が搭載されるシステム上では前述のスタンバイ状態であるが、半導体装置１００内では前記内部タイマによる間欠的なセルフリフレッシュ動作により、スタンバイ（スタンバイ１と定義）とアクティブ（リフレッシュ動作）を繰り返す。本願は、このセルフリフレッシュ中のスタンバイ１をも、第２の状態として含める。

本発明の基本的技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。図１０においては、データプロセッサ５２０、ストレージデバイス５４０、ＲＯＭ５６０に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。

更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０，２０，１０Ａ回路ブロック
１０Ｂ論理回路
３０，４０オフリーク制御回路
３１，３４，４６，Ｐ０，Ｐ１，Ｐ２Ｐチャンネル型ＭＯＳトランジスタ
３２，４２ダイオード
３３，４３レギュレータ回路
３５，４５オペアンプ
３６，４１，４４，Ｎ０，Ｎ１，Ｎ２Ｎチャンネル型ＭＯＳトランジスタ
５０切替回路
１００半導体装置
５００データ処理システム
５１０システムバス
５２０データプロセッサ
５４０ストレージデバイス
５５０Ｉ／Ｏデバイス
ＶＤＤＬ，ＶＳＳＬ主電源線
ＶＤＤＴＬ，ＶＳＳＴＬ擬似電源線

Claims

パワーゲーティングされる高電位側の第１及び低電位側の第２の電源線と、
パワーゲーティングされない高電位側の第３及び低電位側第４の電源線と、
それぞれが、入力信号を受ける入力ノードと、出力信号を出力する出力ノードとを有する第１乃至第３の論理回路と、を備え、
前記第１の論理回路は、前記第１の電源線と前記第２の電源線に接続され、
前記第２の論理回路は、前記第１と第４の電源線及び前記第３と第２の電源線のいずれか一方に接続され、
前記第３の論理回路は、前記第３の電源線と前記第４の電源線に接続され、
前記第１の論理回路の出力ノードと前記第２の論理回路の入力ノードが接続し、前記第２の論理回路の出力ノードと前記第３の論理回路の入力ノードが接続する、ことを特徴とする半導体装置。
第１の状態において、前記第１の電源線の電位と第２の電源線の電位は、それぞれ前記第３の電源線の電位、第４の電源線の電位と同じであり、
第２の状態において、前記第１の電源線の電位は、前記第３の電源線の電位よりも低く、且つ、前記第２の電源線の電位は、前記第４の電源線の電位よりも高く、更に、前記前記第１の電源線の電位は、前記第２の電源線の電位よりも高い、ことを特徴とする請求項１に記載の半導体装置。
更に、前記第１の状態においては前記第１及び第２の電源線間に第１の電圧を供給し、前記第２の状態においては前記第１及び第２の電源線間に前記第１の電圧よりも低い第２の電圧を供給するオフリーク制御回路を備え、
前記第３及び第４の電源線は、前記第１の状態及び前記第２の状態のいずれにおいても、両者間に前記第１の電圧が供給され、
前記第１の論理回路は、前記第１及び第２の電源線にそれぞれ接続された第１及び第２の電源ノードを有し、
前記第２の論理回路は、前記第１の論理回路の出力信号を受ける第２の論理回路であって、前記第１及び第４の電源線又は前記第３及び第２の電源線にそれぞれ接続された第３及び第４の電源ノードを有し、
前記第３の論理回路は、前記第２の論理回路の出力信号を受ける第３の論理回路であって、前記第３及び第４の電源線にそれぞれ接続された第５及び第６の電源ノードを有する、ことを備えることを特徴とする請求項１又は２に記載の半導体装置。
前記第２の状態においては、前記第１の論理回路の出力信号が所定の論理レベルに固定され、
前記第１の状態は、前記第１の論理回路の出力信号が変化することができる状態である、ことを特徴とする請求項３に記載の半導体装置。
前記第２の状態においては、前記第１の論理回路の出力信号が前記第１の電源線に与えられる電位に固定され、
前記第２の論理回路の前記第３及び第４の電源ノードは、前記第１及び第４の電源線にそれぞれ接続されている、ことを特徴とする請求項４に記載の半導体装置。
前記第２の状態においては、前記第１の論理回路の出力信号が前記第２の電源線に与えられる電位に固定され、
前記第２の論理回路の前記第３及び第４の電源ノードは、前記第３及び第２の電源線にそれぞれ接続されている、ことを特徴とする請求項４に記載の半導体装置。
前記第１及び第２の論理回路に含まれるトランジスタのしきい値電圧は、前記第３の論理回路に含まれるトランジスタのしきい値電圧よりも低い、ことを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
前記第１及び第２の論理回路に含まれるトランジスタのゲート絶縁膜の膜厚は、前記第３の論理回路に含まれるトランジスタのゲート絶縁膜の膜厚よりも薄い、ことを特徴とする請求項７に記載の半導体装置。
前記第１及び第２の論理回路に含まれるトランジスタのソースとドレイン間のチャネル長は、前記第３の論理回路に含まれるトランジスタのソースとドレイン間のチャネル長よりも短い、ことを特徴とする請求項７又は８に記載の半導体装置。
前記オフリーク制御回路は、前記第１及び第３の電源線間に接続された第１のスイッチ回路と、前記第２及び第４の電源線間に接続された第２のスイッチ回路と、を含み、
前記第１の状態においては前記第１及び第２のスイッチ回路はいずれも電気的に導通状態とされ、
前記第２の状態においては前記第１及び第２のスイッチ回路はいずれも電気的に非導通状態とされる、ことを特徴とする請求項３乃至９のいずれか一項に記載の半導体装置。
前記第１のスイッチ回路は、ソースが前記第３の電源線に接続され、ドレインが前記第１の電源線に接続された第１導電型の電界効果トランジスタからなり、
前記第２のスイッチ回路は、ソースが前記第４の電源線に接続され、ドレインが前記第２の電源線に接続された第２導電型の電界効果トランジスタからなる、ことを特徴とする請求項１０に記載の半導体装置。
前記オフリーク制御回路は、前記第１及び第３の電源線間に接続された第１の降圧回路と、前記第２及び第４の電源線間に接続された第２の降圧回路とをさらに含む、ことを特徴とする請求項１０又は１１に記載の半導体装置。
前記第１及び第２の降圧回路はダイオードであり、
前記第１の降圧回路を構成するダイオードのアノードは前記第３の電源線、カソードは前記第１の電源線に接続され、
前記第２の降圧回路を構成するダイオードのアノードは前記第２の電源線、カソードは前記第４の電源線に接続されている、ことを特徴とする請求項１２に記載の半導体装置。
前記オフリーク制御回路は、前記第２の状態において前記第１の電源線に第１の電位を供給する第１のレギュレータ回路と、前記第２の状態において前記第２の電源線に第２の電位を供給する第２のレギュレータ回路とをさらに含み、
前記第１のレギュレータ回路は、それ自身の入力ノードに与えられる所定の電位に対応して前記第１の電位を制御し、
前記第２のレギュレータ回路は、それ自身の入力ノードに与えられる所定の電位に対応して前記第２の電位を制御する、ことを特徴とする請求項１０又は１１に記載の半導体装置。
前記オフリーク制御回路は、ソースが前記第１の電源線に接続され、ドレインが前記第３の電源線に接続され、ゲートに第１の制御電位が供給される第１のトランジスタスイッチと、ソースが前記第２の電源線に接続され、ドレインが前記第４の電源線に接続され、ゲートに第２の制御電位が供給される第２のトランジスタスイッチとをさらに含み、
前記第１及び第２の制御電位により、それぞれ対応する前記第１の電源線の電位及び前記第２の電源線の電位を制御する、ことを特徴とする請求項１０又は１１に記載の半導体装置。
前記第１のスイッチ回路を構成する電界効果トランジスタと前記第１のトランジスタスイッチを構成する電界効果トランジスタの導電型は互いに逆であり、
前記第２のスイッチ回路を構成する電界効果トランジスタと前記第２のトランジスタスイッチを構成する電界効果トランジスタの導電型は互いに逆である、ことを特徴とする請求項１５に記載の半導体装置。
いずれも論理的にハイレベルを示す電位が供給される第１及び第３の電源線と、
いずれも論理的にローレベルを示す電位が供給される第２及び第４の電源線と、
第１の状態においては前記第３の電源線が有する電位と同じ電位を前記第１の電源線に供給し、第２の状態においては前記第３の電源線に供給される電位よりも低い電位を前記第１の電源線に供給する第１のオフリーク制御回路と、
前記第１の状態においては前記第４の電源線が有する電位と同じ電位を前記第２の電源線に供給し、前記第２の状態においては前記第４の電源線に供給される電位よりも高い電位を前記第２の電源線に供給する第２のオフリーク制御回路と、
高位側の電源ノードが前記第１の電源線に接続され、低位側の電源ノードが前記第２の電源線に接続された第１の回路ブロックと、
高位側の電源ノードが前記第３の電源線に接続され、低位側の電源ノードが前記第４の電源線に接続された第２の回路ブロックと、
信号の入力ノードと出力ノードを有し、前記入力ノードと出力ノードが、それぞれ前記第１の回路ブロックの出力ノードと前記第２の回路ブロックの入力ノードとの間に接続された論理回路と、を備え、
前記論理回路は、
前記第１の状態においては、前記第１の回路ブロックの出力ノードから出力する出力信号に基づいて、前記第３の電源線を介してハイレベルの信号又は前記第２の電源線を介してローレベルの信号を前記第２の回路ブロックの入力ノードに動的に供給し、或いは、前記第１の電源線を介してハイレベルの信号又は前記第４の電源線を介してローレベルの信号を前記第２の回路ブロックの入力ノードに動的に供給し、
前記第２の状態においては、前記第１の回路ブロックの出力ノードから出力する出力信号に基づいて、前記第３の電源線を介してハイレベルの信号を前記第２の回路ブロックの入力ノードに固定的に供給し、或いは、前記第４の電源線を介してローレベルの信号を前記第２の回路ブロックの入力ノードに固定的に供給する、ことを特徴とする半導体装置。
前記論理回路は、前記第１の回路ブロックの出力信号をそれぞれのゲートに共通に受け、前記第１及び第４の電源線間に直列に接続される第１及び第２導電型のトランジスタを含み、
前記第２の状態における前記第１の回路ブロックの出力信号はハイレベルに固定され、
前記第１導電型のトランジスタは、前記論理回路の出力ノードから出力する出力信号をハイレベルとする場合に電気的に導通し、
前記第２導電型のトランジスタは、前記論理回路の出力ノードから出力する出力信号をローレベルとする場合に電気的に導通する、ことを特徴とする請求項１７に記載の半導体装置。
前記論理回路は、前記第１の回路ブロックの出力信号をそれぞれのゲートに共通に受け、前記第３及び第２の電源線間に直列に接続される第１及び第２導電型のトランジスタを含み、
前記第２の状態における前記第１の回路ブロックの出力ノードの出力信号はローレベルに固定され、
前記第１導電型のトランジスタは、前記論理回路の出力ノードから出力する出力信号をハイレベルとする場合に電気的に導通し、
前記第２導電型のトランジスタは、前記論理回路の出力ノードから出力する出力信号をローレベルとする場合に電気的に導通する、ことを特徴とする請求項１７に記載の半導体装置。
前記第１の回路ブロックに含まれるトランジスタのしきい値電圧は、前記第２の回路ブロックに含まれるトランジスタのしきい値電圧よりも低い、ことを特徴とする請求項１７乃至１９のいずれか一項に記載の半導体装置。
前記論理回路に含まれるトランジスタのしきい値電圧は、前記第２の回路ブロックに含まれるトランジスタのしきい値電圧よりも低い、ことを特徴とする請求項２０に記載の半導体装置。
前記第１のオフリーク制御回路は、前記第１及び第３の電源線間に接続された第１のスイッチ回路を含み、
前記第２のオフリーク制御回路は、前記第２及び第４の電源線間に接続された第２のスイッチ回路を含み、
前記第１の状態においては、前記第１及び第２のスイッチ回路はいずれも電気的に導通状態とされ、
前記第２の状態においては、前記第１及び第２のスイッチ回路はいずれも電気的に非導通状態とされる、ことを特徴とする請求項１７乃至２１のいずれか一項に記載の半導体装置。
前記第１のオフリーク制御回路は、前記第２の状態において前記第１の電源線に第１の電位を供給する第１のレギュレータ回路をさらに含み、
前記第２のオフリーク制御回路は、前記第２の状態において前記第２の電源線に第２の電位を供給する第２のレギュレータ回路をさらに含み、
前記第１のレギュレータ回路は、それ自身の入力ノードに与えられる所定の電位に対応して前記第１の電位を制御し、
前記第２のレギュレータ回路は、それ自身の入力ノードに与えられる所定の電位に対応して前記第２の電位を制御する、ことを特徴とする請求項２２に記載の半導体装置。
前記第１のオフリーク制御回路は、ソースが前記第１の電源線に接続され、ドレインが前記第３の電源線に接続され、ゲートに第１の制御電位が供給される第１のトランジスタスイッチをさらに含み、
前記第２のオフリーク制御回路は、ソースが前記第２の電源線に接続され、ドレインが前記第４の電源線に接続され、ゲートに第２の制御電位が供給される第２のトランジスタスイッチをさらに含み、
前記第１及び第２の制御電位により、それぞれ対応する前記第１の電源線の電位及び前記第２の電源線の電位を制御する、ことを特徴とする請求項２２に記載の半導体装置。
第１、第２、第３の論理回路を備え、
前記第１の論理回路は、第１の入力ノードと第２の出力ノードを有し、前記第１の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する第１導電型の第１トランジスタと、前記第１の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する第２導電型の第２トランジスタとを含み、
前記第２の論理回路は、第２の入力ノードと第３の出力ノードを有し、前記第１の出力ノードからの出力信号を前記第２の入力ノードに受け、前記第３の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する前記第１導電型の第３トランジスタと、前記第３の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する前記第２導電型の第４トランジスタとを含み、
前記第３の論理回路は、第４の入力ノードと第５の出力ノードを有し、前記第３の出力ノードからの出力信号を前記第４の入力ノードに受け、前記第５の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する前記第１導電型の第５トランジスタと、前記第５の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する前記第２導電型の第６トランジスタとを含み、
第１の状態である場合、
前記第１乃至第６トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、それぞれ対応する前記論理回路の出力信号がハイレベルである場合はいずれも第１の電位、前記それぞれ対応する論理回路の出力信号がローレベルである場合はいずれも第２の電位となり、
前記第１乃至第６トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、いずれも前記第１の電位と前記第２の電位との差電位となり、
第２の状態である場合、
前記第１及び第２トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、前記第１の論理回路の出力信号がハイレベルである場合は前記第１の電位よりも低い第３の電位、前記第１の論理回路の出力信号がローレベルである場合は前記第２の電位よりも高い第４の電位となり、
前記第１及び第２トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、前記第３の電位と前記第４の電位との差電位となり、
前記第３及び第４トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、前記第２の論理回路の出力信号がハイレベルである場合は前記第１の電位、前記第２の論理回路の出力信号がローレベルである場合は前記第２の電位となり、
前記第３及び第４トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、前記第１の電位と前記第４の電位との差電位又は前記第３の電位と前記第２の電位との差電位となり、
前記第５及び第６トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、前記第３の論理回路の出力信号がハイレベルである場合は前記第１の電位、前記第３の論理回路の出力信号がローレベルである場合は前記第２の電位となり、
前記第５及び第６トランジスタのうち、電気的に非導通状態となるトランジスタのソースとドレイン間の電圧は、前記第１の電位と前記第２の電位との差電位となる、ことを特徴とする半導体装置。
前記第１乃至第４トランジスタのしきい値電圧は、前記第５及び第６トランジスタのしきい値電圧よりも低い、ことを特徴とする請求項２５に記載の半導体装置。
前記第１トランジスタのドレインと前記第２トランジスタのドレインは接続されており、
前記第３トランジスタのドレインと前記第４トランジスタのドレインは接続されており、
前記第５トランジスタのドレインと前記第６トランジスタのドレインは接続短絡されている、ことを特徴とする請求項２５又は２６に記載の半導体装置。
前記第１及び第２の状態に関わらず、前記第１，第３，第５トランジスタのバックゲートには前記第１の電位が与えられ、前記第２，第４，第６トランジスタのバックゲートには前記第２の電位が与えられる、ことを特徴とする請求項２５乃至２７のいずれか一項に記載の半導体装置。
請求項１乃至２８のいずれか一項に記載の半導体装置と、前記半導体装置にコマンドを供給するコントローラとを備え、
前記半導体装置は、前記コマンドに基づいて前記第１の状態又は前記第２の状態となる、ことを特徴とするデータ処理システム。