JP2011018920A - ｐｉｎダイオードを備えた集積回路構造の製造方法 - Google Patents

Abstract

【課題】簡単に設計された、感度の高い、無線周波数の使用に適した、ｐｉｎダイオード、を備えた集積回路構造を提供する。
【解決手段】集積回路構造において、保護される材料８２が隣接している少なくとも１つの段を含んだ形状を形成し、段をも覆う保護層を形成し、上記保護層を形成した後、スペーサ素子層を形成し、スペーサ素子層に異方性エッチングを行い、段に少なくとも１つのスペーサ素子を形成し、スペーサ素子によって覆われていない領域において、保護層を薄膜化するか、または、完全に除去し、上記保護される材料８２に沿って、保護層の少なくとも１つの残余領域１５０が残っており、保護層を薄膜化または除去した後、有効層を形成し、有効層をパターン形成すると同時に、スペーサ素子を除去して、保護される材料８２を、残余領域１５０によって保護する。
【選択図】図２Ｆ

Description

発明の詳細な説明

本発明は、特に、ｐｉｎダイオードを含んだ集積回路構造に関するものである。ｐｉｎダイオードとは、積層ｐ、ｉ、ｎを備えたダイオードのことである。ｐは、ｐ型に高ドープされた領域である。ｉは、真性の伝導性の、または、真性の、または、単にｎ型またはｐ型に弱くドープされた中間領域である。ｎは、ｎ型に高ドープされた領域である。ｐｉｎ接合は、特に、真性の、または、弱くドープされた中間領域に関して、ｐｎ接合とは異なっている。ｐｉｎダイオードの逆電流は、主にｉ域での電荷の生成に依存しているので、このダイオードは、例えば核技術における放射線検出器として、または、特に約４００ナノメートルから約１マイクロメートルまでの波長領域において光を検出するためのｐｉｎフォトダイオードとして用いられている。特に、ｐｉｎダイオードの感度は高く、その検出速度は速い。

集積されたｐｉｎダイオードは、集積回路と直接一体的に接続されているので、単一の半導体素子よりも広い周波数帯域幅を有している。特に、ｐｉｎダイオードとプリアンプとの間に、ボンディングワイヤは必要ではない。これにより、例えばガラス繊維または合成樹脂繊維を用いた光通信、または、光データ記憶装置において、シリコンを用いて、５００メガヘルツよりも高い周波数、または、１ギガヘルツよりも高い周波数で無線周波数を使用することができる。このｐｉｎダイオードは、特に、ＢＩＣＭＯＳ回路（Bipolar Complementary Metal Oxide Silicon）に集積されている。該ｐｉｎダイオードは、特に、４００ナノメートル〜８００ナノメートルの範囲において感光性であり、したがって、広い帯域幅に対して感光性である。

本発明の目的は、簡単に設計された、特に感度の高い、無線周波数の使用に適した、ｐｉｎダイオード、を備えた集積回路構造を提供することにある。さらに、本発明は、ｐｉｎダイオードの製造方法を提供する。

本発明は、フォトダイオードの帯域幅を広くすることが、主に以下のようにして達成されるという考察に基づいている。

‐直列抵抗Ｒｓと接合容量Ｃｐｄとの積が小さい。Ｒｓ×Ｃｐｄの積が小さいほど、帯域幅は広くなる。

‐電荷担体が移動する主な原因は、ドリフトであるに違いない。つまり、電界による加速である。したがって、空間電荷帯は、吸収帯、または、ｐｉｎダイオードの中間領域を完全に突き抜けている必要がある。ｐｉｎダイオードでは、空間電荷帯を、比較的小さな逆電圧によって形成できる。中間領域において電界のない領域が生じると、電荷担体は、ドリフトと比べて非常にゆっくりと拡散する。この電荷担体の拡散により、電気信号のエッジの峻度が低くなり、したがって、切り替え時間が短くなる。

この感光性を、中間領域の深さを深くする（例えば１０マイクロメートル以上にする）ことと、反射防止コーティング、および、ｐｉｎダイオードに入射する光の割合を増やすための他の方法とによって、上げることができる。

混合信号（つまり、アナログ信号処理およびデジタル信号処理）を有する無線周波数を用いるために、この製造プロセスによって、とりわけ、集積回路の以下の素子の製造を実現させる必要がある。上記素子とは、
‐１５ＧＨｚよりも大きい遮断周波数を有する垂直ＮＰＮトランジスタと、‐垂直ＰＮＰトランジスタと、
‐ＣＭＯＳトランジスタと、
‐抵抗およびキャパシタといった受動素子とである。

この製造プロセスには、各素子に最も適した方法を用いる。さらに、全体の工程数を低減するために、タイプの異なる素子を同時に形成するプロセス工程を、できる限り多く用いる必要がある。ＲＦ（無線周波数）バイポーラトランジスタには、高ドープされ埋設されたコレクタ接続層と、比較的薄いエピタキシ層とを用いる必要がある。他方、ｐｉｎダイオードの中間層には、ＲＦバイポーラトランジスタに必要なエピタキシ層よりも著しく厚い、ハイインピーダンスのエピタキシ層が必要である。

中間の厚さのエピタキシ層を選択することが考えられるが、ｐｉｎダイオードの感光性、および、バイポーラトランジスタの動作特性（例えば遷移周波数）が妨げられるだろう。

また、コレクタ接続層を浅く形成してからエピタキシを続けるために、該エピタキシを中断することも考えられる。これにより、二重エピタキシ層が生じる。深い中間帯では、ｐｉｎダイオードの感光性は高い。さらに、バイポーラトランジスタの動作特性は、悪化しない。しかし、該エピタキシが続いている間に、オートドーピングプロセスが生じる。このオートドーピングプロセスは、高ドープされ埋設された接続領域からドーパントがｐｉｎダイオードの中間層に達して該ｐｉｎダイオードの無線周波数特性を著しく妨げる。

したがって本発明では、一段階のエピタキシプロセスによって形成された厚いエピタキシ層を用いる。全ての中間領域に１つのエピタキシ層を形成した後、埋設された接続領域を打ち込み方法によって形成する。高エネルギーによる打ち込みによって、その後、この接続領域を、７００ナノメートルまたは１マイクロメートルよりも深く埋設することができる。しかし、この接続領域は、１マイクロメートルまたは２マイクロメートルよりも浅いところから始まっている。この打ち込みのエネルギーは、一形態では、５００ＫｅＶ〜１５００ＫｅＶである。

本発明は、さらに、集積回路構造の簡単な製造方法、特に本発明の回路構造またはその複数の形態のうちの１つの簡単な製造方法に関するものである。第２の側面にかかる方法は、以下の工程を含んでいる。なお、工程が以下の順序で行われるわけではない。集積回路構造を製造するとき、
‐保護される材料が隣接している少なくとも１つの段を含んだ形状を形成する。
‐この段をも覆う保護層を形成する。
‐該保護層を形成した後、スペーサ素子層を形成する。
‐該スペーサ素子層に異方性エッチングを行い、この段にスペーサ素子またはスペーサを形成する。
‐該スペーサ素子によって覆われていない領域において、保護層を薄膜化するか、または、完全に除去する。ここで、該保護される材料に沿って、保護層の少なくとも１つの残余領域が残っている。
‐保護層を薄膜化または除去した後、有効層を形成する。
‐該有効層をパターン形成すると同時に、スペーサ素子を除去する。ここで、該保護される材料は、残余領域によって保護される。

この方法は、有効層をパターン形成する前に段に沿って保護される材料を保護層によって適切に覆う多くの用途に用いられる。特に、まだ薄膜化または除去されていない残余領域が保護層によって十分に保護されているので、パターン形成している間にスペーサを除去できる。

本発明にかかる方法の一形態では、保護層の薄膜化が終了した後、保護層の部分層が、スペーサ素子によって覆われていない領域に残っている。この部分層に対して選択的にパターン形成を行う。これにより、部分層をエッチング停止層として用いることができ、保護層の下に位置する層は破損されなくなる。

本発明にかかる方法の次の一形態では、保護される材料と、スペーサ素子層の材料と、有効層の材料とは、少なくとも１つの同じ材料組成（特に、結合した窒素、例えば窒化珪素または酸窒化膜）を含んでいる。あるいは、上記の材料は、互いに同じ材料であってもよく、特に窒化珪素であってもよい。これら２つの形態では、複雑なパターン形成プロセスを、ほんのわずかな材料または同様の材料を用いて、特に少ないプロセス工程によって簡単に行うことができる。

次の一形態では、保護層は酸化物層（特に、熱酸化物層またはＴＥＯＳ層といった酸化珪素層）である。酸化物層に対する選択的なパターン形成は制御しやすい。したがって、特に保護層が薄い場合に、歩留まりの高いこの方法を行うことができる。

次の一形態では、有効層を、好ましくはハードマスクおよび／またはリン酸を用いてウェット化学によってパターン形成する。これにより、エッチング速度を速く、設備コストをかけずに、ウェハーが破損（例えばプラズマによって生じる恐れのある）せずに、有効層をパターン形成することができる。

他の複数の形態では、保護される材料は、
‐キャパシタの誘電体、特に、１つの電極または２つの電極が多結晶シリコンからなるか、または、多結晶シリコンを含有している、キャパシタ、または、
‐メモリトランジスタの電荷蓄積層、特に、至る所で電気的に絶縁された層、または、
‐電界効果トランジスタのゲート電極の側面に位置するスペーサ素子、または、電界効果トランジスタのゲート誘電体、に含まれている。

これら全ての３つの形態に関して、一形態では、この保護される材料は、ＯＮＯ積層（酸化物‐窒化物‐酸化物または酸窒化膜）の素子、特に、窒化物を含有した層またはこのような堆積物からなる層の素子である。しかし、他の複数の形態では、窒化物単層をも、上記の３つの素子においてエッチング侵食から保護することができる。

次の一形態では、有効層は、感光素子（特に、ｐｉｎダイオード、ｐｎフォトダイオード、または、ＣＣＤ素子（電荷結合素子））を被覆している。この有効層は、一形態では、反射防止層として形成されている。一形態では、窒化物を含有した材料は、反射防止層として用いられる。パターン形成の間、窒化物を含有した部分領域、または、窒化物からなる部分領域、を備えた他の素子を、保護層によって効果的に保護する。このことは、スペーサ素子が同様に窒化物を含有しているか、または、窒化物からなる場合にも有効である。

他の形態では、この感光素子は、熱酸化物層と、堆積された酸化物層と、有効層とを、該感光素子に近い順に含んだ積層によって覆われている。

この積層は、非常に多くの入射光線が入射されるので、感度の高いフォト素子になる。

以下では、本発明の模範的な複数の実施形態について、添付図面に基づいて詳述する。図１は、ｐｉｎダイオードを備えた集積回路構造を示す図である。

図２Ａ〜２Ｆは、集積回路構造を製造する間の製造段階を示す図である。

図１は、例えば１立方センチメートル当たり２ １０^１５ドーピング原子のドーパント濃度を有するｐ型にドープされた基板領域１２と、ｐｉｎフォトダイオード１４と、回路領域１８とを含んだ、集積回路構造１０を示している。この基板領域１２は、例えば、半導体ウェハー（例えば、シリコンウェハーまたはシリコン小板またはシリコンチップ）に含まれている。該基板およびエピタキシ層１９には、例えば、以下で詳述する方法によって埋設されたｎ^＋領域２０が形成されている。ここで、ｎ^＋は、ドーパント（つまり、例えばヒ素またはリン）のドーパント濃度が高いことを示している。このドーパントによって、ｎ型の伝導型が得られるのである。この領域２０は、基板領域に隣接しており、例えば１マイクロメートルの厚さを有している。回路領域１８の下の、領域２０と同じ平面には、埋設されたｐ^＋領域２８が位置している。この領域２８は、基板領域１２と領域２０とに隣接している。同様に、領域２８は、該基板およびエピタキシ層１９に位置している。この模範的な実施形態では、領域２８は、領域２０よりも厚く、例えば数マイクロメートル（例えば、少なくとも２マイクロメートル）の厚さを有している。

領域２０は、横寸法が例えば５０マイクロメートルであるフォトダイオード１４に位置している。領域２０の上には、フォトダイオード１４の中間領域３０が、該領域２０に隣接して位置している。該中間領域は、ｎ型に弱くドープされており（つまり、ｎ⁻）、例えば１立方センチメートル当たり１ １０^１３ドーパント原子のドーパント濃度を有している。中間領域３０は、エピタキシ層１９に形成されており、５マイクロメートルよりも厚い。それに代わるものとして、ｐ型に弱くドープされた領域３０、または、ドープされていない領域３０を用いてもよい。中間領域３０は、例えば、図１では２つの部分領域３２ａおよび３２ｂとして示した環状の接続領域によって、側面から完全に取り囲まれている。この接続領域、つまり部分領域３２ａ、３２ｂは、ｎ型にドープされているが、中間領域３０よりも高いドーパント濃度を有している。

該接続領域は、基板から離れた部分において、同様に環状の高ドープされた領域（図１では、２つの部分３４ａ、３４ｂ）に隣接している。この高ドープされた領域、つまり部分３４ａ、３４ｂは、接続領域に対する接触抵抗を低減できるように、ｎ^＋ドープされている。図示していない配線が、集積回路構造１０の１つまたは複数の金属薄膜層を突き抜け、接続領域の部分３４ａまたは３４ｂに達する。

中間領域３０では、基板１２から離れた中間領域３０の面に沿って、ｐ^＋ドープされた領域４２が隣接している。この領域は、フォトダイオード１４のアノードを構成している。領域４２には、配線（図示せず）が接続されている。

該領域４２上の金属薄膜層には、凹部（図示せず）がある。この凹部を介して、光がフォトダイオード１４に達する。これは、フォトダイオードの電気特性に影響を与えるためである。入射する光ができる限り完全にフォトダイオード１４に入り込むことができるように、ｐｉｎダイオード１４上の凹部の領域に、適切な積層を形成する。該積層は、例えば、
‐領域４２に隣接した、層厚が例えば数ナノメートル（例えば、３〜１０ナノメートル、ここでは４．５ナノメートル）である熱酸化物層４４と、
‐熱酸化物層４４に隣接した、厚さが３〜１５ナノメートルであり、特に５ナノメートルである、ＴＥＯＳ酸化物層領域４６と、
‐熱酸化物層４４に隣接している、厚さが例えば３０〜５０ナノメートルであり、特に４０ナノメートルである、窒化物層領域４８とを含む、３重の積層からなる。

熱酸化物層４４は、表面再結合を低減することによって領域４２の表面特性を改善する。酸化物層領域４６および窒化物層領域４８は、光学効果を有しており、ｐｉｎダイオード１４に入射した光の反射を低減する。

中間領域３０と並んで、エピタキシ層１９には、ｐ型に弱くドープされた領域５４が配置されている。この領域５４は、領域２８に隣接しており、エピタキシ層１９の表面まで延びている。したがって、領域２８は、領域５４を基板１２に導電接続している。

エピタキシ層１９の回路領域１８には、複数の能動素子および受動素子が配置されている。これらの素子によって、図１では、ｎｐｎトランジスタ５８と、キャパシタ５９と、ｎチャネルトランジスタ６０と、ｐチャネルトランジスタ６１とを示している。ｎｐｎトランジスタ５８は、ｎ型に強くドープされた（つまり、ｎ^＋）埋設されたコレクタ接続領域６２を含んでおり、ＳＩＣコレクタ領域６４（選択的に打ち込まれたコレクタ（つまり、エミッタ開口部の下に位置する、打ち込むことによって自己整合的に形成されたコレクタ））に続いている。それに代わるものとして、より幅の広いコレクタ領域６４を用いてもよい。該コレクタ領域６４は、それを取り囲んでいる弱くドープされた（つまり、ｎ⁻ドープされた）領域６５よりも強くｎ型にドープされている。このコレクタ領域６４は、例えば、接続領域６２と同じように強くドープされていてもよいし、この接続領域６２よりも弱くドープされていてもよい。コレクタ領域６４の上には、ｐ型に強くドープされたベース領域６６と、ｎ型に強くドープされたエミッタ領域６８とが位置している。

酸化物層４４またはＴＥＯＳ層４６、および、窒化物層領域７０は、エミッタ領域６８の上に、それぞれ１つの凹部を有している。この凹部を介して、エミッタ領域６８の接続に用いられる多結晶のエミッタ接続電極７２が延びている。接続電極７２の上には、酸化物領域７４が隣接していてもよい。この酸化物領域は、接続電極７２をパターン形成する際にハードマスクとして用いられ、他の模範的な実施形態では除去される。この酸化物領域と、接続電極７２と、窒化物層領域７０とは、フォトリソグラフィー方法および共通のエッチング工程によってパターン形成されている。

キャパシタ５９は、フィールド酸化物領域７６またはＳＴＩ（トレンチ分離）の上に配置されており、フィールド酸化物領域７６から近い順に、
‐シリコンを含んだ多結晶の下部電極７８と、
‐酸化物層４４と、
‐ＴＥＯＳ層４６の一部と、
‐（７０に相当する）窒化物層領域８２と、
‐シリコンを含んだ多結晶の被覆電極８４と、
‐例えば二酸化珪素を含んだ任意の酸化物領域８６と、を含んでいる。

下部電極７８の側面には、それを取り囲む酸化物スペーサのスペーサ領域８８ａ、８８ｂが配置されている。酸化物領域８６と、被覆電極８４と、窒化物層領域８２とは、同じフォトリソグラフィー方法によってパターン形成されている。このフォトリソグラフィー方法によって、酸化物領域７４、接続電極７２、および、窒化物層領域７０もパターン形成されている。

電界効果トランジスタ６０は、ｐ型ウェルに配置されており、通常の構成をしている。例えば、ゲート電極９０、および、その側面に配置された酸化物スペーサ９２ａ、９２ｂを参照符号によって示す。これに対して、電界効果トランジスタ６１は、ｎ型ウェルに配置されており、同様に、通常の構成をしている。例えば、ゲート電極９４、および、その側面に配置された酸化物スペーサ９６ａ、９６ｂを参照符号によって示す。ゲート電極９０、９４、および、スペーサ９２ａ、９２ｂ、９６ａ、９６ｂは、ＴＥＯＳ層４６によって覆われている。

下部電極７８およびゲート電極９０、９４は、回路構造１０を形成するために供給された、第１の多結晶層Ｐｏｌｙ１から形成されている。これに対して、接続電極７２および被覆電極８４は、第２の多結晶層Ｐｏｌｙ２から形成されている。この第２の多結晶層は、第１の多結晶層Ｐｏｌｙ１を供給およびパターン形成し、スペーサ８８ａ、８８ｂ、９２ａ、９２ｂ、９６ａ、９６ｂを形成し、酸化物層４４を形成し、窒化物層領域７０および窒化物層領域８２を形成している窒化物層を形成した後に、形成された。

さらに、図１に、例えば二酸化珪素（またはＴＥＯＳ）を含み、個々の素子または素子の機能ユニットを互いに電気的に絶縁している、他のフィールド酸化物領域（またはＳＴＩ）１００〜１１６を示す。

回路構造１０の製造に関して、例えば、ｐ型にドープされた基板１２から始める。ｎ型にドープされた埋設された層２０は、フォトダイオード１４の領域にカソードとして打ち込まれている。回路領域１８には、ｐ型にドープされた層２８を打ち込む。ここで、自己整合的なプロセスを用いることが好ましい。その後、エピタキシ層１９を形成するための一段階のエピタキシを行う。ここで、１立方センチメートル当たり例えば１０^１３ドーパント原子のドーパント濃度を、低くインシチュ（in-situ）生成する。このエピタキシ層１９を、５マイクロメートルよりも厚く、しかし好ましくは３０マイクロメートルよりも薄く、中断せずに形成する。これにより、中間領域３０またはｐｉｎダイオード１４のｉ領域が形成される。

エピタキシャルの厚さが１５マイクロメートルまでである模範的な実施形態では、カソード接触部３２ａ、３２ｂにリンを打ち込み、続いて、該接触部を、セ氏１０００度〜セ氏１２００度という高温で、１５０分〜５００分の間、拡散によって形成する。

本模範的な実施形態では、領域５４（つまりエピタキシ層１９の回路領域１８）において同じ高温工程を用い、弱いｐ型ドーピングが生じるようにする。これにより、回路領域１８の表面近傍に、Ｐ型基板１２と同じドーパント濃度が生じる。

あるいは、該カソード接触部を、ここではトレンチを用いて形成してもよい。接続領域３２ａ、３２ｂを、拡散ではなく、深いトレンチの中に形成する。該トレンチの障壁には、絶縁層（例えば、二酸化珪素層）を形成し、次に、ドープされたポリシリコンまたは金属を埋設する。このような代替的な模範的な実施形態では、エピタキシ層をさらに厚く（例えば、１５マイクロメートルよりも厚く）することができる。これにより、無線周波数特性がほぼ同じである場合、ｐｉｎダイオードの感度が上がる。

その後にようやく、コレクタ接続領域６２に対して高エネルギーによる打ち込みを行う。これにより、中間層の中間領域において、オートドーピングを回避することができる。本模範的な実施形態では、ＣＭＯＳ素子６０、６１および受動素子５９を形成するための方法工程、および、バイポーラトランジスタ５８を形成するための方法工程も、知られている方法工程であるか、または、基準に従って行われる方法工程である。

図２Ａ〜２Ｆは、特に反射防止層として用いられる窒化物層領域４８の形成に関して、集積回路構造１０を製造している間の製造段階を示している。

ＦＥＯＬプロセス（全工程）（つまり、半導体素子５８、６０、６１の製造）の終わりであり、第１の金属薄膜層の形成前に、反射防止層４４／４６、４８をフォトダイオード１４上に形成する。このフォトダイオードは、下部酸化物層領域４４、４６と、それに隣接した上部窒化物層領域４８とを含んでいる。本模範的な実施形態では、表面再結合を低減するために、熱酸化物層４４を界面層として用いる。

酸化物／窒化物二重層４４／４６、４８の厚さは、感光性であるｐｉｎダイオード用の光の波長のために反射を最小限にするように最適化される。また、窒化珪素を、直接堆積してパターン形成することができない。なぜなら、さらに他の露出している窒化物領域（例えば、窒化物層領域７０または８２）があるからである。さらに、熱酸化物層４４は、下部電極７８、ゲート電極９０、９４、および、それらに隣接したスペーサを十分には保護しない。これは、特に、スペーサが窒化珪素を含んでいるからである。したがって、以下に述べる方法工程を行う。

図２Ａは、ｐｉｎダイオードのアノード領域４２と、キャパシタ５９とを示している。ここでは、それらの間に位置する領域を図示していない（破線の垂直な線１２０によってそのことを示している）。図２Ａでは、多結晶シリコンＰｏｌｙ２をパターン形成した直後の回路構造１０を示している。アノード領域４２は、熱酸化物層４４と、厚さが例えば１２ナノメートルである二酸化珪素層とによって覆われている。

続いて、図２Ｂに示したように、保護層４６ｂ（例えば二酸化珪素層）を、ＴＥＯＳ方法（Tetra Ethylene Ortho Silicate）を用いて、３０〜６０ナノメートルの層厚（ここでは、例えば４０ナノメートルの層厚）に均一に堆積する。保護層４６ｂは、とりわけ、窒化物領域８２を水平方向および垂直方向に保護する。さらに、保護層４６ｂは、さらに以下に述べる方法工程が作用する前に、キャパシタ５９の領域において酸化物層４４、４６ａを保護する。

図２Ｂに示したように、保護層４６ｂを全平面に形成した後、（ＬＰ）ＣＶＤ方法（低圧化学気相成長）によって、層厚が１００ナノメートル〜２００ナノメートル（ここでは、例えば１５０ナノメートル）のスペーサ素子層１２２（例えば、窒化珪素層）を形成する。

さらに続いて、図２Ｃに示したように、スペーサ素子層１２２を、異方性エッチング方法（例えば、ＲＩＥ方法（反応性イオンエッチング））によってエッチングする。ここで、段に沿って、スペーサ素子またはスペーサが形成される（参照：例えば、スペーサ素子１３０）。異方性エッチングを行う間、保護層４６ｂは停止層として用いられ、平坦な領域に露出し、例えば４０ナノメートルから２０ナノメートルに薄膜化される。より小さな段に沿って、スペーサ素子層１２２の残余物１３２が残る。該残余物は、しかし、以下の説明から分かるようにこれ以上妨害しない。

図２Ｄに示したように、その後、スペーサ素子１３０によって覆われていない領域、または、スペーサ素子１３０に直接隣接していない領域において、保護層４６ｂを除去する。本模範的な実施形態では、保護層４６ｂを除去した後の酸化物層４４／４６の厚さは、例えば９．５ナノメートルである。したがって、スペーサ素子１３０は、酸化物領域８６において、基板１２に対して平行に位置する酸化物層４６の表面より上に、例えば３０ナノメートルよりも多く突き出ている。保護層４６ｂの除去を、例えば異方性に（特にウェット化学によって）例えばフッ化水素酸ＨＦを用いて行う。スペーサ素子１３０をある範囲内でアンダーカットする。なぜなら、スペーサ素子の裾部の横寸法が、保護層４６ｂの層厚よりも厚い（特に、２倍以上厚い）からである。

これに対して、他の模範的な実施形態では、保護層４６ｂを、スペーサ素子１３０に対して選択的に、例えば元の厚さの半分以上薄膜化するだけである。しかし、保護層４６ｂのどの箇所もエッチングしていない。薄膜化の目標の厚さは、５〜１５ナノメートルである。

これに対して、スペーサ素子１３０の下、および、スペーサ素子１３０と被覆電極８４または窒化物領域との間において、保護層４６ｂの厚さは、除去後または薄膜化後にも、元のまま（例えば４０ナノメートル）である。これにより、該スペーサ素子１３０を除去する必要があるとはいえ、該スペーサ素子は、ここでは、特によい保護効果を有している。保護層４６ｂを除去している間に、さらに、酸化物層４６ａを例えば２ナノメートルだけ薄膜化する。ここで、層４６が生じる。ｐｉｎダイオードに入射している間の光の反射を最小限にするように、酸化物層４４／４６の厚さを調整する。

図２Ｅに示したように、層４６ｂの露出領域を除去した後、層４８ｂを堆積する。この層から、反射防止層または窒化物層領域４８が形成される。層４８ｂは、本模範的な実施形態では、窒化珪素を含んでいる。この層の厚さを、光の波長に関して使用に適合させる。層４８ｂの層厚は、例えば３０ナノメートル〜６０ナノメートルである。層４８ｂを、薄膜化された酸化物層４４／４６の上に堆積する。本模範的な実施形態では、窒化珪素層４８ｂの層厚は、４０ナノメートルである。したがって、スペーサ素子１３０は、層４８ｂと同じ材料を含んでおり、この層４８ｂの一部になる。

層４８ｂを堆積した後、ハードマスク層（例えば、ＴＥＯＳハードマスク層）を供給し、パターン形成する。ここで、ハードマスク１４０は領域４２上に形成される。ハードマスク１４０を、フォトリソグラフィー方法およびエッチングプロセスを用いて、ハードマスク層から形成する。例えば、ハードマスク層４８は、二酸化珪素を含んでいる。ハードマスク層をパターン形成している間、このプロセスを層４８ｂの上で停止する。ハードマスク層の厚さを、このプロセスにおいて該ハードマスクを完全にエッチングせずに層４８ｂを完全にパターン形成できるように、選択する。

図２Ｆは、例えばリン酸を用いて例えばウェット化学プロセスしたがって等方性プロセスにおいてハードマスク１４０を用いて層４８ｂをパターン形成し、ハードマスク１４０を除去した後の、製造段階を示している。ハードマスク１４０が位置していた領域下に、反射防止層として機能している窒化物層領域４８が位置している。窒化物層４８ｂをパターン形成している間にスペーサ素子１３０も除去するが、例えばＬ字型の厚くなった、酸化物層４６の領域１５０が、窒化物層領域８２をエッチング槽から十分に保護することができる。Ｌ字型の領域１５０は、スペーサ素子１３０が配置されていた段の底部と側面とを覆っている。ウェット化学エッチングプロセスの間、このプロセスは、酸化物層４６でも停止する。

ＢＥＯＬプロセス（後工程）の終わりに（つまり、金属薄膜層の形成後）、ｐｉｎダイオード１４上に位置する最後に形成された窒化物パッシベーション層を除去する。これにより、使用時に、光の干渉効果を最小限に抑えることができる。さらに、接続パッドのパターン形成にも用いられるマスクと同じマスクを使用する。これにより、ここでも他のマスクを用いる必要がない。

帯域幅が１ギガヘルツであり、作動電圧が２．５ボルトであり、入射光の波長が６５０ナノメートルである、ｐｉｎダイオードが生じる。得られた感光度は、波長が４０５ナノメートルである場合、０．２５Ａ／Ｗ（１ワット当たりのアンペア）であり、波長が６５０ナノメートルである場合、０．４Ａ／Ｗであり、波長が７８０ナノメートルである場合、０．３５Ａ／Ｗである。

以下の技術的効果が得られる。
‐エピタキシプロセスが一度のみ必要であり、ｐｉｎダイオードを形成するために他のフォトマスクが４つだけ必要であり、無線周波数ｎｐｎトランジスタ５８を形成するために他のフォトマスクがたった３つだけ必要である、簡単な制御方法。
‐ｐｉｎダイオード１４の作動電圧が小さい（例えば、３ボルト未満、特に２．５ボルト）。
‐ｐｉｎダイオードのｐ／ｎ接合容量が少ない（例えば、１立方ミリメートル当たり約１５ピコファラッドだけ）。
‐ｐｉｎダイオードの直列抵抗が小さい。
‐ｐｉｎダイオードの特に中間領域に、オートドーピング層が存在しない。これにより、ゆっくりした電荷担体拡散効果が生じない。
‐該中間領域の下に位置する、層２０と層１２との間のｎ／ｐフォトダイオードを短絡する。これにより、基板からのゆっくりした電荷担体拡散効果を回避できる。

また、本発明は、以下の発明を包含する。

以下を備えた集積回路構造を形成する。この集積回路構造は、
‐ｐｉｎダイオードと、
‐このｐｉｎダイオードに含まれている、表面近傍に位置する一伝導型にドープされた領域（例えば、ｐ型領域）と、
‐該ｐｉｎダイオードに含まれている、表面近傍に位置する該ｐｉｎダイオードの該領域（例えば、埋設されたｎ型領域）の伝導型とは異なる伝導型にドープされた、表面から離れた領域と、
‐該ｐｉｎダイオード（１４）に含まれ、該表面近傍に位置する領域と該表面から離れた領域との間に配置された、ドープされていないまたはｐｉｎダイオードの表面近傍に位置する領域よりも弱くドープされた、中間領域と、
‐該表面近傍に位置するバイポーラトランジスタと、
‐ｎｐｎトランジスタの場合はｐ型にドープされており、ｐｎｐトランジスタの場合はｎ型にドープされている、該バイポーラトランジスタに含まれたベース領域と、
‐該バイポーラトランジスタに含まれ、該ベース領域に隣接した、表面近傍の縁領域（例えば、エミッタ領域）と、
‐該バイポーラトランジスタに含まれ、該ベース領域に隣接した、該表面から離れた縁領域（例えば、コレクタ領域）と、
‐該バイポーラトランジスタの、表面から離れた縁領域よりも強くドープされており、該表面から離れた該縁領域の該表面から離れた側に配置された、接続領域とを備えている。
‐ここで、該中間領域は、該接続領域が始まる深さで始まり該接続領域が終わる深さで終わる部分において一定のドーパント濃度特性を有しているか、または、１桁未満だけ変わるドーパント濃度特性を有している。

一形態では、ｐｉｎダイオードの、表面から離れた領域と、中間領域との境界は、表面から少なくとも８マイクロメートルまたは少なくとも１０マイクロメートルの深さである。トランジスタの、表面から離れた縁領域は、表面から、最大で、該深さの１／３未満またはその１／５未満の深さまで延びている。エピタキシ層が比較的厚いにもかかわらず、優れた動作特性（特に、コレクタ接続抵抗の値が低く、コレクタ容量が少ない）を有するバイポーラトランジスタが形成される。一形態では、接続領域の表面近傍の境界は、１．５マイクロメートルよりも浅い。

他の形態では、中間層および接続領域は、基板とは異なるドーパント濃度で形成され、特に縁領域を除いて均一のドーパント濃度で形成された単結晶層（特にエピタキシ層）の中に配置されている。深さについて言及する際に引き合いに出される表面とは、単結晶層の界面であることが好ましい。

他の形態では、この回路構造は、ドーパント濃度が均一である基板、または、ドープされていない基板（特に、シリコン基板）を含んでいる。次の一形態では、エピタキシ層は、製造プロセスの終わりには、ｐｉｎダイオードの領域において、基板とは異なるドーパント濃度および／または該基板とは異なる伝導型を有している。

本発明は、さらに、本発明の回路構造の製造方法、または、その複数の形態の中の１つの製造方法に関するものである。これにより、上記の技術的な効果がこの方法にも適用される。この方法は、以下の工程を含んでいる。なお、工程が以下の順序で行われるわけではない。
‐ｐｉｎダイオードのドープされた領域を基板に形成する。
‐ｐｉｎダイオードの該領域を形成した後、厚さが少なくとも５マイクロメートルまたは少なくとも８マイクロメートルであるエピタキシ層を、特にエピタキシを中断せず、他のエピタキシを実行せずに、形成する。
‐このエピタキシ層を形成した後、バイポーラトランジスタのコレクタ接続領域の埋設された層を打ち込む。
‐ｐｉｎダイオードの他のドープされた領域を形成する。
‐該エピタキシ層に、コレクタ接続領域に隣接したコレクタ領域を含むバイポーラトランジスタを、形成する。

ｐｉｎダイオードを備えた集積回路構造を示す図である。 集積回路構造を製造する間の製造段階を示す図である。 集積回路構造を製造する間の製造段階を示す図である。 集積回路構造を製造する間の製造段階を示す図である。 集積回路構造を製造する間の製造段階を示す図である。 集積回路構造を製造する間の製造段階を示す図である。 集積回路構造を製造する間の製造段階を示す図である。

Claims (8)

1. 集積回路構造（１０）の製造方法であって、
   集積回路構造（１０）を製造するとき、
   保護される材料（８２）が隣接している少なくとも１つの段を含んだ形状を形成し、
   上記段をも覆う保護層（４６ｂ）を形成し、
   上記保護層（４６ｂ）を形成した後、スペーサ素子層（１２２）を形成し、
   上記スペーサ素子層（１２２）に異方性エッチングを行い、上記段に少なくとも１つのスペーサ素子（１３０）を形成し、
   上記スペーサ素子（１３０）によって覆われていない領域において、上記保護層（４６ｂ）を薄膜化するか、または、完全に除去し、上記保護される材料（８２）に沿って、上記保護層（４６ｂ）の少なくとも１つの残余領域（１５０）が残っており、
   上記保護層（４６ｂ）を薄膜化または除去した後、有効層（４８ｂ）を形成し、
   上記有効層をパターン形成すると同時に、スペーサ素子（１３０）を除去し、上記保護される材料（８２）は、残余領域（１５０）によって保護される、製造方法。
2. 上記保護層（４６ｂ）の薄膜化が終了した後、上記保護層（４６ｂ）の部分層が、スペーサ素子（１３０）によって覆われていない領域に残っており、
   上記部分層に対して選択的にパターン形成を行うか、または、
   上記スペーサ素子（１３０）によって覆われていない領域において上記保護層（４６ｂ）を完全に除去し、上記保護層（４６ｂ）と同じ材料を含んだ層（４６ａ）が上記保護層（４６ｂ）の下に配置されていることを特徴とする、請求項１に記載の方法。
3. 保護される材料（８２）と、スペーサ素子層（１２２）の材料と、有効層（４８、４８ｂ）の材料とは、少なくとも１つの同じ材料組成、特に、結合した窒素からなるか、または、同じ材料、特に窒化珪素からなることを特徴とする、請求項１または２に記載の方法。
4. 上記保護層（４６ｂ）は酸化物層、特に酸化珪素層であることを特徴とする、請求項１〜３の何れか１項に記載の方法。
5. 上記有効層（４８ｂ）を、好ましくはハードマスク（１４０）および／またはリン酸を用いて、ウェット化学によってパターン形成することを特徴とする、請求項１〜４の何れか１項に記載の方法。
6. 上記保護される材料（８２）は、キャパシタ（５９）の誘電体、特に、１つの電極（７８、８４）または２つの電極（７８、８４）が多結晶シリコンからなるか、または、多結晶シリコンを含有している、キャパシタ（５９）に含まれているか、または、
   メモリトランジスタの電荷蓄積層、特に、至る所で電気的に絶縁された層に含まれているか、または、
   電界効果トランジスタ（６０）のゲート電極（９０）の側面に位置するスペーサ素子（９２ａ）に含まれているか、または、電界効果トランジスタ（６０）のゲート誘電体に含まれていることを特徴とする、請求項１〜５の何れか１項に記載の方法。
7. 上記有効層（４８）は、感光素子、特に、ｐｉｎダイオード（１４）を被覆しており、上記有効層（４８）を、反射防止層として用いることが好ましいことを特徴とする、請求項１〜６の何れか１項に記載の方法。
8. 上記感光素子（１４）は、上記感光素子に近い順に、熱酸化物層（４４）と、堆積された酸化物層（４６）と、有効層（４８）とを含んだ積層によって覆われていることを特徴とする、請求項７に記載の方法。

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