JP2011018358A - リンクブリッジ - Google Patents

Abstract

【課題】複数のバス間での情報転送のために改善されたシステムを提供する。
【解決手段】ホストプロセッサによりアクセスできるブリッジであって、第一バスと第二バスのインターフェース手段とともにリンクを持つ。第一インターフェースと第二インターフェースは、(a)第一バスと第二バスフォーマットと異なるフォーマットのリンクを介して情報をシリアルに出力する、(b）ブリッジを交差する宛先を表す特徴を持つペンディングのトランザクションに応答して第一バスと第二バスで初期交換を認めること、（ｃ）該第一バスを介して通信するホストプロセッサは、（ｉ）該第二バスの装置にアクセスするのに使用されるのと実質的に同じアドレスタイプを該第一バス上で使用するものであり、（ii)第一バスは、第二バスを使用することなく、該第二バス上のバスコンパティブルな装置の一つを調停する。
【選択図】図１

Description

本発明はデータ処理システム、そして特にバス間で情報転送機構を持つブリッジシステム（ｂｒｉｄｇｅ ｓｙｓｔｅｍ）に関連するものである。

コンピュータは、ホストプロセッサと、メモリデバイスや入力／出力装置等の様々な装置間のデータ転送のためにバスを使うことができる。ここでいう“入力／出力”装置は、入力を発生させる又は出力を受ける装置（或いはその両方）を指す。従って“入力／出力”は別々に使われる。これらのバスは、プロセッサに最も緊急に必要とされるデータを交換するために予約された高レベルバスにホストプロセッサが接続された階層構造に配列される。低レベルバスは優先度の低い周辺装置に接続される。

その他にも別々のバスを備える理由がいくつかある。一本のバスに装置を過多に設置することは高い負荷を生ずる。そのような負荷は、パワーの必要と多くの装置を信号処理することから引き起こされる遅延のためにバスのドライブを困難にする。また、あるバス上のいくつかの装置が定期的にマスタとして働き、スレーブデバイスと通信するためにバスに制御を要求する。いくつかの装置を別々のバス上に分けることによって、マスタ装置がホストプロセッサや他のマスタ装置に使われるバスを妨げることなく、低レベルバス上の他の装置と通信できる。

ＰＣＩバス規格はＯｒeｇｏｎのＰＣＩ Special Interest Group of Hillsboroによって仕様がきめられている。ＰＣＩバスは３２ビット幅でマルチプレクス・アドレス−データ（ＡＤ）バスポーションの特徴があり、６４ビット幅のＡＤバスポーションに拡張することができる。ＰＣＩバス上で高データ・スループットレート（例えば３３ＭＨｚクロックレート）を維持することはバス上の電気的ＡＣ・ＤＣ負荷に固定的限界を与える。スピードを考慮することはまた、バスの物理的な長さ及び負荷によりバスに配置できるキャパシタンスを制限し、一方で、将来のＰＣＩバスレート（例えば６６ＭＨｚ）は電気負荷やキャパシタンス関連を悪化させる。これらの負荷の制限を認識しないと、バス装置間で伝送遅延や同期のとれない動作を生じる。

これらのロード制限を回避するために、ＰＣＩバス標準は、ブリッジを介してプライマリＰＣＩバスがセカンダリＰＣＩバスと通信することを可能にするブリッジを仕様にしている。追加的負荷は、プライマリバス上の負荷を増やすことなくセカンダリバス上に配置される。様々なタイプのブリッジは米国特許5、548、730と5、694、556を参照のこと。

ＰＣＩブリッジは、いずれかのバス上のイニシエータ或いはバスマスターが、他のバス上のターゲットとのトランザクションを完了することを可能にする階層構造を監視する。ここで使われるように、階層構造は高レベル或いは低レベルの概念が意味を持つシステムのことをいう。例えば、ＰＣＩバスシステムは様々なスコアにおいて階層的である。レベルの順序は、高レベルホストプロセッサが、通常、高レベルバスからブリッジを経由して低レベルバスへと通信する場合において、監視される。レベルの順序はまた、同レベルのバスが直接通信することはなく高レベルバスに相互接続されたブリッジを経由して通信される場合において、監視される。またレベルの順序は、データが、含まれるレベルに基づいてブリッジを通ることを許可される前にそのアドレスによってフィルタされる場合において監視される。一つ或いはそれ以上の先行概念を用いる、又は異なる概念を用いることによりレベルの順序を監視する他の階層構造システムも存在する。

いくつかのパーソナルコンピュータはコンピュータ内の周辺バスへカードを接続可能にするアドオンカード用のスロットを備える。ユーザはしばしば追加スロットを必要とするため、拡張カードは、アドオンカードのための追加スロットを提供する拡張ユニットと周辺バス間を接続するように設計されている。バス拡張のためのシステムについては、米国特許5,006,981、5,191,657、また5,335,329を参照のこと。また米国特許5,524,252も参照のこと。

ポータブルコンピュータでは、ユーザが追加周辺装置を接続するときに特別な考慮が必要になる。しばしばユーザはポータブルコンピュータをデスクトップへもっていき、結合ステーション或いはキーボードやモニタ、プリンタ等のためのポートレプリケータを通して接続する。ユーザはまた、結合ステーション内のネットワークインターフェースカードを通してネットワークに接続することを希望する。あるときは、ユーザはハード装置やＣＤ−ＲＯＭドライブといった追加デバイスを必要とする。技術的には限られた範囲まで可能であるが、ポータブルコンピュータのバスをケーブルを通して拡張することは、多数のワイヤを必要とするため、またケーブルの実質的な長さにより生じる呼び出し時間のために難しい。

米国特許5,696,949においてホストシャーシは、拡張シャーシ内のＰＣＩからＰＣＩへのブリッジにケーブルバスを介してつながるＰＣＩからＰＣＩへのブリッジを持つ。このシステムは、一つのケーブルバス上を二つの独立したブリッジが通信するため比較的複雑である。このケーブルバスは本質的にＰＣＩバスに通常見られるラインをすべて含む。この方法はケーブルバスに関連するクロック呼び出し時間を扱う遅延技術を用いる。ケーブルバスの拡張サイドに生成されるクロック信号は次のようなものである：（a）ケーブルバスを交差して送られるが、ケーブルの長さに応じた遅れが生じる。（b）拡張サイドが使われる前に、遅延ラインによってケーブルバスの拡張サイドと等しい量だけ遅れが生じる。そのような設計はシステムを複雑にし、様々な物理設計でワークスペースを提供することを難しくするので、あらかじめ設計された長さの調整ケーブルへ制限する。

米国特許5,590,377は、結合ステーション内のＰＣＩからＰＣＩへのブリッジへＰＣＩ接続されるポータブルコンピュータのプライマリＰＣＩバスを示す。結合された時、プライマリバスとセコンダリバスは物理的に非常に密着している。ケーブルは、結合ステーションとポータブルコンピュータ間での分離は可能でない。この配置では、プライマリＰＣＩバスと結合ステーション間のインターフェース回路はない。米国出願5,724,529を参照のこと。

米国特許5,540,597はポータブルコンピュータ内のＰＣカードスロットへ周辺機器を接続するときに、ＰＣＭＣＩＡコネクタの追加を避けることを提唱するが、しかしそのための関連ブリッジ技術をなんら明らかにしていない。

米国特許4、882、702は工業機械と処理を制御するプログラマブル・コントローラーを示す。該システムは様々な入力／出力モジュールとデータをシリアル交換する。これらのモジュールの一つは、様々なグループの付加的入力／出力モジュールとシリアル通信できる拡張モジュールに置き換えることが可能である。このシステムは、拡張モジュールとの通信方法が入力／出力モジュールとの通信方法と異なるということにおいてブリッジに類似するものではない。拡張モジュールではシステムは、ステイタスバイトのグループがすべての拡張デバイスへ転送されるブロック転送モードに変化する。このシステムはまた、入力／出力処理に制限され、アドレスを指定できる様々なメモリ処理をサポートしていない。米国特許4,413,319及び4、504、927を参照。

米国特許5,572,525において、機器のために設計されたもう一つのバス（IEEE488一般目的機器バス）は、もう一つの拡張装置への転送ケーブルを介してシリアルに転送されるパケットへのバスインフォメーションを中断する拡張装置に接続する。この別の拡張装置はシリアルパケットを第二機器バスに適用されるパラレルデータに復元する。この拡張装置は、パラレル／シリアル変換レイヤ以前のメッセージ解釈レイヤや他のあらゆるレイヤを介して動作するインテリジェント・システムである。従ってこのシステムはブリッジと異なる。このシステムはまた、実行する処理のタイプも限定される。米国特許4,959,833を参照。

米国特許5,325,491は、リモート周辺装置と連結するための多数のワイヤによりローカルバスをケーブルにインターフェースするシステムを示す。米国特許3,800,097、4,787,029、4,961,140、5,430,847を参照。

Small Computer System Interface(ＳＣＳＩ)は多様な周辺装置のためのバス規格を定義する。このＳＣＳＩバスはハイレベル命令へ応答するインテリジェント・システムの一部分である。従ってＳＣＳＩシステムは、ソフトウェア・ドライバに、ハードウェアがＳＣＳＩバスと通信できることを必要とする。このかなり複雑なシステムはＰＣＩ規格で定められたブリッジとは大きく異なる。データ転送のためのその他の複雑な技術とプロトコルには様々なものが存在するが、イーサネット（登録商標）、トークンリング、TCP/IP、ISDN、FDDI、HIPPI、ATM、ファイバー・チャネル等も含めて、これらはブリッジ技術との関連性は持たない。

米国特許4,954,949、5,038,320、5,111,423、5,446,869、5,495,569、5,497,498、5,507,002、5,517,623、5,530,895、5,542,055、5,555,510、5,572,688、5,611,053も参照。

それゆえに複数のバス間での情報転送のために改善されたシステムが必要である。

発明の概要
本発明の特徴と利点を例示的に示す実施例に従って、ポータブルコンピュータへ第一バスから第二バスへのアクセスを拡張するためにホストプロセッサによりアクセスできるブリッジが提供される。該第一バスと該第二バスはそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。可能な装置は、メモリ装置および入力／出力装置を含む。ブリッジは、第一バスと第二バスのインターフェース手段とともにリンクを持つ。第一インターフェースは該第一バスとリンクとの間に結合される。第二インタフェースは該第二バスとリンクとの間に結合される。シングルブリッジとして動作する第一および第二インターフェースは、次のように動作する。（ａ）リンクからその情報の転送を開始する以前に、リンクによりアクノリッジメンを待つことなく、第一バスと第二バスフォーマットと異なるフォーマットのリンクを介して、情報をシリアルに出力すること、（b）ブリッジを交差する宛先を表す特徴を持つペンディングのトランザクションに応答して第一バスと第二バスで初期交換を認めること、（ｃ）該第一バスを介して通信するホストプロセッサは、第二バスにコンパティブルなメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスするものであり、（ｉ）該第二バスの装置にアクセスするのに使用されるのと実質的に同じアドレスタイプを該第一バス上で使用するものであり、（ii)第一のものは第二のものを使用することなく、該第二バスにコンパチブル装置の一つを調停する。

本発明の別の概念に従うと、プロセッサによりアクセス可能なブリッジは、第一バスから第二バスにアクセスを拡張できる。第一バスと第二バスはそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。可能な装置は、メモリ装置および入力／出力装置を含む。ブリッジは、第一バスと第二バスのインターフェース手段とともにリンクを持つ。第一インターフェースは該第一バスとリンクとの間に結合される。第二インターフェースは該第二バスとリンクとの間に結合される。シングルブリッジと
して動作する第一インターフェースと第二インターフェースは、次のように動作可能である。（ａ）第一バスと第二バスのフォーマットと異なるフォーマットのリンクを介してシリアルに情報を送る。（ｂ）第一バスはあらかじめきめられた第二バスより高い階層に従って、第一バスと第二バスの間で情報を交換するものである。そして、（ｃ）第一バスを介して通信するホストプロセッサは、第二バスにコンパティブルなメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスするものであり、（ｉ）第二バスの装置にアクセスするのに使用されるのと実質的に同じアドレスタイプを該第一バス上で使用するものであり、（ii）第一のものは第二のものを使用することなく、該第二バスにコンパチブル装置の一つを調停し、そして、（iii）階層レベルの調停を介して情報を通過することがない。

本発明の別の概念に従うと、さらに、プロセッサによりアクセス可能なブリッジは、第一バスから第二バスにアクセスを拡張できる。該第一バスと該第二バスはそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。ブリッジは、リンクおよび第一と第二バスインターフェースをもつ。第一インターフェースは該第一バスとリンクとの間に結合される。第二インターフェースは該第二バスとリンクとの間に結合される。第一インターフェースと第二バスインターフェースはシングルブリッジとして動作し、そしてリンクにより情報の送信を調停する以前にリンクによりアクノリッジメントの入力を待つことなく第一バスと第二バスのフォーマットと異なるリンクを介してシリアルに情報を送ることができる。

前述の装置と方法を使用することにより、改良されたシステムでは、バス間の情報の送信が達成される。望ましい一実施例において、二つのバスは、一組の単方向リンクを持って形成される双方向リンクにより通信する。それぞれは、トゥイステッドペアもしくはトゥイン軸ラインを使用する（望まれるスピードと予想される送信距離に依存する）。バスからの情報は、リンクに送信するためのフレームにシリアルにされる前にＦＩＦＯ（ファースト−イン ファースト−アウト）。受信フレームは非シリアル化され、そして宛先バスに置かれる前にＦＩＦＯレジスタにロードされる。望ましくは、中断、エラー信号、およびステータス信号がリンクにより送信される。

この望ましい実施例においては、アドレスとデータが、バスから同時に一トランザクションで、制御もしくはバイトイネーブル信号のいずれかとして作用する４ビットにより一緒に取られる。２もしくはそれ以上の付加ビットが、各トランザクションで、アドレスサイクル、ノン−ポステッドライトのアクノリッジメント、データバースト（もしくはシングルサイクル）のいずれかとしてタグに付加される。もしこれらのトランザクションがポステッドライトであれば、これらは、リンクにシリアルに送られるフレーム番号にエンコードされる前に、ＦＩＦＯレジスタに高速に記録される。プリフェッチされたリードが許可されたとき、ＦＩＦＯレジスタは、イニシエータが要求する場合に、プリフェッチされたデータを記憶できる。応答をまたなければならないシングルサイクルライトもしくは他のトランザクションに対して、ブリッジは、要求がターゲットにわたる前に、即座に待つべきイニシエータを信号できる。

望ましい実施例において、一つもしくはそれ以上のバスが、ＰＣＩもしくはＰＣＭＣＩＡバス標準に従う（ただし、他のバス標準も使用できる）。望ましい装置は、ＰＣＩ標準で特徴付けられた情報によりロードされる構成レジスタをもつブリッジとして動作する。装置は、ペンディングアドレスが構成レジスタにより保持される範囲にあるかどうかに依存してバス間で情報を転送する。このスキームは、このブリッジの他のサイドの装置と動作し、それは、アドレス衝突を避けるためにユニークベースアドレスで与えられる。

高く望まれる実施例として、装置は、ケーブルにより結ばれた二つの独立なアプリケーションスペシフィック集積回路（ASIC）として作られる。望ましくは、これら二つの集積回路は、同じ構造をもつが、そのピンの一つに印加された制御信号に従って、二つの異なるモードにおいて動作できる。階層バス（プライマリおよびセコンダリバス）と動作する時、これらの集積回路は、関連するバスに適切なモードにされる。セコンダリバスに関係するＡＳＩＣは、望ましくはセコンダリバスのマスタ制御の恩典をあたえることのできる調停権（ａｒｂｉｔｅｒ）をもつ。この望ましいＡＳＩＣは、パラレルおよびシリアルポートと同様にマウスおよびキーボードをサポートする多数のポートを供給できる。

ポータブルコンピュータで使用する時、ＡＳＩＣの一つは、ＰＣＭＩＣ標準に従うＰＣカードスロットに合うように設計されたパッケージのコネクタと組み立てられる。このＡＳＩＣは、他のＡＳＩＣにケーブルにより接続でき、それは結合ステーションに置かれる。従って、装置は結合ステーションの置かれたカードバスとＰＣＩバスの間のブリッジでとして動作できる。望ましいＡＳＩＣは、マウスとキーボードのポートを提供できるので、この設計は、結合ステーションにたいして特に有効である。また、ＡＳＩＣにより実現されたセコンダリＰＣＩバスは、モニタをドライブするためにメイン結合回路ボードのビデオカードもしくはビデオ処理カードに接続できる。

いくつかの実施例において、あるＡＳＩＣが、オリジナル装置製造業者（ＯＥＭ）によりポータブルコンピュータに搭載される。このポータブルコンピュータは、ＡＳＩＣを備える結合ステーションに接続するケーブルにあてられた特別のコネクタをもつ。このような実施例に対して、様々な装置に対するポートが望ましいＡＳＩＣにあることが、大変有利である。ＯＥＭはＡＳＩＣの既存の特徴を利用でき、そして、それがなければ、そのようなポートを具体化することを必要とする回路を省略できる。

上記の概略的な説明だけでなく本発明の他の目的、特徴および利点は、添付の図面を参照し、以下の適切な詳細な説明および図面に基づく本発明に係わる実施例を参照して十分に理解される。

本発明の原理にかかわるブリッジにおけるリンクにより分離されたブリッジを示す図式的ブロックダイアログの図である。 図１のリンクを使用する本発明の原理にかかわるブリッジを示す図式的ブロック図である。 本発明の原理にかかわる結合システムを使用した図２のブリッジを示す図式的ブロック図である。 図３のケーブルの断面図である。 ポータブルコンピュータおよび様々の周辺装置に関係した図３のブリッジの図である。 図５のものに類似しているが、結合ステーションにリンクをサポートするように設計されたアプリケーションスペシフィック集積回路を含むように修正されたポータブルコンピュータをもつ結合ステーションを示す。

望ましい実施例の詳細な説明
図１を参照すると、ブリッジが第一バス１０と第二バス１２の間を結合するものとして示されている（あるいは、プライマリバス１０とセコンダリバス１２として参照される）。これらのバスは、ＰＣＩもしくはＰＣＭＣＩＡ３２ビットバスでよいが、他のタイプのバスが考えられ、本説明はなんらかの特定のタイプのバスに限定されるものでない。このタイプのバスは、通常、アドレスとデータラインをもつ。ＰＣＩバスのようないくつかの場合には、アドレスおよびデータは同じラインに多重される。さらに、これらのバスは、バス上の装置がトランザクションをうまく処理することを可能にする信号線をもつ。ＰＣＩ標準の場合、これらの信号線は制御もしくはバイトイネーブリング（Ｃ／ＢＥ〔３：０〕）のいずれかに使用される４本のラインを含む。ＰＣＩ標準に基づく他の信号線は、バス制御を獲得するため、ハンドシェイクのため、およびその類のためのものがある（例えば、ＦＲＡＭＥ２２＃、ＴＲＤＴ＃、ＩＲＤＹ＃、ＳＴＯＰ＃、ＤＥＶＳＥＬ＃等）。

バス１０と１２は、それぞれ第一インターフェース１４と第二インターフェース１６（あるいは、インターフェース１４と１６として参照される）に接続されて示されている。送信のためにインターフェース１４と１６により選択されたバス情報はレジスタ１８と２０にロードされる。バスへ送出するためにインターフェース１４と１６が選択する入力バス情報はそれぞれレジスタ２２と２４から取り出される。一実施例において、レジスタ１８−２４は各１６×３８ＦＩＦＯレジスタであるが、異なる大きさの別のタイプのレジスタが別の実施例において使用できる。

この実施例において、レジスタ１８−２４は少なくとも３８ビット幅である。これらのうちの３６ビットは、ＰＣＩバス標準に基づいて４制御ビット（Ｃ／ＢＥ＃〔3:０）〕および３２アドレス／データビット（ＡＤ〔31:０〕）のために予約される。残りの２ビットは、関係するトランザクションの性質を識別するための付加的なタグを送信するために使用できる。各対象のトランザクションを特徴付けるために他のビットが必要になるかもしれない。トランザクションは、アドレスサイクル、ノン−ボステッドライトのアクノリッジメント、データバースト、データバーストの終了（もしくはシングルサイクル）のようなタグを付けることができる。このように、出力される書き込みトランザクションはシングルサイクルトランザクションもしくはバースト部分のようなタグを付けることができる。出力される読み出し要求は、バーストの各連続読み出しサイクルに対するバイトイネーブルコード（Ｃ／ＢＥ）のシークエンスをもつバーストの部分としてタグを付けることができる。別の実施例において異なるビット数を使用する他のコーディングスキームが使用できることが理解されるであろう。

図１に示された構造のバランスをとるものは、レジスタ１８−２４を介してインターフェース１４と１６の間の双方向通信を達成するように設計されたリンクである。例えば、エンコーダ２８はレジスタ２０から最も古い３８ビットを受取り、それを５バイト（４０ビット）に変更できる。この余分の２ビットは、ブロック３４から供給されるインタラプト（割込）、ステータス信号および、エラー信号を表すようにエンコードされる。

これらの各５バイトは、リンクを調整するために有効な情報だけでなく各バイトの情報を運ぶことのできる１０ビットフレームに変換される。例えば、これらのフレームは、良く知られた態様でコンママーカ、アイドルマーカもしくはフロー制御信号を搬送できる。そのような１０ビットフレームにエンコードされるバイトで動作する送受信装置システムは形式番号ＨＤＭＰ−１６３６、もしくは１６４６としてヒューレットパッカードにより市販されている。エンコーダ２８により生成されるフレームは、単方向リンク４６により送信部４４を介して、デコーダ３０にシリアル情報を供給する受信部４８に転送され。同様に、エンコーダ２６は、シリアル情報を単方向リンク４０により送信部３８を介して、デコーダ３２にシリアル情報を供給する受信部４２に転送する。

フロー制御は、ＦＩＦＯにオーバフローの危険がありそうな場合に、必要である。例えば、もし、ＦＩＦＯレジスタ２２が、ほとんど埋まっている時、それはエンコーダ２６にスレッシュホールド検出信号３６を供給し、リンク４０を介してデコーダ３２にこの情報を転送する。応答として、デコーダ３２はスレッシュホールド停止信号５０をエンコーダ２８に発行し、それはシリアル情報の転送を停止し、それによりＦＩＦＯレジスタ２２のオーバフローを事前に防ぐ。同様に、ＦＩＦＯレジスタ２４のオーバフローの予測はエンコーダ２８とリンク４６を介して流れるスレッシュホールド検出信号５２を生じさせ、デコーダ３０にスレッシュホールド停止信号５４を発行させ、エンコーダ２６がより多くのフレームの情報を送ることを停止させる。ある実施例において、システムは受信情報を検査し、それが送信エラーを含むかどうか、もしくはある態様において原形が損なわれているかどうかを決定する。そのようなイベントにおいて、システムは原形を損なわれた情報の再送信を要求でき、そしてそれにより高度の信頼リンクを保証する。

この実施例において、要素１４、１８、２２、２６、３０、３８および４８は単一の特定用途向け集積回路（ＡＳＣＩ）の一部である。要素１６、２０、２４、２８、３２、４２および４４は、またＡＳＣＩ５８の一部である。後に説明されるように、第一ＡＳＩＣ５６と第二ＡＳＩＣ５８は、同じ構成であるが、異なるモードで動作する。他の実施例は、ＡＳＩＣは使用しないが、代わりに、プログラマブルロジックもしくは同様の回路を使用できる。後に示されるように、ＡＳＩＣ５６はプライマリバス１０に合うように設計されたモードにおいて動作するものであり、（ここに説明される理由により）ブロック５７に出力を送る。反対に、ＡＳＩＣ５８はブロック３４から入力を受ける。

エンコーダ２６と２８は、それぞれ、そのような情報を必要とするアプリケーションのためのオプションとしてパラレル出力２７と２９を有する。そのようなアプリケーションに対してデコーダ３０と３２はそれぞれパラレル入力３１と３３を有する。これらのオプションとしての入力と出力は、形式番号ＨＤＭＰ−１６３６もしくは−１６４６でヒューレットパッカード社により提供されている前記のような送受信チップに接続できる。これらのデバイスは、システムが外部送受信チップを使用してシリアル情報を送信することを可能にする。これは、ＡＳＩＣ部５６と５８のユーザがリンクの送信方法をより多くコンロールすることを可能にする。

図２を参照すると、前記のＡＳＩＣ部５６と５８がさらに詳細に示されている。前記のエンコーダ、デコーダ、送信部、受信部、およびＦＩＦＯレジスタは、ブロック６０と６２に組み込まれ、それらは上記の単方向リンク４０と４６で構成される双方向ケーブルにより相互接続されている。前記のインターフェース１４は、プライマリバス１０に接続され、それは多数のバス−コンパティブル装置６４にまた接続されて示されている。同様に、前記のインターフェース１６は第二バス１２に接続され、それはまた、多数のバス−コンパティブル装置６６に接続されている。装置６４と６６は、ＰＣＩ準拠の装置であり、そしてメモリ装置もしくは入力／出力装置として動作することが可能である。

インターフェース１４は、第一レジスタ手段６８に接続されて示され、それはＰＣＩ標準に応じた構成レジスタとして動作する。このシステムはブリッジとして動作するので、構成レジスタ６８は、通常、ブリッジに関連した情報をもつ。また、構成レジスタ６８は、セコンダリバス１２に存在する装置に対するアドレスの範囲もしくは予めきめられた一覧を指示するためのベースレジスタと制限レジスタを含む。ＰＣＩ標準に基づいて、ＰＣＩバス上の装置は、それ自身おのおのベースレジスタをもち、それはメモリ空間および／もしくはＩ／Ｏ空間のマッピングを可能にする。結果的に、構成レジスタ６８におけるベースおよび制限レジスタ６８は、個々のＰＣＩ装置により実行されるマッピングを調整する。構成レジスタ６８の情報は、第二構成レジスタ６７（第二構成手段としても参照される）には反映される。これは、すぐに構成情報をリンクの両サイドのインターフェースに利用できるようにする。

この実施例において、ＡＳＩＣ５８は調停装置７０をもつ。調停装置はバスをコントロールするためのセコンダリバス１２上のマスタからの要求を受ける。調停装置は、許可信号を競合するマスタの要求の一つに発行することによりその要求に許可を与える公正なアルゴリズムを有する。この階層的スキームにおいて、セコンダリバス１２はバス調停を必要とするが、プライマリバス１０はそれ自身で調停を行う。従って、ＡＳＩＣ５６は、調停装置７２がディセーブルであるモードに設定される。ＡＳＩＣ部５６と５８のモードは、それぞれピン７４と７６に加えられる制御信号によりセットされる。このモード選択により、ブロック５７と３４に関連する信号の方向は、逆になる。

この実施例において、ＡＳＩＣ５８は、第３バス７８を実現するモードにある。バス７８は、ＰＣＩ標準に従うものであるが、別の標準においてより都合良く実施されるものである。バス７８は、ポート手段として動作する多くの装置に接続される。例えば、装置８０と８２はマウスもしくはキーホードのいずれかに接続できるＰＳ／２ポートを実現できる。装置８４は、プリンタもしくは他の装置をドライブするためのＥＣＰ／ＥＰＰパラレルポートを実現する。装置８６は、通常のシリアルポートを実行する。装置８０、８２、８４および８６は入力／出力ライン８１、８３および８７と共に示される。装置８０−８６は、それらがバス１２上のＰＣＩ装置であるかのようにバス１０上でアドレス指定される。この実施例において、バス７８上に示される装置と同じ装置を有するバス８８がＡＳＩＣ５６内に示されており、それはＯＥＭ企業が独立した入力／出力回路を必要とすることなくこれらのポートを実現することを可能にする。

図３を参照すると、前記のＡＳＩＣ５８は、リモートおよび内部クロックを発生する発振器９１に接続される結合ステーション１３０の中に示される。ＡＳＩＣ５８は、それぞれキーボードおよびマウスに接続するための接続装置９０を介して接続されたライン８１と８３をもつ。シリアルライン８５とパラレルライン８７は、それぞれ送受信装置９２と９４に接続されるように示され、それは、またプリンタとよびモデムのような様々なパラレルおよびシリアル周辺回路への接続のための接続装置９０に接続する。

ＡＳＩＣ５８は、上記のセコンダリバス１２に接続された状態で示されている。バス１２は、ＰＣＩバス１２がハード装置、パックアップテープ装置、ＣＤ−ＲＯＭ装置等のようなＩＤＥ装置と通信可能にするアダプタカード９６に接続されて示されている。他のアダプタカード９８は、バス１２から汎用シリアルポート（ＵＳＢ）への通信を可能にするように示されている。ネットワークインターフェースカード１００はバス１２を介して、イーサネット標準、トークンリング標準等に基づいて動作する様々なネットワークと通信することを可能にする。ビデオアダプタカード１０２（あるいはビデオ手段として参照される）は、ユーザが他のモニタを操作することを可能にする。アド−オンカード１０４は、有効な機能を実行するためにユーザにより選択される様々なカードの一つである。この実施例は、アド−オンカードにより実行され様々の機能を示しているが、一方、他の実施例がドック（ｄｏｃｋ）における共通回路ボードのひとつもしくはそれ以上の機能を実行できる（例えば、ＩＤＥアダプタカードのようなものを含む機能）。

ＡＳＩＣ５８は、受信装置／送信装置１０６を介して通信し、受信装置／送信装置１０６はターミナルコネクタ１０８を介してケーブル４０、４６に物理的インターフェースを提供する。コネクタ１０８は、ＥＭＩシールドにより高速信号を送ることのできる２０ピンコネクタである（例えば、モレックス会社により提供されているタイプの低力ヘリックスコネクタ）が、他の結合タイプが代わりに使用できる。ケーブル４０、４６の対向する端部は、ギガバイトのターミナルコネクタ１１０を介して物理インターフェース１１２に接続され、それは受信装置／送信装置として動作する。インターフェース１１２は、前記の第一ＡＳＩＣ５６に接続されて示され、それは、またローカルクロック信号を生成するための発振器１１４に接続されて示されている。この設計仕様は、外部送信装置／受信装置を使用することを考慮している（例えは、図１のライン２７、２９、３１および３３外部ＳＥＲＤＥＳ）、しかし、他の実施例がＡＳＩＣの５６と５８の内部装置を考慮してこれらの外部装置を省略できる。

この実施例は、ＰＣＭＣＩＡ３２ビットバス１０をもつポータブルコンピュータと動作するようにされているが、他のタイプのコンピュータを使用できる。従って、ＡＳＩＣ５６は、ＰＣＭＣＩＡ標準に従うアウトラインをもつパッケージ１１６で示され、そしてパッケージ１１６はポータブルコンピュータのスロットに合うようにされている。そのため、ＡＳＩＣ５６は、バス１０に接続するためのコネクタ１１８をもつ。ケーブル４０、４６は、通常、パッケージ１１６に恒久的に接続されるが、他の実施例においては、取外し可能コネクタが使用でき、その場合には、ユーザは、望むなら、パッケージ１１６をポータブルコンピュータの内部に残すことができる。

電源１２０は、いろいろな部品にパワーを供給するために使用されるさまざまな供給電圧を生成することを示している。ある実施例においては、これらの供給ラインは、バッテリを充電するためにポータブルコンピュータに直接接続できる。

図４を参照すると、前記の単方向リンク４０と４６は、トゥイン軸ライン４０Ａと４０Ｂで示され、それぞれのシールド４０Ｂと４８Ｂにより被覆されている。シングルシールド１２２がライン４０と４６を囲んでいる。４本のパラレルワイヤ１２４（より多数が別の実施例として可能である）は様々な目的のためのシールド１２２の周辺の周囲にマウントされて示されている。これらのワイヤ１２４は、結合ステーションとポータブルコンピュータの間のインターフェースにおいて有効であるパワー管理信号、ドック制御信号もしくは他の信号を運ぶことができる。トゥイン軸ラインは高い信頼性を与えるが、送信距離が大きくない場合、そしてトゥイステッドペアもしくは他の送信媒体がビット転送速度が高い必要のない別の実施例において使用できる。ここに、ハードワイヤ結合が図示されているが、他の実施例において、ワイヤレスもしくは他のタイプの接続が代わりに使用できる。

図５を参照すると、前記のパッケージ１１６は、ポータブルコンピュータ１２６のＰＣＭＣＩＡスロットに接続される位置に示される。コンピュータ１２６は、プライマリバス１０とホストプロセッサ１２８をもつことを示している。パッケージ１１６は結合ステーション１３０の前記コネクタ１０８にケーブル４０、４６を介して接続するように示されている。前記の結合ステーション１３０は、ＰＳ／２ポートを介してキーボード１３２とマウス１３４に接続されて示されている。プリンタ１３６は、結合ステーション１３０のパラレルポート１３０に結合して示されている。前記のビテオ手段１０２は、モニタ１３８に接続されて示されている。結合ステーション１３０は前記のアダプタカードを接続する内部ハードデバイス１４０により示されている。ＣＤ−ＲＯＭ装置１４２が、さらに結合ステーション１３０にマウントされ、そして適当なアダプタカード（図示せず）を介してセコンダリバスに接続される。前記アド−オンカード１０４は自身のケーブル１４４をもつように示されている。

図６を参照すると、修正されたポータブルコンピュータ１２６'が、ホストプロセッサ１２８とプライマリバス１０をもつものとして再び示される。しかし、この実施例においても、ポータブルコンピュータ１２６'は前記ＡＳＩＣ５６を含んでいる。かくて、ＡＳＩＣ５６とケーブル４０、４６の間で要求される回路は存在しない（周辺装置は別にして）。この場合、ケーブル４０、４６のラップトップ端部は、ケーブルの他端のものに類似のコネクタ１４２をもつ（図５のコネクタ１０８）。コネクタ１４３は、コネクタ１４１とペアになり、そして高速スピードリンクをサポートするように設計される。前のように、コネクタ１４１と１４３はさまざまなパワー管理信号および結合システムに関係する他の信号を搬送できる。

この配置の重要な利点は、シリアルボート、パラレルポート、マウスおよびキーホードに対するＰＳ／２ボート、および類似のものを備える回路を含むことである。ポータブルコンピュータ１２６'は、通常そのようなポートを備えるので、ＡＳＩＣ５６はポータブルコンピュータの設計を簡単にする。この利点は、単一ＡＳＩＣ設計（すなわち、ＡＳＩＣ５６と５８のものは同じ構造）をもつ利点がさらにあり、それは、ポータブルコンピュータもしくは結合ステーションのいずれかにおいて動作可能であり、それによりＡＳＩＣ設計を容易にし、そして必要在庫を減少させる。

前記の装置に関係した原理を理解することを容易にするために、その動作が簡単に説明される。この動作は、図３と５の結合システムと関連して説明される（それは一般的に図２に関係する）、しかし、動作は他のタイプの配置に対しても同様である。結合システムについては、結合はパッケージ１１６をポータブルコンピュータ１２６に差し込むこと（図５）により達成される。これは、プライマリバス１０とＡＳＩＣ５６（図３）の間のリンクを達成する。

この時点で、プライマリバス１０にアクセスするイニシエータ（ホストプロセッサもしくはマスタ）がバスの制御を主張するものとする。イニシエータは、通常、このイニシエータに制御の許可を与えることになる内部調停装置（図示せず）に要求信号を送る。なんらかのイベントにおいて、プライマリバス１０の制御を主張するイニシエータは、適切なハンドシェイク信号を交換し、そしてバス１０にアドレスを送る。バス１０の信号ラインに与えられる制御信号は、トランザクションが読み出し、書き込み、もしくは他のタイプのトランザクションであるかどうかを指示する。

インターフェース１４（図２）は、ペンディングとなっている（係属中の）アドレスを確かめ、そしてそれが、ブリッジの他のサイドの装置（即ち、第二バス１２）とのトランザクションであるか、あるいはブリッジ自身とのトランサクションであるかどうかを決定する。構成レジスタ６８には、インターフェース１４の管轄を決定するアドレスの範囲を指示する情報が通常の方法ですでにロードされている。

書き込みトランザクションがバス１０に係続中であるとすると、インターフェース１４は、３２アドレスビット（ＰＣＩ標準）をＦＯレジスタ１８（図１）に４つのバス制御ビットと一緒に転送する。エンコーダ２６は、この情報がアドレスサイクルであることを示す少なくとも２ビットを付け加える。この情報は、それから、リンク４０越しでシリアルに転送される前に、フロー制御と他の信号を運ぶことができるフレームに分解される。

待つことなく、インターフェース１４は、データサイクルに進み、そして４バイトのイネーブルビットとともにバス１０から３２ビットのデータにいたるまで受け取る。前のように、この情報はタグを付けられ、付加的な情報を補われ、そしてリンク４０のシリアル転送のためのフレームに分解される。この送信情報は、それがバーストもしくはシングルサイクルの部分であるかどうかを指示するためにタグを付けられる。

受け取ると、デコーダ３２は、フレームをオリジナルの３２ビットフォーマットに戻し、そしてレジスタ２４のスタックに前述の２つのサイクルをロードする。インターフェース１６は、最終的に、第１サイクルを書き込み要求におけるアドレスサイクルと認識する。インターフェース１６は、その時、通常の方法でバス１２に対する制御を交渉し、バス１２にアドレスを与える。バス１２の装置は、通常のハンドシェーキングを実行することにより書き込み要求に応答する。

次に、インターフェース１６は、レジスタ２４にストックされた書き込みデータをバス１２に送る。もし、このトランザクションがバーストなら、インターフェース１６は、レジスタ２４からそれをフェッチすることによりバス１２にデータを送り続ける。しかし、もし、そのトランザクションがシングルサイクル書き込みなら、インターフェース１６は、バス１２のトランザクションを閉じ、そしてレジスタ２０にアクノリッジメントをロードする。このアクノリッジメントは、データもしくはアドレス情報を送ることを必要としないので、ユニークコードがレジスタ２０内に置かれ、そのため、エンコーダ２８は、リンク４６に送信するためのフレームにそれを分析する前に、このラインに適切にタグをつけることができる。受け取ると、デコーダ３０は、レジスタ２２にロードされそして、最終的にインターフェース１４に転送されるユニークコードを生成し、インターフェース１４は、書き込みが成功したとのアクノリッジメントをバス１０上の装置へ送る。

一方、イニシエータが、読み出し要求を指示する制御ビットをアドレスサイクルの間にセットしたら、インターフェース１４がその管轄であれば、そのサイクルを受け取る。インターフェース１４は、データを戻す準備ができていないこと（例えば、ＰＣＩ標準のもとに定義された停止信号であるリトライ信号を）バス１０上のイニシエータに通知する。イニシエータはバイトイネーブル情報によりバス１０の信号ラインをドライブすることによりデータサイクルを開始できる（が終了させることはできない）。同じ技術を使用して、このアドレス情報とそれに続くバイトイネーブル情報はインターフェース１４により受けられ、そしてレジスタ１８にタグとともにロードされる。次にこれらの二種類の情報はエンコードされ、そしてリンク４０越しにシリアルに送られる。受信すると、この情報は、レジスタ２４のスタックにロードされる。最終的に、インターフェース１６は、第１アイテムを読み出し要求と認識し、そしてセコンダリバス１２にアドレス情報を送る。セコンダリバス１２上の装置は、応答して適切なハンドシェイクを実行する。そしてインターフェース１６は、バイトイネーブルを含むレジスタ２４からの情報の次のアイテムをバス１２上に転送し、そのようにしてターゲット装置は、要求されたデータにより応答できる。この応答テータは、レジスタ２０にインターフェース１６を介してロードされる。もし、プリ−フェッチが指示されていれば、インターフェース１６は、イニシエータにより要求されるにしろ、要求されないにしろ連続アドレスからレジスタ２０にデータを蓄積するための多数の連続読み出しサイクルを開始する。

以前のように、このデータはタグ付けされ、フレームに分解され、そしてリンク４６越しにシリアルに送られ、デコードされて、レジスタ２２にロードされる。その送信データは、レジスタ２２に蓄積されることになるプリ−フェッチデータを含むことができる。インターフェース１４は、プライマリバス１０に戻りデータの第一のアイテムを送信し、そして、もし必要なら、イニシエータが次の読み出しサイクルを実行することを可能にする。送信されるデータは、レジスタ２２に蓄積されるプリフェッチデータを含むことができる。バストランザクションの一部として次の読み出しサイクルが実行されるのであれば、要求されたデータは、インターフェース１４によりバス１０に即座に配送されるためにレジスタ２２に既に存在する。もし、これらのプリ−フェッチデータが次のサイクルで要求されないのであればそれは廃棄される。

最終的に、イニシエータは、バス１０の制御を解放する。次に、バス１２上のイニシエータ１２が、バス１２の制御のための要求を調停装置７０（図２）に送るものとする。もし、調停装置７０が制御を許可すれば、イニシエータはバス１２にアドレスを送ることにより読み出しもしくは書き込み要求をする。インターフェース１６は、このアドレスが構成レジスタ６７において特定されているアドレスの管轄範囲にないかどうか（高レベルバス１０の管轄であるかどうか）応答する。前と同様の方法であるが、しかしリンク４０、４６越しの逆の流れにより、インターフェース１６はアドレスとデータサイクルを受取り、そしてリンク４０、４６を経てそれを通信する。バス１０が許可される前に、インターフェース１４はバス１０に関連した調停装置（図示せず）に要求を送る。

ある場合に、プライマリバス１０上のイニシエータは、ポート手段８０、８２、８４、もしくは８６から読み出す、もしくは書き込むことを望む。これらの４アイテムは、ＰＣＩ標準の装置として動作するように配置される。インターフェース１６は、それ故に、情報がバス１２を介してではなく、バス７８を介してルートされることを除いて、前のように動作する。

構成レジスタ６７と６８（図２）の書き込みと読み出しを含む他のタイプのトランザクションも実行される。ＰＣＩバス標準（もしくは他のバス標準）のもとで定義された他のタイプのトランザクションも同様に実行できる。

インターラプト信号は、ポートによって、もしくは他のＡＳＩＣ５８の装置により生成される。また、外部インターラプトは、ブロック３４により指示されるように受信される。前に着目したように、インターラプト信号は、リンク４６越しに送られたコードに埋め込むことができる。システム６０は、インターラプトを受け取ると、デコードし、そしてブロック５７に転送するが、それは単にＡＳＩＣ５６のひとつもしくはそれ以上のピンであり得る（例えば、ＰＣＩ標準のＩＮＴＡである）。このインターラプト信号は、ホストバス１０、もしくはホストプロセッサにインターラプトを転送するインターラプトコントローラのいずれかに送られる。システムエラーは、同様の方法で、バス１０に直接にルートされるかもしくは与えられたハードウェアを使用して処理されるようにあてられているＡＳＩＣ５６のピンに出力を生成するように転送される。設計者は、望むなら個々のステータス信号を送るようにすることもでき、それは、リンク４０、４６により同様の方法で操作できる。

様々な修正が、上記の望ましい実施例に関して実施される。他の実施例において、図示のＡＳＩＣは、いくつかのディスクリートバッケージに分割され、ある場合には、商業的に手に入る集積回路をする。また、リンクに対する媒体は、ワイヤ、オプィカルファイバ、赤外光、ラジオ無線信号、もしくは他のメディアで良い。さらに、プライマリおよびセコンダリバスは、一つもしくはそれ以上の装置を持ち、そして、それらの装置は、一つもしくはそれ以上で良く、メモリ装置および入力／出力装置を含む。さらに、装置は、様々なクロック速度、バンド幅およびデータレートで動作する。さらに、ブリッジを介してトランザクションが通過することは、ポステッドライトとしてもしくはプリフェッチデータとして蓄積されるが、しかしある実施例はそのような技術を使用しない。また、ここに説明したブリッジは、同じバスもしくは等価もしくは異なるレベルのバスに接続されたプライマリサイドをもつような複数のブリッジを使用する階層の部分でもできる。さらに、図示のポートは異なる数もしくはタイプで良く、あるいはある実施例においては省略できる。また、図示の調停装置は、マスターにより専用されない設計のセコンダリバスに対する調停を省略できる。ステップのシークエンスは上記で省略でき、他の実施例において、これらのステップは、数において、増加もしくは減少でき、もしくは、本発明の範囲から逸脱することなく異なる命令で実行される。

あきらかに、本発明の多くの修正と変更が上記の技術に照らして可能である。それは、それ故に、付属のクレームの範囲で、特に説明したのと別の方法で発明は実行できる。

Claims (26)

1. 第一バス越しに第二バスまでアクセスを拡張するためのプロセッサによりアクセス可能なブリッジであって、該第一バスおよび第二バスは、それぞれ複数のバスコンパティブルな装置のそれぞれに別々に接続するよう適合されており、該ブリッジは、
   リンクと、
   該第一バスと該リンクの間を結合するよう適合された第一インターフェースと、
   該第二バスと該リンクの間を結合するよう適合された第二インターフェースと、
   を備え、
   該第一インターフェースと該第二インターフェースとが、該リンク越しでの情報の転送を開始する前に該情報の転送に対応するアドレス情報を送信し、該アドレス情報のアクノリッジメントが該リンク越しで到来するのを待つことなく、該第一バスと該第二バスのものと異なるフォーマットで該リンク越しでシリアルに該情報を転送するよう動作可能である、ブリッジ。
2. 該バスコンパティブルな装置の一部はメモリ装置と入力／出力装置を含み、該第一インターフェースと該第二インターフェースは、（ａ）該ブリッジ越しの宛先を意味する特徴を有するペンディングとなっているバストランザクションに応答して該第一バスと第二バスの間でのやり取りを開始することを容認し、（ｂ）該第一バスを介して通信する該プロセッサが、
   （ｉ）該第一バス上の装置にアクセスするために使用されるものと実質的に同じタイプのアドレス指定を該第一バス上で使用し、
   （ii）該第二バス上の第二のバスコンパティブルな装置を最初に介在させることなく、
   存在し得るメモリ装置と入力／出力装置を含む該第二バス上のバスコンパティブルな装置の選択可能な異なるものに対して個々にアドレス指定することを許すよう動作可能である、請求項１に記載のブリッジ。
3. 該第一インターフェースと第二インターフェースは、該第一バスに該第二バスよりも高いレベルを与える予め定められた階層構造に従って、該第一バスと第二バスの間で情報交換可能である請求項１に記載のブリッジ。
4. 該第一インターフェースと該第二インターフェースは、（ａ）該第一バスに該第二バスより高いレベルを与える予め定められた階層構造に従って、該第一バスと該第二バスの間で情報を交換し、（ｂ）該第一バスを介して通信する該プロセッサが、
   （ｉ）該第一バス上の装置にアクセスするために使用されるものと実質的に同じタイプのアドレス指定を該第一バス上で使用し、
   （ii）該第二バス上の第二バスコンパティブルな装置を最初に介在させることなく、
   （iii）該情報が中間的な階層レベルを経由することなく、
   存在し得るメモリ装置と入力／出力装置を含む該第二バス上のバスコンパティブルな装置の選択可能な異なるものに対して個々にアドレス指定することを許すよう動作可能である、請求項１に記載のブリッジ。
5. 該第一バスと第二バスはバスコンパティブルな装置がバス通信を交渉することを可能にする複数の信号線をもち、該第一インターフェースは、該第一バス上のペンディングとなっているトランザクションに応答して該第一バス上のペンディングとなっているトランザクションが該第二バスへ送信され該第二バスによりアクノリッジされる前に該ペンディングとなっているトランザクションの処理を開始し、該第一バス上の信号線の少なくとも一つにリトライ信号を印加するように動作可能であることを特徴とする請求項１、２もしくは４に記載のブリッジ。
6. 該第一バスの信号線上にあるすべての情報より少ない情報が該第一インターフェースにより該リンク越しに送信される請求項５に記載のブリッジ。
7. 該第一インターフェースは、該第一バス上に現われるアドレスのうち、該第二バスを介してアクセス可能なバスコンパティブルな装置に対応するアドレスの予め決められた一覧にあるものに選択的に応答し、該第一バス上のそれ以外のバスコンパティブルな装置に対応するアドレスに応答することのないようする請求項１、２もしくは４に記載のブリッジ。
8. 該予め決められた一覧を蓄積するレジスタを備える請求項７に記載のブリッジ。
9. 該第一インターフェースは該予め決められた一覧を記憶する第一レジスタを備え、該第二インターフェースは、予め決められた一覧を記憶する第二レジスタを備える請求項７に記載のブリッジ。
10. 該レジスタは該第二バス上の一つもしくはそれ以上のバスコンパティブルな装置のベースアドレスを該第一バスに対して定めるように動作できることを特徴とする請求項８のブリッジ。
11. 該第二バス上のバスコンパティブルな一つもしくはそれ以上の装置のベースアドレスを該第一バスに対して定めるためのレジスタを備える請求項１、２もしくは４に記載のブリッジ。
12. 該第一インターフェースと該第二インターフェースは、該第一バスを経由することなく該第二バス上のバスコンパティブル装置間で通信することを可能にする請求項１、２もしくは４に記載のブリッジ。
13. 該第二インターフェースもしくは該第二バス上のバスコンパティブルな装置のいずれか一つに対して、第二バスの使用の許可を与える権限をもつが、第一バスの使用の許可を与える権限がない調停装置を備える請求項１２に記載のブリッジ。
14. 第一インターフェースおよび第二インターフェースは、該リンクと該第一バスおよび第二バスの間に接続された第一および第二プログラマブル装置を備える請求項１、２もしくは４に記載のブリッジ。
15. 該第一インターフェースと該第二インターフェースは該リンクと該第一バスおよび該第二バスの間にそれぞれ接続される第一および第二アプリケーションスペシフィック集積回路装置を備える請求項１、２、もしくは４に記載のブリッジ。
16. 第一および第二アプリケーションスペシフィック集積回路装置は同じ構成であり、それぞれは２つのモードの一つに動作を確立する制御信号を受け取るための制御ピンをもつ請求項１５に記載のブリッジ。
17. 第一と第二のアプリケーションスペシフィック集積回路装置のそれぞれは、該第二アプリケーションスペシフィック集積回路装置であるときのみ有効化され、該第二インターフェースもしくは該第二バス上のバスコンパティブルな装置のいずれか１つに対して、該第二バスの使用の許可を与える権限をもち、該第一バスの使用の許可を与える権限をもたない調停装置を備える、請求項１６に記載のブリッジ。
18. 第一および第二のアプリケーションスペシフィック集積回路装置は、複数の入力／出力ボートを備える該第二インターフェースに結合される複数のポート手段を備える請求項１５に記載のブリッジ。
19. 該プロセッサは割り込み駆動され、該プロセッサに割り込みをかけるための割り込み信号を、該第二インターフェースが該リンクを介して該第一インターフェースに送信できるものである請求項１、２もしくは４に記載のブリッジ。
20. 該プロセッサは、エラー信号に応答するものであり、該第二インターフェースは該リンクを介して該プロセッサあてのエラー信号を送信する請求項１９に記載のブリッジ。
21. 該第一バスは予めきめられたクロック速度で動作し、該リンクは該第一のインタフェースと該予め決められたクロック速度よりビット転送レートの大きい該第二インターフェースとの間のデータを伝搬するリンクである請求項１、２もしくは４に記載のブリッジ。
22. 一組の該リンクは反対方向に情報を送る一組の単方向リンクである請求項２１に記載のブリッジ。
23. 該単方向リンクは異なる信号転送のためにドライブされる請求項２２に記載のブリッジ。
24. 第二バスはＰＣＩバスである請求項１、２もしくは４に記載のブリッジ。
25. 該第二インターフェースは、初期読み出しリクエストを表す該リンクからのトランザクションに応答して、ペンディングとなっているトランザクションおよび予期されるトランザクションを満足させる目的で該リンク越しで返送するために、該第二バス上のバスコンパティブルな装置のうちの要求にかなうものからデータをフェッチおよびプリフェッチするよう動作可能である請求項１、２もしくは４に記載のブリッジ。
26. 第一インターフェースおよび第二インターフェースは、該第二バス上の少なくとも一つのバスコンパティブルな装置が、該第二バス上の装置にアクセスするために使用されるのと実質的に同じタイプのアドレス指定を該第二バス上で使用して該第一バス上の一つもしくはそれ以上のバスコンパティブルな装置をアドレス指定することを許可するように動作できる請求項１、２もしくは４に記載のブリッジ。

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