JP2011091925A - スイッチング電源装置 - Google Patents

Abstract

【課題】簡素な回路構造を有し、高精度かつ安定した２次側出力電圧の制御が可能なスイッチング電源装置を提供する。
【解決手段】補助巻線Ｔ３に接続され、補助巻線Ｔ３の補助巻線電圧パルス信号Ｖｂｉａｓを監視し、２次巻線Ｔ２に流れる２次側電流Ｉｓｅｃが流れ終わることで補助巻線電圧パルス信号Ｖｂｉａｓが低下するタイミングを示す補助巻線リセット信号Ｖｒｅｓｅｔを生成する補助巻線リセット検出回路１２と、補助巻線リセット検出回路１２および補助巻線Ｔ３に接続され、前記補助巻線電圧信号を保持する補助巻線電圧サンプルホールド回路１５と、補助巻線電圧サンプルホールド回路１５が、補助巻線電圧パルス信号Ｖｂｉａｓを遅延させる遅延回路１７を備え、補助巻線リセット信号Ｖｒｅｓｅｔが示すタイミングで遅延回路１７により遅延された補助巻線電圧パルス信号Ｖｄｅｌａｙを保持する。
【選択図】図１

Description

本発明は、電力変換用トランスの１次側で２次側出力電圧を検出し制御するスイッチング電源装置に関するものである。

従来の電力変換用トランスを用いたスイッチング電源装置では、２次側の出力電圧を２次側に配置された制御ＩＣ等を用いて検出し、フォトカプラを用いて一次側にフィードバックするのが一般的であった。

しかし、高価な２次側制御ＩＣとフォトカプラは、スイッチング電源装置におけるコストの比重も大きく、またスイッチング電源装置の小型化の妨げにもなっていた。

そこで、２次側制御ＩＣやフォトカプラを用いずに、電力変換用トランスの１次側で２次側出力電圧を検出し、制御する方法が提案されている。その一つとして、電力変換用トランスの１次側に配置されたスイッチング素子（１次側スイッチング素子）がターンオフした後に、電力変換用トランスの補助巻線に現れる２次側出力電圧に比例した補助巻線電圧パルス信号をサンプリングして２次側出力電圧を検出し、それに応じてスイッチング素子のオン、オフ動作を制御する方法がある（例えば、特許文献１および２参照）。

特許文献１のスイッチング電源装置では、１次側スイッチング素子がターンオフした後、あらかじめ設定された一定時間後に、補助巻線電圧パルス信号（補助巻線電圧信号）がサンプリングされる。このようにすることで、１次側スイッチング素子がターンオフした直後に現れる補助巻線電圧パルス信号のスパイク電圧の影響を無視することが出来る。

米国特許第５４３８４９９号明細書 米国特許第７３４９２２９号明細書

図５は、特許文献１の従来例のスイッチング電源装置の動作を表すタイミングチャートである。

特許文献１の方法では、予め設定されたタイミングで補助巻線電圧パルス信号Ｖｂｉａｓをサンプリングするので、１次側スイッチング素子の電流Ｉｄｐが立ち下がった後の電力変換用トランスの２次側電流Ｉｓｅｃが２次側の整流用ダイオードに流れている期間で、補助巻線電圧パルス信号Ｖｂｉａｓをサンプリングすることになる。

補助巻線電圧パルス信号Ｖｂｉａｓは、電力変換用トランスの２次側電流Ｉｓｅｃが整流用ダイオードに流れている間は、２次側出力電圧をＶｏとし、整流用ダイオードの順方向抵抗成分をＲｄとして、下記の式（１）のように表される。
Ｖｂｉａｓ=Ｖｏ＋Ｒｄ×Ｉｓｅｃ・・・（１）
したがって、特許文献１の方法では、サンプリングされた補助巻線電圧Ｖｓａｍｐｌｅは、正確に２次側出力電圧Ｖｏに比例したものではなく、整流用ダイオードの順方向抵抗成分Ｒｄと、２次側電流Ｉｓｅｃに依存したものになる。

整流用ダイオードの順方向抵抗成分Ｒｄは、温度特性および製品バラツキをもつので、結果、２次側出力電圧Ｖｏのバラツキを大きくする要因になる。また、ＰＷＭ（Pulse Width Modulation）制御方式のような、１次側スイッチング素子の電流ピークが変動する場合は、負荷によって２次側電流Ｉｓｅｃは変動する。このような理由により、特許文献１の方法では、高精度な２次側出力電圧の制御が出来ないという課題がある。

次に、特許文献２では、特許文献１の課題を解決するべく、式（１）において、２次側電流Ｉｓｅｃがほぼゼロになり、整流用ダイオードの順方向抵抗成分Ｒｄの寄与が無視できるポイントで補助巻線電圧パルス信号Ｖｂｉａｓをサンプリングする手法が提案されている。

図６は、特許文献２の従来例のスイッチング電源装置の動作を表すタイミングチャートである。

特許文献２のスイッチング電源装置では、まず、１次側スイッチング素子がターンオフした後、２次側電流Ｉｓｅｃが発生したこと、および電力変換用トランスの補助巻線に現れる２次側出力電圧Ｖｏに比例した補助巻線電圧パルス信号Ｖｂｉａｓが低下したことを検出することで、２次側電流Ｉｓｅｃが流れている時間（２次側オン時間Ｔ２ｏｎ）を求める。そして、次の周期で、１次側スイッチング素子がターンオフした後から時間を計測し、その時間が、前の周期で求めた２次側オン時間Ｔ２ｏｎに達すると、補助巻線電圧パルス信号Ｖｂｉａｓをサンプリングする。

このように時間検出と電圧サンプリングの二つの制御プロセスを分けて別の周期で行うことで、補助巻線電圧パルス信号Ｖｂｉａｓのエッジ近傍の電圧をサンプリングすることが出来、つまり、式（１）における第２項の整流用ダイオードの影響を無視することが出来て、高精度な２次側出力電圧の制御を行うことができる。

しかしながら、特許文献２の従来技術では、１周期前の波形より求めた２次側オン時間Ｔ２ｏｎをいったん保持する必要があり、さらに、次の周期でも２次側オン時間を計測する必要があるので、時間計測回路が少なくとも２個必要で、さらに、計測された時間を保持する回路も必要になるため、回路が複雑で、大きくなり、結果、コストが上昇するという課題がある。

また、負荷が急激に変化した場合や、電力変換用トランスの設計が最適でない場合などに、大小の補助巻線電圧パルス信号が混在すると、正しいタイミングで補助巻線電圧パルス信号をサンプリングすることが出来ず、制御が不安定になるという課題がある。

そこで、本発明は、かかる問題点に鑑み、簡素な回路構造を有し、高精度かつ安定した２次側出力電圧の制御が可能なスイッチング電源装置を提供することを目的とする。

上記の目的を達成するために、本発明のスイッチング電源装置は、１次巻線と２次巻線と補助巻線とを有する電力変換用トランスと、入力端子と出力端子と制御端子とを備え、前記入力端子が、前記１次巻線に接続され、前記１次巻線に供給される第１の直流電圧をスイッチングするスイッチング素子と、前記２次巻線に接続され、前記スイッチング素子のスイッチング動作によって前記２次巻線に発生する電圧から第２の直流電圧を生成する出力電圧生成回路と、前記補助巻線に接続され、前記補助巻線に発生する補助巻線電圧信号を監視し、前記２次巻線に流れる２次側電流が流れ終わることで前記補助巻線電圧信号が低下するタイミングを示す補助巻線リセット信号を生成する補助巻線リセット検出回路と、前記補助巻線リセット検出回路および前記補助巻線に接続され、前記補助巻線電圧信号を検出し保持する補助巻線電圧サンプルホールド回路と、前記補助巻線電圧サンプルホールド回路に接続され、前記補助巻線電圧サンプルホールド回路が保持する前記補助巻線電圧信号に依存して前記スイッチング素子のオン動作、およびオフ動作を制御する制御信号を生成し、該制御信号を前記スイッチング素子の制御端子に出力する制御回路とを備え、前記補助巻線電圧サンプルホールド回路が、前記補助巻線電圧信号を遅延させる遅延回路を備え、前記補助巻線リセット信号が示すタイミングで前記遅延回路により遅延された補助巻線電圧信号を保持することを特徴とする。

これにより、補助巻線リセット検出回路により補助巻線電圧信号の低下が検出され、検出されたタイミングで補助巻線電圧パルス信号Ｖｂｉａｓがサンプリングされる。このとき、補助巻線電圧信号の低下を検出するタイミングは、補助巻線電圧信号が実際に低下を開始するタイミングに対して遅れる。しかし、補助巻線電圧サンプルホールド回路により保持されてスイッチング素子のオン、オフ動作の制御に用いられる補助巻線電圧は、遅延回路により遅延された補助巻線電圧パルス信号から得られるため、補助巻線電圧信号が低下を開始したタイミングにおけるものとすることができる。従って、特許文献２の従来技術のように、補助巻線電圧信号を用いた２次側出力電圧の制御のために、２次側オン時間Ｔ２ｏｎの計測および保持の必要がないので、回路の複雑化を抑えることができる。また、特許文献２の従来技術のように、２次側電流Ｉｓｅｃに基づいて補助巻線電圧信号のサンプリングタイミングが決定されないため、負荷急変などにおいて２次側出力電圧が急激に変化する場合でも最適な補助巻線電圧を用いて２次側出力電圧の制御を行うことができ、安定した２次側出力電圧の制御を行うことができる。その結果、簡素な回路構造を有し、高精度かつ安定した２次側出力電圧の制御が可能なスイッチング電源装置を実現することができる。

本発明のスイッチング電源装置は、前記補助巻線リセット検出回路が、前記補助巻線電圧信号の変化を示す信号を生成する微分回路と、該信号を基準電圧と比較して前記補助巻線リセット信号を生成するコンパレータとを備えることを特徴としてもよい。

以上のように本発明によれば、同一周期内で、２次側オン時間Ｔ２ｏｎの計測および保持の必要がないので、スイッチング電源装置が簡単で小さな回路構成となり、チップコストの削減に貢献することが出来る。更には、２次側出力電圧の検出用ＩＣや、フォトカプラといった高価な部品が不要となるため、スイッチング電源装置の低コスト化および小型化を実現することができる。更には、負荷急変などにおいて２次側出力電圧が急激に変化する場合でも補助巻線電圧パルス信号の最適なポイントで補助巻線電圧パルス信号を検出することが出来るので、安定した２次側出力電圧の制御が可能である。更には、補助巻線電圧パルス信号を用いた２次側出力電圧の制御を行うため、高精度の２次側出力電圧の制御が可能である。

本発明の実施の形態１に係るスイッチング電源装置の構成を示す回路図である。 本発明の実施の形態１に係るスイッチング電源装置の各部の動作を示すタイミングチャートである。 本発明の実施の形態２に係るスイッチング電源装置の構成を示す回路図である。 本発明の実施の形態３に係るスイッチング電源装置の構成を示す回路図である。 従来のスイッチング電源装置の動作を示すタイミングチャートである。 従来のスイッチング電源装置の動作を示すタイミングチャートである。

以下、本発明の実施の形態におけるスイッチング電源装置について、図面を参照しながら具体的に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るスイッチング電源装置の構成を示す回路図である。図２は、同スイッチング電源装置の動作を示すタイミングチャートである。

このスイッチング電源装置は、スイッチング素子駆動用制御回路５と、電力変換用トランス２０と、出力電圧生成回路２１と、抵抗２３ａおよび２３ｂと、整流平滑回路２４とから構成される。

スイッチング素子駆動用制御回路５は、パワーＭＯＳＦＥＴからなるスイッチング素子１と、ドレイン電流検出回路２と、制御回路３と、レギュレータ回路７と、補助巻線リセット検出回路１２と、補助巻線電圧サンプルホールド回路１５とから構成される。スイッチング素子駆動用制御回路５は、同一半導体基板上に形成された複数の半導体装置（スイッチング電源用半導体装置）からなり、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子およびＳＯＵＲＣＥ端子の４端子を有する。

電力変換用トランス２０は、１次巻線Ｔ１、２次巻線Ｔ２および補助巻線Ｔ３を備える。電力変換用トランス２０の１次巻線Ｔ１の一方の端子は、当該スイッチング電源装置の入力側（１次側）の正端子に接続され、他方の端子は、高耐圧の半導体素子であるスイッチング素子１を介して、当該スイッチング電源装置の入力側（１次側）の負端子に接続されている。

スイッチング素子１は入力端子、出力端子および制御端子を有し、入力端子は１次巻線Ｔ１に接続され、出力端子は当該スイッチング電源装置の入力側の負端子に接続されている。また、スイッチング素子１は、制御端子に印加される制御信号に応答して入力端子と出力端子とを電気的に結合（ターンオン）、又は分離（ターンオフ）するようにスイッチング（発振）する。これにより、スイッチング素子１は、１次巻線Ｔ１に供給される直流電圧をスイッチングする。

出力電圧生成回路２１は、電力変換用トランス２０の２次巻線Ｔ２に接続され、スイッチング素子１のオンオフ動作（スイッチング動作）によって、２次巻線Ｔ２に発生する電圧から直流電圧を生成する。これにより、電力変換用トランス２０の２次巻線Ｔ２に生成されたエネルギーは安定化直流電圧Ｖｏとして負荷２２に供給される。

電力変換用トランス２０の補助巻線Ｔ３は、整流平滑回路２４に接続され、スイッチング素子駆動用制御回路５のＶＣＣ端子に高電圧入力電源が供給される。

スイッチング素子駆動用制御回路５において、スイッチング素子１は、ＤＲＡＩＮ端子とＳＯＵＲＣＥ端子との間に接続され、ドレイン電流検出回路２は、スイッチング素子１に流れる素子電流を観察し、制御回路３に素子電流検出信号Ｖｄｓを出力する。

レギュレータ回路７は、ＶＣＣ端子とＤＲＡＩＮ端子に接続される。レギュレータ回路７は、ＤＲＡＩＮ端子およびＶＣＣ端子のいずれか一方の端子からスイッチング素子駆動用制御回路５の内部回路用電源ＶＤＤへ電流を供給し、内部回路用電源ＶＤＤの電圧を一定値に安定化する。

なお、図１では、スイッチング素子駆動用制御回路５の消費電力を小さくするため、ＶＣＣ端子は、整流平滑回路２４を介して補助巻線Ｔ３に接続されている。しかしながら、ＶＣＣ端子を整流平滑回路２４と補助巻線Ｔ３から切り離し、内部回路用電源ＶＤＤのみがＤＲＡＩＮ端子から供給されるように構成しても問題はない。

補助巻線リセット検出回路１２と補助巻線電圧サンプルホールド回路１５は、ＴＲ端子に接続される。

補助巻線リセット検出回路１２は、補助巻線Ｔ３に接続され、補助巻線Ｔ３に発生する補助巻線電圧パルス信号Ｖｂｉａｓを監視し、２次巻線Ｔ２に流れる２次側電流Ｉｓｅｃが流れ終わることで補助巻線電圧パルス信号Ｖｂｉａｓが低下するタイミングを示す補助巻線リセット信号Ｖｒｅｓｅｔを生成する。

補助巻線リセット検出回路１２は、微分回路１３と、コンパレータ１４とから構成される。微分回路１３は、補助巻線電圧パルス信号Ｖｂｉａｓの電圧変化を示す信号Ｖｄｉｆを生成する。具体的に、微分回路１３は、ＴＲ端子に入力された補助巻線電圧パルス信号Ｖｂｉａｓの抵抗分割信号を微分変換した信号Ｖｄｉｆを生成する。コンパレータ１４は、信号Ｖｄｉｆを基準電圧と比較して補助巻線リセット信号Ｖｒｅｓｅｔを生成する。

このようにして、補助巻線リセット検出回路１２は、補助巻線電圧パルス信号Ｖｂｉａｓの変化点を検出することが出来る。ここで、補助巻線電圧パルス信号Ｖｂｉａｓの変化点とは、スイッチング素子１がターンオフして、２次側電流Ｉｓｅｃが電力変換用トランス２０の２次巻線Ｔ２に流れ、２次側電流Ｉｓｅｃがなくなったタイミング（以下、補助巻線リセットポイントとする）とほぼ同じになる。

補助巻線電圧サンプルホールド回路１５は、補助巻線リセット検出回路１２および補助巻線Ｔ３に接続され、補助巻線電圧パルス信号Ｖｂｉａｓを遅延させる遅延回路１７を備え、補助巻線リセット信号Ｖｒｅｓｅｔが示すタイミングで遅延回路１７により遅延された補助巻線電圧パルス信号Ｖｄｅｌａｙを保持する（サンプリングする）。

具体的に、補助巻線電圧サンプルホールド回路１５は、遅延回路１７とサンプルホールド回路１６を備え、遅延回路１７がＴＲ端子に接続され、サンプルホールド回路１６には、補助巻線リセット信号Ｖｒｅｓｅｔが入力される。

遅延回路１７は、たとえば容量と抵抗を用いたローパスフィルターの構成の遅延回路であり、ＴＲ端子の補助巻線電圧パルス信号Ｖｂｉａｓを遅延させ、遅延した補助巻線電圧パルス信号Ｖｄｅｌａｙを出力する。

サンプルホールド回路１６は、補助巻線リセット信号Ｖｒｅｓｅｔが入力されたときの遅延回路１７の出力信号を、少なくとも、次の周期でスイッチング素子１がターンオフするまで保持し、出力電圧検出信号Ｖｓａｍｐｌｅを生成する。

なお、図示されていないが、制御の安定化のためにサンプルホールド回路１６の出力にローパスフィルターが接続されてもよい。

また、図１では、補助巻線リセット検出回路１２は、微分回路１３を備えるように構成されているが、遅延回路１７の遅延時間を十分に長く設定できれば、補助巻線リセット検出回路１２は、微分回路１３を省略して、コンパレータ１４のみの構成とされても問題ない。

遅延回路１７の遅延時間は、補助巻線リセットポイントから、補助巻線リセット検出回路１２が補助巻線リセット信号Ｖｒｅｓｅｔを出力するまで（補助巻線リセット信号Ｖｒｅｓｅｔのレベルが変化するまで）の遅れ時間よりも長くなるように設定するほうが好ましい。

制御回路３は、補助巻線電圧サンプルホールド回路１５に接続され、補助巻線電圧サンプルホールド回路１５が保持する補助巻線電圧パルス信号Ｖｄｅｌａｙの出力に依存して、スイッチング素子１のオン動作、およびオフ動作を制御する制御信号を生成し、該制御信号をスイッチング素子１の制御端子に出力する。

具体的に、制御回路３は、発振回路１０と、フィードバック制御回路１１と、ドレイン電流制御回路８と、ＲＳラッチ回路９とから構成される。

フィードバック制御回路１１は、補助巻線電圧サンプルホールド回路１５に接続され、出力電圧検出信号Ｖｓａｍｐｌｅを基準電圧と比較して、誤差増幅し、ドレイン電流制御信号ＶＥＡＯを生成する。

発振回路１０は、スイッチング素子１のターンオン制御パルスとなるクロック信号を生成し、ＲＳラッチ回路９のセット入力に出力する。

ドレイン電流制御回路８は、ドレイン電流検出回路２の素子電流検出信号Ｖｄｓとドレイン電流制御信号ＶＥＡＯとを比較し、素子電流検出信号Ｖｄｓがドレイン電流制御信号ＶＥＡＯよりも大きくなると、ＲＳラッチ回路９のリセット入力にリセットパルスを出力する。

ＲＳラッチ回路９はスイッチング素子１の制御端子に接続され、発振回路１０のクロック信号に応じてＨｉｇｈレベルの出力信号を生成し、ドレイン電流制御回路８のリセットパルスに応じて、Ｌｏｗレベルの出力信号を生成し、制御信号として制御端子に出力する。

このようにして、本発明の実施の形態１に係るスイッチング電源装置は、発振回路１０の固定周波数のクロック信号で、スイッチング素子１のターンオンを制御し、補助巻線電圧パルス信号Ｖｂｉａｓより生成されたドレイン電流制御信号ＶＥＡＯによりスイッチング素子１に流れる素子電流ピークを制御する電流モードＰＷＭ制御方式のスイッチング電源装置となっている。

なお、図１では、電流モードＰＷＭ制御方式のスイッチング電源装置を例示しているが、補助巻線電圧パルス信号Ｖｂｉａｓから、補助巻線リセット検出回路１２と補助巻線電圧サンプルホールド回路１５とにより出力電圧検出信号Ｖｓａｍｐｌｅを生成するものであれば、制御回路３の内容について電流モードＰＷＭ制御に限定されるものではない。例えば、出力電圧検出信号Ｖｓａｍｐｌｅに応じて、スイッチング素子１のオンデューティを制御する電圧モードＰＷＭ制御方式のスイッチング電源装置や、出力電圧検出信号Ｖｓａｍｐｌｅに応じて、スイッチング素子１のオンタイミング、周波数、およびオフ時間等を制御するＰＦＭ制御方式のスイッチング電源装置や、擬似共振方式のスイッチング電源装置にも適用することができる。

以上のように実施の形態１のスイッチング電源装置によれば、補助巻線リセット検出回路１２により補助巻線電圧パルス信号Ｖｂｉａｓの低下（スイッチング素子１のターンオフ後に現れる出力電圧の低下）が検出され、検出されたタイミングで補助巻線電圧パルス信号Ｖｂｉａｓがサンプリングされる。このとき、補助巻線電圧パルス信号Ｖｂｉａｓ低下を検出するタイミングは、補助巻線電圧パルス信号Ｖｂｉａｓが低下を開始するタイミングに対して遅れる。しかし、補助巻線電圧サンプルホールド回路１５により保持されてスイッチング素子１のオン、オフ動作の制御に用いられる補助巻線電圧は、遅延回路１７により遅延された補助巻線電圧パルス信号Ｖｂｉａｓから得られるため、補助巻線電圧パルス信号Ｖｂｉａｓが低下を開始したタイミングにおけるものとすることができる。従って、特許文献２の従来技術のように、補助巻線電圧パルス信号を用いた２次側出力電圧の制御のために、２次側オン時間Ｔ２ｏｎの計測および保持の必要がないので、スイッチング電源装置の回路の複雑化を抑えることができる。また、特許文献２の従来技術のように、２次側電流Ｉｓｅｃに基づいて補助巻線電圧パルス信号のサンプリングタイミングが決定されないため、負荷急変などにおいて２次側出力電圧が急激に変化する場合でも最適な補助巻線電圧を用いて２次側出力電圧の制御を行うことができ、安定した２次側出力電圧の制御を行うことができる。その結果、簡素な回路構造を有し、高精度かつ安定した２次側出力電圧の制御が可能なスイッチング電源装置を実現することができる。

（実施の形態２）
図３は、本発明の実施の形態２に係るスイッチング電源装置の構成を示す回路図である。

本発明の実施の形態１ではスイッチング電源装置は電流モードＰＷＭ制御のスイッチング電源装置であるとしたが、本発明の実施の形態２ではスイッチング電源装置はＰＦＭ（Pulse Frequency Modulation）制御方式のスイッチング電源装置であるという点で本発明の実施の形態１のスイッチング電源装置と異なる。

このスイッチング電源装置は、スイッチング素子駆動用制御回路５と、電力変換用トランス２０と、出力電圧生成回路２１と、抵抗２３ａおよび２３ｂと、整流平滑回路２４とから構成される。

スイッチング素子駆動用制御回路５は、パワーＭＯＳＦＥＴからなるスイッチング素子１と、ドレイン電流検出回路２と、制御回路３と、レギュレータ回路７と、補助巻線リセット検出回路１２と、補助巻線電圧サンプルホールド回路１５とから構成される。スイッチング素子駆動用制御回路５は、同一半導体基板上に形成された複数の半導体装置（スイッチング電源用半導体装置）からなり、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子およびＳＯＵＲＣＥ端子の４端子を有する。

電力変換用トランス２０は、１次巻線Ｔ１、２次巻線Ｔ２、および補助巻線Ｔ３を備える。電力変換用トランス２０の１次巻線Ｔ１の一方の端子は、当該スイッチング電源装置の入力側（１次側）の正端子に接続され、他方の端子は、高耐圧の半導体素子であるスイッチング素子１を介して、当該スイッチング電源装置の入力側（１次側）の負端子に接続されている。

スイッチング素子１は入力端子、出力端子および制御端子を有し、入力端子は１次巻線Ｔ１に接続され、出力端子は当該スイッチング電源装置の入力側の負端子に接続されている。また、スイッチング素子１は、制御端子に印加される制御信号に応答して入力端子と出力端子とを電気的に結合（ターンオン）、又は分離（ターンオフ）するようにスイッチング（発振）する。これにより、スイッチング素子１は、１次巻線Ｔ１に供給される直流電圧をスイッチングする。

出力電圧生成回路２１は、電力変換用トランス２０の２次巻線Ｔ２に接続され、スイッチング素子１のオンオフ動作（スイッチング動作）によって、２次巻線Ｔ２に発生する電圧から直流電圧を生成する。これにより、電力変換用トランス２０の２次巻線Ｔ２に生成されたエネルギーは安定化直流電圧Ｖｏとして負荷２２に供給される。

電力変換用トランス２０の補助巻線Ｔ３は、整流平滑回路２４に接続され、スイッチング素子駆動用制御回路５のＶＣＣ端子に高電圧入力電源が供給される。

スイッチング素子駆動用制御回路５において、スイッチング素子１は、ＤＲＡＩＮ端子とＳＯＵＲＣＥ端子との間に接続され、ドレイン電流検出回路２は、スイッチング素子１に流れる素子電流を観察し、制御回路３に素子電流検出信号Ｖｄｓを出力する。

レギュレータ回路７は、ＶＣＣ端子とＤＲＡＩＮ端子に接続される。レギュレータ回路７は、ＤＲＡＩＮ端子およびＶＣＣ端子のいずれか一方の端子からスイッチング素子駆動用制御回路５の内部回路用電源ＶＤＤへ電流を供給し、内部回路用電源ＶＤＤの電圧を一定値に安定化する。

なお、図３では、スイッチング素子駆動用制御回路５の消費電力を小さくするため、ＶＣＣ端子は、整流平滑回路２４を介して補助巻線Ｔ３に接続されている。しかしながら、ＶＣＣ端子を整流平滑回路２４と補助巻線Ｔ３から切り離し、内部回路用電源ＶＤＤのみがＤＲＡＩＮ端子から供給されるように構成しても問題はない。

補助巻線リセット検出回路１２と補助巻線電圧サンプルホールド回路１５は、ＴＲ端子に接続される。

補助巻線リセット検出回路１２は、補助巻線Ｔ３に接続され、補助巻線Ｔ３に発生する補助巻線電圧パルス信号Ｖｂｉａｓを監視し、２次巻線Ｔ２に流れる２次側電流Ｉｓｅｃが流れ終わることで補助巻線電圧パルス信号Ｖｂｉａｓが低下するタイミングを示す補助巻線リセット信号Ｖｒｅｓｅｔを生成する。

補助巻線リセット検出回路１２は、微分回路１３と、コンパレータ１４とから構成される。微分回路１３は、補助巻線電圧パルス信号Ｖｂｉａｓの電圧変化を示す信号Ｖｄｉｆを生成する。具体的に、微分回路１３は、ＴＲ端子に入力された補助巻線電圧パルス信号Ｖｂｉａｓの抵抗分割信号を微分変換した信号Ｖｄｉｆを生成する。コンパレータ１４は、信号Ｖｄｉｆを基準電圧と比較して補助巻線リセット信号Ｖｒｅｓｅｔを生成する。

このようにして、補助巻線リセット検出回路１２は、補助巻線電圧パルス信号Ｖｂｉａｓの変化点を検出することが出来る。ここで、補助巻線電圧パルス信号Ｖｂｉａｓの変化点とは、スイッチング素子１がターンオフして、２次側電流Ｉｓｅｃが電力変換用トランス２０の２次巻線Ｔ２に流れ、２次側電流Ｉｓｅｃがなくなったタイミング（以下、補助巻線リセットポイントとする）とほぼ同じになる。

補助巻線電圧サンプルホールド回路１５は、補助巻線リセット検出回路１２および補助巻線Ｔ３に接続され、補助巻線電圧パルス信号Ｖｂｉａｓを遅延させる遅延回路１７を備え、補助巻線リセット信号Ｖｒｅｓｅｔが示すタイミングで遅延回路１７により遅延された補助巻線電圧パルス信号Ｖｄｅｌａｙを保持する（サンプリングする）。

具体的に、補助巻線電圧サンプルホールド回路１５は、遅延回路１７とサンプルホールド回路１６を備え、遅延回路１７がＴＲ端子に接続され、サンプルホールド回路１６には、補助巻線リセット信号Ｖｒｅｓｅｔが入力される。

遅延回路１７は、たとえば容量と抵抗を用いたローパスフィルターの構成の遅延回路であり、ＴＲ端子の補助巻線電圧パルス信号Ｖｂｉａｓを遅延させ、遅延した補助巻線電圧パルス信号Ｖｄｅｌａｙを出力する。

サンプルホールド回路１６は、補助巻線リセット信号Ｖｒｅｓｅｔが入力されたときの遅延回路１７の出力信号を、少なくとも、次の周期でスイッチング素子１がターンオフするまで保持し、出力電圧検出信号Ｖｓａｍｐｌｅを生成する。

なお、図示されていないが、制御の安定化のためにサンプルホールド回路１６の出力にローパスフィルターが接続されてもよい。

また、図３では、補助巻線リセット検出回路１２は、微分回路１３を備えるように構成されているが、遅延回路１７の遅延時間を十分に長く設定できれば、補助巻線リセット検出回路１２は、微分回路１３を省略して、コンパレータ１４のみの構成とされても問題ない。

遅延回路１７の遅延時間は、補助巻線リセットポイントから、補助巻線リセット検出回路１２が補助巻線リセット信号Ｖｒｅｓｅｔを出力するまでの遅れ時間よりも長くなるように設定するほうが好ましい。

制御回路３は、補助巻線電圧サンプルホールド回路１５に接続され、補助巻線電圧サンプルホールド回路１５が保持する補助巻線電圧パルス信号Ｖｄｅｌａｙの出力に依存して、スイッチング素子１のオン動作、およびオフ動作を制御する制御信号を生成し、該制御信号をスイッチング素子１の制御端子に出力する。

具体的に、制御回路３は、発振回路１０ａと、フィードバック制御回路１１と、ドレイン電流制御回路８ａと、ＲＳラッチ回路９とから構成される。

フィードバック制御回路１１は、補助巻線電圧サンプルホールド回路１５に接続され、出力電圧検出信号Ｖｓａｍｐｌｅを基準電圧と比較して、誤差増幅し、ドレイン電流制御信号ＶＥＡＯを生成する。

発振回路１０ａは、スイッチング素子１のターンオン制御パルスとなるクロック信号を生成し、ＲＳラッチ回路９のセット入力に出力する。また、発振回路１０ａは、フィードバック制御回路１１に接続されており、ドレイン電流制御信号ＶＥＡＯの変動に応じてクロック信号の発振周波数が変動する。

ドレイン電流制御回路８ａは、ドレイン電流検出回路２の素子電流検出信号Ｖｄｓと、ドレイン電流最大電圧ＶＬＩＭＩＴとを比較し、素子電流検出信号Ｖｄｓがドレイン電流最大電圧ＶＬＩＭＩＴよりも大きくなると、ＲＳラッチ回路９のリセット入力にリセットパルスを出力する。

ＲＳラッチ回路９はスイッチング素子１の制御端子に接続され、発振回路１０ａのクロック信号に応じてＨｉｇｈレベルの出力信号を生成し、ドレイン電流制御回路８ａのリセットパルスに応じて、Ｌｏｗレベルの出力信号を生成し、制御信号として制御端子に出力する。

このようにして、本発明の実施の形態２に係るスイッチング電源装置は、スイッチング素子１のターンオンを制御する発振回路１０ａのクロック信号の周波数が補助巻線電圧パルス信号Ｖｂｉａｓより生成されたドレイン電流制御信号ＶＥＡＯの変動により変動し、スイッチング素子１を流れる素子電流ピークがドレイン電流最大電圧ＶＬＩＭＩＴによって固定されるＰＦＭ制御方式のスイッチング電源装置となっている。

以上のように実施の形態２のスイッチング電源装置によれば、実施の形態１のスイッチング電源装置と同様の理由により、簡素な回路構造を有し、高精度かつ安定した２次側出力電圧の制御が可能なスイッチング電源装置を実現することができる。

（実施の形態３）
図４は、本発明の実施の形態３に係るスイッチング電源装置の構成を示す回路図である。

このスイッチング電源装置は、スイッチング素子駆動用制御回路５と、電力変換用トランス２０と、出力電圧生成回路２１と、抵抗２３ａおよび２３ｂと、整流平滑回路２４とから構成される。

スイッチング素子駆動用制御回路５は、パワーＭＯＳＦＥＴからなるスイッチング素子１と、ドレイン電流検出回路２と、制御回路３と、レギュレータ回路７と、補助巻線リセット検出回路１２と、補助巻線電圧サンプルホールド回路１５とから構成される。スイッチング素子駆動用制御回路５は、同一半導体基板上に形成された複数の半導体装置（スイッチング電源用半導体装置）からなり、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子およびＳＯＵＲＣＥ端子の４端子を有する。

電力変換用トランス２０は、１次巻線Ｔ１、２次巻線Ｔ２、および補助巻線Ｔ３を備える。電力変換用トランス２０の１次巻線Ｔ１の一方の端子は、当該スイッチング電源装置の入力側（１次側）の正端子に接続され、他方の端子は、高耐圧の半導体素子であるスイッチング素子１を介して、当該スイッチング電源装置の入力側（１次側）の負端子に接続されている。

スイッチング素子１は入力端子、出力端子および制御端子を有し、入力端子は１次巻線Ｔ１に接続され、出力端子は当該スイッチング電源装置の入力側の負端子に接続されている。また、スイッチング素子１は、制御端子に印加される制御信号に応答して入力端子と出力端子とを電気的に結合（ターンオン）、又は分離（ターンオフ）するようにスイッチング（発振）する。これにより、スイッチング素子１は、１次巻線Ｔ１に供給される直流電圧をスイッチングする。

出力電圧生成回路２１は、電力変換用トランス２０の２次巻線Ｔ２に接続され、スイッチング素子１のオンオフ動作（スイッチング動作）によって、２次巻線Ｔ２に発生する電圧から直流電圧を生成する。これにより、電力変換用トランス２０の２次巻線Ｔ２に生成されたエネルギーは安定化直流電圧Ｖｏとして負荷２２に供給される。

電力変換用トランス２０の補助巻線Ｔ３は、整流平滑回路２４に接続され、スイッチング素子駆動用制御回路５のＶＣＣ端子に高電圧入力電源が供給される。

スイッチング素子駆動用制御回路５において、スイッチング素子１は、ＤＲＡＩＮ端子とＳＯＵＲＣＥ端子との間に接続され、ドレイン電流検出回路２は、スイッチング素子１に流れる素子電流を観察し、制御回路３に素子電流検出信号Ｖｄｓを出力する。

レギュレータ回路７は、ＶＣＣ端子とＤＲＡＩＮ端子に接続される。レギュレータ回路７は、ＤＲＡＩＮ端子およびＶＣＣ端子のいずれか一方の端子からスイッチング素子駆動用制御回路５の内部回路用電源ＶＤＤへ電流を供給し、内部回路用電源ＶＤＤの電圧を一定値に安定化する。

なお、図４では、スイッチング素子駆動用制御回路５の消費電力を小さくするため、ＶＣＣ端子は、整流平滑回路２４を介して補助巻線Ｔ３に接続されている。しかしながら、ＶＣＣ端子を整流平滑回路２４と補助巻線Ｔ３から切り離し、内部回路用電源ＶＤＤのみがＤＲＡＩＮ端子から供給されるように構成しても問題はない。

補助巻線リセット検出回路１２と補助巻線電圧サンプルホールド回路１５は、ＴＲ端子に接続される。

補助巻線リセット検出回路１２は、補助巻線Ｔ３に接続され、補助巻線Ｔ３に発生する補助巻線電圧パルス信号Ｖｂｉａｓを監視し、２次巻線Ｔ２に流れる２次側電流Ｉｓｅｃが流れ終わることで補助巻線電圧パルス信号Ｖｂｉａｓが低下するタイミングを示す補助巻線リセット信号Ｖｒｅｓｅｔを生成する。

補助巻線リセット検出回路１２は、微分回路１３と、コンパレータ１４とから構成される。微分回路１３は、補助巻線電圧パルス信号Ｖｂｉａｓの電圧変化を示す信号Ｖｄｉｆを生成する。具体的に、微分回路１３は、ＴＲ端子に入力された補助巻線電圧パルス信号Ｖｂｉａｓの抵抗分割信号を微分変換した信号Ｖｄｉｆを生成する。コンパレータ１４は、信号Ｖｄｉｆを基準電圧と比較して補助巻線リセット信号Ｖｒｅｓｅｔを生成する。

このようにして、補助巻線リセット検出回路１２は、補助巻線電圧パルス信号Ｖｂｉａｓの変化点を検出することが出来る。ここで、補助巻線電圧パルス信号Ｖｂｉａｓの変化点とは、スイッチング素子１がターンオフして、２次側電流Ｉｓｅｃが電力変換用トランス２０の２次巻線Ｔ２に流れ、２次側電流Ｉｓｅｃがなくなったタイミング（以下、補助巻線リセットポイントとする）とほぼ同じになる。

補助巻線電圧サンプルホールド回路１５は、補助巻線リセット検出回路１２および補助巻線Ｔ３に接続され、補助巻線電圧パルス信号Ｖｂｉａｓを遅延させる遅延回路１７を備え、補助巻線リセット信号Ｖｒｅｓｅｔが示すタイミングで遅延回路１７により遅延された補助巻線電圧パルス信号Ｖｄｅｌａｙを保持する（サンプリングする）。

具体的に、補助巻線電圧サンプルホールド回路１５は、遅延回路１７とサンプルホールド回路１６を備え、遅延回路１７がＴＲ端子に接続され、サンプルホールド回路１６には、補助巻線リセット信号Ｖｒｅｓｅｔが入力される。

遅延回路１７は、たとえば容量と抵抗を用いたローパスフィルターの構成の遅延回路であり、ＴＲ端子の補助巻線電圧パルス信号Ｖｂｉａｓを遅延させ、遅延した補助巻線電圧パルス信号Ｖｄｅｌａｙを出力する。

サンプルホールド回路１６は、補助巻線リセット信号Ｖｒｅｓｅｔが入力されたときの遅延回路１７の出力信号を、少なくとも、次の周期でスイッチング素子１がターンオフするまで保持し、出力電圧検出信号Ｖｓａｍｐｌｅを生成する。

なお、図示されていないが、制御の安定化のためにサンプルホールド回路１６の出力にローパスフィルターが接続されてもよい。

また、図４では、補助巻線リセット検出回路１２は、微分回路１３を備えるように構成されているが、遅延回路１７の遅延時間を十分に長く設定できれば、補助巻線リセット検出回路１２には、微分回路１３を省略して、コンパレータ１４のみの構成とされても問題ない。

遅延回路１７の遅延時間は、補助巻線リセットポイントから、補助巻線リセット検出回路１２が補助巻線リセット信号Ｖｒｅｓｅｔを出力するまでの遅れ時間よりも長くなるように設定するほうが好ましい。

制御回路３は、補助巻線電圧サンプルホールド回路１５に接続され、補助巻線電圧サンプルホールド回路１５が保持する補助巻線電圧パルス信号Ｖｄｅｌａｙの出力に依存して、スイッチング素子１のオン動作、およびオフ動作を制御する制御信号を生成し、該制御信号をスイッチング素子１の制御端子に出力する。

具体的に、制御回路３は、ＺＶＳ調整回路５０と、フィードバック制御回路１１と、ドレイン電流制御回路８と、ＲＳラッチ回路９とから構成される。

フィードバック制御回路１１は、補助巻線電圧サンプルホールド回路１５に接続され、出力電圧検出信号Ｖｓａｍｐｌｅを基準電圧と比較して、誤差増幅し、ドレイン電流制御信号ＶＥＡＯを生成する。

ＺＶＳ調整回路５０は、補助巻線リセット検出回路１２の補助巻線リセット信号Ｖｒｅｓｅｔを入力とし、補助巻線リセット信号Ｖｒｅｓｅｔを一定時間遅延させて、補助巻線電圧パルス信号Ｖｂｉａｓが最下点になるポイントで、スイッチング素子１のターンオン制御パルスとなるクロック信号を生成し、ＲＳラッチ回路９のセット入力に出力する。

ドレイン電流制御回路８は、ドレイン電流検出回路２の素子電流検出信号Ｖｄｓとドレイン電流制御信号ＶＥＡＯとを比較し、素子電流検出信号Ｖｄｓがドレイン電流制御信号ＶＥＡＯよりも大きくなると、ＲＳラッチ回路９のリセット入力にリセットパルスを出力する。

ＲＳラッチ回路９はスイッチング素子１の制御端子に接続され、ＺＶＳ調整回路５０のクロック信号に応じてＨｉｇｈレベルの出力信号を生成し、ドレイン電流制御回路８のリセットパルスに応じて、Ｌｏｗレベルの出力信号を生成し、制御信号として制御端子に出力する。

このようにして、本発明の実施の形態３に係るスイッチング電源装置は、ＺＶＳ調整回路５０が、補助巻線リセット信号Ｖｒｅｓｅｔよりスイッチング素子１が補助巻線電圧パルス信号Ｖｂｉａｓの最下点でターンオンするように制御することでゼロボルトスイッチングを行い、一方で、補助巻線電圧パルス信号Ｖｂｉａｓより生成されたドレイン電流制御信号ＶＥＡＯによりスイッチング素子１に流れる素子電流ピークを制御する擬似共振制御方式のスイッチング電源装置となっている。

以上のように実施の形態３のスイッチング電源装置によれば、実施の形態１のスイッチング電源装置と同様の理由により、簡素な回路構造を有し、高精度かつ安定した２次側出力電圧の制御が可能なスイッチング電源装置を実現することができる。

ここで、特許文献３（特開昭６２−１７８１７２号公報）には、補助巻線に遅延回路を設けたスイッチング電源装置が例示されている。このような遅延回路の使われ方は、ゼロボルトスイッチングを行うスイッチング電源装置において、一般的に行われている。このようなスイッチング電源装置では、補助巻線電圧パルス信号が最も小さくなるポイントでスイッチング素子をターンオンさせることで、ゼロボルトスイッチングを行う。しかしながら、補助巻線電圧パルス信号が最も小さくなるポイントを検出することは困難なため、遅延回路を設けて、補助巻線電圧パルス信号の遅延波形が低下して、しきい値を通過すると、スイッチング素子をターンオンさせている。遅延波形がしきい値を通過するタイミングが、補助巻線電圧パルス信号が最も小さくなるポイントになるように遅延時間を設定することで、ゼロボルトスイッチングが実現される。

一方、本発明の実施の形態に係るスイッチング電源装置では、補助巻線リセットポイント近傍の補助巻線電圧を検出することを目的として、遅延回路を備えており、本発明の実施の形態に係る遅延回路は、補助巻線リセットポイントから補助巻線リセット信号Ｖｒｅｓｅｔが出力されるまでの遅れ時間の発生を考慮して、この遅れ時間に見合うだけの遅延時間を設けて補助巻線電圧を遅延させることで、補助巻線リセット信号Ｖｒｅｓｅｔの出力後でも補助巻線リセットポイントでの補助巻線電圧に近い電圧を検出することが出来る。したがって、本発明の実施の形態に係る遅延回路は、特許文献３の遅延回路とは、遅延させる目的、および遅延波形の利用方法とがまったく異なる。

以上、本発明のスイッチング電源装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。

本発明は、スイッチング電源装置に有用であり、特に電気機器の電源アダプター回路など定電圧制御機能を要求される電源装置に有用である。

１ スイッチング素子
２ ドレイン電流検出回路
３ 制御回路
５ スイッチング素子駆動用制御回路
７ レギュレータ回路
８、８ａ ドレイン電流制御回路
９ ＲＳラッチ回路
１０、１０ａ 発振回路
１１ フィードバック制御回路
１２ 補助巻線リセット検出回路
１３ 微分回路
１４ コンパレータ
１５ 補助巻線電圧サンプルホールド回路
１６ サンプルホールド回路
１７ 遅延回路
２０ 電力変換用トランス
２１ 出力電圧生成回路
２２ 負荷
２３ａ、２３ｂ 抵抗
２４ 整流平滑回路
５０ ＺＶＳ調整回路

Claims (2)

1. １次巻線と２次巻線と補助巻線とを有する電力変換用トランスと、
   入力端子と出力端子と制御端子とを備え、前記入力端子が、前記１次巻線に接続され、前記１次巻線に供給される第１の直流電圧をスイッチングするスイッチング素子と、
   前記２次巻線に接続され、前記スイッチング素子のスイッチング動作によって前記２次巻線に発生する電圧から第２の直流電圧を生成する出力電圧生成回路と、
   前記補助巻線に接続され、前記補助巻線に発生する補助巻線電圧信号を監視し、前記２次巻線に流れる２次側電流が流れ終わることで前記補助巻線電圧信号が低下するタイミングを示す補助巻線リセット信号を生成する補助巻線リセット検出回路と、
   前記補助巻線リセット検出回路および前記補助巻線に接続され、前記補助巻線電圧信号を保持する補助巻線電圧サンプルホールド回路と、
   前記補助巻線電圧サンプルホールド回路に接続され、前記補助巻線電圧サンプルホールド回路が保持する前記補助巻線電圧信号に依存して前記スイッチング素子のオン動作およびオフ動作を制御する制御信号を生成し、該制御信号を前記スイッチング素子の制御端子に出力する制御回路とを備え、
   前記補助巻線電圧サンプルホールド回路が、前記補助巻線電圧信号を遅延させる遅延回路を備え、前記補助巻線リセット信号が示すタイミングで前記遅延回路により遅延された補助巻線電圧信号を保持する
   スイッチング電源装置。
2. 前記補助巻線リセット検出回路が、前記補助巻線電圧信号の変化を示す信号を生成する微分回路と、該信号を基準電圧と比較して前記補助巻線リセット信号を生成するコンパレータとを備える
   請求項１に記載のスイッチング電源装置。

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