JP2011087271A - フェイルセーフ状態及び耐性状態にて作動可能なフローティング・ウェル・サーキット - Google Patents

Abstract

【課題】フェイルセーフ状態及び耐性状態にて作動可能なフローティング・ウェル（ＦＷ）・サーキットを明確にする手法、器具ならびにシステムを提供する。
【解決手段】回路は、供給電圧及びバイアス電圧のうちどちらか高い方と同量の電圧を出力するように設計された第1コンパレータ・ブロック、バイアス電圧及びIOパッドを通して供給された外部電圧のどちらか高い方と同量の電圧を出力するように設計された第2コンパレータ・ブロック、並びに、第1コンパレータ・ブロックの出力及び第2コンパレータ・ブロックの出力のどちらか高い方と同量の電圧を出力するように設計された第3コンパレータ・ブロックを含む。各第1、第2及び、第3コンパレータ・ブロック内のひとつあるいは複数の構成能動素子における電圧は、ノーマル作動、フェイルセーフ作動、及び耐性作動の際の耐容最高リミット以下に収められている。
【選択図】図３

Description

当情報開示は、概して、電気回路に関するものであり、綿密には、フェイルセーフ状態及び耐性状態にて作動可能なフローティング・ウェル（ＦＷ）・サーキットを明確にする手法、器具ならびにシステムに関するものである。

バッファー・サーキット（例： Ｉ／Ｏバッファー）は、金属酸化物半導体（ＭＯＳ）集積回路（ＩＣ）のコア回路と外部入力／出力（ＩＯ）サーキットをインターフェースさせるものである。外部電圧は、バッファー・サーキットの出力ステージへ、ＩＯパッドを通して供給される。コア回路の構成能動素子の作動電圧レベルが、外部ＩＯサーキットの作動電圧レベル（例： ３．３Ｖ、５Ｖ）に比べて低い（例： １．８ボルト（Ｖ））際、コア回路と外部ＩＯサーキットをインターフェースさせることは、コア回路の構成能動素子（例： ＭＯＳトランジスタ）に圧力が加えられることに繋がる。

コア回路の構成能動素子にかけられた圧力は、能動素子の信頼性の低下に繋がり、故に、コア回路の潜在的な欠陥を促す。

ここに開示されているのは、フェイルセーフ状態及び耐性状態にて作動可能なフローティング・ウェル（ＦＷ）・サーキットを明確にする手法、器具ならびにシステムである。

ひとつの見解としては、回路は、供給電圧及びバイアス電圧のどちらか高い方と等しい電圧を出力するように設計された第１コンパレータ・ブロック、バイアス電圧及びＩＯパッドを通して供給された外部電圧のどちらか高い方と等しい電圧を出力するように設計された第２コンパレータ・ブロック、並びに、第１コンパレータ・ブロックの出力及び第２コンパレータ・ブロックの出力のどちらか高い方と等しい電圧を出力するように設計された第３コンパレータ・ブロックを含む。各第１、第２及び、第３コンパレータ・ブロック内のひとつあるいは複数の構成能動素子における電圧は、ノーマル作動、フェイルセーフ作動、及び耐性作動の際の耐容最高リミット以下に収められている。

フェイルセーフ作動とは、供給電圧がゼロの作動モードであり、耐性作動とは、ＩＯパッドを通して供給された外部電圧が、ゼロと供給電圧以上の値との間で変化する作動モードである。

別の見解では、供給電圧及びバイアス電圧のどちらか高い方を第１コンパレータ・ブロックから出力し、バイアス電圧及びＩＯパッドを通して供給された外部電圧のどちらか高い方を第２コンパレータ・ブロックから出力し、更には、第１コンパレータ・ブロックの出力及び第２コンパレータ・ブロックの出力のどちらか高い方を第３コンパレータ・ブロックから出力する作業を含む手法もある。各第１、第２及び、第３コンパレータ・ブロック内のひとつあるいは複数の構成能動素子における電圧は、ノーマル作動、フェイルセーフ作動、及び耐性作動の際の耐容最高リミット以下に収められている。

フェイルセーフ作動とは、供給電圧がゼロの作動モードであり、耐性作動とは、ＩＯパッドを通して供給された外部電圧が、ゼロと供給電圧以上の値との間で変化する作動モードである。

また別の見解においては、バッファー・サーキットは、フローティング・ウェル・サーキットを含む出力ステージを含む。フローティング・ウェル・サーキットは、供給電圧及びバイアス電圧のどちらか高い方と等しい電圧を出力するように設計された第１コンパレータ・ブロック、バイアス電圧及びＩＯパッドを通して供給された外部電圧のどちらか高い方と等しい電圧を出力するように設計された第２コンパレータ・ブロック、並びに、第１コンパレータ・ブロックの出力及び第２コンパレータ・ブロックの出力のどちらか高い方と等しい電圧を出力するように設計された第３コンパレータ・ブロックを含む。各第１、第２及び、第３コンパレータ・ブロック内のひとつあるいは複数の構成能動素子における電圧は、ノーマル作動、フェイルセーフ作動、及び耐性作動の際の耐容最高リミット以下に収められている。

フェイルセーフ作動とは、供給電圧がゼロの作動モードであり、耐性作動とは、ＩＯパッドを通して供給された外部電圧が、ゼロと供給電圧以上の値との間で変化する作動モードである。フローティング・ウェル・サーキット内の第３コンパレータ・ブロックの出力電圧は、バッファー・サーキットの出力ステージにおける構成能動素子の回路基板にかけられるように設計されている。

ここで開示されている手法及びシステムは、多様な見解を得る為に実行され得るものであり、実行手段は限られてはいない。また、ここに開示されているいずれかの工程を機械で行うという複数の手順をひとつにまとめた上で、機械で読み取ることのできるメディアを通して履行することも可能である。その他の特性は、添付のイラスト及び後述の詳細記述から明確であるといえる。

この開発の実施例は、あくまで一例としてイラストされており、イラストに付随の参照図を限度としているものではない。また、その際、同様の参照が同様の素子を示していることもあり、特に下記の参照図においてはそれぞれ記述されている通りである。
図１は、バッファー・サーキットの出力電圧の概略図であり、１件あるいは複数件の実施例に基づいている。 図２は、フローティング・ウェル（ＦＷ）・サーキットの概略図であり、ここではバッファー・サーキットの出力ステージの一部として表されており、１件あるいは複数件の実施例に基づいている。 図３は、ＦＷサーキットのシステム図であり、１件あるいは複数件の実施例に基づいている。 図４は、図３で表されているＦＷサーキットのトランジスタ実行の概略図であり、１件あるいは複数件の実施例に基づいている。 図５は、図３で表されているＦＷサーキットの、フェイルセーフ作動の際のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。 図６は、図３で表されているＦＷサーキットの、耐性作動の際のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。 図７は、図３で表されているＦＷサーキットの、耐性作動の際の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。 図８は、図３で表されているＦＷサーキットを含むバッファー・サーキットの出力電圧を表した概略図であり、１件あるいは複数件の実施例に基づいている。 図９は、工程手順の略図であり、図３で表されているＦＷサーキットを明確にする方法に関係する工程の詳細を、１件あるいは複数件の実施例に基づいて説明している。

当面の実施例に関するこの他の特性は、添付のイラスト及び後述の詳細記述から明確であるといえる。

下記の実施例は、フェイルセーフ状態及び耐性状態にて作動可能なフローティング・ウェル（ＦＷ）・サーキットを明確にする目的での使用が可能である。当面の実施例は特定の参照例を用いているが、多様な実施例の上位概念やスコープを変えない上での修正及び変更は明らかに可能である。

図１は、バッファー・サーキットの出力ステージ１００の概略図であり、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、出力ステージ１００は、プラス極チャネルの金属酸化物半導体（ＰＭＯＳ）トランジスタＱ_１１０２及びマイナス極チャネルＭＯＳ（ＮＭＯＳ）トランジスタＱ_２１０４を含む。１件あるいは複数件の実施例において、Ｑ_１１０２の発信元（Ｓ）端末は、供給電圧Ｖ_ＤＤＩＯ１０６に繋がれており、Ｑ_２１０４の発信元（Ｓ）端末は、供給電圧Ｖ_ＳＳ１１０に繋がれている。トランジスタ（Ｑ_１１０２及びＱ_２１０４）のそれぞれのバルク（Ｂ）端末は、トランジスタ（Ｑ_１１０２及びＱ_２１０４）のそれぞれのバルク（Ｂ）端末をＶ_ＤＤＩＯ１０６並びにＶ_ＳＳ１１０それぞれに繋ぐ為に、その発信元（Ｓ）端末でショートされている。図１参照。

１件あるいは複数件の実施例において、入力／出力（ＩＯ）パッド１０８からの外部電圧は、Ｑ_１１０２及びＱ_２１０４それぞれのドレイン（Ｄ）端末に向けて供給されている。１件あるいは複数件の実施例において、Ｑ_１１０２及びＱ_２１０４それぞれのゲート（Ｇ）端末は、バッファー・サーキットのコントロール・サーキットより作り出されたコントロール・シグナル（ＣＴＲＬ１ １１２及びにＣＴＲＬ２ １１４）によって作動されている。１件あるいは複数件の実施例において、バッファー・サーキットが耐性モードで作動する際、ＩＯパッド１０８の電圧は供給電圧Ｖ_ＤＤＩＯ１０６以上である。また、図１においてＱ_１１０２と関連があるとして表されている寄生ダイオードＤ１ １１６の電源はオンであり、その結果、ＩＯパッド１０８の電圧及び供給電圧Ｖ_ＤＤＩＯ１０６の間に直接経路を作り上げる。一例としては、Ｖ_ＤＤＩＯ１０６が１．８ボルト（Ｖ）、ＩＯパッド１０８の電圧が３．４６５Ｖ（３．３Ｖ ＋ ５％耐性）である。Ｄ１１１６の電源を入れることによって多量の電流が導かれた場合、続いて多量の漏洩電流が流れる。図１では、Ｑ_２１０４に関連のある寄生ダイオードＤ２１１８も示されている。

図２は、バッファー・サーキット内の出力ステージ２００の一部としてのＦＷサーキット２３０を、１件あるいは複数件の実施例にに基づいて表している。Ｖ_ＤＤＩＯ２０６、Ｖ_ＳＳ２１０、ＣＴＲＬ１ ２１２、ＣＴＲＬ２ ２１４、Ｑ_１２０２、Ｑ_２２０４、ＩＯパッド２０８電圧は、図１のＶ_ＤＤＩＯ１０６、Ｖ_ＳＳ１１０、ＣＴＲＬ１ １１２、ＣＴＲＬ２ １１４、Ｑ_１１０２、Ｑ_２１０４、ＩＯパッド１０８電圧に類似する。１件あるいは複数件の実施例において、図２に見られるようにＱ_１２０２はＦＷの中に位置し、Ｖ_ＤＤＩＯ２０６及びＩＯパッド２０８電圧のうち高い方を見分けることができる。

１件あるいは複数件の実施例において、ＦＷサーキット２３０は、ＰＭＯＳトランジスタＱ_３２１６を含むが、その発信元（Ｓ）端末はＶ_ＤＤＩＯ２０６及び別のＰＭＯＳトランジスタＱ_４２１８のゲート（Ｇ）端末に繋がれている。１件あるいは複数件の実施例において、Ｑ_４２１８の発信元（Ｓ）端末、Ｑ_３２１６及びＩＯパッド２０８電圧のゲート（Ｇ）端末に繋がれている。ＦＷサーキット２３０内の２台のトランジスタ（Ｑ_３２１６及びＱ_４２１８）のドレイン（Ｄ）端末は共に、互いに繋がっている。１件あるいは複数件の実施例において、同トランジスタ（Ｑ_３２１６及びＱ_４２１８）それぞれのバルク（Ｂ）端末は、そのドレイン（Ｄ）端末に繋がれている。１件あるいは複数件の実施例において、ＰＭＯＳトランジスタ（Ｑ_３２１６及びＱ_４２１８）のドレイン−ドレイン経路におけるＦＷサーキット、Ｖ_ＦＷ２２０の出力は、Ｑ_１２０２のバルク（Ｂ）端末、例えば回路基板等、に供給されている。１件あるいは複数件の実施例において、Ｖ_ＦＷ２２０をＱ_１２０２のバルク（Ｂ）端末に供給することは、Ｑ_１２０２に関わる寄生ダイオードの順方向バイアスの妨害に繋がる。

１件あるいは複数件の実施例において、Ｖ_ＤＤＩＯ２０６はＩＯパッド２０８電圧よりも極めて高く、Ｑ_３２１６はオン、Ｑ_４２１８はオフであり、その結果、Ｖ_ＦＷ２２０はＶ_ＤＤＩＯ２０６とほぼ等しくなる。１件あるいは複数件の実施例において、ＩＯパッド２０８電圧がＶ_ＤＤＩＯ２０６より極めて高い場合、Ｑ_４２１８はオン、Ｑ_３２１６はオフであり、その結果、Ｖ_ＦＷ２２０はＩＯパッド２０８電圧とほぼ等しくなる。従って、Ｖ_ＦＷ２２０は、Ｖ_ＤＤＩＯ２０６及びＩＯパッド２０８電圧のうちの高い方となる。

しかし、１件あるいは複数件の実施例において、Ｖ_ＤＤＩＯ２０６がゼロの場合、全ＩＯパッド２０８電圧がＱ_３２１６のゲート（Ｇ）酸化物において存在する。１件あるいは複数件の実施例において、実行規定に沿うようＱ_３２１６におけるゲート酸化物の濃度が非常に少ない場合、ＩＯパッド２０８高電圧を加えることは、Ｑ_３２１６の信頼性の低下に繋がる。更には、１件あるいは複数件の実施例において、ＩＯパッド２０８電圧がＶ_ＤＤＩＯ２０６以上あるいは以下のしきい電圧（Ｖ_Ｔ）範囲内に収まっている際、Ｑ_３２１６及びＱ_４２１８は共にオフで、その結果、Ｖ_ＦＷ２２０の状態は変動的となる。

図３は、ＦＷサーキット３００のシステム図であり、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、フローティング・ウェル・サーキット３００は、第１コンパレータ・ブロック３０２を含むが、その際の入力は供給電圧Ｖ_ＤＤＩＯ３０６及びバイアス電圧３１０とし、また第２コンパレータ・ブロック３０４も含むが、その入力はＩＯパッド３０８電圧及びバイアス電圧３１０とする。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２並びに第２コンパレータ・ブロック３０４の出力は、共に第３コンパレータ・ブロック３１２の入力として働く。図３参照。ここでは、Ｖ_ＤＤＩＯ３０６及びＩＯパッド３０８電圧はそれぞれ図１及び図２のＶ_ＤＤＩＯ（１０６、２０６）及びＩＯパッド（１０８、２０８）に類似する。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２、Ｖ_ＦＷ３１４は、図２のＱ_１２０２のバルク（Ｂ）端末に供給されているが、その際、ＦＷサーキット２３０をＦＷサーキット３００に置き換える。

１件あるいは複数件の実施例において、Ｖ_ＤＤＩＯ３０６は、ノーマル作動の際にバイアス電圧３１０より高く、従って、Ｖ_ＤＤＩＯ３０６は第１コンパレータ・ブロック３０２の出力となる。１件あるいは複数件の実施例において、バイアス電圧３１０は、制御できる範囲で作られた。Ｖ_ＤＤＩＯ３０６（例： ０．５５Ｖ_ＤＤＩＯ）の一部である。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧は、ゼロとＶ_ＤＤＩＯ３０６の間で変化する。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が低い場合、第２コンパレータ・ブロック３０４の出力はバイアス電圧３１０と等しい。従って、第３コンパレータ・ブロック３１２、Ｖ_ＦＷ３１４の出力は、Ｖ_ＤＤＩＯ３０６（第１コンパレータ・ブロック３０２の出力）及びバイアス電圧３１０（第２コンパレータ・ブロック３０４の出力）のうち、どちらか高い方となる。このことから、ノーマル作動の際のＩＯパッド３０８電圧が低い場合、Ｖ_ＦＷ３１４はＶ_ＤＤＩＯ３０６と等しい、とも言える。

１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が高い際、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧と等しい。従って、第３コンパレータ・ブロック３１２の出力は、Ｖ_ＤＤＩＯ３０６（第１コンパレータ・ブロック３０２の出力）及びＩＯパッド３０８電圧（第２コンパレータ・ブロック３０４の出力）のうち、どちらか高い方となる。このことから、ノーマル作動の際のＩＯパッド３０８電圧が高い場合、Ｖ_ＦＷ３１４はＶ_ＤＤＩＯ３０６と等しい、とも言える。

１件あるいは複数件の実施例において、ノーマル作動の際、Ｖ_ＦＷ３１４はＶ_ＤＤＩＯ３０６と等しく、それは、ゼロとＶ_ＤＤＩＯ３０６との間で変化するＩＯパッド３０８電圧には影響されない。

１件あるいは複数件の実施例において、フェイルセーフ作動の際、Ｖ_ＤＤＩＯ３０６はゼロに等しい。１件あるいは複数件の実施例において、バイアス電圧３１０はそこで初めてＩＯパッド３０８電圧から導出される。以下の参照方程式１参照：

その際、Ｖ_Ｂはバイアス電圧３１０、ＩＯ_ＰＡＤはＩＯパッド３０８電圧であり、及びＶ_Ｔは第２コンパレータ・ブロック３０４の構成能動素子のしきい電圧である。参照方程式１では、第２コンパレータ・ブロック３０４の構成能動素子ふたつあるとされている。

１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が低い場合、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ３１４は低い。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が高い場合、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧に等しい。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２の出力はそこで初めてバイアス電圧３１０に等しくなる。バイアス電圧３１０は、方程式１で述べられている通り、第１コンパレータ・ブロック３０２内の各構成能動素子の耐容最高リミット以下に収まるように制御される。例えば、第１コンパレータ・ブロック３０２内の各構成能動素子が１．８デバイスとすると、第１コンパレータ・ブロック３０２内の各構成能動素子の安全性を確保する為、バイアス電圧３１０は、２Ｖ（１．８Ｖ ＋ １０％耐容最高リミット）以下に制御される必要がある。

１件あるいは複数件の実施例において、耐性モード作動の際、ＩＯパッド３０８電圧はＶ_ＤＤＩＯ３０６以上である。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧がＶ_ＤＤＩＯ３０６以上である場合、バイアス電圧３１０はＩＯパッド３０８電圧のすぐ後を追う。方程式１参照。ここでは、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧に等しい。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２は、バイアス電圧３１０あるいはＶ_ＤＤＩＯ３０６のどちらか一方、そのサイズによって決められた方に等しい。１件あるいは複数件の実施例において、前述のようにＩＯパッド３０８電圧がＶ_ＤＤＩＯ３０６以上である場合、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ３１４は、ＩＯパッド３０８電圧に等しい。

１件あるいは複数件の実施例において、Ｖ_ＤＤＩＯ３０６電圧がＩＯパッド３０８以上である場合、第１コンパレータ・ブロック３０２の出力はＶ_ＤＤＩＯ３０６に等しく、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧に等しい。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ３１４は、Ｖ_ＤＤＩＯ３０６に等しくなる。

従って、１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ３１４は、耐性作動の際、Ｖ_ＤＤＩＯ３０６あるいはＩＯパッド３０８のどちらか一方、Ｖ_ＤＤＩＯ３０６及びＩＯパッド３０８電圧どちらがより高いかによって決められた方に等しい。

図４は、図３におけるＦＷサーキット３００のトランジスタ実行を表しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、各第１コンパレータ・ブロック３０２、第２コンパレータ・ブロック３０４及び第３コンパレータ・ブロック３１２は、ＰＭＯＳトランジスタの組み合わせ（Ｑ_５４０２とＱ_６４０４、Ｑ_７４１２とＱ_８４１４、及びＱ_９４２２とＱ_１０４２４）から成り立っており、各トランジスタの組み合わせの発信元（Ｓ）端末は、Ｖ_ＤＤＩＯ４０６とバイアス電圧４１０（Ｑ_５４０２とＱ_６４０４）、ＩＯパッド４０８電圧とバイアス電圧４１０（Ｑ_７４１２とＱ_８４１４）、及び第１コンパレータ・ブロック３０２の出力と第２コンパレータ・ブロック３０４の出力（Ｑ_９４２２とＱ_１０４２４）をそれぞれ受信するように設計されている。ここでは、Ｖ_ＤＤＩＯ４０６、バイアス電圧４１０及びＩＯパッド４０８電圧はそれぞれ、図３におけるＶ_ＤＤＩＯ３０６、バイアス電圧３１０及びＩＯパッド３０８電圧に類似する。

１件あるいは複数件の実施例において、各トランジスタの組み合わせ（Ｑ_５４０２とＱ_６４０４、Ｑ_７４１２とＱ_８４１４、及びＱ_９４２２とＱ_１０４２４）のドレイン（Ｄ）端末及びバルク（Ｂ）端末は、互いに接続されるように設計されている。１件あるいは複数件の実施例において、各トランジスタの組み合わせ（Ｑ_５４０２とＱ_６４０４、Ｑ_７４１２とＱ_８４１４、及びＱ_９４２２とＱ_１０４２４）におけるＢ−Ｂ経路及びＤ−Ｄ経路は、互いに接続されている。図４参照。それは、各コンパレータ・ブロック（３０２、３０４及び３１２）の出力経路を有効にする。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力は、Ｖ_ＦＷ４２０（図３におけるＶ_ＦＷ３１４と同じ）に等しい。

ＭＯＳトランジスタの発信元（Ｓ）端末およびドレイン（Ｄ）端末に互換性があること、従って、各トランジスタの組み合わせ（Ｑ_５４０２とＱ_６４０４、Ｑ_７４１２とＱ_８４１４、及びＱ_９４２２とＱ_１０４２４）のうちの片方のトランジスタのドレイン（Ｄ）端末は、もう一方のトランジスタに繋ぐことができる、ということは明白であり、これを理解するのには、この分野における特別なスキルを要さない。１件あるいは複数件の実施例において、電圧（Ｖ_ＤＤＩＯ４０６、バイアス電圧４１０及びＩＯパッド４０８電圧）は、各トランジスタの組み合わせ（Ｑ_５４０２とＱ_６４０４、Ｑ_７４１２とＱ_８４１４、及びＱ_９４２２とＱ_１０４２４）の発信元（Ｓ）端末もしくはドレイン（Ｄ）端末において、受信される。１件あるいは複数件の実施例において、各トランジスタの組み合わせ（Ｑ_５４０２とＱ_６４０４、Ｑ_７４１２とＱ_８４１４、及びＱ_９４２２とＱ_１０４２４）のドレイン同士（Ｄ−Ｄ）の経路は、ドレイン−発信元（Ｄ−Ｓ）の経路と等しいと言える。

１件あるいは複数件の実施例において、ノーマル作動の際に、ＩＯパッド４０８電圧はゼロとＶ_ＤＤＩＯ４０６までの間で変化する。また、バイアス電圧４１０はＶ_ＤＤＩＯ４０６の一部（０．５５Ｖ_ＤＤＩＯ）に等しい。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が低い場合、Ｑ_７４１２はオンで、Ｑ_８４１４はオフである。従って、第２コンパレータ・ブロック３０４の出力は、バイアス電圧４１０に等しい。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２の出力は、Ｖ_ＤＤＩＯ４０６に等しく、その際は、Ｑ_５４０２はオンで、Ｑ_６４０４はオフである。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ４２０はＶ_ＤＤＩＯ４０６に等しく、Ｑ_９４２２はオンで、Ｑ_１０４２４はオフである。

１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が高い場合、第２コンパレータ・ブロック３０４の出力はＩＯパッド４０８電圧に等しく、Ｑ_８４１４はオンで、Ｑ_７４１２はオフである。従って、第３コンパレータ・ブロック３１２の出力は、Ｖ_ＤＤＩＯ４０６（第１コンパレータ・ブロック３０２の出力）及びＩＯパッド４０８電圧（第２コンパレータ・ブロック３０４の出力）のうち一方、どちらか高い方に等しい。つまり、ノーマル作動の際にＩＯパッド４０８電圧が高い場合、Ｖ_ＦＷ４２０はＶ_ＤＤＩＯ４０６に等しい、ということである。ここでは、Ｑ_９４２２はオンで、Ｑ_１０４２４はオフである。

１件あるいは複数件の実施例において、ノーマル作動の際にＶ_ＦＷ４２０はＶ_ＤＤＩＯ４０６に等しく、それは、ゼロとＶ_ＤＤＩＯ４０８との間で変化するＩＯパッド４０８電圧の値には影響されない。

１件あるいは複数件の実施例において、フェイルセーフ作動の際に、Ｖ_ＤＤＩＯ４０６はゼロに等しい。１件あるいは複数件の実施例において、バイアス電圧４１０は、そこで初めて、ＩＯパッド４０８電圧から導出される。方程式１参照。

１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が低い場合、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ３１４は低い。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が高い場合、第２コンパレータ・ブロック３０４の出力はＩＯパッド４０８電圧に等しく、その際、Ｑ_８４１４はオンで、Ｑ_７４１２はオフである。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２の出力は、そこで初めて、バイアス電圧４１０に等しくなる。その際、Ｑ_６４０４はオンで、Ｑ_５４０２はオフである。バイアス電圧４１０は、参照方程式１に見られるよう、第１コンパレータ・ブロック３０２内の各トランジスタ（Ｑ_５４０２及びＱ_６４０４）の耐容最高リミット以下に収まるように制御される。例えば、第１コンパレータ・ブロック３０２内の各構成トランジスタ（Ｑ_５４０２及びＱ_６４０４）を１．８Ｖデバイスとすると、従って、第１コンパレータ・ブロック３０２内の各構成トランジスタ（Ｑ_５４０２及びＱ_６４０４）の安全性を確保する為、バイアス電圧４１０は、２Ｖ（１．８Ｖ ＋ １０％耐容最高リミット）以下に制御される必要がある。

１件あるいは複数件の実施例において、耐性モードで作動の際、ＩＯパッド４０８電圧はＶ_ＤＤＩＯ４０６以上である。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧はＶ_ＤＤＩＯ４０６以上である場合、バイアス電圧４１０はＩＯパッド４０８電圧のすぐ後を追う。方程式１参照。ここでは、第２コンパレータ・ブロック３０４の出力は、ＩＯパッド４０８電圧に等しく、その際、Ｑ_８４１４はオンで、Ｑ_７４１２はオフである。１件あるいは複数件の実施例において、そのサイズによっては、第１コンパレータ・ブロック３０２の出力はバイアス電圧４１０に等しい。ここでは、Ｑ_６４０４あるいはＱ_５４０２のうちどちらか一方がオンであり、もう一方はオフとする。１件あるいは複数件の実施例において、前述のように、ＩＯパッド４０８電圧がＶ_ＤＤＩＯ４０６以上である場合、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ４２０は、ＩＯパッド４０８電圧に等しい。従って、Ｑ_１０４２４がオンで、Ｑ_９４２２がオフとなる。

１件あるいは複数件の実施例において、Ｖ_ＤＤＩＯ４０６がＩＯパッド４０８電圧以上である場合、第１コンパレータ・ブロック３０２の出力はＶ_ＤＤＩＯ４０６に等しく、第２コンパレータ・ブロック３０４の出力はＩＯパッド４０８電圧に等しい。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力Ｖ_ＦＷ４２０は、そこで初めて、Ｖ_ＤＤＩＯ４０６あるいはＩＯパッド４０８電圧のどちらか一方、より高い方に等しい。

１件あるいは複数件の実施例において、Ｖ_ＦＷ４２０はＶ_ＤＤＩＯ４０６及びＩＯパッド４０８電圧双方、もしくはどちらか一方にほぼ等しくなるように、バイアス電圧４１０は制御される。１件あるいは複数件の実施例において、コンパレータ・ブロック（３０２、３０４及び３１２）の各トランジスタ内の電圧は、ノーマル、フェイルセーフ及び耐性モードを含むあらゆる作動モードの際に、各耐容最高リミット以下に収まるように制御される。１件あるいは複数件の実施例において、供給高電圧及びＩＯパッドを通して供給される高電圧の双方、あるいはどちらか一方を備えた低電圧デバイス（例： トランジスタ）同士をインターフェースさせることは、ＦＷサーキット３００の供給を通すことによって可能になる。

図５は、フェイルセーフ作動の際のＦＷサーキット３００のＤＣ特性を表しており、１件あるいは複数件の実施例に基づいている。上記で述べられているように、フェイルセーフの際にＶ_ＤＤＩＯ４０６はゼロに等しい。ｘ−軸５０４はＩＯパッド４０８電圧を表し、ｙ−軸５０２は変数電圧を表している。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がゼロから上昇する場合、Ｖ_ＦＷ４２０はＩＯパッド４０８電圧の後を追う。図５参照。１件あるいは複数件の実施例において、参照方程式１に見られるように、バイアス電圧４１０はＩＯパッド４０８電圧の後を追う。図５参照。

図６は、耐性作動の際のＦＷサーキット３００のＤＣ特性を表しており、１件あるいは複数件の実施例に基づいている。ｘ−軸６０４はＩＯパッド４０８電圧を表し、ｙ−軸６０２は変数電圧を表している。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が上昇する場合、バイアス電圧４１０は変化する。図６参照。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がバイアス電圧４１０を通過する際、第２コンパレータ・ブロック３０４の出力、Ｖ_ＣＢ２６０６は、ＩＯパッド４０８電圧に等しくなる。従って、ＩＯパッド４０８電圧がバイアス電圧４１０と通過した後、Ｖ_ＣＢ２６０６はＩＯパッド４０８電圧の後を追う。

１件あるいは複数件の実施例において、Ｖ_ＤＤＩＯ４０６がＩＯパッド４０８電圧以上である限り、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ４２０はＶ_ＤＤＩＯ４０６に等しい。図６参照。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がＶ_ＤＤＩＯ４０６を通過する際、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ４２０はＩＯパッド４０８電圧に切り替わる。１件あるいは複数件の実施例において、コンパレータ・ブロック（３０２、３０４及び３１２）のトランジスタは、Ｖ_ＤＤＩＯ４０６とＩＯパッド４０８電圧間での切り替わり時間を短縮するように設計されている。

図７は、耐性作動の際のＦＷサーキット３００の過渡電流特性を表しており、１件あるいは複数件の実施例に基づいている。ｘ−軸７０４は時間（ｔ）を表し、ｙ−軸７０２は変数電圧を表している。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がゼロから上昇する場合、ＩＯパッド４０８電圧がＶ_ＤＤＩＯ４０６以下である限り、第３コンパレータ・ブロック３１２の出力、Ｖ_ＦＷ４２０はＶ_ＤＤＩＯ４０６に等しい。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がＶ_ＤＤＩＯ４０６を通過し次第、Ｖ_ＦＷ４２０はＩＯパッド４０８電圧の後を追い始める。図７参照。

図８は、ＦＷサーキット３００を含むバッファー・サーキットにおける出力ステージ８００を表しており、１件あるいは複数件の実施例に基づいている。ここでは、Ｖ_ＤＤＩＯ８０６、Ｖ_ＳＳ８１０、ＩＯパッド８０８電圧、ＣＴＲＬ１ ８１２、ＣＴＲＬ２ ８１４はそれぞれ、図１及び図２のＶ_ＤＤＩＯ（１０６、２０６）、Ｖ_ＳＳ（１１０、２１０）、ＩＯパッド（１０８、２０８）電圧、ＣＴＲＬ１ １１２、ＣＴＲＬ２ １１４に類似する。また、ＰＭＯＳトランジスタＱ_１１８０２及びＱ_１２８０４はそれぞれ、図２のＱ_１２０２及びＱ_２２０４に類似する。１件あるいは複数件の実施例において、ＦＷサーキット３００の出力、Ｖ_ＦＷ４２０は、Ｑ_１１８０２のバルク（Ｂ）端末にかけられた状態で表せている。１件あるいは複数件の実施例において、ＦＷサーキット３００は、図２における、Ｖ_ＦＷ２２０が変動するという問題点を解決する。

１件あるいは複数件の実施例において、たとえＦＷサーキット３００が放電したとしても、Ｑ_１１８０２に関わっている寄生ダイオードは、Ｖ_ＦＷ４２０が、Ｖ_ＦＷ４２０からＶ_Ｔを差し引いた値以下に低下しないことを確保する。バッファー・サーキットの出力ステージ８００においてＦＷサーキット３００を供給することは、バッファー・サーキットによって外部ＩＯサーキットとインターフェースされているコア回路の構成能動素子（例： ＭＯＳトランジスタ）にかかる圧力を削減する。

図９は、ＦＷサーキット３００を明確にする手法の際の工程を、詳細を含めて示した実施順序であり、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、実行９０２は、第１コンパレータ・ブロック３０２を通して、供給電圧（Ｖ_ＤＤＩＯ４０６）とバイアス電圧４１０のうちどちらか高い方を出力する作業を含む。１件あるいは複数件の実施例において、実行９０４は、第２コンパレータ・ブロック３０４を通して、バイアス電圧４１０とＩＯパッド（ＩＯパッド４０８電圧）を通して供給されている外部電圧のうちどちらか高い方を出力する作業を含む。１件あるいは複数件の実施例において、実行９０６は、第３コンパレータ・ブロック３１２を通して、第１コンパレータ・ブロック３０２の出力と第２コンパレータ・ブロック３０４の出力のうちどちらか高い方を出力する作業を含む。

１件あるいは複数件の実施例において、各第１コンパレータ・ブロック３０２、第２コンパレータ・ブロック３０４及び第３コンパレータ・ブロック３１２の構成能動素子（例： ＭＯＳトランジスタ）内の電圧は、各ノーマル作動、フェイルセーフ作動、及び耐性作動の際に、各耐容最高リミット以下に収められている。１件あるいは複数件の実施例において、フェイルセーフ作動とは供給電圧（Ｖ_ＤＤＩＯ４０６）がゼロのモードであり、耐性作動とはＩＯパッド（ＩＯパッド４０８電圧）を通して供給されている外部電圧がゼロと供給電圧以上の値との間で変化するモードである。

当面の実施例は特定の参照例を用いているが、多様な実施例の上位概念やスコープを変えない上での修正及び変更は明らかに可能である。一例として、作動電圧かつ外部電圧の双方、もしくはそのうちどちらかひとつのみの電圧を変更したとしても、典型的な実施例のスコープは変わらない。また別の例として、ここで述べられている多様なデバイス及びモジュールを活用する際に、それに併せてハードウェア電気回路（例： ロジック電気回路を基にしたＣＭＯＳ）、ファームウェア、ソフトウェア、あるいはハードウェア、ファームウェア及びソフトウェア（例： 機械で読み取ることのできるメディアに埋め込まれた状態等で）のいかなる組み合わせを使用することは、可能である。また別の例として、多様な電化構造及び手法を具体化する際には、トランジスタ、ロジックゲート及び電気回路等（例： 特定用途向け集積回路（ＡＳＩＣ）及びデジタル・シグナル・プロセッサー回路（ＤＳＰ）の双方、もしくはどちらか一方）を使うことも可能である。

並びに、ここに開示されている多様な作業、工程及び手法は、機械で読み取ることのできるメディアかつ機械でアクセスできる、データ・プロセス・システム（例： コンピューター・デバイス）対応のメディアの双方、あるいはそのうちのどちらかひとつのみで具体化して頂くと有り難く、工程が実行される順序は問わない。それ故に、特記事項及びイラストはあくまで解説目的であり、規則づけるためのものではない。

Claims (20)

1. 以下の内容を含む回路：
   供給電圧及びバイアス電圧のうちどちらか高い方に等しい電圧を出力するように設計されている第１コンパレータ・ブロック；
   バイアス電圧及びＩＯパッドを通して供給される外部電圧のうちどちらか高い方に等しい電圧を出力するように設計されている第２コンパレータ・ブロック；
   第１コンパレータ・ブロック及び第２コンパレータ・ブロックのうちどちらか高い方に等しい電圧を出力するように設計されている第３コンパレータ・ブロック； 及び、
   結果的に、各第１コンパレータ・ブロック、第２コンパレータ・ブロック及び第３コンパレータ・ブロックの構成能動素子のひとつあるいは複数における電圧が、各ノーマル作動、フェイルセーフ作動及び耐性作動の際に、各耐容最高リミット以下に抑えられている、
   結果的に、フェイルセーフ作動とは、供給電圧がゼロの作動モードである。及び、
   結果的に、耐性作動とは、ＩＯパッドを通して供給される外部電圧がゼロと供給電圧以上の値との間で変化する作動モードである回路。
2. 申請１の回路において、バイアス電圧が、耐性作動の際に、ＩＯパッドを通して供給される外部電圧の後を追う。
3. 申請１の回路において、バイアス電圧が、ノーマル作動の際に、制御できる範囲で作り出され、供給電圧の一部となる。
4. 申請１の回路において、バイアス電圧が、フェイルセーフ作動の際に、第１コンパレータ・ブロックの、ひとつあるいは複数の構成能動素子の耐容最高リミット以下に収まることを確保する。
5. 申請１の回路において、各第１、第２及び第３コンパレータ・ブロックの、ひとつあるいは複数の構成能動素子が、ＭＯＳトランジスタである。
6. 申請５の回路において、各第１、第２及び第３コンパレータ・ブロックが以下の内容を含む：
   発信元端末及びドレイン端末のどちらか一方において第１電圧を受信するように設計された第１ＰＭＯＳトランジスタ； 及び、
   発信元端末及びドレイン端末のどちらか一方において第２電圧を受信するように設計された第２ＰＭＯＳトランジスタ、
   結果的に、第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信するように設計されていない方が、第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信するように設計されていない方、に連結されている、
   結果的に、第１ＰＭＯＳトランジスタのバルク（Ｂ）端末が、第２ＰＭＯＳトランジスタのバルク（Ｂ）端末に連結されるよう設計されている、
   結果的に、第１ＰＭＯＳトランジスタのゲート（Ｇ）端末が、第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信するように設計されている方、に連結するよう設計されている、
   結果的に、第２ＰＭＯＳトランジスタのゲート（Ｇ）端末が、第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信するように設計されている方、に連結するよう設計されている。
7. 申請６の回路において、第３コンパレータ・ブロックの出力電圧が、供給電圧及びＩＯパッドを通して供給される外部電圧のうちどちらかひとつとほぼ等しくなるよう、バイアス電圧が制御されている。
8. 申請６の回路において、第３コンパレータ・ブロックの出力電圧が、バッファー・サーキットの出力ステージにおいて、ＭＯＳトランジスタのバルク（Ｂ）端末にかかるように設計されている。
9. 申請６の回路において、第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタのバルク（Ｂ）端末同士を連結するように設計されている経路が、第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信するように設計されていない方と、第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信するように設計されていない方、を連結させるように設計されている経路とショートするように設計されている。
10. 以下の内容を含む手法：
    第１コンパレータ・ブロックを通して、供給電圧とバイアス電圧のうちどちらか高い方を出力する；
    第２コンパレータ・ブロックを通して、ＩＯパッドを通して供給される外部電圧とバイアス電圧のうちどちらか高い方を出力する； 及び、
    第３コンパレータ・ブロックを通して、第１コンパレータ・ブロックの出力と第２コンパレータ・ブロックの出力のうちどちらか高い方を出力する、その際、各第１、第２及び第３コンパレータ・ブロックの、ひとつあるいは複数の構成能動素子内の電圧は、各ノーマル作動、フェイルセーフ作動及び耐性作動の際に、耐容最高リミット以下に収められているものとする、
    フェイルセーフ作動とは供給電圧がゼロの作動モードであり、耐性作動とは、ＩＯパッドを通して供給される外部電圧がゼロと供給電圧以上の値との間で変化するモードである。
11. 申請１０の手法において、更に、ノーマル作動の際に、制御できる範囲で外部において、供給電圧の一部をバイアス電圧として作り出す作業を含む。
12. 申請１０の手法において、更に、バイアス電圧が、フェイルセーフ作動の際に、ひとつあるいは複数の第１コンパレータ・ブロックの能動素子の耐容最高リミット以下に収まることを確保する作業を含む。
13. 申請１０の手法において、更に、各第１、第２及び第３コンパレータ・ブロックを以下の内容によって作り上げる：
    第１ＰＭＯＳトランジスタが、発信元端末及びドレイン端末のどちらか一方にて第１電圧を受信するように設計されている；
    第２ＰＭＯＳトランジスタが、発信元端末及びドレイン端末のどちらか一方にて第２電圧を受信するように設計されている；
    第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信するように設計されていない方と、第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信するように設計されていない方、を連結させる；
    第１ＰＭＯＳトランジスタのバルク（Ｂ）端末及び第２ＰＭＯＳトランジスタのバルク（Ｂ）端末を連結させる；
    第１ＰＭＯＳトランジスタのゲート（Ｇ）端末を、第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信している方に連結させる； 及び、
    第２ＰＭＯＳトランジスタのゲート（Ｇ）端末を、第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信している方に連結させる。
14. 申請１３の手法において、更に、第３コンパレータ・ブロックの出力電圧を、バッファー・サーキット内の出力ステージにおけるＭＯＳトランジスタのバルク（Ｂ）端末にかける。
15. 申請１３の手法において、更に、第３コンパレータ・ブロックの出力電圧が、供給電圧及びＩＯパッドを通して供給される外部電圧のうちどちらかひとつとほぼ等しくなるよう、バイアス電圧が制御されている。
16. 申請１３の手法において、更に、第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタのバルク（Ｂ）端末同士を連結させる経路を、第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信していない方、と第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信していない方、とショートさせる。
17. 以下の内容を含むバッファー・サーキット：
    フローティング・ウェル・サーキットを含む出力ステージ。その際、そのフローティング・ウェル・サーキットは、以下の内容を含む：
    供給電圧及びバイアス電圧のうちどちらか高い方と同量の電圧をかけるように設計されている第１コンパレータ・ブロック；
    バイアス電圧及びＩＯパッドを通して供給される外部電圧のうちどちらか高い方と同量の電圧をかけるように設計されている第２コンパレータ・ブロック； 及び、
    第１コンパレータ・ブロックの出力及び第２コンパレータ・ブロックの出力のうちどちらか高い方と同量の電圧をかけるように設計されている第３コンパレータ・ブロック、
    結果的に、各第１コンパレータ・ブロック、第２コンパレータ・ブロック及び第３コンパレータ・ブロックの構成能動素子のひとつあるいは複数における電圧が、各ノーマル作動、フェイルセーフ作動及び耐性作動の際に、各耐容最高リミット以下に抑えられている、
    結果的に、フェイルセーフ作動とは、供給電圧がゼロの作動モードである。及び、
    結果的に、耐性作動とは、ＩＯパッドを通して供給される外部電圧がゼロと供給電圧以上の値との間で変化する作動モードである、
    結果的に、フローティング・ウェル・サーキットの第３コンパレータ・ブロックにおける出力電圧が、バッファー・サーキットの出力ステージにおける構成能動素子の回路基板にかけられるように設計されているバッファー・サーキット。
18. 申請１７のバッファー・サーキットにおいて、結果的に、バッファー・サーキットの出力ステージにおける構成能動素子が、バッファー・サーキットのコントロール・サーキットから作り出されたコントロール・シグナルによって作動するように設計されている。
19. 申請１７のバッファー・サーキットにおいて、結果的に、バッファー・サーキットの出力ステージにおける構成能動素子及び、ひとつあるいは複数の、各第１、第２及び第３コンパレータ・ブロックの構成能動素子が、共にＭＯＳトランジスタである。
20. 申請１９のバッファー・サーキットにおいて、結果的に、第１、第２及び第３コンパレータ・ブロックがそれぞれ以下の内容を含む：
    発信元端末及びドレイン端末のどちらか一方において第１電圧を受信するように設計された第１ＰＭＯＳトランジスタ； 及び、
    発信元端末及びドレイン端末のどちらか一方において第２電圧を受信するように設計された第２ＰＭＯＳトランジスタ、
    結果的に、第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信するように設計されていない方が、第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信するように設計されていない方、に連結されている。
    結果的に、第１ＰＭＯＳトランジスタのバルク（Ｂ）端末が、第２ＰＭＯＳトランジスタのバルク（Ｂ）端末に連結されるよう設計されている、
    結果的に、第１ＰＭＯＳトランジスタのゲート（Ｇ）端末が、第２ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第２電圧を受信するように設計されている方、に連結するよう設計されている、
    結果的に、第２ＰＭＯＳトランジスタのゲート（Ｇ）端末が、第１ＰＭＯＳトランジスタの発信元端末及びドレイン端末のどちらか一方、第１電圧を受信するように設計されている方、に連結するよう設計されている。

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