JP2011082445A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 縦型ＧａＮ系ＨＦＥＴのノーマリオフ動作をより一層確実にすることができる、半導体装置およびその製造方法を提供する。
【解決手段】ＧａＮ系半導体層１５の開口部の表面にエピタキシャル成長した、チャネル層を含む再成長層２７と、再成長層を被覆するように位置するキャップ層Ｋ_１と、キャップ層上に位置するゲート電極Ｇとを備え、再成長層２７は電子走行層２２および電子供給層２６を含み、チャネル層に形成されるチャネルが電子走行層と電子供給層との界面に形成される二次元電子ガスであり、キャップ層Ｋ_１が、再成長層のチャネル層の最低エネルギーを上げるものであることを特徴とする。
【選択図】 図１

Description

本発明は、大電力のスイッチングに用いられる、ノーマリオフの半導体装置、およびその製造方法に関するものである。

大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の側面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。

特開２００６−２８６９４２号公報

上記の縦型ＦＥＴによれば、チャネルの移動度は向上するかもしれないが、大電力の制御用スイッチング素子としては重要な要件であるノーマリオフを確実に実現するとは言い難い。上記の縦型ＧａＮ系ＦＥＴでは、ｐ型ＧａＮボディ層のバックゲート効果によってしきい値電圧を正方向にシフトしながら、縦方向耐圧を両立させる構造を有している。しかし、大電力用スイッチング回路では、しきい値電圧はより大きく正方向にシフトさせることが求められ、ｐ型ＧａＮボディ層による基板ポテンシャルの持ち上げ効果だけでは不十分である。

本発明は、ノーマリオフをより一層確実にすることができる、半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、開口部が設けられたＧａＮ系積層体と、ＧａＮ系積層体の開口部の表面にエピタキシャル成長した、チャネルを含む再成長層と、再成長層を被覆するように位置するキャップ層と、開口部の形状が引き継がれた凹部の、キャップ層上に位置するゲート電極と、ＧａＮ系積層体上に位置するソース電極と、ソース電極からＧａＮ系積層体の厚み方向に隔たって、チャネルを挟むように、位置するドレイン電極とを備える。そして、再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層の電子供給層との界面に形成される二次元電子ガスであり、キャップ層が、再成長層のチャネル層の最低エネルギを上げるものであることを特徴とする。

上記の構成によって、縦型ＧａＮ系ＦＥＴトランジスタを、より一層確実にノーマリオフにすることができる。ノーマリオフは、しきい値電圧を用いて説明される。まず、ゲート電圧のしきい値電圧は、ドレイン電流が半導体装置の大きさにより異なる下限電流値、ここでは例として４×１０⁻⁸Ａ以下、となる電圧として定義される。その上で、ノーマリオフは、しきい値電圧が正であるＦＥＴをさす。よりミクロ的には、ノーマリオフは、ゲートにしきい値電圧を印加した状態においてチャネルの最低エネルギーがフェルミエネルギーよりも十分高くすることで実現する。
上記ＧａＮ系半導体の再成長層において、（電子走行層／電子供給層）は（ＧａＮ層／ＡｌＧａＮ層）等で構成されるが、ＧａＮ／ＡｌＧａＮヘテロ接合では、自発分極およびピエゾ分極によって内部電界が生じて、ヘテロ接合に高密度のシートキャリアが発生する。このため、このシートキャリアによる内部電界はチャネルの最低エネルギーを低下させる方向に向いており、ノーマリオフを実現することが難しい。ＡｌＧａＮの格子定数が、ＧａＮの格子定数よりも大きい場合にこのような、ノーマリオフを阻害する方向のピエゾ電界（内部電界）が発生する。すなわち上記のチャネルには電子供給層ＡｌＧａＮ／電子走行層ＧａＮの組み合わせに特有のノーマリオフ阻害要因が存在する。しかし、上記のキャップ層によって上記の内部電界を打ち消す向きのピエゾ電界を発生して、チャネルの最低エネルギーを上げることでシートキャリアを消滅させることができる。
上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。

キャップ層は、ピエゾ効果によって再成長層に電界を加える層、または、ｐ型層、とすることができる。
上記のピエゾ効果は、再成長層の最上層ＡｌＧａＮより小さい格子定数を持つ半導体層をエピタキシャル成長させて歪みが分布することで発現し、チャネルの最低エネルギーを上昇させる向きの電界を発生する。このような半導体層としては、ＩｎＧａＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮなどがある。上記の向きの電界が再成長層のチャネルに加えられることで、チャネルの最低エネルギーは上昇してフェルミエネルギーよりも十分に高くなり、ゲート電圧ゼロの状態で二次元電子ガス濃度は十分低くなり、ドレイン電流は上記の限界電流値未満となる。すなわちノーマリオフを確実に実現することができる。
また、ｐ型層を配置することでも、二次元電子ガスの最低エネルギーは上昇してフェルミエネルギーよりも十分高くなる。このようなキャップ層を形成するｐ型層は、再成長層にエピタキシャル成長してもよいし、エピタキシャル成長したものでなくてもよい。たとえばｐ型ＧａＮ系半導体などを用いることができる。また、ｐ型層は半導体でなくてもよい。

上記のＧａＮ系積層体は、ＧａＮの｛ 0 0 0 1｝面上に形成され、ＧａＮ系積層体の開口部に出る端面が、｛ 1-1 0 n｝（ｎは任意の定数（０及び無限大を含む））面を含むことができる。ここで、定数ｎについてゼロ及び無限大を含むことを念押しに入れたが、すべての定数に対応する面を含む必要はない。すなわち、境界面は、ｍ面｛1-100｝を主体に含み、複数の等価なｍ面だけを含んでもよいし、その他に所定の面を含んでもよいことを示すものである。所定の面としては、たとえばｃ面｛0001｝などであってもよい。
ＧａＮ等の｛1-1 0 0｝面は無極性面である。従って、たとえば、電子走行層としてＧａＮ、電子供給層としてＡｌＧａＮを開口部の表面に再成長させる場合、｛ 1-1 0 0｝面上のＡｌＧａＮ／ＧａＮヘテロ界面にはピエゾ電荷等の分極電荷が生じない。よって、上記のキャップ層の作用に加えて、境界面の多くの領域を｛ 1-1 0 0｝面とすることで、半導体装置においてノーマリオフを実現することが容易となる。
ミクロ的に見て、開口部の側面は深さ方向に階段状に傾斜していて、その階段の表面に等価な複数のｍ面、または上記別の面が出ている。これにより、開口部の側面の角度を自由に設定することができる。つまり、開口部の深さを自由に設定することができる。

キャップ層上であって、ゲート電極の下に、絶縁層を備えることができる。これによって、ゲート電極下に絶縁層を配置することで、しきい値電圧をより正方向にシフトできるほか、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作が可能となる。

ＧａＮ系半導体層にｐ型半導体層を含み、開口部にそのｐ型半導体層の端面が出て、再成長層に該端面が被覆されている構成をとることができる。これによって、上記のキャップ層の作用に加えて、ｐ型ボディ層の作用を得ることができ、ノーマリオフをより確実に得ることができる。

本発明の半導体装置の製造方法は、ＧａＮの所定結晶面上にＧａＮ系積層体を形成する工程と、ＧａＮ系積層体に、エッチングにより、開口部を形成する工程と、開口部の表面に、チャネルを含む再成長層をエピタキシャル成長させる工程と、再成長層を被覆するようにキャップ層を形成する工程と、開口部の形状が引き継がれた凹部の、キャップ層上にゲート電極を形成する工程と、再成長層の形成工程では、電子走行層および電子供給層をエピタキシャル成長させ、キャップ層の形成工程では、再成長層のチャネルの最低エネルギーを上げるために、再成長層上にピエゾ効果を発現する半導体層をエピタキシャル成長させるか、または、ｐ型層を形成する、ことを特徴とする。

上記の方法によって、縦型ＧａＮ系ＦＥＴを簡単な機構でノーマリオフとすることができる。このため、ノーマリオンでは必要とされる補助装置等が要らないノーマリオフの大電流用縦型ＧａＮ系ＦＥＴを、比較的容易に得ることができる。

本発明によれば、サージ電圧等に対するバイパス用のＳＢＤ保護部を備え、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、かつ、構造が簡単な、大電流用の、半導体装置およびその製造方法を得ることができる。

本発明の実施の形態１における縦型ＧａＮ系ＦＥＴを示す断面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 ドレイン電流／ゲート電圧特性によるしきい値電圧の説明であり、（ａ）は通常の検出精度における同特性、（ｂ）は高い検出精度における同特性、を示す図である。 図１の縦型ＧａＮ系ＦＥＴにおけるエネルギーバンド図である。 図１の縦型ＧａＮ系ＦＥＴの開口部の側面の結晶方位を示す図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）は支持基体上にオーミック接触するＧａＮ層を有する基板にキャップ層までのエピタキシャル積層体を形成した状態、（ｂ）は開口部を設けるためにレジストパターンを形成した状態、を示す図である。 （ａ）はエッチングによって開口部を設けた状態、（ｂ）はレジストパターンを除去してさらに開口部をエッチングした状態、を示す図である。 開口部の表面に、再成長層およびキャップ層を形成した状態を示す図である。 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴを示す断面図である。 図９におけるキャップ層をｐ型ＧａＮ層とした場合のエネルギーバンド図である。 実施の形態２においてキャップ層を構成するｐ型層のキャリア濃度が、しきい値電圧に及ぼす影響を示す図である。 本発明の実施の形態３における縦型ＧａＮ系ＦＥＴを示す断面図である。 従来の縦型ＧａＮ系ＦＥＴ（ノーマリオン）を説明しており、（ａ）はオン状態のエネルギーバンド図、（ｂ）はオフ状態のエネルギーバンド図である。

（実施の形態１）
図１は、本発明の実施の形態１におけるＧａＮ系縦型ＦＥＴ１０の断面図である。縦型ＦＥＴ１０は、支持基体上にオーミック接触するＧａＮ層を有する基板１、ＧａＮ系半導体層１５、再成長層２７、再成長層上のキャップ層Ｋ_１、開口部２８、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄにより構成されている。縦型ＦＥＴ１０では、電子は、ソース電極ＳからＧａＮ電子走行層２２を通り、ｎ型ＧａＮドリフト層４、ＡｌＧａＮバッファ層２、支持基体上にオーミック接触するＧａＮ層を有する基板１を通ってドレイン電極Ｄへと、縦方向に流れる。バッファ層２はＧａＮ層でもよい。
本実施の形態では、再成長層２７上に、ピエゾ電界を発生するｉ（intrinsic）−ＧａＮ層Ｋ_１を設けた点に特徴を有する。なお、支持基体上にオーミック接触するＧａＮ層を有する基板１は、いわゆるＧａＮ基板そのものであってもよいし、上述のように製品状態では、ＧａＮ基板等の相当の厚み部分が除去されてＧａＮ系積層体のエピタキシャル成長の下地膜としての薄いＧａＮ層のみが残った状態でもよい。これら、支持基体上にオーミック接触するＧａＮ層を有する基板、ＧａＮ基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。

支持基体上にオーミック接触するＧａＮ層を有する基板１はｎ型導電性を有し、その裏面にドレイン電極Ｄがオーミック接触している。ＧａＮ系半導体層１５は、上記ＧａＮ層を有する基板１上に形成されている。ＧａＮ系半導体層１５の一部に開口部２８が形成されている。また、ＧａＮ系積層体１５における開口部２８の側面に沿って、再成長層２７が形成されている。ソース電極Ｓは、ｎ型ＧａＮ表層８上の所定の位置に形成されているか、または再成長層２７に接する状態で形成されていてもよい。ゲート電極Ｇは、開口部２８の形状が引き継がれた凹部内に形成されている。ゲート電極Ｇが配置されるこの凹部のことを開口部２８という場合もあり、凹部と開口部とはとくに区別しない。

ＧａＮ系半導体層１５は、ＧａＮ基板１上に、下から順に、（バッファ層２／ｎ型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ型ＧａＮ表層８）の積層構造を持つ。開口部２８は、ｐ型ＧａＮバリア層６の一部を除去して形成されている。また、開口部２８は、底面がｎ型ＧａＮドリフト層４に到達するが、貫通はしないように形成されている。ｐ型ＧａＮバリア層６を開口部２８の回りに配置することによって、バックゲート効果によりピンチオフ特性を改善することができる。ｐ型ＧａＮバリア層６に代えてｐ型ＡｌＧａＮ層を用いれば、バンドギャップをさらに大きくすることができ、縦型ＦＥＴ１０のピンチオフ特性を改善することができる。

図２は、図１におけるＩＩ−ＩＩ線に沿う断面図である。開口部２８は六角形の凹部である。開口部２８を充填するゲート電極Ｇも平面的に見て六角形となる。このゲート電極Ｇの周囲をソース電極Ｓで取り囲んだ範囲を１ユニットの半導体装置１０とする。この１ユニットの半導体装置１０を稠密充填配置（稠密六方配置またはハニカム構造）することによって、基板面積当たりの再成長層２７の面積の割合、すなわち再成長層の面積密度を大きくとれ、これによって単位面積当たりのゲート電極Ｇの周囲長を大きくとることができる。この結果、オン抵抗を低くすることができる。

−ノーマリオフ−
（１）ノーマリオフの判定
本発明では、縦型ＧａＮ系ＦＥＴにおいてノーマリオフを確実に得ることを目的とする。ノーマリオフのＦＥＴは、大まかには、ゲート電圧を印加しないとき、ドレイン電流Ｉ_Ｄが流れないものをいう。
一般にゲート電圧を高めてしきい値電圧に達したとき、ソース電極Ｓとドレイン電極Ｄとの間に電流、すなわちドレイン電流Ｉ_Ｄが流れる。それ未満の電圧ではドレイン電流Ｉ_Ｄは流れないとする。このとき大雑把には、図３（ａ）に示すＩ_Ｄ−Ｖ_Ｇ（ドレイン電流−ゲート電圧）を想定している。図３（ａ）では、しきい値電圧Ｖ_ｔｈが、−３Ｖ、０Ｖ、＋３Ｖの３種類のＦＥＴを示している。それぞれのＦＥＴは、しきい値電圧−３Ｖ、０Ｖ、＋３Ｖ、においてそれぞれドレイン電流が流れはじめ、それ未満のゲート電圧ではドレイン電流Ｉ_Ｄは流れないと判定する。しかし、ドレイン電流Ｉ_Ｄが流れるか、流れないかという、黒白の判断は、ドレイン電流の検出精度を高めたとき、曖昧になる。非常に微弱な電流まで検出できるように精度を上げると、流れていないと判断した場合にも、微弱な電流は流れている。そこで、上記の黒白の判定に代えて、微弱な電流の限界値を設けて、微弱な限界値以上のドレイン電流が流れるゲート電圧をしきい値電圧Ｖ_ｔｈと定義する。図３（ｂ）は、検出精度を高めた場合のＩ_Ｄ−Ｖ_Ｇ特性を示す。微弱なドレイン電流の限界値Ｉ_ｔｈを４×１０^−４Ａとして、このＩ_ｔｈの電流となるゲート電圧をそのＦＥＴのしきい値電圧Ｖ_ｔｈと定義する。本発明では、この定義に基づいて定めたしきい値電圧Ｖ_ｔｈがゼロを超えるＦＥＴをノーマリオフのＦＥＴとする。
図３（ｂ）によれば、０Ｖの表示のＦＥＴは、厳密にはしきい値電圧Ｖ_ｔｈは＋０．３Ｖ〜＋０．４Ｖなので、ノーマリオフのＦＥＴである。Ｖ_ｔｈ＋３Ｖの表示のＦＥＴはしきい値電圧Ｖ_ｔｈは＋３Ｖなので、ノーマリオフのＦＥＴである。また、Ｖ_ｔｈ−３Ｖの表示のＦＥＴは、厳密にはしきい値電圧は−２．４Ｖなので、ノーマリオフではなく、ノーマリオンである。

（２）本発明の実施の形態におけるノーマリオフ化
（２−１）キャップ層Ｋ_１
本実施の形態では、再成長層２７上のキャップ層Ｋ_１に、ＡｌＧａＮ電子供給層２６より格子定数の小さいｉ−ＧａＮ層を用いる。このキャップ層Ｋ_１は、ＡｌＧａＮ層２６上にエピタキシャル成長し、かつＡｌＧａＮ層２６の格子定数より小さい格子定数をもつ層であれば、ｉ−ＧａＮ層に限定されず、ＩｎＧａＮ層、格子定数の小さいＡｌＧａＮ層、ＡｌＩｎＧａＮ層などを用いることができる。さらに電界が発生すればＡｌＧａＮ２６上にエピタキシャル成長しないものであってもよい。
図４は、キャップ層Ｋ_１がｉ−ＧａＮ層の場合を示すが、上記の格子定数の相違によって自発分極が生じピエゾ電界が発生する。このキャップ層Ｋ_１のピエゾ電界は、図４に示すように上述のＡｌＧａＮ電子供給層２６に発生する電界とは逆向きの電界である。この結果、チャネルの最低エネルギー、すなわち電子走行層２２の導電帯Ｅｃの最低エネルギーはフェルミエネルギーＥｆよりΔΨｓだけ高くなる。このため、再成長層２７における、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に形成されるチャネルである二次元電子ガスの電子濃度２ＤＥＧ濃度ｎ_ｓを、たとえば１×１０^１０／ｃｍ^２未満にすることができる。この２ＤＥＧ濃度ｎ_ｓ１×１０^１０／ｃｍ^２は、あるサイズのＦＥＴにおいて上述のドレイン電流Ｉ_Ｄ４×１０^−４Ａに対応する。ドレイン電流は、２ＤＥＧ濃度、デバイスサイズ（ゲート幅、ゲート長）、移動度、の関数であるが、本実施の形態における所定のＦＥＴの場合、上記の２ＤＥＧ濃度値とドレイン電流値との対応関係が成立する。本実施の形態における上記数値は、あくまで所定の例示されるＦＥＴについての対応を示すものであるが、数値のオーダーなどのおおよその傾向はほとんどの場合に該当するといえる。なお、本発明は、根底にある技術思想に基づき解釈されるべきであって、説明の明快さのために挙げた上記数値にこだわって狭義に解釈されるべきでない。
なお、キャップ層Ｋ_１は、ｉ−ＧａＮ等を用いた場合、ＡｌＧａＮ電子供給層２６にエピタキシャル成長するので、キャップ層Ｋ_１も再成長層２７に含めることもできるが、原理的にはエピタキシャル成長しなくても、逆向きの電界を発生すればよいので、再成長層２７とは別の層として扱う。このあと説明するｐ型キャップ層Ｋ_２（実施の形態２の図９参照）の場合、とくにエピタキシャル性は不要であり、再成長層２７とは別の層として扱うのが妥当である。
キャップ層Ｋ_１を含まない従来のノーマリオンのＦＥＴの場合、図１３（ａ）および（ｂ）に示すように、しきい値電圧Ｖ_ｔｈはゼロ未満である。すなわち図１３（ａ）に示すように、ゲート電圧ゼロの状態で、チャネルの最低エネルギー、すなわち電子走行層２２の導電帯Ｅｃの最低エネルギーはフェルミエネルギーＥｆより低く、チャネルに自然に電子が流れ込むので、２ＤＥＧ濃度ｎ_ｓは１×１０^１０ｃｍ^−２を超える。この結果、ドレイン電流Ｉ_Ｄは上述の微弱な電流限界値Ｉ_ｔｈを大きく超えていた。すなわちゲート電圧ゼロの状態で、ＦＥＴはオン状態にあった。ＦＥＴをオフ状態にするためには、ゲート電圧をマイナス電位にする必要があった。とくに図１３（ｂ）に示すように、ノーマリオンのＦＥＴでは、しきい値電圧はマイナスである。ゲート電圧をしきい値電圧（マイナス電位）にすることで、チャネルの最低エネルギーがフェルミエネルギーＥ_ｆよりΔΨ_ｓだけ高くなり、２ＤＥＧ濃度ｎ_ｓが１×１０^１０ｃｍ^−２未満となる。
本実施の形態では、逆向き電界を発生するキャップ層Ｋ_１によってチャネルにおける最低エネルギーとフェルミエネルギーＥｆとの差異を所定レベル以上として２ＤＥＧ濃度を減少させることで、ノーマリオフを推進する。

（２−２）開口部側面の結晶方位
次に、開口部２８の側面を構成するｎ型ＧａＮ表層８の端面における断面拡大図を図５に示す。図５に示すように、開口部２８の側面は、複数のほぼ基板面に垂直な面Ｓ_１と、各面Ｓ_１の間を補完するように形成された傾斜した面Ｓ_３とが、開口部の側面の傾斜方向（傾斜角度θ）に混在して形成されている。
縦型ＦＥＴ１０では、主面が｛ 0 0 0 1｝面であるＧａＮ基板１の場合、六方晶のＧａＮ層、およびＡｌＧａＮ層を｛ 0 0 0 1｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ型ＧａＮ表層８における垂直な面Ｓ１は、｛ 1-1 0 0｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２、ＡｌＧａＮ電子供給層２６を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ２６／ＧａＮ２２のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。よって、縦型ＦＥＴ１０においては、より一層ノーマリオフが推進される。

図５における開口部２８の側面の傾斜角θが９０度に近いほど、側面における面Ｓ１の占める割合が高くなる。よって、縦型ＦＥＴ１０においてノーマリオフを実現するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。

（２−３）ｐ型バリア層
ｐ型ＧａＮバリア層６のバックゲート効果によっても、しきい値電圧を正方向にシフトすることができ、ノーマリオフの実現に貢献することができる。ｐ型ＧａＮバリア層６における開口部２８の側面についても、図５に示すように、ｎ型ＧａＮ表層８と同様であり、ｍ面が生じ、無極性面を含むものとなる。

再成長層２７は、ＧａＮ電子走行層２２と電子供給層２６との間に何も含まなくてもよいが、両者の間にＡｌＮ中間層を配置してもよい。ここで、ＧａＮ電子走行層２２には、不純物が添加されていない。一方、ＡｌＧａＮ電子供給層２６には、不純物が添加されている。また、ＡｌＧａＮ電子供給層２６は、ＧａＮ電子走行層２２より大きいバンドギャップを有している。これにより、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に２次元電子ガスが形成されることで、よりオン抵抗を低減することができる。ＡｌＮ中間層を設ける場合、ＡｌＮ中間層は、ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６の間の界面での電子の散乱を抑制する。これにより、再成長層２７における電子の移動度を向上させることができる。ひいては、縦型ＦＥＴ１０のオン抵抗を低減することができる。

電子走行層２２および電子供給層２６は、ＧａＮ系半導体として、電子供給層２６のバンドギャップエネルギーが電子走行層２２のそれより大きいという条件付きで、例えばＧａＮ、ＡｌＮ若しくはＩｎＮのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。これにより、高移動度を確保できる。特に、ＧａＮ電子走行層２２にＧａＮまたはＩｎＧａＮを用い、電子供給層２６にＡｌＧａＮを用いることで、高移動度を確保することが可能となる。

−製造方法−
次に、本実施の形態における半導体装置１０の製造方法を説明する。まず、図６（ａ）に示すように、支持基体上にオーミック接触するＧａＮ層を有する基板１の上に、バッファ層２／ｎ型ＧａＮドリフト層４／ｐ型ＡｌＧａＮバリア層６／ｎ型ＧａＮ表層８、の積層体をエピタキシャル成長する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚、キャリア濃度、Ａｌ混晶比は、次のとおりである。
バッファ層２：厚み０．５μｍ、キャリア濃度１．０×１０^１７ｃｍ^-３
ｎ型ＧａＮドリフト層４：厚み５．０μｍ、キャリア濃度５．０×１０^１５ｃｍ^−３
ｐ型ＡｌＧａＮバリア層６：厚み０．５μｍ、キャリア濃度５．０×１０^１６ｃｍ^−３、ＡｌＮ混晶比０．０９
ｎ型ＧａＮ表層８：厚み０．３μｍ、キャリア濃度５．０×１０^１７ｃｍ^−３

次に、図６（ｂ）に示すように、ｎ型ＧａＮ表層８上に、通常の露光技術を用いて、所定領域にレジストマスクＭ１を形成する。ここで形成するレジストマスクＭ１は、平面形状が六角形、断面形状が台形（メサ型）である。
その後、図７（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)により、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の一部をエッチングし、開口部２８を形成する。これにより、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の端面は、開口部２８に露出して開口部の側面を構成する。この時点で、開口部２８の側面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、開口部２８の側面は、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。

続いて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液をエッチング液として、開口部境界面の異方性ウエットエッチングを行う（８０℃、数分〜数時間）。異方性ウエットエッチングによって、高密度プラズマを用いたＲＩＥによって開口部境界面に生じたエッチングダメージを除去する。同時に、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６の端面の一部にそれぞれのｍ面を露出させる。

エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部境界面に対するｍ面の割合は製造する縦型ＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、ＴＭＡＨ水溶液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。

図７（ｂ）の状態での平面図は、図２の状態から、再成長層２７およびゲート電極Ｇを除いたものに、概略、類似したものとなる。開口部２８は、平面形状が六角形となる。開口部２８の側面は、ｎ型ＧａＮ表層８およびｐ型ＧａＮバリア層６の端面により構成される。また、開口部２８の底面は、ｎ型ＧａＮドリフト層４によって構成される。

次に、図８に示すように、再成長層２７を構成する、ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６を、開口部２８の側面に沿って形成する。ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ中間層を挿入してもよい。再成長層２７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層２６を形成する。これによって開口部２８の表面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層２６の厚さは、それぞれ １００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。その後、キャップ層Ｋ_１をそれぞれの膜に適した方法により成膜する。例えば、ｉ−ＧａＮの場合、再成長層２７上に連続してＭＯＣＶＤ法によりエピタキシャル成長する。上述の効果が得られれば、キャップ層Ｋ_１の成膜方法はスパッタ法、ＣＶＤ法、その他の方法で構わない。

再成長は、開口部２８の側面での成長速度の低下を避けるため、ＧａＮ系半導体層２０の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。

次いで、図１に示すように、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄを形成する。ソース電極Ｓの形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、ｎ型ＧａＮ表層８の平坦面上にＴｉ／Ａｌ膜を形成する。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。これにより、Ｔｉ／Ａｌ膜とｎ型ＧａＮ表層８との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極Ｓを形成することができる。
ソース電極Ｓとしては、Ｔｉ／Ａｌ以外にも再成長層２７とオーミックコンタクトする金属であればよい。また、ソース電極ＳとしてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、キャップ層Ｋ_１、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層を除去することが好ましい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。

ゲート電極Ｇの形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部２８に形成したＡｌＧａＮ電子供給層２６に沿ってＮｉ／Ａｕ膜を形成する。
なお、ゲート電極Ｇとしては、Ｎｉ／Ａｕ以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極Ｇを形成する前に、例えばシリコン膜の絶縁膜（図示せず）をスパッタ法を用いて、開口部２８内のＡｌＧａＮ電子供給層２６に沿って１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳＨＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。

その後、ゲート電極Ｇおよびソース電極Ｓに接続する配線層(図示せず)を形成し、トランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をＲＩＥ法を用いて除去する。以上によりウェーハ表面の製造工程が完了する。

ドレイン電極Ｄの形成にあたっては、まず、ウェーハ表面をフォトレジストで保護する。支持基体上にオーミック接触するＧａＮ層を有する基板１の裏面に、蒸着法を用い、Ｔｉ／Ａｌ膜を形成する。ウェーハ表面のフォトレジストを、８５０℃の温度で３０秒間熱処理し、酸素アッシングにより除去する。これにより、支持基体上にオーミック接触するＧａＮ層を有する基板１とドレイン電極Ｄの金属が合金を形成し、基板１とドレイン電極Ｄがオーミックコンタクトする。以上により図１に示す縦型ＦＥＴ１０が完成する。

なお、ドレイン電極ＤをＧａＮ基板１の裏面に形成しているが、ｎ型ＧａＮドリフト層４においてソース電極Ｓと相対する面にドレイン電極Ｄを形成するようにしてもよい。例えば、ｎ型ＧａＮドリフト層４とＧａＮ基板１との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。

（実施の形態２）
図９は、本発明の実施の形態２におけるＧａＮ系縦型ＦＥＴ１０の断面図である。本実施の形態における縦型ＦＥＴ１０の構成は、再成長層２７上に位置するキャップ層Ｋ_２のみが、実施の形態１におけるキャップ層Ｋ_１と相違し、他は同じである。本実施の形態では、キャップ層Ｋ_２にｐ型層を用いた点に特徴を有する。実施の形態１では、キャップ層Ｋ_１にｉ−ＧａＮを用いてピエゾ電界によってチャネルの最低エネルギーを上昇させフェルミレベルＥｆよりΔΨｓだけ高くすることでノーマリオフを実現した。本実施の形態では、キャップ層Ｋ_２は、ｐ型層であればエピタキシャル成長膜でなくてもよい。ｐ型層Ｋ_２は、やはり電界を、再成長層２７のＡｌＧａＮ電子供給層２６とＧａＮ電子走行層２２との界面のチャネルに及ぼし、チャネルの最低エネルギーを上昇させる。ｐ型層のｐ型不純物濃度を十分高くすることで、チャネルの最低エネルギーをフェルミレベルＥｆよりΔΨｓより大きく上昇させることができ、この結果、チャネルの２ＤＥＧ濃度ｎ_ｓを１×１０^１０ｃｍ^−２未満にすることができる。これによって、ノーマリオフを実現することができる。

図１０は、キャップ層Ｋ_２にｐ型ＧａＮを用いた場合のエネルギーバンドを示す図である。キャップ層Ｋ_２を形成するｐ型ＧａＮは、ｐ型層でもあり、また自発分極してピエゾ電界をも発生する。単純には、ｐ型層のアクセプタ濃度に起因する電界と、ピエゾ電界との和の電界によって、チャネルの最低エネルギーは上昇する。両方の電界の和によって、大きく上昇する。

図１１は、キャップ層Ｋ_２をｐ型層で構成してｐ型キャリアによる電界のみを考慮してシミュレーションしたときのドレイン電流Ｉ_Ｄ−ゲート電圧（ソースゲート間電圧）Ｖ_ｇ特性を示す図である。ｐ型キャリア濃度の増大とともにしきい値電圧Ｖ_ｔｈは正側に移動することが分かる。たとえばｐ型キャリア濃度１×１０^１８ｃｍ^−３では基準ＦＥＴに比べて、しきい値電圧が２Ｖ程度上昇して、ノーマリオフの実現に寄与していることが分かる。

（実施の形態３）
図１２は、本発明の実施の形態３におけるＧａＮ系縦型ＦＥＴ１０の断面図である。本実施の形態では、キャップ層Ｋ_１（Ｋ_２）と、その上のゲート電極Ｇとの間に絶縁膜２５を挿入した点に特徴を有する。キャップ層は、実施の形態１におけるピエゾ電界発生層Ｋ_１でも、実施の形態２におけるｐ型層Ｋ_２でもよい。その他の部分は、実施の形態１および２におけるＦＥＴと同様の構成である。
図１２に示すように、絶縁膜２５をゲート電極Ｇとキャップ層Ｋ_１（Ｋ_２）との間に挿入することで、ゲートに大きな正電位を印加してもゲートリークが抑制され、大きなドレイン電流が得られる。さらに、キャップ/絶縁膜界面に固定電荷や界面準位が存在しなければ、キャップ層の下向きの電界が連続的に絶縁膜中にかかるため、絶縁膜２５の厚さ分だけしきい値電圧を正方向にシフトすることができる。

上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。

本発明によれば、開口部側面にチャネルを含む再成長層を設け、ゲート電極をチャネル上に配置して縦型ＦＥＴを構成したことを利用して、上記の再成長層上にチャネルの最低エネルギーをフェルミレベルを超えるようにすることでノーマリオフを容易に得ることができる。このため、待機時間中、電力消費ゼロとして、オン時には大電流を低消費電力で制御することができる。

１ ＧａＮ基板、２ ｎ型ＡｌＧａＮバッファ層、４ ｎ型ＧａＮドリフト層、６ ｐ型ＧａＮバリア層、８ ｎ型ＧａＮ表層、１０ 縦型ＧａＮＦＥＴ、１５ ＧａＮ系半導体層、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、２７ 再成長層、２８ 開口部、Ｓ ソース電極、Ｇ ゲート電極、Ｄ ドレイン電極、Ｋ_１ キャップ層（ピエゾ電界発生層）、Ｋ_２ キャップ層（ｐ型層）、Ｍ１ レジストパターン。

Claims (6)

1. 開口部が設けられたＧａＮ系積層体と、
   前記ＧａＮ系積層体の前記開口部の表面にエピタキシャル成長した、チャネルを含む再成長層と、
   前記再成長層を被覆するように位置するキャップ層と、
   前記開口部の形状が引き継がれた凹部の、前記キャップ層上に位置するゲート電極と、
   前記ＧａＮ系積層体上に位置するソース電極と、
   前記ソース電極から前記ＧａＮ系積層体の厚み方向に隔たって、前記チャネルを挟むように、位置するドレイン電極とを備え、
   前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層の前記電子供給層との界面に形成される二次元電子ガスであり、
   前記キャップ層が、前記再成長層のチャネル層の最低エネルギーを上げるものであることを特徴とする、半導体装置。
2. 前記キャップ層は、ピエゾ効果によって前記再成長層に電界を加える層、または、ｐ型層、であることを特徴とする、請求項１に記載の半導体装置。
3. 前記ＧａＮ系積層体は、ＧａＮの｛ 0 0 0 1｝面上に形成され、前記ＧａＮ系積層体の前記開口部に出る端面が、｛ 1-1 0 n｝（ｎは任意の定数（０及び無限大を含む））面を含むことを特徴とする、請求項１または２に記載の半導体装置。
4. 前記キャップ層上であって、前記ゲート電極の下に、絶縁層を備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記ＧａＮ系半導体層にはｐ型半導体層が含まれ、前記開口部にそのｐ型半導体層の端面が出て、前記再成長層に該端面が被覆されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
6. ＧａＮの所定結晶面上にＧａＮ系積層体を形成する工程と、
   前記ＧａＮ系積層体に、エッチングにより、開口部を形成する工程と、
   前記開口部の表面に、チャネルを含む再成長層をエピタキシャル成長させる工程と、
   前記再成長層を被覆するようにキャップ層を形成する工程と、
   前記開口部の形状が引き継がれた凹部の、前記キャップ層上にゲート電極を形成する工程と、
   前記再成長層の形成工程では、電子走行層および電子供給層をエピタキシャル成長させ、
   前記キャップ層の形成工程では、前記再成長層のチャネルの最低エネルギーを上げるために、前記再成長層上にピエゾ効果を発現する半導体層をエピタキシャル成長させるか、または、ｐ型層を形成する、ことを特徴とする、半導体装置の製造方法。

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