JP2011071175A

JP2011071175A - Semiconductor device and method of manufacturing the same

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Publication number: JP2011071175A
Application number: JP2009218829A
Authority: JP
Inventors: Akira Furuya; 晃古谷
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-09-24
Filing date: 2009-09-24
Publication date: 2011-04-07

Abstract

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】半導体装置１００は、基板（シリコン基板１０１）と、シリコン基板１０１上に設けられた金属膜（パッド電極１０２）と、パッド電極１０２上に設けられためっき膜と、めっき膜下に設けられためっきシード層１０６と、を備え、めっき膜の側壁に、めっき膜をめっきする際にめっきシード層１０６と比較してめっきされにくいめっき阻止金属膜１０７が設けられ、めっき膜下にめっき阻止金属膜１０７が設けられていない。
【選択図】図１A semiconductor device with excellent reliability is provided.
A semiconductor device includes a substrate (silicon substrate 101), a metal film (pad electrode 102) provided on the silicon substrate 101, a plating film provided on the pad electrode 102, and under the plating film. And a plating seed metal layer 107 which is hard to be plated as compared with the plating seed layer 106 when plating the plating film on the side wall of the plating film, and is plated under the plating film. The blocking metal film 107 is not provided.
[Selection] Figure 1

Description

本発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

近年、フリップチップ実装技術においては、微細化の要求を受けて、半田バンプがめっきで形成される手法が主流となりつつある。また、一つのパッケージに複数の回路を搭載してシステムを構築するｓｙｓｔｅｍｉｎｐａｃｋａｇｅ（ＳｉＰ）技術においては、多数の回路を繋ぐ電源線としてＣｕ再配線の開発が進められているが、Ｃｕ再配線もめっきで形成する手法が用いられている。これらのめっき技術においては、シード金属上にレジスト膜でパターンを形成し、その開口内に電界めっきで半田バンプを形成するというものである。 In recent years, in flip chip mounting technology, in response to a demand for miniaturization, a method in which solder bumps are formed by plating is becoming mainstream. In the system in package (SiP) technology in which a system is constructed by mounting a plurality of circuits in one package, the development of Cu rewiring as a power supply line connecting many circuits is in progress. Also, a method of forming by plating is used. In these plating techniques, a pattern is formed with a resist film on a seed metal, and solder bumps are formed in the openings by electroplating.

特許文献１では、めっきによりバンプを形成する技術が開示されている。同文献によれば、図５に示すように、半導体素子の電極部上に開口部が形成されるようにレジスト膜でパターンを形成後に（図５（ａ））、バリアメタル、めっき物を順次成膜し（図５（ｂ））、その後、レジスト膜を剥離してバリアメタル、めっき物を除去して（図５（ｃ））、電極部上にめっき物を残置するとされている（図５（ｄ））。 Patent Document 1 discloses a technique for forming bumps by plating. According to this document, as shown in FIG. 5, after forming a pattern with a resist film so that an opening is formed on the electrode portion of the semiconductor element (FIG. 5A), the barrier metal and the plated material are sequentially formed. After forming the film (FIG. 5B), the resist film is peeled off, the barrier metal and the plated product are removed (FIG. 5C), and the plated product is left on the electrode portion (FIG. 5). 5 (d)).

特開平０５−０７４７８０号公報Japanese Patent Laid-Open No. 05-074780

特許文献１に示す従来技術では、図６に示すように、基板上にバリアメタル（めっきシード）を全面成膜し、レジスト膜のパターンを形成し（図６（ａ））、電解めっきによりレジスト膜パターン内にバンプをめっき成膜する（図６（ｂ））。その後、レジスト膜を除去し（図６（ｃ）〜（ｅ））、バリアメタル（めっきシード）をウェットエッチにて除去する（図６（ｆ））。このため、基板表面上のバリアメタルのウェットエッチを行う必要があり、めっき膜の下のバリアメタル（めっきシード）が除去され、めっき膜の下がくぼんでしまうという不具合が生じることがあった。 In the prior art disclosed in Patent Document 1, as shown in FIG. 6, a barrier metal (plating seed) is formed on the entire surface of the substrate, and a resist film pattern is formed (FIG. 6A). Bumps are formed by plating in the film pattern (FIG. 6B). Thereafter, the resist film is removed (FIGS. 6C to 6E), and the barrier metal (plating seed) is removed by wet etching (FIG. 6F). For this reason, it is necessary to perform wet etching of the barrier metal on the substrate surface, and the barrier metal (plating seed) under the plating film is removed, and the bottom of the plating film may be recessed.

これに対して、特許文献１によれば、図５に示すように、基板表面上にバリアメタルが形成されずに、バンプの側壁にバリアメタル（めっきシード）が形成されている。そのため、基板表面上のバリアメタルのウェットエッチを行わないで済むため、バンプ直下でバリアメタルがエッチングされてバンプが剥がれる（めっき膜の下がくぼんでしまう）という現象を無くして、バンプの信頼性の向上を図ることができるとされている。 On the other hand, according to Patent Document 1, as shown in FIG. 5, a barrier metal (plating seed) is formed on the side wall of the bump without forming the barrier metal on the substrate surface. This eliminates the need for wet etching of the barrier metal on the substrate surface, eliminating the phenomenon that the barrier metal is etched directly under the bump and the bump is peeled off (the bottom of the plating film is recessed), and the reliability of the bump. It is said that this can be improved.

しかしながら、上記文献記載の技術は、以下に示すように、パーティクルが発生する点で課題を有していた。
上記文献記載の技術においては、レジスト膜はバリアメタルとめっき物で被覆されている。レジスト剥離液は、通常バリアメタルもめっき物も溶解しない。したがって、バリアメタルやめっき物は溶解されず、いわゆる、リフトオフで除去されることになる。リフトオフで除去されたバリアメタル、めっき物は、ウェハ上に再付着し、パーティクル(異物)となる。これらのパーティクルは乾燥するとウェハ上に固着して容易には剥がれない。このように、上記文献記載の技術においては、リフトオフで除去されたバリアメタル、めっき物がパーティクルとなり、半導体装置の信頼性を低下させることがあった。 However, the technique described in the above document has a problem in that particles are generated as described below.
In the technique described in the above document, the resist film is covered with a barrier metal and a plated product. The resist stripping solution usually does not dissolve the barrier metal or the plated product. Therefore, the barrier metal and the plated product are not dissolved and are removed by so-called lift-off. The barrier metal and the plated product removed by the lift-off are reattached on the wafer and become particles (foreign matter). These particles adhere to the wafer when dried and do not easily peel off. As described above, in the technique described in the above-mentioned document, the barrier metal and the plated product removed by lift-off may become particles, which may reduce the reliability of the semiconductor device.

本発明によれば、
基板上に形成された金属膜の上に、感光性膜を形成する工程と、
前記感光性膜に、前記金属膜に達する凹部を設ける工程と、
前記凹部の底部に、めっきシード層を形成する工程と、
前記凹部の外側の前記感光性膜の表面および前記凹部の側壁に、前記凹部にめっき膜を電解めっきにより形成する際に前記めっきシード層と比較してめっきされにくい、めっき阻止金属膜を形成し、前記凹部の前記底部に前記めっき阻止金属膜を形成しない工程と、
前記凹部に前記めっき膜を前記電解めっきにより形成する工程と、
前記感光性膜上の前記めっき阻止金属膜を除去して、前記感光性膜の上面部を露出させ、この露出させた状態で前記感光性膜を除去する工程と、を含む、半導体装置の製造方法が提供される。 According to the present invention,
Forming a photosensitive film on the metal film formed on the substrate;
Providing the photosensitive film with a recess reaching the metal film;
Forming a plating seed layer on the bottom of the recess;
A plating-inhibiting metal film is formed on the surface of the photosensitive film outside the recess and on the side wall of the recess, which is harder to be plated than the plating seed layer when the plating film is formed in the recess by electrolytic plating. The step of not forming the plating-inhibiting metal film on the bottom of the recess;
Forming the plating film in the recess by the electrolytic plating;
Removing the plating-inhibiting metal film on the photosensitive film, exposing an upper surface portion of the photosensitive film, and removing the photosensitive film in the exposed state. A method is provided.

本製造工程においては、感光性膜の表面にめっき阻止金属膜を形成しているので、感光性膜の表面にめっき膜が形成されることを抑制することができる。このため、感光性膜を除去する前にめっき阻止金属膜を除去して、感光性膜の上面部を露出させた状態で、感光性膜を除去することができる。そのため、リフトオフによるパーティクルの発生を防止することができる。また、凹部の側壁には、めっき阻止金属膜が設けられていが、凹部の底部には設けられていない。このため、めっき膜を、凹部の側壁からめっき成長させずに、めっきシード層から上方に向かって成長させることができる。このように、めっき膜の成長方向を一致させて、めっき膜の成膜性が向上させることができる。 In this manufacturing process, since the plating-inhibiting metal film is formed on the surface of the photosensitive film, the formation of the plating film on the surface of the photosensitive film can be suppressed. For this reason, the photosensitive film can be removed in a state where the plating-inhibiting metal film is removed and the upper surface of the photosensitive film is exposed before the photosensitive film is removed. Therefore, the generation of particles due to lift-off can be prevented. Moreover, although the plating prevention metal film is provided on the side wall of the recess, it is not provided on the bottom of the recess. Therefore, the plating film can be grown upward from the plating seed layer without plating growth from the side wall of the recess. In this way, the growth direction of the plating film can be matched to improve the film formability of the plating film.

本発明によれば、
基板と、
前記基板上に設けられた金属膜と、
前記金属膜上に設けられためっき膜と、
前記めっき膜下に設けられためっきシード層と、を備え、
前記めっき膜の側壁に、前記めっき膜をめっきする際に前記めっきシード層と比較してめっきされにくいめっき阻止金属膜が設けられ、前記めっき膜下に前記めっき阻止金属膜が設けられていない、半導体装置が提供される。 According to the present invention,
A substrate,
A metal film provided on the substrate;
A plating film provided on the metal film;
A plating seed layer provided under the plating film,
When plating the plating film on the side wall of the plating film, a plating-inhibiting metal film that is difficult to be plated as compared with the plating seed layer is provided, and the plating-inhibiting metal film is not provided under the plating film, A semiconductor device is provided.

本半導体装置においては、めっき膜の側壁には、めっき阻止金属膜が設けられているが、めっき膜の下には設けられていない。このため、めっき膜は、めっき阻止金属膜の側壁からめっき成長せずに、めっきシード層から上方に向かって成長した構成となっている。このように、めっき膜の成長方向が一致しているので、めっき膜の成膜性が優れた構造となる。 In the present semiconductor device, the plating prevention metal film is provided on the side wall of the plating film, but is not provided under the plating film. For this reason, the plating film is configured to grow upward from the plating seed layer without plating growth from the side wall of the plating inhibition metal film. As described above, since the growth directions of the plating films coincide with each other, the structure of the plating film is excellent.

本発明によれば、信頼性に優れた半導体装置が提供される。 According to the present invention, a semiconductor device having excellent reliability is provided.

第１の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in 1st Embodiment. 第１の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in 1st Embodiment. 第２の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in 2nd Embodiment. 第２の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in 2nd Embodiment. 従来の半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the conventional semiconductor device. 従来の半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the conventional semiconductor device.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１の実施の形態）
図２（ｃ）は、本実施の形態における半導体装置の構成の一部を示す断面図である。
本実施の形態の半導体装置１００は、基板（シリコン基板１０１）と、シリコン基板１０１上に設けられた金属膜（パッド電極１０２）と、パッド電極１０２上に設けられためっき膜と、めっき膜下に設けられためっきシード層１０６と、を備え、めっき膜の側壁に、めっき膜をめっきする際にめっきシード層１０６と比較してめっきされにくいめっき阻止金属膜１０７が設けられ、めっき膜下にめっき阻止金属膜１０７が設けられていない。
図２（ｃ）に示すように、めっき膜の側壁には、めっきシード層１０６およびバリア膜１０５がこの順で設けられている。めっき膜下では、めっき阻止金属膜１０７で覆われずに、露出しているめっきシード層１０６が設けられている。めっき膜とめっきシード層１０６とは、接している。めっき阻止金属膜１０７は、めっき膜の側壁の全面を覆うように形成されてもよいし、めっき膜の側壁の一部に形成されていなくてもよい。たとえば、めっき膜の下付近の側壁または、めっき膜の表面付近の側壁に、めっき阻止金属膜１０７が形成されていなくてもよい。めっき阻止金属膜１０７の膜厚は均一でもよいが、一部厚く、一部薄くなってもよい。
本実施の形態では、めっき膜が、ＵＢＭ１０８（Ｕｎｄｅｒｂｕｍｐｍｅｔａｌ）と半田バンプ１０９とを含む多層構造とすることができる。また、パッド電極１０２は、たとえば半導体素子上、具体的にはその回路形成面上に設けることができる。また、半導体装置１００は、不図示のトランジスタや配線などが設けられている。 (First embodiment)
FIG. 2C is a cross-sectional view showing a part of the structure of the semiconductor device in this embodiment.
The semiconductor device 100 according to the present embodiment includes a substrate (silicon substrate 101), a metal film (pad electrode 102) provided on the silicon substrate 101, a plating film provided on the pad electrode 102, and a plating film below A plating seed metal layer 107 provided on the side wall of the plating film, and a plating-inhibiting metal film 107 which is hard to be plated as compared with the plating seed layer 106 when plating the plating film. The plating inhibition metal film 107 is not provided.
As shown in FIG. 2C, a plating seed layer 106 and a barrier film 105 are provided in this order on the side wall of the plating film. Under the plating film, an exposed plating seed layer 106 is provided without being covered with the plating-inhibiting metal film 107. The plating film and the plating seed layer 106 are in contact with each other. The plating inhibition metal film 107 may be formed so as to cover the entire side wall of the plating film, or may not be formed on a part of the side wall of the plating film. For example, the plating-inhibiting metal film 107 may not be formed on the side wall near the bottom of the plating film or the side wall near the surface of the plating film. The thickness of the plating-inhibiting metal film 107 may be uniform, but may be partly thick or partly thin.
In the present embodiment, the plating film may have a multilayer structure including UBM 108 (Under bump metal) and solder bumps 109. The pad electrode 102 can be provided, for example, on a semiconductor element, specifically on its circuit formation surface. Further, the semiconductor device 100 is provided with a transistor, a wiring, and the like (not shown).

次に、本実施の形態の半導体装置の製造方法について説明する。
図１および図２は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の半導体装置の製造方法は、基板（シリコン基板１０１）上に形成された金属膜（パッド電極１０２）の上に、感光性膜（フォトレジスト膜１０４）を形成する工程と（工程（１））、フォトレジスト膜１０４に、パッド電極１０２に達する凹部（第２の凹部１１２）を設ける工程と（工程（２））、第２の凹部１１２の底部に、めっきシード層１０６を形成する工程と（工程（３））、第２の凹部１１２の外側のフォトレジスト膜１０４の表面および第２の凹部１１２の側壁に、第２の凹部１１２にめっき膜を電解めっきにより形成する際にめっきシード層１０６と比較してめっきされにくい、めっき阻止金属膜１０７を形成し、第２の凹部１１２の底部にめっき阻止金属膜１０７を形成しない工程（工程（４））、第２の凹部１１２にめっき膜（ＵＢＭ１０８、半田バンプ１０９）を電解めっきにより形成する工程と（工程（５））、フォトレジスト膜１０４上のめっき阻止金属膜１０７を除去して、フォトレジスト膜１０４の上面部を露出させ、この露出させた状態でフォトレジスト膜１０４を除去する工程と（工程（６））、を含む。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described.
1 and 2 are process cross-sectional views of the manufacturing procedure of the semiconductor device of the present embodiment.
The manufacturing method of the semiconductor device of this embodiment includes a step of forming a photosensitive film (photoresist film 104) on a metal film (pad electrode 102) formed on a substrate (silicon substrate 101) (steps). (1)) a step of forming a recess (second recess 112) reaching the pad electrode 102 in the photoresist film 104 (step (2)), and forming a plating seed layer 106 on the bottom of the second recess 112 (Step (3)), and forming a plating film on the surface of the photoresist film 104 outside the second recess 112 and on the side wall of the second recess 112 by electrolytic plating. A step of forming the plating-inhibiting metal film 107 that is difficult to be plated as compared with the plating seed layer 106 and not forming the plating-inhibiting metal film 107 on the bottom of the second recess 112 (step (4)), the second recess The step of forming a plating film (UBM108, solder bump 109) on 112 by electrolytic plating (step (5)), the plating-inhibiting metal film 107 on the photoresist film 104 is removed, and the upper surface portion of the photoresist film 104 is formed. And a step of removing the photoresist film 104 in the exposed state (step (6)).

［工程（１）および工程（２）について］
まず、トランジスタや配線などが形成されたシリコン基板１０１上に、パッド電極１０２形成する。パッド電極１０２を覆うようにシリコン基板１０１上面に絶縁膜１０３を成膜し、パッド電極１０２上が露出するように、絶縁膜１０３を除去して第１の凹部１１０（開口部）を設ける（図１（ａ））。続いて、シリコン基板１０１上にフォトレジスト膜１０４を用いて、第２の凹部１１２を設ける（図１（ｂ））。 [About Step (1) and Step (2)]
First, the pad electrode 102 is formed on the silicon substrate 101 on which transistors and wirings are formed. An insulating film 103 is formed on the upper surface of the silicon substrate 101 so as to cover the pad electrode 102, and the insulating film 103 is removed so as to expose the pad electrode 102, thereby providing a first recess 110 (opening) (FIG. 1 (a)). Subsequently, a second recess 112 is provided on the silicon substrate 101 using the photoresist film 104 (FIG. 1B).

［工程（３）および工程（４）について］
続いて、バリア膜１０５、めっきシード層１０６、めっき阻止金属膜１０７をこの順番で第２の凹部１１２内およびフォトレジスト膜１０４表面上に成膜する。そして、第２の凹部１１２の少なくとも底部において、めっき阻止金属膜１０７を除去して、めっきシード層１０６を露出させる（図１（ｃ））。本実施の形態では、バリア膜１０５として、Ｔｉ膜を用い、めっきシード層１０６として、Ｃｕ膜、めっき阻止金属膜１０７として、Ｔｉ膜を用いた。 [About Step (3) and Step (4)]
Subsequently, a barrier film 105, a plating seed layer 106, and a plating-inhibiting metal film 107 are formed in this order on the second recess 112 and on the surface of the photoresist film 104. Then, the plating inhibiting metal film 107 is removed at least at the bottom of the second recess 112 to expose the plating seed layer 106 (FIG. 1C). In the present embodiment, a Ti film is used as the barrier film 105, a Cu film is used as the plating seed layer 106, and a Ti film is used as the plating inhibition metal film 107.

バリア膜１０５およびめっきシード層１０６の成膜方法は、半導体で使用されている方法であれば良く、スパッタ法等の物理気相成長法、ＣＶＤ法やＡＬＤ法等の化学気相成長法、液相成長法、超臨界流体成長法等でも良い。但し、後の工程において、第２の凹部１１２内にめっきを行う観点から、第２の凹部１１２の間口付近では、なるべく厚膜化しない条件で、バリア膜１０５およびめっきシード層１０６の成膜を行うことが好ましい。 The method for forming the barrier film 105 and the plating seed layer 106 may be any method used in semiconductors, such as physical vapor deposition such as sputtering, chemical vapor deposition such as CVD or ALD, and liquid. A phase growth method, a supercritical fluid growth method, or the like may be used. However, from the viewpoint of plating in the second recess 112 in a later step, the barrier film 105 and the plating seed layer 106 are formed in the vicinity of the opening of the second recess 112 under the condition that the thickness is not increased as much as possible. Preferably it is done.

一方、めっき阻止金属膜１０７について第２の凹部１１２の底部付近を除いて成膜する方法としては、イオン化スパッタ法とＲＦエッチ法を組み合わせる等の手法を用いることができる。まず、イオン化スパッタ法を用いると、カバレッジの差から、フォトレジスト膜１０４の表面（第２の凹部１１２の外側）には厚く、フォトレジスト膜１０４の第２の凹部１１２内の底部には、相対的に薄く、めっき阻止金属膜１０７を成膜できる。続いて、ＲＦエッチ法を用いると、略均一な膜厚を除去できるので（均一なエッチングができるので）、第２の凹部１１２の底部のめっき阻止金属膜１０７を除去しつつ、フォトレジスト膜１０４表面のめっき阻止金属膜１０７を残すことができる。このようにカバレッジに起因する膜厚差を利用して、少なくとも第２の凹部１１２の底部が除去されためっき阻止金属膜１０７を形成することができる。
ここで、フォトレジスト膜１０４の表面（上面部）においては、その全面にわたってめっき阻止金属膜１０７を被覆させることができる。一方、フォトレジスト膜１０４の第２の凹部１１２の側壁の一部（第２の凹部１１２の開口部付近）または全面に、めっき阻止金属膜１０７を被覆させることができる。すなわち、第２の凹部１１２の底部付近の側壁には、めっき阻止金属膜１０７が被覆していなくてもよい。また、本工程で、第２の凹部１１２の底部にめっき阻止金属膜１０７を形成しない工程においては、すくなくとも、第２の凹部１１２の底部でめっきシード層１０６が一部露出していればよく、第２の凹部１１２の底部にめっき阻止金属膜１０７がわずかに残っていてもよい。 On the other hand, as a method of forming the plating-inhibiting metal film 107 excluding the vicinity of the bottom of the second recess 112, a technique such as a combination of ionized sputtering and RF etching can be used. First, when ionized sputtering is used, the surface of the photoresist film 104 (outside the second recess 112) is thick due to the difference in coverage, and the bottom of the photoresist film 104 in the second recess 112 is relatively Therefore, the plating-inhibiting metal film 107 can be formed thin. Subsequently, when an RF etching method is used, a substantially uniform film thickness can be removed (since uniform etching can be performed), so that the photoresist film 104 is removed while removing the plating-inhibiting metal film 107 at the bottom of the second recess 112. The plating-preventing metal film 107 on the surface can be left. In this way, the plating prevention metal film 107 from which at least the bottom portion of the second recess 112 is removed can be formed by utilizing the film thickness difference due to the coverage.
Here, on the surface (upper surface portion) of the photoresist film 104, the plating prevention metal film 107 can be covered over the entire surface. On the other hand, the plating inhibiting metal film 107 can be coated on a part of the side wall of the second recess 112 of the photoresist film 104 (near the opening of the second recess 112) or on the entire surface. That is, the side wall near the bottom of the second recess 112 may not be covered with the plating-inhibiting metal film 107. In this step, in the step of not forming the plating inhibition metal film 107 on the bottom of the second recess 112, at least the plating seed layer 106 may be exposed at the bottom of the second recess 112. A slight amount of the plating-inhibiting metal film 107 may remain on the bottom of the second recess 112.

バリア膜１０５は、第２の凹部１１２内に埋め込まれた金属が拡散することを防止できる金属を含むことができる。
バリア膜１０５としては、Ｔｉでなくても半導体で使用されている金属材料であれば良く、例えば、Ｔａ、Ｒｕ、Ｉｒ、Ｗおよびこれらの窒化物、を含む膜、主成分とする膜、またはそれらの積層物である膜等を用いることができる。 The barrier film 105 may include a metal that can prevent the metal embedded in the second recess 112 from diffusing.
The barrier film 105 may be a metal material that is not Ti but is used in a semiconductor. For example, a film containing Ta, Ru, Ir, W and nitrides thereof, a film containing a main component, or A film or the like which is a laminate of them can be used.

めっきシード層１０６としては、Ｃｕを含む膜、主成分とする膜、またはＣｕを上層とする多層構造である膜等を用いることができる。 As the plating seed layer 106, a film containing Cu, a film containing a main component, a film having a multilayer structure with Cu as an upper layer, or the like can be used.

めっき阻止金属膜１０７は、その表面にめっき膜が形成されることを抑制する金属、含む膜、主成分とする膜、またはその金属からなる膜である。
すなわち、めっき阻止金属膜１０７は、めっきシード層１０６と比較してめっきされにくい金属膜とすることができる。
本実施の形態では、めっき阻止金属膜１０７を構成する主成分の金属が、（ｉ）不動態膜を形成する金属、または（ｉｉ）めっきシード層１０６を構成する主成分の金属（Ｃｕ）より標準電極電位が高い金属とすることができる。ここで、主成分の金属とは、たとえば体積比（複数の金属群の場合には、それらの体積比の合計値）が５０％以上、７５％以上または９０％以上を占める金属（または金属群）を意味する。 The plating-inhibiting metal film 107 is a metal containing, a film containing, a main film, or a film made of the metal that suppresses the formation of a plating film on the surface thereof.
That is, the plating-inhibiting metal film 107 can be a metal film that is difficult to be plated as compared with the plating seed layer 106.
In the present embodiment, the main component metal constituting the plating inhibition metal film 107 is (i) the metal forming the passive film, or (ii) the main component metal (Cu) forming the plating seed layer 106. A metal having a high standard electrode potential can be used. Here, the main component metal is, for example, a metal (or metal group in which the volume ratio (in the case of a plurality of metal groups) occupies 50% or more, 75% or more, or 90% or more). ).

（ｉ）めっき阻止金属膜１０７を構成する主成分の金属が、不動態膜（酸化皮膜）を形成する金属である場合には、その表面酸化のために、めっき阻止金属膜１０７上では還元反応が進行しにくくなる。また、（ｉｉ）めっき阻止金属膜１０７の標準電極電位が、めっきシード層１０６と比較して高い場合には、めっき阻止金属膜１０７（酸化性膜）は、上では、めっきシード層１０６（還元性膜）より、還元性が低くなる。そのため、めっき阻止金属膜１０７上では、還元反応が進行しにくくなる。
このように、めっき阻止金属膜１０７上には、めっきシード層１０６と比較してめっきがされにくくなり、その表面にめっき膜が形成されることを抑制することができる。 (I) In the case where the main component metal constituting the plating-inhibiting metal film 107 is a metal that forms a passive film (oxide film), a reduction reaction occurs on the plating-inhibiting metal film 107 due to surface oxidation. Becomes difficult to progress. In addition, (ii) when the standard electrode potential of the plating inhibition metal film 107 is higher than that of the plating seed layer 106, the plating inhibition metal film 107 (oxidizing film) is formed on the plating seed layer 106 (reduction). Reducibility becomes lower than that of the conductive film. Therefore, the reduction reaction does not easily proceed on the plating inhibition metal film 107.
Thus, it is difficult to perform plating on the plating inhibition metal film 107 as compared with the plating seed layer 106, and it is possible to suppress the formation of a plating film on the surface thereof.

また、めっき阻止金属膜１０７を構成する金属が、還元反応が進行するような材料であっても、（ｉｉｉ）めっき阻止金属膜１０７の抵抗率が、めっきシード層１０６（Ｃｕ）と比較して高い場合には、めっき阻止金属膜１０７の電流密度は、めっきシード層１０６より低くなる。そのため、めっき阻止金属膜１０７上には、めっきシード層１０６と比較してめっきがされにくくなり、その表面にめっき膜が形成されることを抑制することができる。
ここで、めっきシード層１０６（Ｃｕ）より抵抗率が高い金属としては、Ａｌ、Ｎｉ、Ｔｉ、Ｒｕ、Ｉｒ、Ａｕ、またはＴａ等を用いることができる。 Further, even if the metal constituting the plating inhibition metal film 107 is a material in which a reduction reaction proceeds, (iii) the resistivity of the plating inhibition metal film 107 is higher than that of the plating seed layer 106 (Cu). When it is high, the current density of the plating inhibition metal film 107 is lower than that of the plating seed layer 106. Therefore, it is difficult to perform plating on the plating inhibition metal film 107 as compared with the plating seed layer 106, and it is possible to suppress the formation of a plating film on the surface thereof.
Here, Al, Ni, Ti, Ru, Ir, Au, Ta, or the like can be used as the metal having a higher resistivity than the plating seed layer 106 (Cu).

（ｉ）めっき阻止金属膜１０７に不動態膜を形成する観点から、めっき阻止金属膜１０７は、不動態膜を形成する金属としてＡｌ、Ｎｉ、ＴｉまたはＴａ等を含むことができる。また、めっき阻止金属膜１０７は、不動態膜を形成する金属を１種類または２種類以上を含んでもよい。
（ｉｉ）めっきシード層１０６を構成する主成分の金属より標準電極電位を高くする観点から、めっき阻止金属膜１０７は、Ｒｕ、Ｉｒ、Ａｕ、ＡｇまたはＰｄを、含む膜、を主成分とする膜または、これらの金属からなる膜とすることができる。また、めっき阻止金属膜１０７は、標準電極電位の高い金属を１種類または２種類以上を含んでもよい。
このとき、めっき阻止金属膜１０７を構成する主成分の金属の標準電極電位が、めっき膜を構成する金属の標準電極電位より高くすることができる。これにより、めっき阻止金属膜１０７のめっき阻止効果を一層向上させることができる。 (I) From the viewpoint of forming a passivation film on the plating-inhibiting metal film 107, the plating-inhibiting metal film 107 can contain Al, Ni, Ti, Ta, or the like as a metal that forms the passivation film. In addition, the plating-inhibiting metal film 107 may include one type or two or more types of metals that form a passive film.
(Ii) From the viewpoint of making the standard electrode potential higher than that of the main component metal constituting the plating seed layer 106, the plating inhibition metal film 107 is mainly composed of a film containing Ru, Ir, Au, Ag or Pd. It can be set as a film | membrane or the film | membrane which consists of these metals. Further, the plating inhibition metal film 107 may include one type or two or more types of metals having a high standard electrode potential.
At this time, the standard electrode potential of the main component metal constituting the plating prevention metal film 107 can be made higher than the standard electrode potential of the metal constituting the plating film. Thereby, the plating inhibition effect of the plating inhibition metal film 107 can be further improved.

［工程（５）について］
続いて、第２の凹部１１２に、ＵＢＭ１０８および半田バンプ１０９を電解めっきにより形成する（図２（ａ））。このとき、ＵＢＭ１０８としては、Ｎｉ膜、半田バンプ１０９としては、ＳｎＡｇ半田を用いた。
本工程においては、フォトレジスト膜１０４の上面部（第２の凹部１１２の外側）および第２の凹部１１２の側壁部に設けられためっき阻止金属膜１０７（Ｔｉ膜）は、表面酸化のために還元反応が進行しにくく、Ｃｕに比べて抵抗が高いため電流密度が低くなる。このため、めっき膜（ＵＢＭ１０８および半田バンプ１０９）は、第２の凹部１１２の側壁部やフォトレジスト膜１０４の上面部には殆ど成膜されず、第２の凹部１１２の底部から優先的に成膜される。このとき、たとえば第２の凹部１１２の内部に選択的に、めっき膜が形成される。めっき膜の成長方向は、おおよそ底部から第２の凹部１１２の開口部への方向にそろえることができる。 [About step (5)]
Subsequently, the UBM 108 and the solder bump 109 are formed in the second recess 112 by electrolytic plating (FIG. 2A). At this time, a Ni film was used as the UBM 108, and SnAg solder was used as the solder bump 109.
In this step, the plating prevention metal film 107 (Ti film) provided on the upper surface portion (outside the second recess 112) of the photoresist film 104 and the side wall portion of the second recess 112 is used for surface oxidation. The reduction reaction is unlikely to proceed, and the current density is low because the resistance is higher than that of Cu. For this reason, the plating film (UBM 108 and solder bump 109) is hardly formed on the side wall portion of the second recess 112 and the upper surface portion of the photoresist film 104, and is preferentially formed from the bottom of the second recess 112. Be filmed. At this time, for example, a plating film is selectively formed inside the second recess 112. The growth direction of the plating film can be roughly aligned with the direction from the bottom to the opening of the second recess 112.

本実施の形態では、めっきの電流密度は、たとえば０．１Ａ／ｄｍ^２から１０Ａ／ｄｍ^２程度とすることができる。めっき阻止金属膜１０７の材料によっては、高電流密度側でめっき阻止金属上にもめっき成長が生じる場合には、たとえば電流値を小さくして、電流密度を小さくすることができる。これにより、第２の凹部１１２内に選択的にめっき膜を埋め込みつつも、めっき阻止金属膜１０７上でめっき膜が成長することを防止することができる。このような、めっきの電流密度の最適化は適宜行うことができる。ここで、電流値は、電流密度にウェハ面積と凹部（第２の凹部１１２）の開口率の積とすることができる。 In this embodiment, the current density of the plating can be, for example, from 0.1 A / dm ² and 10A / dm ² about. Depending on the material of the plating inhibition metal film 107, when plating growth occurs on the plating inhibition metal on the high current density side, for example, the current value can be reduced to reduce the current density. Thereby, it is possible to prevent the plating film from growing on the plating inhibition metal film 107 while selectively embedding the plating film in the second recess 112. Such optimization of the plating current density can be performed as appropriate. Here, the current value can be the product of the current density, the wafer area, and the aperture ratio of the recess (second recess 112).

［工程（６）について］
続いて、フォトレジスト膜１０４上のバリア膜１０５、めっきシード層１０６およびめっき阻止金属膜１０７（これらの金属膜を合わせて、多層金属膜と称することもある）を除去する（図２（ｂ））。このとき、各膜を除去するには、たとえばウェットエッチ法を用いることができる。各膜の種類に応じて、適当なエッチング溶液を選択することができる。本工程では、膜種ごとに、エッチング溶液の種類を変更した。
このようにして、フォトレジスト膜１０４の上面部を露出させることができる。
また、フォトレジスト膜１０４の上面部の多層金属膜だけでなく、半田バンプ１０９およびＵＢＭ１０８の側壁部（第２の凹部１１２の側壁部）の多層金属膜を部分的に除去してもよい。これにより、半導体装置１００の実装時に、バリア膜１０５、めっきシード層１０６およびめっき阻止金属膜１０７が支障になることを回避することができる。ウェットエッチ時間を調節するなどにより、部分的に除去することができる、すなわち、半田バンプ１０９およびＵＢＭ１０８の側壁部に形成される多層金属膜の基板に対して垂線方向の高さを制御することができる。たとえば、半田バンプ１０９の上面部からパッド電極１０２方向に向かって、数１００ｎｍ〜数１０μｍの深さまで除去することができる。 [About step (6)]
Subsequently, the barrier film 105, the plating seed layer 106, and the plating inhibition metal film 107 (these metal films may be collectively referred to as a multilayer metal film) on the photoresist film 104 are removed (FIG. 2B). ). At this time, in order to remove each film, for example, a wet etching method can be used. An appropriate etching solution can be selected according to the type of each film. In this step, the type of etching solution was changed for each film type.
In this way, the upper surface portion of the photoresist film 104 can be exposed.
Further, not only the multilayer metal film on the upper surface of the photoresist film 104 but also the multilayer metal film on the solder bump 109 and the sidewall of the UBM 108 (the sidewall of the second recess 112) may be partially removed. Thereby, it is possible to avoid the barrier film 105, the plating seed layer 106, and the plating inhibition metal film 107 from being hindered when the semiconductor device 100 is mounted. It can be partially removed by adjusting the wet etch time, that is, the height in the direction perpendicular to the substrate of the multilayer metal film formed on the side walls of the solder bump 109 and the UBM 108 can be controlled. it can. For example, it can be removed from the upper surface of the solder bump 109 toward the pad electrode 102 to a depth of several hundred nm to several tens of μm.

この後、フォトレジスト膜１０４を剥離する（図２（ｃ））。本工程では、上面部がめっき膜等の金属膜で覆われてないフォトレジスト膜１０４についてレジスト剥離液を用いて除去することができる。
以上のようにして、本実施の形態の半導体装置１００を得ることができる。
得られた半導体装置１００は、たとえば、プリント配線基板等の実装基板にフリップチップ実装することができる。 Thereafter, the photoresist film 104 is peeled off (FIG. 2C). In this step, the photoresist film 104 whose upper surface is not covered with a metal film such as a plating film can be removed using a resist stripping solution.
As described above, the semiconductor device 100 of the present embodiment can be obtained.
The obtained semiconductor device 100 can be flip-chip mounted on a mounting board such as a printed wiring board, for example.

次に、本実施の形態の作用効果について説明する。
本実施の形態の半導体装置１００においては、めっき膜（ＵＢＭ１０８、半田バンプ１０９）の側壁には、めっき阻止金属膜１０７が設けられているが、めっき膜の下には設けられていなく、めっき膜の下方にはめっきシード層１０６が設けられている。このため、めっき膜は、めっき阻止金属膜１０７の側壁から成長せずに、めっきシード層１０６から上方に向かって成長する。このように、基板に対して垂線方向において、下方（めっきシード層１０６）から上方に向かってめっき膜の成長方向が一致するので、めっき膜（ＵＢＭ１０８、半田バンプ１０９）の成膜性が向上する。よって、本実施の形態の半導体装置１００は、信頼性の優れた構造となる。
また、本実施の形態の製造工程においては、フォトレジスト膜１０４の上にめっき阻止金属膜１０７を形成しているので、フォトレジスト膜１０４上にめっき膜が形成されることを抑制することができる。このため、フォトレジスト膜１０４（感光性膜）を除去する前に、めっき膜を残しつつ、めっき阻止金属膜１０７、めっきシード層１０６、バリア膜１０５等の多層金属膜を選択的に除去して、フォトレジスト膜１０４の上面部を露出させることができる。そして、上面部が露出した状態でフォトレジスト膜１０４を除去するので、リフトオフによるパーティクルの発生を防止することができる。このように、基板表面にパーティクルが付着することを回避できるので、信頼性に優れた半導体装置１００を得ることができる。また、本実施の形態によれば、信頼性の優れた半導体装置１００を得られるので、歩留まりを向上させることができ、半導体装置１００の生産性を向上させることができる。
このように、シリコン基板１０１上の凹部内（第２の凹部１１２内）に選択的にめっき膜を形成できるので、半田等のめっき膜の信頼性を向上させることができる。 Next, the effect of this Embodiment is demonstrated.
In the semiconductor device 100 of the present embodiment, the plating prevention metal film 107 is provided on the side wall of the plating film (UBM 108, solder bump 109), but is not provided under the plating film. A plating seed layer 106 is provided below the plating seed layer 106. Therefore, the plating film does not grow from the side wall of the plating inhibition metal film 107 but grows upward from the plating seed layer 106. In this manner, in the direction perpendicular to the substrate, the growth direction of the plating film coincides from the lower side (plating seed layer 106) to the upper side, so that the film formability of the plating film (UBM 108, solder bump 109) is improved. . Therefore, the semiconductor device 100 of this embodiment has a highly reliable structure.
Further, in the manufacturing process of the present embodiment, since the plating inhibition metal film 107 is formed on the photoresist film 104, it is possible to suppress the formation of the plating film on the photoresist film 104. . Therefore, before removing the photoresist film 104 (photosensitive film), the multi-layer metal film such as the plating inhibition metal film 107, the plating seed layer 106, and the barrier film 105 is selectively removed while leaving the plating film. The upper surface portion of the photoresist film 104 can be exposed. Since the photoresist film 104 is removed with the upper surface portion exposed, generation of particles due to lift-off can be prevented. As described above, since particles can be prevented from adhering to the substrate surface, the semiconductor device 100 having excellent reliability can be obtained. Further, according to the present embodiment, since the semiconductor device 100 with excellent reliability can be obtained, the yield can be improved and the productivity of the semiconductor device 100 can be improved.
In this way, since the plating film can be selectively formed in the recess on the silicon substrate 101 (in the second recess 112), the reliability of the plating film such as solder can be improved.

また、めっき阻止金属膜１０７の膜厚は、特に限定されないが、たとえば平均膜厚が０．５から１原子層程度以上あれば、その表面がめっきされることを阻止する効果が得られる。
また、めっきシード層１０６がＣｕとした場合には、めっき阻止金属膜１０７の材料はＣｕを主成分としない金属であれば良い。例えば、本実施の形態のＴｉに代えて、Ｃｕより標準電極電位が高いＰｄやＲｕ等を主として含む場合にも本実施の形態の効果がえられる。
また、本実施の形態では、めっき膜は、めっき阻止金属膜１０７の側壁から成長せずに、めっきシード層１０６から上方に向かって一定の方向に成長する。このため、めっき工程中にめっき液の種類を変える等の方法により、めっき膜を多層構造とすることができる。めっき膜は、異なる種類の金属膜の多層膜とすることができる。このため、めっき膜について、所望の特性を実現することができる。 The film thickness of the plating-inhibiting metal film 107 is not particularly limited. For example, if the average film thickness is about 0.5 to 1 atomic layer or more, the effect of preventing the surface from being plated can be obtained.
Further, when the plating seed layer 106 is made of Cu, the material of the plating inhibition metal film 107 may be any metal that does not contain Cu as a main component. For example, in place of Ti in the present embodiment, the effect of the present embodiment can also be obtained when Pd, Ru, or the like whose standard electrode potential is higher than that of Cu is mainly included.
In the present embodiment, the plating film does not grow from the side wall of the plating inhibition metal film 107 but grows in a certain direction upward from the plating seed layer 106. For this reason, a plating film can be made into a multilayer structure by the method of changing the kind of plating solution during a plating process. The plating film can be a multilayer film of different types of metal films. For this reason, a desired characteristic is realizable about a plating film.

次に、特許文献１に記載の技術（従来技術）と対比しつつ本実施の形態の効果についてさらに説明する。
従来技術の課題（１）は、レジスト膜の剥離が長時間化して生産能力が低下することである。特許文献１においては、リフトオフで剥離が進行する。そのため、バリアメタルと下地の狭い隙間を剥離液が毛細管現象で浸み込んでレジスト膜を溶解することになり、剥離時間は必然的に長くなる。
従来技術の課題（２）は、有効領域の低下である。リフトオフでレジスト膜の剥離が進行するには、レジスト膜がバリアメタルにもめっき物にも被覆されていない箇所が必要となる。通常、ウェハ外周にそのような箇所を設けることになるが、その分だけ有効領域が小さくなる。
従来技術の課題（３）は、スパッタコストの増加である。リフトオフでレジスト膜の剥離をするために、ウェハ外周にバリアメタルが成膜されないように、バリアメタルスパッタ装置内にウェハ外周を覆うような機構を設けなければならず、その分、装置コストやその部品のメンテナンスコストが増加する。
従来技術の課題（４）は、めっき成膜コストが増加することである。従来はレジスト開口部の内部だけにめっきしていたのに対して、レジスト開口部の外のフィールド部へもめっきするため、めっきコストが増加する。
従来技術の課題（５）は、めっき膜厚を測定できないことである。特許文献１中の従来技術では膜厚は光学式測定器で測定は可能であるが、レジスト膜を光が透過してしまうためレーザー等の光学式測定器でのめっき膜厚測定は補正が必要であったり、良好な精度が得られなかったりした。特許文献１の場合は全面めっきするためレジスト膜上面とめっき膜との段差はめっき膜厚と異なってしまう。そのため、事故によりめっきが成膜途中で終了した場合も膜厚を測定して、追加のめっきが必要であった。
従来技術の課題（６）は、レジスト膜の剥離前に、レジスト膜上のめっき物を除去しようとすると、凹部内のバンプ（めっき物）も同時に除去されてしまうことである。全面めっきするためレジスト膜上と凹部内のめっき膜厚差が少ないためである。その結果、バンプの信頼性が低下してしまうことがあった。 Next, the effects of the present embodiment will be further described in comparison with the technique (conventional technique) described in Patent Document 1.
The problem (1) of the prior art is that the resist film is peeled off for a long time and the production capacity is lowered. In Patent Document 1, peeling proceeds by lift-off. For this reason, the stripping solution penetrates through a narrow gap between the barrier metal and the base layer by capillary action to dissolve the resist film, and the stripping time is inevitably long.
The problem (2) of the prior art is a reduction in the effective area. In order for peeling of the resist film to proceed by lift-off, a portion where the resist film is not covered with either the barrier metal or the plated product is necessary. Normally, such a portion is provided on the outer periphery of the wafer, but the effective area is reduced accordingly.
The problem (3) of the prior art is an increase in sputtering cost. In order to remove the resist film by lift-off, a barrier metal sputtering device must be provided with a mechanism for covering the outer periphery of the wafer so that no barrier metal is formed on the outer periphery of the wafer. The maintenance cost of parts increases.
The problem (4) of the prior art is that the plating film forming cost increases. Conventionally, plating is performed only on the inside of the resist opening, but plating is also performed on the field portion outside the resist opening, which increases the plating cost.
The problem (5) of the prior art is that the plating film thickness cannot be measured. In the prior art in Patent Document 1, the film thickness can be measured with an optical measuring instrument, but since the light is transmitted through the resist film, the plating film thickness measurement with an optical measuring instrument such as a laser needs to be corrected. Or good accuracy could not be obtained. In the case of Patent Document 1, since the entire surface is plated, the step between the upper surface of the resist film and the plating film differs from the plating film thickness. For this reason, even when the plating is terminated in the middle of the film formation due to an accident, the film thickness is measured and additional plating is necessary.
The problem (6) of the prior art is that the bump (plated product) in the recess is also removed at the same time if the plated product on the resist film is to be removed before the resist film is peeled off. This is because the entire surface is plated so that there is little difference in the plating film thickness on the resist film and in the recess. As a result, the reliability of the bump may be lowered.

これに対して、本実施の形態では、フォトレジスト膜１０４（感光性膜）を除去する前に、めっき膜を設計通りに残しつつ、めっき阻止金属膜１０７、めっきシード層１０６、バリア膜１０５等の多層金属膜を選択的に除去して、フォトレジスト膜１０４の上面部を露出させることができる。そして、上面部が露出した状態でフォトレジスト膜１０４を除去することができる。
そのため、本実施の形態によれば、（１）レジスト材料溶解によるめっき液寿命の短縮化の課題を解決することができる。フォトレジスト膜１０４がめっきシード層１０６およびめっき阻止金属膜１０７に覆われている。これにより、フォトレジスト膜１０４がめっき液と接することを回避でき、電解めっき溶液にレジスト材料への溶解が無いためである。
また、本実施の形態によれば、（２）有効領域縮小、（３）スパッタコスト増加の課題が解決される。レジスト膜剥離前にレジスト膜上に金属が無いためである。また、本実施の形態によれば、（４）めっき成膜コストが増加する課題を解決することができる。凹部（第２の凹部１１２）の外側のフォトレジスト膜１０４の上面にめっき膜を形成せずに、当該凹部内に選択的にめっき膜を形成することができるためである。また、本実施の形態によれば、（５）めっき膜厚を測定できないという課題を解決できる。すなわち、本実施の形態では、光学式膜厚測定器でのめっき膜厚測定が容易になる。レジスト開口部の内部だけにめっきするため、レジスト膜とめっき膜の段差を測定することで、めっき膜厚を測定できる。加えて、本実施の形態ではレジスト膜上面が金属で被覆されるため、プローブ光の透過が無く、容易に高精度にめっき膜との段差を測定できる。また、本実施の形態によれば、（６）レジスト膜上のめっき物を除去しようとすると、凹部内のバンプ（めっき物）も同時に除去されてしまうという課題を解決できる。本実施の形態ではレジスト開口部の内部だけにめっきしており、レジスト膜上にめっきされないためである。 On the other hand, in this embodiment, before removing the photoresist film 104 (photosensitive film), the plating prevention metal film 107, the plating seed layer 106, the barrier film 105, etc., while leaving the plating film as designed. The multilayer metal film can be selectively removed to expose the upper surface portion of the photoresist film 104. Then, the photoresist film 104 can be removed with the upper surface portion exposed.
Therefore, according to the present embodiment, (1) the problem of shortening the plating solution life due to dissolution of the resist material can be solved. The photoresist film 104 is covered with the plating seed layer 106 and the plating inhibition metal film 107. This is because the photoresist film 104 can be prevented from coming into contact with the plating solution, and the electrolytic plating solution is not dissolved in the resist material.
Further, according to the present embodiment, the problems of (2) effective area reduction and (3) increase in sputtering cost are solved. This is because there is no metal on the resist film before the resist film is peeled off. Moreover, according to this Embodiment, (4) The subject that the plating film-forming cost increases can be solved. This is because the plating film can be selectively formed in the recess without forming the plating film on the upper surface of the photoresist film 104 outside the recess (second recess 112). Moreover, according to this Embodiment, the subject that (5) plating film thickness cannot be measured can be solved. That is, in this embodiment, the plating film thickness measurement with an optical film thickness measuring instrument is facilitated. Since plating is performed only inside the resist opening, the plating film thickness can be measured by measuring the level difference between the resist film and the plating film. In addition, in this embodiment, since the upper surface of the resist film is coated with metal, there is no transmission of probe light, and the step with the plating film can be easily measured with high accuracy. In addition, according to the present embodiment, (6) when the plated product on the resist film is to be removed, the problem that the bump (plated product) in the recess is also removed at the same time can be solved. This is because in this embodiment, plating is performed only inside the resist opening and not on the resist film.

さらに、本実施の形態によれば、ＵＢＭ下のウェットエッチによるＵＢＭ強度の低下の問題が解決される。めっきシードが被めっき膜の側面を覆ってＵＢＭ下がウェットエッチの起点とならず、ＵＢＭ下はウェットエッチされないためである。また、本実施の形態によれば、染み込みによるめっき後の外観異常の問題が解決される。レジスト膜／シード界面がめっきシード層、めっき阻止金属膜に覆われて、めっき液がレジスト膜／シード界面に染み込まないためである。また、レジスト材料のコスト削減が可能となる。従来、染み込みにより使用できなかったレジスト材料を用いることができるようになるためである。さらには、レジスト膜形成工程で失敗してレジスト膜を剥離したときの外観異常の問題が解決される。従来では、めっきシード上にレジストパターンの形成をしていたときにはレジスト膜とシードの反応が生じて、レジスト膜を剥離するとレジスト痕が見られて外観異常となっていた。本実施の形態では、フォトレジスト膜１０４が絶縁膜１０３上に堆積されるためシード（めっきシード層１０６）とフォトレジスト膜１０４の反応が生じない。 Furthermore, according to the present embodiment, the problem of a decrease in UBM strength due to wet etching under the UBM is solved. This is because the plating seed covers the side surface of the film to be plated and the bottom of the UBM does not become the starting point of wet etching, and the bottom of the UBM is not wet etched. Further, according to the present embodiment, the problem of appearance abnormality after plating due to soaking is solved. This is because the resist film / seed interface is covered with the plating seed layer and the plating-inhibiting metal film, and the plating solution does not penetrate into the resist film / seed interface. Further, the cost of the resist material can be reduced. This is because it is possible to use a resist material that could not be used conventionally due to penetration. Furthermore, the problem of abnormal appearance when the resist film is failed and the resist film is peeled off is solved. Conventionally, when a resist pattern is formed on a plating seed, a reaction between the resist film and the seed occurs, and when the resist film is peeled off, a resist mark is seen and the appearance is abnormal. In this embodiment, since the photoresist film 104 is deposited on the insulating film 103, the reaction between the seed (plating seed layer 106) and the photoresist film 104 does not occur.

また、本実施の形態によれば、半田リフロー時の隣接バンプへの付着や半田リフロー時の飛び散ることによるショートが回避され歩留まりが向上する。これは、ＵＢＭ、半田の側壁に被覆するめっき阻止金属膜１０７およびめっきシード層１０６について、半田よりも融点が高い金属を適用することができるためである。 Further, according to the present embodiment, a short circuit due to adhesion to adjacent bumps during solder reflow or scattering during solder reflow is avoided, and yield is improved. This is because a metal having a melting point higher than that of solder can be applied to the UBM, the plating prevention metal film 107 and the plating seed layer 106 covering the side walls of the solder.

（第２の実施の形態）
図４（ｃ）は、本実施の形態における半導体装置の構成の一部を示す断面図である。
図４（ｃ）に示すように、シリコン基板１２０上に下層配線１２１（金属膜）が設けられている。下層配線１２１（めっき膜）上に上層配線１２７が設けられている。この上層配線１２７の下面および側壁を覆うように、めっきシード層１２５およびバリア膜１２４がこの順番で設けられ、上層配線１２７の側壁のみに、めっき阻止金属膜１２６が設けられている。めっき阻止金属膜１２６の断面形状は、テーパ状である。本実施の形態では、下層配線１２１としては、Ｃｕめっき膜であり、下層配線１２１は、Ｃｕ膜である場合について説明する。めっき阻止金属膜１２６、めっきシード層１２５およびバリア膜１２４としては、第１の実施の形態と同様の材料で構成されているものとする。 (Second Embodiment)
FIG. 4C is a cross-sectional view showing a part of the structure of the semiconductor device in this embodiment.
As shown in FIG. 4C, a lower layer wiring 121 (metal film) is provided on the silicon substrate 120. Upper layer wiring 127 is provided on lower layer wiring 121 (plating film). The plating seed layer 125 and the barrier film 124 are provided in this order so as to cover the lower surface and the side wall of the upper layer wiring 127, and the plating inhibiting metal film 126 is provided only on the side wall of the upper layer wiring 127. The cross-sectional shape of the plating inhibition metal film 126 is tapered. In the present embodiment, a case where the lower layer wiring 121 is a Cu plating film and the lower layer wiring 121 is a Cu film will be described. The plating prevention metal film 126, the plating seed layer 125, and the barrier film 124 are made of the same material as in the first embodiment.

次に、本実施の形態の半導体装置の製造方法について説明する。
図３および図４は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
まず、トランジスタや配線等が形成されたシリコン基板１２０上に下層配線１２１およびその周囲に絶縁膜１２２を形成する（図３（ａ））。続いて、シリコン基板１２０上に形成したポリイミド１２３に凹部１３０を設ける（図３（ｂ））。続いて、凹部１３０中にバリア膜１２４およびめっきシード層１２５を形成する。そして、第１の実施形態と同様にして、凹部１３０の底部を除いて、ポリイミド１２３の上面部および凹部１３０の側壁部にめっき阻止金属を成膜する（図３（ｃ））。続いて、凹部１３０を埋め込むように、Ｃｕめっき膜（上層配線１２７）を電解めっきにより形成する（図４（ａ））。続いて、ウェットエッチにより、ポリイミド１２３上のめっき阻止金属膜１２６、めっきシード層１２５およびバリア膜１２４をエッチバックにより除去する（図４（ｂ））。このとき、Ｃｕめっき膜（上層配線１２７）とめっきシード層１２５とが同じ材料である場合でも、めっきシード層１２５をエッチング溶液で除去するとき、Ｃｕめっき膜の除去は問題とならない。すなわち、めっきシード層１２５は極薄のため、Ｃｕめっき膜の除去量は、上層配線１２７の信頼性が問題になる量ではない。この後、上面部が露出しているポリイミド１２３を剥離する（図４（ｃ））。このようにして、本実施の形態の半導体装置１４０を得ることができる。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described.
3 and 4 show process cross-sectional views of the manufacturing procedure of the semiconductor device of the present embodiment.
First, a lower layer wiring 121 and an insulating film 122 are formed around the lower layer wiring 121 on a silicon substrate 120 on which transistors, wirings, and the like are formed (FIG. 3A). Subsequently, a recess 130 is provided in the polyimide 123 formed on the silicon substrate 120 (FIG. 3B). Subsequently, a barrier film 124 and a plating seed layer 125 are formed in the recess 130. Then, in the same manner as in the first embodiment, a plating-inhibiting metal is formed on the upper surface of the polyimide 123 and the side wall of the recess 130 except for the bottom of the recess 130 (FIG. 3C). Subsequently, a Cu plating film (upper layer wiring 127) is formed by electrolytic plating so as to fill the recess 130 (FIG. 4A). Subsequently, the plating-inhibiting metal film 126, the plating seed layer 125, and the barrier film 124 on the polyimide 123 are removed by etch back by wet etching (FIG. 4B). At this time, even when the Cu plating film (upper layer wiring 127) and the plating seed layer 125 are made of the same material, the removal of the Cu plating film does not cause a problem when the plating seed layer 125 is removed with an etching solution. That is, since the plating seed layer 125 is extremely thin, the removal amount of the Cu plating film is not an amount in which the reliability of the upper wiring 127 is a problem. Thereafter, the polyimide 123 whose upper surface portion is exposed is peeled off (FIG. 4C). In this way, the semiconductor device 140 of the present embodiment can be obtained.

本実施の形態では、Ｃｕめっき膜（上層配線１２７）の側壁のめっき阻止金属膜１２６、めっきシード層１２５およびバリア膜１２４等の多層金属膜は、多層金属膜の周囲に形成される絶縁膜との密着性を保つために、なるべく除去しない事が望ましい。
また、めっき阻止金属膜１２６、めっきシード層１２５およびバリア膜１２４は、化学機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）の手法により除去しても良い。 In the present embodiment, the multilayer metal films such as the plating-inhibiting metal film 126, the plating seed layer 125, and the barrier film 124 on the side wall of the Cu plating film (upper wiring 127) are the insulating film formed around the multilayer metal film. It is desirable not to remove as much as possible in order to maintain the adhesion of the film.
Further, the plating-inhibiting metal film 126, the plating seed layer 125, and the barrier film 124 may be removed by a chemical mechanical polishing (CMP) technique.

従来、再配線では再配線側面と接する絶縁膜との密着性が悪いことが問題であった。これは再配線の側面がバリアメタルで被覆されていないためである。
これに対して、本実施の形態のＣｕ再配線（上層配線１２７）の側壁は、バリア膜１２４で被覆されているため、絶縁膜との高い密着性を確保することができる。また、第２の実施の形態でも、第１の実施の形態と同様の効果が得られる。 Conventionally, rewiring has a problem of poor adhesion to an insulating film in contact with a side surface of the rewiring. This is because the side surface of the rewiring is not covered with the barrier metal.
On the other hand, since the side wall of the Cu rewiring (upper layer wiring 127) of this embodiment is covered with the barrier film 124, high adhesion to the insulating film can be ensured. Also in the second embodiment, the same effect as in the first embodiment can be obtained.

更に、めっき阻止金属膜１２６に適切な材料を選択することで、めっき阻止金属膜１２６を構成する金属は、めっき後の熱処理でめっきＣｕ膜中に拡散する。これにより、Ｃｕ再配線（上層配線１２７）の信頼性を向上させることができる。 Furthermore, by selecting an appropriate material for the plating-inhibiting metal film 126, the metal constituting the plating-inhibiting metal film 126 diffuses into the plated Cu film by heat treatment after plating. As a result, the reliability of the Cu rewiring (upper layer wiring 127) can be improved.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、第１の実施の形態において、ＵＢＭ１０８と半田バンプ１０９との間に、Ｃｕピラーを形成してもよい。
図１（ｃ）まで形成後、Ｎｉ−ＵＢＭ、Ｃｕピラー、ＳｎＡｇ半田を順次電解めっきにより形成する。ウェットエッチにより、めっき阻止金属、めっきシード層、バリア膜をエッチバックして除去した後にレジスト膜を剥離する。
半田めっき側面のめっき阻止金属とめっきシード層とは実装時の支障にならないように、ウェットエッチの際に部分的に、除去されていてもよい。また、Ｃｕピラー側面に関してはバリア性や密着性確保の点から残っていることが望ましいが、ウェットエッチされていてもよい。このように、近年、開発が進められているＣｕピラー構造も、本実施の形態に適用することができる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
For example, in the first embodiment, a Cu pillar may be formed between the UBM 108 and the solder bump 109.
After forming to FIG.1 (c), Ni-UBM, Cu pillar, and SnAg solder are formed in order by electrolytic plating. The resist film is peeled off after removing the plating-inhibiting metal, the plating seed layer, and the barrier film by wet-etching.
The plating-inhibiting metal and the plating seed layer on the side surface of the solder plating may be partially removed during wet etching so as not to hinder the mounting. Further, although it is desirable that the Cu pillar side face remains from the viewpoint of ensuring barrier properties and adhesion, it may be wet-etched. Thus, a Cu pillar structure that has been developed in recent years can also be applied to this embodiment.

例えば、感光性膜（感光性材料）としては、フォトレジスト、ポリイミド、ドライフィルム等の通常用いられる感光性膜を適用することができる。
本実施の形態の基板としては、一般に使用される材料であり、Ｓｉ基板、ＳＯＩ（シリコン・オン・インシュレータ）基板、シリコン・オン・サファイヤ基板、化合物半導体基板、あるいはガラス基板上に能動素子を形成したもの等を用いることができる。
絶縁膜（絶縁膜１０３、１２２）としては、シリコン酸化膜、シリコン酸窒化膜あるいはポリイミド等の有機系絶縁膜等を使用する。絶縁膜１０３、１２２は、シリコン基板１０１、１２０上に形成された多層配線構造の最上層層間絶縁膜を構成するものとすることができる。
パッド電極１０２としては、Ｃｕ、ＡｌまたはＡｌ−Ｃｕ合金を使用することができる。また、下層配線１２１としては、Ｃｕ、ＡｌまたはＡｌ−Ｃｕ合金を使用することができる。また、本実施の形態の半導体装置１００には、複数のパッド電極１０２が設けられていてもよい。
また、めっき阻止金属膜１０７の一部が、基板に対して垂線方向において、テーパ状でもよい。めっき膜の断面形状は、矩形、正方形、テーパ状、凸状等でもよい。 For example, as the photosensitive film (photosensitive material), a commonly used photosensitive film such as a photoresist, polyimide, or dry film can be applied.
The substrate of this embodiment is a commonly used material, and an active element is formed on a Si substrate, SOI (silicon on insulator) substrate, silicon on sapphire substrate, compound semiconductor substrate, or glass substrate. Can be used.
As the insulating film (insulating films 103 and 122), an organic insulating film such as a silicon oxide film, a silicon oxynitride film, or polyimide is used. The insulating films 103 and 122 may constitute an uppermost interlayer insulating film having a multilayer wiring structure formed on the silicon substrates 101 and 120.
As the pad electrode 102, Cu, Al, or an Al—Cu alloy can be used. Further, as the lower layer wiring 121, Cu, Al, or an Al—Cu alloy can be used. In addition, the semiconductor device 100 of this embodiment may be provided with a plurality of pad electrodes 102.
Further, a part of the plating inhibition metal film 107 may be tapered in a direction perpendicular to the substrate. The cross-sectional shape of the plating film may be rectangular, square, tapered, convex, or the like.

また、本実施の形態のめっき工程後、めっき膜を熱処理することができる。これにより、めっき膜の密着性を向上させることができる。たとえば、めっき阻止金属膜１０７がＴｉを含む場合は、少なくとも窒素を含む化合物を含む雰囲気での熱処理を行うことができ、めっき阻止金属膜１０７がＡｌを含む場合には、少なくとも酸素を含む化合物を含む雰囲気での熱処理を行うことができる。これにより、めっき膜とめっき阻止金属膜１０７との密着性を一層向上させることができる。そのため、半田バンプ、再配線の信頼性をさらに向上させることができる。 Moreover, the plating film can be heat-treated after the plating step of the present embodiment. Thereby, the adhesiveness of a plating film can be improved. For example, when the plating inhibition metal film 107 contains Ti, heat treatment can be performed in an atmosphere containing a compound containing at least nitrogen. When the plating inhibition metal film 107 contains Al, a compound containing at least oxygen is used. Heat treatment can be performed in an atmosphere including the same. Thereby, the adhesion between the plating film and the plating-inhibiting metal film 107 can be further improved. Therefore, the reliability of solder bumps and rewiring can be further improved.

１００半導体装置
１０１シリコン基板
１０２パッド電極
１０３絶縁膜
１０４フォトレジスト膜
１０５バリア膜
１０６めっきシード層
１０７めっき阻止金属膜
１０８ＵＢＭ
１０９半田バンプ
１１０第１の凹部
１１２第２の凹部
１２０シリコン基板
１２１下層配線
１２２絶縁膜
１２３ポリイミド
１２４バリア膜
１２５めっきシード層
１２６めっき阻止金属膜
１２７上層配線
１３０凹部
１４０半導体装置 DESCRIPTION OF SYMBOLS 100 Semiconductor device 101 Silicon substrate 102 Pad electrode 103 Insulating film 104 Photoresist film 105 Barrier film 106 Plating seed layer 107 Plating prevention metal film 108 UBM
DESCRIPTION OF SYMBOLS 109 Solder bump 110 1st recessed part 112 2nd recessed part 120 Silicon substrate 121 Lower layer wiring 122 Insulating film 123 Polyimide 124 Barrier film 125 Plating seed layer 126 Plating prevention metal film 127 Upper layer wiring 130 Recessed part 140 Semiconductor device

Claims

Forming a photosensitive film on the metal film formed on the substrate;
Providing the photosensitive film with a recess reaching the metal film;
Forming a plating seed layer on the bottom of the recess;
A plating-inhibiting metal film is formed on the surface of the photosensitive film outside the recess and on the side wall of the recess, which is harder to be plated than the plating seed layer when the plating film is formed in the recess by electrolytic plating. The step of not forming the plating-inhibiting metal film on the bottom of the recess;
Forming the plating film in the recess by the electrolytic plating;
Removing the plating-inhibiting metal film on the photosensitive film, exposing an upper surface portion of the photosensitive film, and removing the photosensitive film in the exposed state. Method.

The method for manufacturing a semiconductor device according to claim 1, wherein the plating-inhibiting metal film is mainly composed of a metal that forms a passive film.

The method for manufacturing a semiconductor device according to claim 2, wherein the metal forming the passive film contains Al, Ni, Ti, or Ta.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the metal of the main component constituting the plating-inhibiting metal film has a higher standard electrode potential than the metal of the main component constituting the plating seed layer.

The method for manufacturing a semiconductor device according to claim 4, wherein the metal having a high standard electrode potential includes Ru, Ir, Au, Ag, or Pd.

6. The method of manufacturing a semiconductor device according to claim 4, wherein a standard electrode potential of a main component metal constituting the plating prevention metal film is higher than a standard electrode potential of a metal constituting the plating film.

The method for manufacturing a semiconductor device according to claim 1, wherein the plating-inhibiting metal film is formed on the entire surface of the photosensitive film outside the concave portion.

The method for manufacturing a semiconductor device according to claim 1, wherein the plating seed layer includes Cu.

The metal film is a pad electrode;
The method for manufacturing a semiconductor device according to claim 1, wherein the plating film has a multilayer structure including UBM and solder bumps.

The metal film is a lower layer wiring;
The method for manufacturing a semiconductor device according to claim 1, wherein the plating film is an upper layer wiring.

After the step of forming the plating film by the electrolytic plating, when the plating-inhibiting metal film contains Ti, the step of heat-treating the plating-inhibiting metal film in an atmosphere containing at least a nitrogen-containing compound, or the plating-inhibiting metal film 4. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of heat-treating the plating-inhibiting metal film in an atmosphere containing at least an oxygen-containing compound when Al contains Al. 5.

A substrate,
A metal film provided on the substrate;
A plating film provided on the metal film;
A plating seed layer provided under the plating film,
When plating the plating film on the side wall of the plating film, a plating-inhibiting metal film that is difficult to be plated as compared with the plating seed layer is provided, and the plating-inhibiting metal film is not provided under the plating film, Semiconductor device.

The semiconductor device according to claim 12, wherein the plating-inhibiting metal film is mainly composed of a metal that forms a passive film.

The semiconductor device according to claim 13, wherein the metal forming the passive film includes Al, Ni, Ti, or Ta.

The semiconductor device according to claim 12, wherein a main component metal constituting the plating inhibition metal film has a higher standard electrode potential than a main component metal constituting the plating seed layer.

The semiconductor device according to claim 15, wherein the metal having a high standard electrode potential includes Ru, Ir, Au, Ag, or Pd.

17. The semiconductor device according to claim 15, wherein a standard electrode potential of a main component metal constituting the plating prevention metal film is higher than a standard electrode potential of a metal constituting the plating film.

The semiconductor device according to claim 12, wherein the plating seed layer contains Cu.

The semiconductor device according to claim 12, further comprising a barrier film on a side wall of the plating film.

The metal film is a pad electrode;
The semiconductor device according to claim 12, wherein the plated film has a multilayer structure including UBM and solder bumps.

The metal film is a lower layer wiring;
The semiconductor device according to claim 12, wherein the plating film is an upper layer wiring.