JP2011071161A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】微細化したトレンチゲートデバイスの出力耐圧を確保する。
【解決手段】ＮｃｈトレンチパワーＭＯＳトランジスタ８０は、複数のトレンチゲート４０がストライプ状に並列配置される。Ｎソース層７及びＰ^＋ボディ層８は、トレンチゲート４０に対して垂直の方向に、千鳥格子状に配置される。Ｎソース層７及びＰ^＋ボディ層８は、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。Ｎソース層７の幅とＰ^＋ボディ層８の幅の和は、トレンチゲート４０の間隔よりも小さい。
【選択図】 図１

Description

本発明は、半導体素子及びその製造方法に関する。

パワーＭＯＳトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）では、低オン抵抗化、高速化、セルピッチの微細化などが可能なトレンチ型製品が多数開発されている。トレンチゲート構造を有するパワーＭＯＳトランジスタでは、出力耐圧の確保や低オン抵抗を図るために、トレンチゲートを凹凸形状にし、Ｎソース層及びＰ^＋ボディ層を千鳥状に配置したものが知られている（例えば、特許文献１参照。）。

特許文献１に記載されるトレンチパワーＭＯＳトランジスタは、トランジスタ形状を微細化した場合、マスク合わせ余裕が減少し、出力耐圧を確保するのが困難になるという問題点がある。また、マスク合わせ余裕がなくなると歩留が低下する可能性がある。

特開２００９−７６７３８号公報

本発明は、微細化しても出力耐圧を確保できる半導体素子及びその製造方法を提供することにある。

本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型のドレイン層と、前記ドレイン層表面に設けられる第２導電型の第１のボディ層と、前記第１のボディ層表面に設けられる第１導電型のソース層と、前記第１のボディ層表面に設けられ、前記ソース層と接し、前記第１のボディ層よりも不純物濃度が高い第２導電型の第２のボディ層と、前記第２のボディ層或いは前記ソース層を貫通し、更に前記第１のボディ層を貫通し、前記ドレイン層表面が露呈するように設けられるトレンチ溝と、前記トレンチ溝を埋め込むように設けられ、前記トレンチ溝の底部及び側面に設けられるゲート絶縁膜と前記ゲート絶縁膜上に設けられるゲート電極膜から構成されるトレンチゲートとを具備し、前記第２のボディ層は平面的に見て千鳥状に設けられ、前記トレンチゲートに対して垂直方向に見て前記ソース層の幅と前記第２のボディ層の幅の和が前記トレンチゲート間隔よりも小さいことを特徴とする。

更に、本発明の一態様の半導体素子の製造方法は、第１導電型の半導体基板上に、前記半導体基板よりも不純物濃度が低い第１導電型のドレイン層を形成する工程と、前記ドレイン層表面に第２導電型の第１のボディ層を形成する工程と、第１のボディ層を貫通し、前記ドレイン層表面が露呈するようにトレンチ溝を形成する工程と、前記トレンチ溝を埋め込むように、前記トレンチ溝の底部及び側面に設けられるゲート絶縁膜と前記ゲート絶縁膜上に設けられるゲート電極膜から構成されるトレンチゲートを形成する工程と、前記第１のボディ層及び前記トレンチゲート表面の全面に第１導電型の不純物イオンをイオン注入する工程と、前記第１のボディ層及び前記トレンチゲート表面に、アライメントマークを用いず、ピッチが前記トレンチゲート間隔よりも小さいレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記第１のボディ層及び前記トレンチゲート表面に第２導電型の不純物イオンをイオン注入する工程と、前記レジスト膜を剥離後、高温熱処理を行い、イオン注入層を活性化して前記第１のボディ層表面に第１導電型のソース層と第１のボディ層よりも不純物濃度が高い第２導電型の第２のボディ層を形成する工程とを具備することを特徴とする。

本発明によれば、微細化しても出力耐圧を確保できる半導体素子及びその製造方法を提供することができる。

本発明の実施例１に係るトレンチパワーＭＯＳトランジスタを示す平面図。 図１のＡ−Ａ線に沿うトレンチパワーＭＯＳトランジスタの断面図。 図１のＢ−Ｂ線に沿うトレンチパワーＭＯＳトランジスタの断面図。 本発明の実施例１に係るブレークダウン時に発生したキャリアの流れを示す図。 本発明の実施例１に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例１に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例１に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例１に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例１に係るＰ^＋ボディ層を回転したトレンチパワーＭＯＳトランジスタを示す平面図。 本発明の実施例１に係る円形Ｐ^＋ボディ層を配置したトレンチパワーＭＯＳトランジスタを示す平面図。 本発明の実施例１に係るピッチが不規則な矩形Ｐ^＋ボディ層を配置したトレンチパワーＭＯＳトランジスタを示す平面図。 本発明の実施例１に係るストライプ上のＰ^＋ボディ層を付加したトレンチパワーＭＯＳトランジスタを示す平面図。 本発明の実施例２に係るトレンチパワーＭＯＳトランジスタを示す平面図。 図１３のＣ−Ｃ線に沿うトレンチパワーＭＯＳトランジスタの反転層の形成を示す図 本発明の実施例２に係るＰ^＋ボディ層を回転したトレンチパワーＭＯＳトランジスタを示す平面図。 本発明の実施例３に係るトレンチパワーＭＯＳトランジスタを示す平面図。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体素子及びその製造方法について、図面を参照して説明する。図１はトレンチパワーＭＯＳトランジスタを示す平面図、図２は図１のＡ−Ａ線に沿うトレンチパワーＭＯＳトランジスタの断面図、図３は図１のＢ−Ｂ線に沿うトレンチパワーＭＯＳトランジスタの断面図である。本実施例では、Nソース層及びＰ^＋ボディ層を千鳥格子状に配置し、Nソース層の幅とＰ^＋ボディ層の幅の和をトレンチゲートの間隔よりも小さくしている。

図１に示すように、トレンチパワーＭＯＳトランジスタ８０は、トレンチゲート構造を有するシリコンＮｃｈＭＯＳトランジスタである。トレンチパワーＭＯＳトランジスタ８０は、複数のトレンチゲート４０が図中垂直方向にストライプ状に並列配置される。トレンチゲート４０は、幅がトレンチ幅Ｗｔ、間隔がトレンチ間隔Ｗｔｋ、ピッチがトレンチピッチＷｔｐである。

Ｎソース層７及びＰ^＋ボディ層８は、矩形形状を有し、トレンチゲート４０に対して直角（図中水平方向）に千鳥格子状に配置される。Ｐ^＋ボディ層８は、水平方向がＰ^＋ボディ層寸法Ｗｂ、垂直方向がＰ^＋ボディ層寸法Ｌｂ、水平方向ピッチがＰ^＋ボディ層ピッチＷｂｐである。Ｎソース層７は、水平方向がＮソース層寸法Ｗｎ、垂直方向がＮソース層７寸法Ｌｎである。Ｎソース層７及びＰ^＋ボディ層８は、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。

ここで、Ｐ^＋ボディ層ピッチＷｂｐ、がＰ^＋ボディ層寸法Ｗｂ、Ｎソース層寸法Ｗｎの関係は、
Wbp＝Wb＋Wn・・・・・・・・・・・・（式１）
に設定される。Ｐ^＋ボディ層ピッチＷｂｐ、トレンチ間隔Ｗｔｋ、トレンチピッチＷｔｐの関係は、
Wbp＜Wtk＜Wtp・・・・・・・・・・・（式２）
に設定される。つまり、この設定により、水平方向のトレンチゲート４０間には、Ｐ^＋ボディ層８、Ｎソース層７、Ｐ^＋ボディ層８が設けられる領域と、Ｎソース層７、Ｐ^＋ボディ層８、Ｎソース層７が設けられる領域とが存在することとなる。また、トレンチゲート４０と接するＮソース層７は、図中水平方向に隣接配置されるＰ^＋ボディ層８と接する。トレンチゲート４０と接するＮソース層７は、図中上側に隣接配置されるＰ^＋ボディ層８と接する。また、トレンチゲート４０と接するＮソース層７は、図中下側に隣接配置されるＰ^＋ボディ層８と接する。

ここでは、トレンチゲート４０をストライプ状に形成しているが、メッシュ状に形成してもよい。

図２に示すように、トレンチパワーＭＯＳトランジスタ８０は、Ｎ^＋シリコン基板１の第１主面（表面）上にＮドレイン層２が設けられる。Ｎドレイン層２の第１主面（表面）には、Ｐボディ層３が設けられる。Ｐボディ層３の第１主面（表面）上に互いに隣接配置されるNソース層７及びＰ^＋ボディ層８が設けられる。

Nソース層７、Ｐ^＋ボディ層８、Ｐボディ層３を貫通し、Ｎドレイン層２に達するようにトレンチ溝４が設けられる。トレンチ溝４には、ゲート絶縁膜５及びゲート電極膜６から構成されるトレンチゲート４０が埋設される。Nソース層７、Ｐ^＋ボディ層８、及びトレンチゲート４０上には、層間絶縁膜としての絶縁膜９が設けられる。トレンチゲート４０間上の絶縁膜９が選択的にエッチングされ、開口部１０が設けられる。絶縁膜９及び開口部１０上には、開口部１０を覆うようにソース電極１１が設けられる。Ｎ^＋シリコン基板１の第１主面（表面）と相対向する第２主面（裏面）には、ドレイン電極１２が設けられる。

図３に示すように、トレンチパワーＭＯＳトランジスタ８０は、Ｎ^＋シリコン基板１の第１主面（表面）上にＮドレイン層２が設けられる。Ｎドレイン層２の第１主面（表面）には、Ｐボディ層３が設けられる。Ｐボディ層３の第１主面（表面）上に互いに隣接配置されるNソース層７及びＰ^＋ボディ層８が設けられる。Nソース層７及びＰ^＋ボディ層８上には、ソース電極１１が設けられる。Ｎ^＋シリコン基板１の第１主面（表面）と相対向する第２主面（裏面）には、ドレイン電極１２が設けられる。

次に、トレンチパワーＭＯＳトランジスタの出力耐圧について図４を参照して説明する。図４はトレンチパワーＭＯＳトランジスタのブレークダウン時に発生したキャリアの流れを示す図、図４（ａ）はキャリアの流れを示す断面図、図４（ｂ）は図４（ａ）の領域Ａの平面図である。

図４（ａ）に示すように、トレンチパワーＭＯＳトランジスタ８０のドレイン側に高電圧が印加されると、Ｎドレイン層２とＰボディ層３の接合がブレークダウンし、トレンチゲート４０の側面底部（接合近傍のＮドレイン層２）にキャリアが発生する。

Ｐ^＋ボディ層８が設けられる側のキャリアは、Ｐボディ層３⇒Ｐ^＋ボディ層８⇒ソース電極１１へと垂直方向に流れ、ソースから排出される。

一方、Ｎソース層７が設けられる側のキャリアは、図４（ａ）及び図４（ｂ）に示すように、Ｐボディ層３⇒Ｐ^＋ボディ層８へと水平方向に流れ（隣接配置される３つのＰ^＋ボディ層８へ）、Ｐ^＋ボディ層８⇒ソース電極１１へと垂直方向に流れ、ソースから排出される。

このように、ブレークダウン時に発生するキャリアは、Ｐ^＋ボディ層８が設けられる側、Ｎソース層７が設けられる側によらず迅速にソースから排出される。このため、寄生ｎｐｎバイポーラトランジスタ（Ｎドレイン層２がコレクタ、Ｐボディ層３がベース、Ｎソース層７がエミッタ）の動作を大幅に抑制することができる。したがって、出力耐圧（アバランシェ耐量）の低下が抑制され、高い出力耐圧（アバランシェ耐量）を確保することできる。また、アライメントマークを使用せずに、Ｎソース層７及びＰ^＋ボディ層８を千鳥格子状に形成（詳細は後述）しているので、形状を微細化してもトレンチパワーＭＯＳトランジスタ８０の歩留低下が発生しない。

次に、トレンチパワーＭＯＳトランジスタの製造方法について図５乃至８を参照して説明する。図５乃至８はトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。

図５に示すように、まず、Ｎ型不純物が均一に高濃度にドープ（例えば、３Ｅ１０^１９／ｃｍ^３）されたＮ^＋シリコン基板１上に、シリコンエピタキシャル成長法によりＮ型不純物が比較的低濃度にドープされたＮドレイン層２を形成する（例えば、エピ厚３．５μｍ）。ここで、エピタキシャル成長には、Ｎ^＋シリコン基板１中の高濃度の不純物がオートドーピングしにくい比較的低温度の条件を用いるのが好ましい。

Ｎドレイン層２形成後、Ｎドレイン層２表面にボロンイオン注入（例えば、加速電圧４００ｅＶ、ドーズ量８Ｅ１０^１２／ｃｍ^２）及び高温熱処理を行い、Ｐ型不純物が比較的低濃度なＰボディ層３をＮドレイン層２上に形成する。ここで、イオン注入は、図示しないレジスト膜をマスクにして行っている。

Ｐボディ層３形成後、Ｐボディ層３上にマスク材２０（例えば、シリコン窒化膜（Ｓｉ_３Ｎ_４膜））を形成する。マスク材２０を、図示しないレジスト膜をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法を用いて選択的にエッチングする。

レジスト膜を剥離後、マスク材２０をマスクとして、例えばＲＩＥ法を用いてＰボディ層３を貫通し、Ｎドレイン層２の上部が露呈するように、トレンチ溝４（例えば、トレンチ幅Ｗｔが０．１８μｍ）を形成する。ＲＩＥ後処理を行い、ＲＩＥダメージ処理及びトレンチ溝４の清浄化を行う。

次に、図６に示すように、熱酸化法を用いてゲート絶縁膜４を形成する。ゲート絶縁膜４上に、トレンチ溝４を埋め込むようにアンドープ多結晶シリコン膜を堆積する。アンドープ多結晶シリコン膜にN型不純物をイオン注入し、高温熱処理を行いN^＋多結晶シリコン膜を形成する。N^＋多結晶シリコン膜、マスク材２０、ゲート絶縁膜４をPボディ層３が露出するように平坦研磨し、トレンチ溝４にトレンチゲート４０を形成する。ここでは、アンドープ多結晶シリコン膜を堆積しているが、代わりにＮ型不純物が高濃度にドープされたＮ^＋多結晶シリコン膜を堆積してもよい。

続いて、図７に示すように、熱酸化法を用いて、比較的膜厚の薄いシリコン酸化膜２１を形成する。シリコン酸化膜２１を介して、N型不純物をPボディ層８表面に全面イオン注入する。このときのイオン注入は、例えばＡｓ（砒素）イオンを用い、加速電圧６５ｅＶ、ドーズ量３Ｅ１０^１５／ｃｍ^２である。

そして、図８に示すように、シリコン酸化膜２１を除去後、レジスト膜２２を形成する。レジスト膜２２のピッチはＰ^＋ボディ層ピッチＷｂｐである。レジスト膜２２をマスクとしてＰ型不純物をPボディ層８表面にイオン注入する。このときのイオン注入は、例えばボロンイオンを加速電圧２２０ｅＶ、ドーズ量３Ｅ１０^１２／ｃｍ^２と、加速電圧１００ｅＶ、ドーズ量２Ｅ１０^１４／ｃｍ^２と、加速電圧５５ｅＶ、ドーズ量６Ｅ１０^１５／ｃｍ^２と３通り行い。更に、ＢＦ_２を加速電圧４０ｅＶ、ドーズ量３Ｅ１０^１５／ｃｍ^２で行う。

このレジスト膜２２は、アライメントマークを使用しない、最初の露光工程（1’st 露光）と同様に形成されたものである。つまり、ウェハ表面に形成された基準マークに対して、マスクのアライメントマークを合わせないので、トレンチゲート４０とP⁺ボディ層８の位置関係は高精度に設定されない。

レジスト膜２２を剥離後、高温熱処理を行い、Ｎ型イオン注入層を活性化してＮソース層７を形成し、Ｐ型イオン注入層を活性化してＰ^＋ボディ層８を形成する。Ｐ型不純物がイオン注入される領域のＮ型イオン注入層は比較的濃度が低いので、この領域はＰ^＋ボディ層８になる。

千鳥格子状のＮソース層７及びＰ^＋ボディ層８を形成以降は、周知の層間絶縁膜、開口部、電極等の形成を行い、トレンチパワーＭＯＳトランジスタ８０が完成する。

ここでは、トレンチパワーＭＯＳトランジスタ８０のＰ^＋ボディ層８をストライプ状のトレンチゲートに対して、垂直方向に、規則的に、千鳥状に配置しているがトレンチパワーＭＯＳトランジスタを別の形状にしてもよい。

図９はNソース層及びＰ^＋ボディ層を回転したトレンチパワーＭＯＳトランジスタの平面図である。図９に示すように、トレンチパワーＭＯＳトランジスタ８１は、ストライプ状に並列配置されるトレンチゲート４０に対して、千鳥格子状に形成されるＮソース層７及びＰ^＋ボディ層８を回転させて配置している。

ここで、トレンチゲート４０に対して垂直の方向でのＮソース層７の幅とＰ^＋ボディ層８の幅の和をトレンチゲート４０の間隔よりも小さく設定する。

図１０は円形Ｐ^＋ボディ層を配置したトレンチパワーＭＯＳトランジスタの平面図である。図１０に示すように、トレンチパワーＭＯＳトランジスタ８２は、ストライプ状に並列配置されるトレンチゲート４０に対して、円形Ｐ^＋ボディ層８を等間隔に水平方向に複数配置している。円形Ｐ^＋ボディ層８のピッチは、Ｐ^＋ボディ層ピッチＷｂｐに形成し、トレンチゲート４０の間隔よりも小さく設定する。ここでは、Ｐ^＋ボディ層８を円形にしているが、必ずしもこれに限定されるものではない。例えば、Ｐ^＋ボディ層８を三角形、或いはｎ角形（ただし、ｎは５以上）にしてもよい。

図１１はピッチが不規則な矩形Ｐ^＋ボディ層を配置したトレンチパワーＭＯＳトランジスタの平面図である。図１１に示すように、トレンチパワーＭＯＳトランジスタ８３は、ストライプ状に並列配置されるトレンチゲート４０に対して、千鳥格子状に形成され、不規則な矩形のＮソース層７及びＰ^＋ボディ層８が水平法方向に設けられる。不規則なＰ^＋ボディ層８のピッチは、少なくともＰ^＋ボディ層ピッチＷｂｐ以下に形成し、トレンチゲート４０の間隔よりも小さく設定する。

図１２はストライプ状のＰ^＋ボディ層を更に付加したトレンチパワーＭＯＳトランジスタの平面図である。図１２に示すように、トレンチパワーＭＯＳトランジスタ８４は、垂直方向にストライプ状に並列配置されるトレンチゲート４０に対して、千鳥格子状に形成されるＮソース層７及びＰ^＋ボディ層８と、水平方向にストライプ状に配置されるＰ^＋ボディ層８ａとが設けられる。Ｐ^＋ボディ層８ａの垂直方向のＰ^＋ボディ層寸法Ｌｓｂは、Ｐ^＋ボディ層８の垂直方向のＰ^＋ボディ層寸法Ｌｂと異なる。

Ｐ^＋ボディ層８をこのように配置したトレンチパワーＭＯＳトランジスタ８４は、図１に示すトレンチパワーＭＯＳトランジスタ８０と同様に出力耐圧を確保できる。更に、Ｐ^＋ボディ層寸法Ｌｓｂを制御することにより、オン状態のチャネル比を制御でき、オン抵抗の値を制御することができる。

上述したように、本実施例の半導体素子及びその製造方法では、複数のトレンチゲート４０がストライプ状に並列配置される。Ｎソース層７及びＰ^＋ボディ層８は、トレンチゲート４０に対して垂直の方向に、千鳥格子状に配置される。Ｎソース層７及びＰ^＋ボディ層８は、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。Ｎソース層７の幅とＰ^＋ボディ層８の幅の和は、トレンチゲート４０の間隔よりも小さい。トレンチ溝４は、マスク材２０をマスクにしてＰボディ層３を貫通し、Ｎドレイン層２表面が露呈するようにＲＩＥ法を用いて形成される。トレンチ溝４には、トレンチゲートを構成するゲートゲート電極膜５及びゲート電極膜６が埋設される。Ｎソース層７は、全面Ａｓ（砒素）イオン注入法と高温熱処理により形成される。Ｐ^＋ボディ層８は、アライメントマークを使用せずに形成されたレジスト膜をマスクとしたイオン注入法と高温熱処理により形成される。

このため、寄生ｎｐｎバイポーラトランジスタの動作を大幅に抑制することができ、トレンチパワーＭＯＳトランジスタ８０を微細化しても出力耐圧を確保することができる。また、形状を微細化してもマスク合わせ余裕を考慮する必要がないのでトレンチパワーＭＯＳトランジスタ８０の歩留の低下が発生しない。

なお、本実施例では、ＮｃｈトレンチパワーＭＯＳトランジスタに適用したが、ＰｃｈトレンチパワーＭＯＳトランジスタにも適用することができる。また、シリコントレンチパワーＭＯＳトランジスタに適用したが、必ずしもこれに限定されるものではない。ＳｉＣやＧａＮなどを用いたパワーデバイスに適用することができる。

次に、本発明の実施例２に係る半導体素子について、図面を参照して説明する。図１３はトレンチパワーＭＯＳトランジスタを示す平面図、図１４は図１３のＣ−Ｃ線に沿うトレンチパワーＭＯＳトランジスタの反転層の形成を示す図である。本実施例では、Ｎソース層を千鳥格子状に配置し、ストライプ状のＰ^＋ボディ層をストライプ状のトレンチゲートに対して垂直方向に配置している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図１３に示すように、トレンチパワーＭＯＳトランジスタ８５は、トレンチゲート構造を有するシリコンＮｃｈＭＯＳトランジスタである。トレンチパワーＭＯＳトランジスタ８５は、複数のトレンチゲート４０が図中垂直方向に並列配置される。トレンチパワーＭＯＳトランジスタ８５は、図示していないがＮ^＋シリコン基板及びＮドレイン層は実施例１と同様な構造である。

Ｎソース層７ａ及びＰボディ層３は、矩形形状を有し、トレンチゲート４０に対して直角（図中水平方向）に千鳥格子状に配置される。ストライプ状のＰ^＋ボディ層８ａがトレンチゲート４０に対して垂直方向に配置される。Ｎソース層７ａ及びＰボディ層３は、実施例１のＮソース層７及びＰ^＋ボディ層８と同様な形状に配置される。つまり、Ｎソース層７ａの幅とＰボディ層３の幅の和は、トレンチゲート４０の間隔よりも小さい。

ここで、Ｎソース層７ａは、レジスト膜をマスクとしたイオン注入法と高温熱処理により形成される。このレジスト膜は、アライメントマークを使用しない最初の露光工程（1’st 露光）と同様に形成されたものである。Ｐ^＋ボディ層８ａは、レジスト膜をマスクとしたイオン注入法と高温熱処理により形成される。このレジスト膜は、アライメントマークを使用しない最初の露光工程（1’st 露光）と同様に形成されたものである。Ｎソース層７及びＰ^＋ボディ層８ａは、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。

ここでは、図示していないが、トレンチパワーＭＯＳトランジスタ８５の終端部に設けられるＰボディ層３の外方向端部には、Ｐ^＋ボディ層８を設けている。

図１４に示すように、トレンチパワーＭＯＳトランジスタ８５は、ゲートにゲート電圧Ｖｇを印加するとオンする。このとき、ソース層７ａ直下のチャネル領域Ｂ（トレンチゲート４０の側面で、ソース層７ａとＮドレイン層２の間のＰボディ層３）に反転層が形成される。同時に、トレンチゲート４０の側面のチャネル領域Ｃ（トレンチゲート４０の側面のＰボディ層３）に反転層が形成される。

トレンチパワーＭＯＳトランジスタ８５では、実施例１と同様に寄生ｎｐｎバイポーラトランジスタ（Ｎドレイン層２がコレクタ、Ｐボディ層３がベース、Ｎソース層７ａがエミッタ）の動作を大幅に抑制することができる。したがって、出力耐圧（アバランシェ耐量）の低下が抑制され、高い出力耐圧（アバランシェ耐量）を確保することできる。また、ゲートにゲート電圧Ｖｇを印加したとき、トレンチゲート４０の側面のＰボディ層３にも反転層が形成されるので、実施例１よりも低オン抵抗化することができる。このとき、Ｐ^＋ボディ層８の幅（図１３で縦方向の幅）を制御することにより、オン状態のチャネル比を制御できる。したがって、トレンチパワーＭＯＳトランジスタ８５のオン抵抗を任意に制御することができる。

ここでは、トレンチパワーＭＯＳトランジスタ８５のＮソース層７ａを千鳥状に配置し、ストライプ状のＰ^＋ボディ層８ａをトレンチゲート４０に対して垂直方向に配置しているが、トレンチパワーＭＯＳトランジスタを別の形状にしてもよい。

図１５はＰ^＋ボディ層を回転したトレンチパワーＭＯＳトランジスタの平面図である。図１５に示すように、トレンチパワーＭＯＳトランジスタ８６は、ストライプ状に並列配置されるトレンチゲート４０に対して、千鳥格子状に形成されるＮソース層７ａ及びＰボディ層３を水平方向に配置し、ストライプ状のＰ^＋ボディ層８ａを回転させて配置している。

上述したように、本実施例の半導体素子では、複数のトレンチゲート４０がストライプ状に並列配置される。Ｎソース層７ａ及びＰボディ層３は、トレンチゲート４０に対して垂直の方向に、千鳥格子状に配置される。Ｐ^＋ボディ層８ａは、トレンチゲート４０に対して垂直の方向に、ストライプ状に設けられる。Ｎソース層７ａ及びＰ^＋ボディ層８ａは、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。Ｎソース層７ａの幅とＰボディ層３の幅の和は、トレンチゲート４０の間隔よりも小さい。

このため、実施例１の効果の他に、ゲートにゲート電圧Ｖｇを印加したとき、トレンチゲート４０の側面のＰボディ層３に反転層が形成されるので、実施例１よりも低オン抵抗化することができる。このとき、Ｐ^＋ボディ層８の幅を制御することにより、オン状態のチャネル比を制御できる。したがって、トレンチパワーＭＯＳトランジスタ８５のオン抵抗を任意に制御することができる。

次に、本発明の実施例３に係る半導体素子について、図面を参照して説明する。図１６はトレンチパワーＭＯＳトランジスタを示す平面図である。本実施例では、ストライプ状のＮソース層をストライプ状のトレンチゲートに対して平行配置し、ストライプ状のＰ^＋ボディ層をストライプ状のトレンチゲートに対して垂直配置している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図１６に示すように、トレンチパワーＭＯＳトランジスタ８７は、トレンチゲート構造を有するシリコンＮｃｈＭＯＳトランジスタである。トレンチパワーＭＯＳトランジスタ８７は、複数のトレンチゲート４０が図中垂直方向に並列配置される。トレンチパワーＭＯＳトランジスタ８７は、図示していないがＮ^＋シリコン基板及びＮドレイン層は実施例１と同様な構造である。

Ｎソース層７ｂは、ストライプ形状を有し、ストライプ状のトレンチゲート４０に対して平行配置される。Ｐ^＋ボディ層８ａは、ストライプ形状を有し、ストライプ状のトレンチゲート４０に対して垂直配置される。Ｎソース層７ｂとＰ^＋ボディ層８ａが交差する部分は、Ｐ^＋ボディ層８ａの不純物濃度が比較的高濃度なのでＰ^＋ボディ層８ａとなる。

Ｎソース層７ｂは、レジスト膜をマスクとしたイオン注入法と高温熱処理により形成される。このレジスト膜は、アライメントマークを使用しない最初の露光工程（1’st 露光）と同様に形成されたものである。Ｐ^＋ボディ層８ａは、レジスト膜をマスクとしたイオン注入法と高温熱処理により形成される。このレジスト膜は、アライメントマークを使用しない最初の露光工程（1’st 露光）と同様に形成されたものである。Ｎソース層７ｂ及びＰ^＋ボディ層８ａは、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。

Ｐボディ層３は、上下に設けられるＰ^＋ボディ層８ａと左右に設けられるＮソース層７ｂの間に形成される。また、Ｐボディ層３は、上下に設けられるＰ^＋ボディ層８ａと左右に設けられるＮソース層７ｂ及びトレンチゲート４０の間に形成される。Ｎソース層７ｂは、横方向寸法がＮソース層寸法Ｗｎ、横方向ピッチがＮソース層ピッチＷｎｐである。Ｐボディ層３は、横方向寸法がＰボディ層寸法Ｗｂｂである。

ここでは、図示していないが、トレンチパワーＭＯＳトランジスタ８７の終端部に設けられるＰボディ層３の外方向端部には、Ｐ^＋ボディ層を設けている。

ここで、Ｎソース層ピッチＷｎｐ、Ｐボディ層寸法Ｗｂｂ、Ｎソース層寸法Ｗｎの関係は、
Wnp＝Wbb＋Wn・・・・・・・・・・（式３）
に設定される。Ｎソース層ピッチＷｎｐ、トレンチ間隔Ｗｔｋ、トレンチピッチＷｔｐの関係は、
Wnp＜Wtk＜Wtp・・・・・・・・・・（式４）
に設定される。つまり、この設定により、水平方向のトレンチゲート４０間には、Ｎソース層７、Ｐボディ層３、Ｎソース層７が設けられる領域と、Ｐボディ層３、Ｎソース層７、Ｐボディ層３が設けられる領域とが存在することとなる。

上述したように、本実施例の半導体素子では、複数のトレンチゲート４０がストライプ状に並列配置される。Ｎソース層７ｂは、トレンチゲート４０に対して平行に配置される。Ｐ^＋ボディ層８ａは、トレンチゲート４０に対して垂直の方向に、ストライプ状に設けられる。Ｎソース層７ｂ及びＰ^＋ボディ層８ａは、トレンチゲート４０により分断され、トレンチゲート４０直下には設けられていない。Ｎソース層７ｂの幅とＰボディ層３の幅の和は、トレンチゲート４０の間隔よりも小さい。

このため、実施例１の効果の他に、ゲートにゲート電圧Ｖｇを印加したとき、トレンチゲート４０の側面のＰボディ層３に反転層が形成されるので、実施例１よりも低オン抵抗化することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

実施例では、トレンチパワーＭＯＳトランジスタに適用したが、トレンチＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用することができる。また、トレンチゲートを形成後にNソース層及びＰ^＋ボディ層を形成しているが、代わりにNソース層及びＰ^＋ボディ層を形成後にトレンチゲートを形成してもよい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型のドレイン層と、前記ドレイン層表面に設けられる第２導電型の第１のボディ層と、前記第１のボディ層表面に設けられる第１導電型のソース層と、前記第１のボディ層表面に設けられ、前記ソース層と接し、前記第１のボディ層及び前記ソース層よりも不純物濃度が高い第２導電型の第２のボディ層と、前記第２のボディ層或いは前記ソース層を貫通し、更に前記第１のボディ層を貫通し、前記ドレイン層表面が露呈するように設けられるトレンチ溝と、前記トレンチ溝を埋め込むように設けられ、前記トレンチ溝の底部及び側面に設けられるゲート絶縁膜と前記ゲート絶縁膜上に設けられるゲート電極膜から構成されるトレンチゲートとを具備し、前記ソース層は平面的に見て前記トレンチゲートに対して平行に配置され、前記第２のボディ層は平面的に見て前記トレンチゲートに対して垂直に配置され、前記トレンチゲートに対して垂直方向に見て前記ソース層のピッチが前記トレンチゲート間隔よりも小さい半導体素子。

（付記２） 第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型のドレイン層と、前記ドレイン層表面に設けられる第２導電型の第１のボディ層と、前記第１のボディ層表面に設けられる第１導電型のソース層と、前記第１のボディ層表面に設けられ、前記ソース層と接し、前記第１のボディ層よりも不純物濃度が高い第２導電型の第２のボディ層と、前記第２のボディ層或いは前記ソース層を貫通し、更に前記第１のボディ層を貫通し、前記ドレイン層表面が露呈するように設けられるトレンチ溝と、前記トレンチ溝を埋め込むように設けられ、前記トレンチ溝の底部及び側面に設けられるゲート絶縁膜と前記ゲート絶縁膜上に設けられるゲート電極膜から構成されるトレンチゲートとを具備し、前記第２のボディ層及び前記ソース層は平面的に見て千鳥格子状に設けられ、前記第２のボディ層及び前記ソース層の配列方向と前記トレンチゲートの延在方向が平面的に見て垂直に交わらず、前記トレンチゲートに対して垂直方向に見て前記ソース層の幅と前記第２のボディ層の幅の和が前記トレンチゲート間隔よりも小さいことを特徴とする半導体素子。

（付記３） 前記トレンチゲートは、ストライプ状或いはメッシュ状に設けられる付記１又は２に記載の半導体素子。

１ Ｎ^＋シリコン基板
２ Ｎドレイン層
３ Ｐボディ層
４ トレンチ溝
５ ゲート絶縁膜
６ ゲート電極膜
７、７ａ、７ｂ Ｎソース層
８、８ａ Ｐ^＋ボディ層
９ 絶縁膜
１０ 開口部
１１ ソース電極
１２ ドレイン電極
２０ マスク材
２１ シリコン酸化膜
２２ レジスト膜
４０ トレンチゲート
８０〜８７ トレンチパワーＭＯＳトランジスタ
Ｌｂ、Ｌｓｂ、Ｗｂ Ｐ^＋ボディ層寸法
Ｌｎ、Ｗｎ Ｎソース層寸法
Ｗｂｂ Ｐボディ層寸法
Ｗｂｐ Ｐ^＋ボディ層ピッチ
Ｗｎｐ Ｎソース層ピッチ
Ｗｔ トレンチ幅
Ｗｔｋ トレンチ間隔
Ｗｔｐ トレンチピッチ

Claims (5)

1. 第１導電型の半導体基板と、
   前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型のドレイン層と、
   前記ドレイン層表面に設けられる第２導電型の第１のボディ層と、
   前記第１のボディ層表面に設けられる第１導電型のソース層と、
   前記第１のボディ層表面に設けられ、前記ソース層と接し、前記第１のボディ層よりも不純物濃度が高い第２導電型の第２のボディ層と、
   前記第２のボディ層或いは前記ソース層を貫通し、更に前記第１のボディ層を貫通し、前記ドレイン層表面が露呈するように設けられるトレンチ溝と、
   前記トレンチ溝を埋め込むように設けられ、前記トレンチ溝の底部及び側面に設けられるゲート絶縁膜と前記ゲート絶縁膜上に設けられるゲート電極膜から構成されるトレンチゲートと、
   を具備し、前記第２のボディ層は平面的に見て千鳥状に設けられ、前記トレンチゲートに対して垂直方向に見て前記ソース層の幅と前記第２のボディ層の幅の和が前記トレンチゲート間隔よりも小さいことを特徴とする半導体素子。
2. 前記第２のボディ層は平面的に見て、円形或いはｎ角形（ただし、ｎは３以上）の形状を有することを特徴とする請求項１に記載の半導体素子。
3. 第１導電型の半導体基板と、
   前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型のドレイン層と、
   前記ドレイン層表面に設けられる第２導電型の第１のボディ層と、
   前記第１のボディ層表面に設けられる第１導電型のソース層と、
   前記第１のボディ層表面に設けられ、前記ソース層と接し、前記第１のボディ層よりも不純物濃度が高い第２導電型の第２のボディ層と、
   前記第２のボディ層或いは前記ソース層を貫通し、前記第１のボディ層を貫通し、前記ドレイン層表面が露呈するように設けられるトレンチ溝と、
   前記トレンチ溝を埋め込むように設けられ、前記トレンチ溝の底部及び側面に設けられるゲート絶縁膜と前記ゲート絶縁膜上に設けられるゲート電極膜から構成されるトレンチゲートと、
   を具備し、前記ソース層及び前記第１のボディ層は平面的に見て千鳥格子状に設けられ、前記トレンチゲートに対して垂直方向に見て前記ソース層の幅と前記第１のボディ層の幅の和が前記トレンチゲート間隔よりも小さく、第２のボディ層は前記トレンチゲートに対して垂直方向にストライプ状に設けられることを特徴とする半導体素子。
4. 前記トレンチゲートは、ストライプ状或いはメッシュ状に設けられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
5. 第１導電型の半導体基板上に、前記半導体基板よりも不純物濃度が低い第１導電型のドレイン層を形成する工程と、
   前記ドレイン層表面に第２導電型の第１のボディ層を形成する工程と、
   第１のボディ層を貫通し、前記ドレイン層表面が露呈するようにトレンチ溝を形成する工程と、
   前記トレンチ溝を埋め込むように、前記トレンチ溝の底部及び側面に設けられるゲート絶縁膜と前記ゲート絶縁膜上に設けられるゲート電極膜から構成されるトレンチゲートを形成する工程と、
   前記第１のボディ層及び前記トレンチゲート表面の全面に第１導電型の不純物イオンをイオン注入する工程と、
   前記第１のボディ層及び前記トレンチゲート表面に、アライメントマークを用いず、ピッチが前記トレンチゲート間隔よりも小さいレジスト膜を形成する工程と、
   前記レジスト膜をマスクとして、前記第１のボディ層及び前記トレンチゲート表面に第２導電型の不純物イオンをイオン注入する工程と、
   前記レジスト膜を剥離後、高温熱処理を行い、イオン注入層を活性化して前記第１のボディ層表面に第１導電型のソース層と第１のボディ層よりも不純物濃度が高い第２導電型の第２のボディ層を形成する工程と、
   を具備することを特徴とする半導体素子の製造方法。

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