JP2011066362A - 半導体装置 - Google Patents

Abstract

【課題】駆動電力の高いフィン型のトランジスタを提供する。
【解決手段】所定の間隔で配置され、それぞれの中央部がチャネル領域、その両側部がソース／ドレイン領域となるフィン状の第１の半導体１１層及び第２の半導体層１１と、第１の半導体層１１及び第２の半導体層１１それぞれのチャネル領域の両側面にゲート絶縁膜１２を介して形成されたゲート電極１３と、第１の半導体層１１のソース／ドレイン領域と第２の半導体層１１のソース／ドレイン領域との間の溝を埋め込むように形成された絶縁膜１９と、第１の半導体層１１のソース／ドレイン領域及び第２の半導体層１１のソース／ドレイン領域の絶縁膜１９で覆われていない側面にそれぞれ形成されたシリサイド１６とを備える。
【選択図】 図１

Description

本発明は、半導体装置に関する。

近年、トランジスタの微細化に伴い、例えば電流駆動力の低下を抑制する様々な研究が行われている。

この電流駆動力の低下を抑制する方法の一つとして、半導体のフィンにチャネル領域を含むＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成する方法がある。このようなＭＯＳＦＥＴをフィン型ＭＯＳＦＥＴと呼び、従来のプレーナー型ＭＯＳＦＥＴに比べてチャネル幅を増やすことができる。このため、より小さいサイズでより高い電流駆動力を得ることができる（例えば特許文献１を参照）。

また、フィン型ＭＯＳＦＥＴの電流駆動力を向上させるためにはトランジスタのソース・ドレインでの半導体とシリサイドとのコンタクト抵抗を抑制することが重要である。しかし、セルサイズの縮小やオフ電流の抑制のためにフィンの短辺方向の幅が薄くなると、ソース・ドレイン部にシリサイドを形成する際に、ソース・ドレイン部のフィン全体がシリサイド化してしまう。ソース・ドレイン部のフィン全体がシリサイド化してしまうと、チャネル領域の半導体とシリサイドが直接接触し、コンタクト抵抗が増大してしまうという問題がある。このコンタクト抵抗の増大を抑制するために、ソース・ドレイン部にシリコン等の半導体を選択的にエピタキシャル成長させて厚くし、フィン全体のシリサイド化を抑制する技術が提案されている（例えば特許文献２を参照）。しかし、エピタキシャル成長を用いると、コストが増大してしまうという問題がある。

このように、従来は、駆動電力の高いフィン型のトランジスタを容易に作ることが困難であった。

特開２００２−９２８９号公報 特開２００５−８６０２４号公報

本発明は、駆動電力の高いフィン型のトランジスタを提供することを目的としている。

本発明の一視点に係る半導体装置は、所定の間隔で配置され、それぞれの中央部がチャネル領域、その両側部がソース／ドレイン領域となるフィン状の第１の半導体層及び第２の半導体層と、前記第１の半導体層及び前記第２の半導体層それぞれの前記チャネル領域の両側面にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体層のソース／ドレイン領域と前記第２の半導体層のソース／ドレイン領域との間の溝を埋め込むように形成された絶縁膜と、前記第１の半導体層のソース／ドレイン領域及び前記第２の半導体層のソース／ドレイン領域の前記絶縁膜で覆われていない側面にそれぞれ形成されたシリサイドとを備えることを特徴とする。

本発明によれば、駆動電力の高いフィン型のトランジスタを提供することができる。

本発明の実施形態に係る半導体装置の基本的な構造を模式的に示した鳥瞰図である。 図２（ａ）は本発明の実施形態に係る半導体装置の基本的な構造を模式的に示した平面図であり、図２（ｂ）は図２（ａ）のＡ―Ａ線に沿った断面図であり、図２（ｃ）は図２（ａ）のＢ―Ｂ線に沿った断面図である。 図３（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図３（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。 図４（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図４（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。 図５（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図５（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。 図６（ａ）は、本発明の実施形態の半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図６（ｂ）は図６（ａ）のＡ―Ａ線に沿った断面図であり、図６（ｃ）は図６（ａ）のＢ―Ｂ線に沿った断面図である。 図７（ａ）は、本発明の実施形態の半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図７（ｂ）は図７（ａ）のＡ―Ａ線に沿った断面図であり、図７（ｃ）は図７（ａ）のＢ―Ｂ線に沿った断面図である。 図８（ａ）は、本発明の実施形態の半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図８（ｂ）は図８（ａ）のＢ―Ｂ線に沿った断面図である。 図９（ａ）は、本発明の実施形態の半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図９（ｂ）は図９（ａ）のＢ―Ｂ線に沿った断面図である。 図１０（ａ）は、本発明の実施形態の半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図１０（ｂ）は図１０（ａ）のＢ―Ｂ線に沿った断面図である。

以下、本発明の実施形態の詳細を図面を参照して説明する。なお、以下の実施形態ではフィン型のトランジスタについて説明する。

（実施形態）
図１及び図２を用いて、本発明の実施形態に係る半導体装置の基本的な構造を説明する。図１は、本実施形態に係る半導体装置の基本的な構造を模式的に示した鳥瞰図である。図２（ａ）は本実施形態に係る半導体装置の基本的な構造を模式的に示した平面図であり、図２（ｂ）は図２（ａ）のＡ―Ａ線に沿った断面図であり、図２（ｃ）は図２（ａ）のＢ―Ｂ線に沿った断面図である。

図１及び図２に示すように、半導体基板１０には、第１の方向に添った幅が例えば４０ｎｍ程度であり、第２方向に沿った長さが例えば１２０ｎｍ程度であるフィン状の半導体層１１が設けられている。この半導体層１１は、チャネル領域、及びチャネル領域を第２の方向で挟む一対のソース／ドレイン領域１５をそれぞれ備えている。本実施形態では、二つの半導体層１１を一組のセルとしており、この二つの半導体層１１（第１の半導体層１１及び第２の半導体層１１）の間隔は、第１の半導体層１１及び第２の半導体層１１の組（本セル）と隣接する他の半導体層１１（第３、第４の半導体層１１）の組（他のセル）との間隔よりも広い。二つの半導体層１１（第１の半導体層１１及び第２の半導体層１１）の間隔は４０ｎｍ程度であり、隣接するセル同士の間隔は２４０ｎｍ程度である。

半導体基板１０上及び半導体層１１の下部分の周りには、シリコン酸化膜で形成された素子分離絶縁膜１８が形成されている。そして、第１及び第２の半導体層１１が互いに対向している側面（第１の側面）及び、第１及び第２の半導体層１１が互いに対向していない側面（第２の側面）のチャネル領域近傍にはシリコン酸化膜で形成された膜厚数ｎｍ程度のゲート絶縁膜１２が設けられている。さらに、第１及び第２の半導体層１１の上面にはシリコン窒化膜で形成されたキャップ層（マスク層）１７が設けられている。そして、ゲート絶縁膜１２上、及びキャップ層１７上には例えばポリシリコンで形成され、第１の方向に延伸したゲート電極１３が設けられており、ゲート電極１３の第１の方向に平行な側面にはシリコン窒化膜で形成されたゲート電極保護膜１４が設けられている。

第１の半導体層のソース／ドレイン領域及び第２の半導体層のソース／ドレイン領域の互いに対向している第１の側面の間にシリコン酸化膜で形成されたシリサイドストッパとしての絶縁膜（ストッパ絶縁膜）１９が設けられ、第１の半導体層のソース／ドレイン領域及び第２の半導体層のソース／ドレイン領域の互いに対向していない第２の側面にシリサイド膜１６が設けられている。

次に、図３〜図１０を用いて、本実施形態の半導体装置の基本的な製造方法を説明する。図３（ａ）〜図５（ａ）は、本実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図３（ｂ）〜図５（ｂ）は、本実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。図６（ａ）及び図７（ａ）は、本実施形態の半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図６（ｂ）及び図７（ｂ）は図６（ａ）及び図７（ａ）のＡ―Ａ線に沿った断面図であり、図６（ｃ）及び図７（ｃ）は図６（ａ）及び図７（ａ）のＢ―Ｂ線に沿った断面図である。図８（ａ）〜図１０（ａ）は、本実施形態の半導体装置の基本的な製造方法の一部を模式的に示した平面図であり、図８（ｂ）〜図１０（ｂ）は図８（ａ）〜図１０（ａ）のＢ―Ｂ線に沿った断面図である。

まず、図３に示すように、半導体基板１０に所定の間隔を置いてフィン（第１及び第２の半導体層）１１を形成する。フォトリソグラフィ技術を用いて半導体基板１０上にマスク層（キャップ層）１７を形成し、マスク層１７をマスクとして用いてＲＩＥ（Reactive Ion Etching）等の異方性のドライエッチングによって半導体基板１０をエッチングすることでフィン１１が形成される。なお、フィン１１は第１の方向に直交する第２の方向に延伸している。そして、フィン１１の第１方向に沿った幅は例えば４０ｎｍ程度であり、第２方向に沿った長さは、例えば１２０ｎｍ程度である。このとき、二つのフィン１１を一つのセルとし、ｄ１の間隔をおいて二つのフィン１１が形成され、ｄ２の間隔をおいて隣接するセルが形成される。ｄ１はｄ２より小さい。また、ｄ１は４０ｎｍ程度であり、ｄ２は８０ｎｍ程度である。半導体基板１０は、例えばｐ型半導体領域と、ｐ型半導体領域上に形成された埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたｎ型半導体領域とを有するＳＯＩ(Silicon-On-Insulator)基板を用いる。また、マスク層１７は例えばシリコン窒化膜等を用いる。

また、微細なフィン１１を作成する場合は、例えば文献（A. Kaneko et al., IEDM Tech. Dig., p.863 (2005)）に示されているような側壁転写プロセスを用いてもよい。

次に、図４に示すように、例えばＣＶＤ（Chemilcal Vapor Depisition)法等を用いて素子分離絶縁膜１８となるシリコン酸化膜を形成し、ＣＭＰ(Chemical Mechanical Polishing)等を用いて前記シリコン酸化膜をマスク層１７の上端が露出するまで平坦化する。

次に、図５に示すように、異方性のドライエッチング等を用いて素子分離絶縁膜１８を所定の深さまで除去する。このとき、素子分離絶縁膜１８は選択的にエッチングされる。

次に、図６に示すように、熱酸化法等を用いて、フィン１１の側面の表面領域にゲート絶縁膜１２となる膜厚１〜数ｎｍ程度のシリコン酸化膜を形成する。そして、ゲート電極膜１３となるポリシリコンを形成する。ゲート絶縁膜１２は、例えばハフニウム酸化膜などを用いても良い。また、ゲート電極膜１３は高濃度のドーピングを施されたポリシリコン、乃至はタングステン等の導電性膜を用いる。フォトリソグラフィ技術を用いてゲート電極膜１３上に図示せぬマスク層を形成し、該マスク層をマスクとして用いて異方性のドライエッチングによってフィン１１及びゲート絶縁膜１２の一部上にゲート電極１３を形成する。なお、ゲート電極１３は、第１の方向に沿って延伸している。また、ゲート電極１３の第２の方向に沿った幅は２０ｎｍ程度である。

次に、図７に示すように、ＣＶＤ等を用いてゲート側壁保護膜１４となるシリコン窒化膜を形成し、異方性のドライエッチングを用いて、ゲート電極１３の側面のみに幅１０ｎｍ程度のゲート側壁保護膜１４が残るように加工する。続いて、イオン注入法等を用いて、ゲート電極１３及びゲート側壁保護膜１４に覆われていないフィン１１の側面等からフィン１１内に不純物を注入してソース／ドレイン領域１５を形成する。また、不純物を注入後、必要に応じて熱処理を施すことでソース／ドレイン領域１５を形成しても良い。

次に、図８に示すように、ＣＶＤ等を用いて絶縁膜１９となるシリコン酸化膜を形成する。このとき、同一セル内の二つのソース／ドレイン領域１５（フィン１１）の間の空隙を埋め、かつ隣接セル間の空隙を埋めないように、シリコン酸化膜１９の膜厚を調整する。具体的には、シリコン酸化膜１９の膜厚をｔｓとし、同一セル内の二つのソース／ドレイン領域１５の間の幅をｄ１とし、隣接するセル間の幅をｄ２とする（図３を参照）。このとき、膜厚ｔｓはｄ１／２以上、且つｄ２／２より小さくなる。

次に、図９に示すように、シリコン酸化膜１９をエッチングして、同一セル内の二つのソース／ドレイン領域１５が互いに対向していない側面（第２の側面）を露出させ、互いに対向している側面（第１の側面）の間に絶縁膜１９を残す。このエッチングの方法としては、ウェットエッチングやラジカル性の高いプラズマエッチングといった等方性エッチングを用い、シリコン酸化膜１９の膜厚ｔｓ分だけエッチングする。なお、このエッチング処理中にゲート側壁保護膜１４が除去されないように、絶縁膜１９とゲート側壁保護膜１４とは別材料にする必要がある。例えばゲート側壁保護膜１４としてシリコン窒化膜を用いた場合は、絶縁膜１９はシリコン酸化膜を用いる。また、ゲート絶縁膜１２の膜厚は薄いため、このエッチング処理の際にゲート絶縁膜１２の露出した部分はエッチングされる。

次に、図１０に示すように、例えばＣｏやＮｉといったシリサイド材料金属膜２０を全面に形成し、さらに熱処理を施すことで、同一セル内の二つのソース／ドレイン領域１５の互いに対向していない側面にシリサイド膜１６の形成を行う。このとき、同一セル内の二つのソース／ドレイン領域１５の互いに対向する第１の側面の間には絶縁膜１９が形成されているため、ソース／ドレイン領域１５の第１の側面側にはシリサイドが形成されない。また、ソース／ドレイン領域１５の全体がシリサイド膜１６にならないように熱処理を施す。

次に、図１及び２に示すように、上記シリサイド化反応で反応しなかった金属膜を選択的にエッチングして除去する。

その後、周知の工程、つまり配線（図示せず）等を形成する工程を経て、半導体装置が得られる。

上記実施形態によれば、二つのフィン１１を一つのセルとして、所定の距離を置いて前記セルを複数形成している。そして、同一セル内の二つのフィンの間隔ｄ１は、隣接セル間の幅ｄ２よりも狭い。このため、絶縁膜１９の膜厚ｔｓをｄ１／２以上にすることで、同一セル内の二つのフィン１１（ソース／ドレイン領域１５）が互いに対向している側面の間に絶縁膜１９を埋め込むことが可能である。その結果、フィン１１（ソース／ドレイン領域１５）の側面にシリサイドを形成する際に、シリサイド材料金属膜２０が、同一セル内の二つのフィン１１（ソース／ドレイン領域１５）が互いに対向している側面（第１の側面）の間に形成されず、シリサイドの反応がフィン１１の一方の側面（第２の側面）からのみ生じることになる。このため、第１の方向に沿った幅が薄いフィン１１（ソース／ドレイン領域１５）においても、フィン１１（ソース／ドレイン領域１５）全体がシリサイド化されることを防止することができる。

ソース／ドレイン領域１５全体がシリサイド１６である場合、チャネル領域となる半導体層１１とシリサイド膜１６との接触領域におけるコンタクト抵抗が上がる。しかし、ソース／ドレイン領域１５を全てシリサイド膜１６にせず、シリサイド膜１６とソース／ドレイン領域１５との接触領域が設けられることにより、シリサイド膜１６とソース／ドレイン領域１５との接触領域において、コンタクト抵抗が大きく下がる。このため、ソース／ドレイン領域１５を全てシリサイド膜１６にしないことにより、寄生抵抗を低減することができ、電流駆動力の高いフィン型のトランジスタを得ることが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１０…半導体基板、 １１…半導体層、 １２…ゲート絶縁膜、
１３…ゲート電極、 １４…ゲート電極保護膜、
１５…ソース／ドレイン領域、 １６…シリサイド膜、
１７…キャップ層、 １８…素子分離絶縁膜、 １９…絶縁膜

Claims (5)

1. 所定の間隔で配置され、それぞれの中央部がチャネル領域、その両側部がソース／ドレイン領域となるフィン状の第１の半導体層及び第２の半導体層と、
   前記第１の半導体層及び前記第２の半導体層それぞれの前記チャネル領域の両側面にゲート絶縁膜を介して形成されたゲート電極と、
   前記第１の半導体層のソース／ドレイン領域と前記第２の半導体層のソース／ドレイン領域との間の溝を埋め込むように形成された絶縁膜と、
   前記第１の半導体層のソース／ドレイン領域及び前記第２の半導体層のソース／ドレイン領域の前記絶縁膜で覆われていない側面にそれぞれ形成されたシリサイドと
   を備えることを特徴とする半導体装置。
2. 前記ゲート電極と前記絶縁膜との間の前記ゲート電極側面に形成されたゲート電極保護膜を更に備えることを特徴とする請求項１記載の半導体装置。
3. 前記絶縁膜及び前記ゲート電極保護膜は互いに異なる材料で形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記絶縁膜はシリコン酸化膜で形成され、前記ゲート電極保護膜はシリコン窒化膜で形成されていることを特徴とする請求項２に記載の半導体装置。
5. 前記第１の半導体層と第２の半導体層との間隔は、前記第１の半導体層と前記第１の半導体層に隣接するセルのフィン状の半導体層との間隔よりも狭いことを特徴とする請求項１記載の半導体装置。

Images