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JP2011066184A - 半導体装置、及びその製造方法 - Google Patents

半導体装置、及びその製造方法 Download PDF

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幸治 中嶋
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Abstract

【課題】温度検出用素子による応答性のよい温度検出が可能な半導体装置、及びその製造方法を提供すること。
【解決手段】本発明にかかる半導体装置は、半導体基板上に形成された、異常発熱を検出するための温度検出用素子であるダイオード７と、ダイオード７と半導体基板との間に形成され、半導体基板より高い熱伝導率を有する熱伝導層１０２と、を備えるものである。これにより、発熱部からの熱を速やかに効率よくダイオード７からなる温度検出用素子全体に均一に熱伝導させることができる。
【選択図】図１

Description

本発明は、半導体装置、及びその製造方法に関し、特に詳しくは温度検出用素子を備えた半導体装置、及びその製造方法に関する。
大電流が流れるパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などの半導体装置では、異常発熱から半導体装置を保護するために、温度検出用素子としてダイオードが組み込まれている（例えば、特許文献１、２）。これは、ダイオードの順方向電流−電圧特性が、温度依存性を有することを利用したものである。このため、応答性の良い異常検出を行うには、発熱部からの熱を速やかに効率よくダイオードに熱伝導してやることが望まれている。
ここで、従来の半導体装置の一例を図１１に示す。図１１は、従来の半導体装置の断面図及び平面図である。図１１に示す半導体装置は、特許文献１に開示されたもので、ポリシリコンからなる温度検出用ダイオードをチップ表面上に備えたパワーＭＯＳＦＥＴである。図１１（ａ）はパワーＭＯＳＦＥＴの要部断面図、図１１（ｂ）はチップ平面図をそれぞれ示している。
図１１において、１はＮ＋型シリコン基板、２ａ，２ｂはＰ＋型層、３はＮ＋型ソース層、４はポリシリコンからなるゲート層、５ａ，５ｂは酸化膜、６はＰＳＧ（リンガラス）膜、７はポリシリコンからなる温度検出用ダイオード、７ａはＰ型ポリシリコン層、７ｂはＮ型ポリシリコン層、８ａはアノード電極、８ｂはカソード電極、９ｓはソース電極、９ｄはドレイン電極、９ｇはゲート電極、１０はパワーＭＯＳＦＥＴチップである。
図１１（ａ）に示すように、パワーＭＯＳＦＥＴチップ１０には、チップ表面層にＦＥＴが形成されたＦＥＴ領域と、チップ表面上にチップの温度を検出するためのポリシリコンからなるダイオード７が形成されたダイオード領域とが設けられている。
ＦＥＴ領域には、Ｎ＋型シリコン基板１の所定領域にチャネル層としてのＰ＋型層２ａが設けられ、その表面層にＮ＋型ソース層３が設けられている。
また、Ｎ＋型シリコン基板１の表面には、ゲート酸化膜（酸化膜５ａ）を介してポリシリコンからなるゲート層４が設けられ、その上は酸化膜５ｂ及びＰＳＧ膜６で被覆されている。
そして、Ｐ＋型層２ａおよびＮ＋型ソース層３には、ソース電極９ｓが接続されている。なお、ゲート層４には、ゲート電極９ｇが図示しない部分で接続されている。また、Ｎ＋型シリコン基板１の裏面には、ドレイン電極９ｄが形成されている。
一方、ダイオード領域には、温度検出用ダイオード７が、不活性領域であるＰ＋型層２ｂ上に酸化膜５ａを介して設けられている。
温度検出用ダイオード７は、Ｐ型ポリシリコン層７ａとＮ型ポリシリコン層７ｂのＰＮ接合によって構成されている。温度検出用ダイオード７の上は、酸化膜５ｂ及びＰＳＧ膜６で被覆されている。
また、Ｐ型ポリシリコン層７ａとＮ型ポリシリコン層７ｂは、酸化膜５ｂ及びＰＳＧ膜６に設けられた開口を通して、アノード電極８ａとカソード電極８ｂとにそれぞれ接続されている。
なお、チップ表面には、図１１（ｂ）に示すように、それぞれソース電極９ｓ，ゲート電極９ｇ，ダイオード７，アノード電極８ａ，カソード電極８ｂが配置されている。
このようなＭＯＳＦＥＴチップ１０では、温度検出用ダイオード７の順電圧降下の温度依存性を利用して、この順電圧降下に基づきチップの温度を検出する。そして、所定の温度以上になると、ＭＯＳＦＥＴに流れる電流を制御して、熱破壊を防止するようになっている。
次に、従来の他の半導体装置を図１２に示す。図１２は、従来の他の半導体装置の断面図及び平面図である。図１２に示す半導体装置は、特許文献２に開示されたもので、ポリシリコンからなる温度検出用ダイオードをチップ表面層に設けたトレンチの内部に配置したＩＧＢＴ（Insulated Gate Bipolar Transistor）である。図１２（ａ）はＩＧＢＴの要部断面図、図１２（ｂ）は図１２（ａ）のXIIB−XIIB線における平面図をそれぞれ示している。
図１２において、１２はｎ＋型のエミッタ領域、１４はゲート電極、１６はエミッタ電極、１７はゲート絶縁膜、１８はｐ型のベース領域、１９，５０はトレンチ、２０は絶縁膜、２１はｎ型のドリフト領域、２４はｎ＋型のバッファ領域、２８はｐ＋型のコレクタ領域、３０はコレクタ電極、６０は絶縁膜、８０はｐ＋型のベースコンタクト領域、５０４は温度検出用ダイオード、５０４ａはｐ型ポリシリコン層、５０４ｂはｎ型ポリシリコン層、５００はＩＧＢＴチップである。
このＩＧＢＴチップ５００では、ｐ型ポリシリコン層５０４ａとｎ型ポリシリコン層５０４ｂとは、それぞれトレンチ５０の底部から表面まで充填されている。
つまり、ポリシリコンからなる温度検出用ダイオード５０４を、絶縁膜６０を介してトレンチ５０の内部に埋め込んで配置することで、温度検出力のアップを図っている。
特開平７−１５３９２０号公報 特開２００８−２３５６００号公報
上述したように、図１１に示す特許文献１のＭＯＳＦＥＴチップ１０では、チップ表面上に温度検出用ダイオード７が設けられ、図１２に示す特許文献２のＩＧＢＴチップ５００では、トレンチ内部に温度検出用ダイオード５０４が設けられている。
これら温度検出用ダイオード７，５０４は、より早く異常発熱を検出できるよう、主な発熱部であるＦＥＴ領域の近傍に配置される。
しかしながら、発熱部（ＦＥＴ領域）からの熱を温度検出用ダイオードに速やかに効率よく伝導するためには、単に温度検出用ダイオードの配置位置に配慮するだけでは十分とは言えない。その理由について以下に説明する。
図１３は、従来の半導体装置における、温度検出用ダイオードへの熱伝導の様子を模式的に示す図である。図１３（ａ）は、図１１（ａ）に対応するＭＯＳＦＥＴチップ１０の断面図、図１３（ｂ）は、図１２（ｂ）における温度検出用ダイオード５０４の部分を拡大したＩＧＢＴチップ５００の拡大平面図をそれぞれ示している。
図１３に示すように、従来の半導体装置では、ＦＥＴ領域で発生した熱は、主にシリコン基板やシリコン酸化膜を経由して、温度検出用ダイオード７，５０４へと伝導されてくる。しかし、これらシリコン基板（熱伝導率：約１７０Ｗ／ｍ・Ｋ）やシリコン酸化膜（熱伝導率：約１．３Ｗ／ｍ・Ｋ）は熱伝導性があまり良くない。また、異常発熱は、ＦＥＴ領域のどの部分で発生するか判らないため、温度検出用ダイオード７、５０４に対して、熱がどの方向から伝導されてくるか特定できない。これらのことから、例えば、図１３に破線矢印で示すように、ダイオード７、５０４の長手方向に沿って熱が伝導される場合などでは、最近部と最遠部との間で無視できない熱伝導の差が生じてしまう。その結果、ダイオード全体が均一に温度上昇し難くなり、応答性のよい温度検出ができなかった。
本発明にかかる半導体装置は、半導体基板上に形成された、異常発熱を検出するための温度検出用素子と、前記温度検出用素子と前記半導体基板との間に形成され、前記半導体基板より高い熱伝導率を有する熱伝導層と、を備えるものである。このような構成により、発熱部からの熱を速やかに効率よく温度検出用素子全体に均一に熱伝導させることができる。
また、本発明にかかる半導体装置の製造方法は、半導体基板上に、前記半導体基板より高い熱伝導率を有する熱伝導層を形成し、前記熱伝導層の上に、絶縁膜を形成し、前記絶縁膜を介して前記熱伝導層の対面に、異常発熱を検出するための温度検出用素子を形成するものである。これにより、発熱部からの熱を速やかに効率よく温度検出用素子全体に均一に熱伝導させることができる。
本発明によれば、温度検出用素子による応答性のよい温度検出が可能な半導体装置、及びその製造方法を提供することができる。
実施の形態１に係る半導体装置の構成を示す図である。 実施の形態１の半導体装置における、温度検出用ダイオードへの熱伝導の様子を段階的に説明するための模式図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１の別の実施例に係る半導体装置の一製造工程における断面図である。 実施の形態２に係る半導体装置の構成を示す図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２の別の実施例に係る半導体装置の一製造工程における断面図である。 従来の半導体装置の断面図及び平面図である。 従来の他の半導体装置の断面図及び平面図である。 従来の半導体装置における、温度検出用ダイオードへの熱伝導の様子を模式的に示す図である。
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
実施の形態１．
本実施の形態に係る半導体装置について、図１を用いて説明する。図１は、実施の形態１に係る半導体装置の構成を示す図である。本実施の形態に係る半導体装置は、ポリシリコンからなる温度検出用ダイオード（以降、単にダイオードと称す）を半導体基板の表面上に配置したパワーＭＯＳＦＥＴである。図１（ａ）は本実施の形態に係る半導体装置の要部断面図、図１（ｂ）は図１（ａ）のIB部の分解斜視図をそれぞれ示している。なお、図１１と同一部分には同一符号を付し、詳細な説明を省略する。
図１（ａ）において、パワーＭＯＳＦＥＴチップ１０１には、図１１に示す従来のパワーＭＯＳＦＥＴチップ１０と同様、チップ表面層にＦＥＴが形成されたＦＥＴ領域と、チップ表面上にチップの温度を検出するためのポリシリコンからなるダイオード７が形成されたダイオード領域とが設けられている。本実施の形態では、ダイオード領域の構成が従来のパワーＭＯＳＦＥＴチップ１０と異なっているのみであり、ＦＥＴ領域の構成は、従来のパワーＭＯＳＦＥＴチップ１０と同様である。
具体的には、パワーＭＯＳＦＥＴチップ１０１のＦＥＴ領域には、従来のパワーＭＯＳＦＥＴチップ１０のＦＥＴ領域と同様、半導体基板であるＮ＋型シリコン基板１の所定領域にチャネル層としてのＰ＋型層２ａが設けられ、その表面層にＮ＋型ソース層３が設けられている。また、Ｎ＋型シリコン基板１の表面に、ゲート酸化膜（酸化膜５ａ）を介してポリシリコンからなるゲート層４が設けられ、その上は酸化膜５ｂ及びＰＳＧ膜６で被覆されている。そして、Ｐ＋型層２ａおよびＮ＋型ソース層３には、ソース電極９ｓが接続されている。なお、ゲート層４には、ゲート電極９ｇが図示しない部分で接続されている。また、Ｎ＋型シリコン基板１の裏面には、ドレイン電極９ｄが形成されている。
一方、ダイオード領域には、半導体基板であるＮ＋型シリコン基板１の表面層に、不活性領域であるＰ＋型層２ｂが形成されている。このＰ＋型層２ｂ上に、熱伝導層１０２及び絶縁膜１０２ａを介して、温度検出用素子であるダイオード７が設けられている。すなわち、従来のパワーＭＯＳＦＥＴチップ１０では、シリコン基板１とダイオード７との間に酸化膜５ａが挟まれていたが、本実施の形態のパワーＭＯＳＦＥＴチップ１０１では、この酸化膜５ａに代えて、熱伝導層１０２上に絶縁膜１０２ａが積層された積層膜が挟まれている。
熱伝導層１０２は、シリコン基板１の表面層に設けられたＰ＋型層２ｂ上に設けられている。熱伝導層１０２は、半導体基板を構成するシリコン（熱伝導率：約１７０Ｗ／ｍ・Ｋ）よりも高い熱伝導率を有する材料によって形成されている。ここでは、熱伝導層１０２として、例えばアルミニウム膜（熱伝導率：２３７Ｗ／ｍ・Ｋ）が形成されている。なお、アルミニウム膜からなる熱伝導層１０２を形成する場合、このアルミニウム膜にシリコンを含有させておくとよい。このようにシリコンを含有するアルミニウム膜によって熱伝導層１０２が形成されていると、アルミスパイクを抑制することができる。
絶縁膜１０２ａは、熱伝導層１０２の表面上に形成されている。すなわち、図１（ｂ）に示すように、熱伝導層１０２とダイオード７との間に絶縁膜１０２ａが設けられている。この絶縁膜１０２ａにより、熱伝導層１０２とダイオード７とが絶縁される。絶縁膜１０２ａは、シリコン酸化膜よりも高い熱伝導率を有する材料によって形成されていることが好ましい。これにより、より速やかにダイオード７への熱伝導が可能になる。
ここでは、絶縁膜１０２ａは、熱伝導層１０２として形成されたアルミニウム膜の酸化膜である、アルミナ（Ａｌ２Ｏ３）膜によって形成されている。アルミナ膜（熱伝導率：約３０Ｗ／ｍ・Ｋ）は、シリコン酸化膜（熱伝導率：約１．３Ｗ／ｍ・Ｋ）と比較して、約２０倍以上の高い熱伝導率を有しており、熱伝導層１０２からの熱をダイオード７に速やかに熱伝導することができる。
そして、絶縁膜１０２ａ上に、ダイオード７が設けられている。ダイオード７は、Ｐ型ポリシリコン層７ａと、Ｎ型ポリシリコン層７ｂとが水平方向に並列配置され、ＰＮ接合ダイオードを構成している。ダイオード７は、熱伝導層１０２の対面に絶縁膜１０２ａを介して配置されている。
ダイオード７の上は、図１１に示す従来のパワーＭＯＳＦＥＴチップ１０と同様、酸化膜５ｂ及びＰＳＧ（リンガラス）膜６で被覆されている。また、Ｐ型ポリシリコン層７ａとＮ型ポリシリコン層７ｂは、酸化膜５ｂ及びＰＳＧ膜６に設けられた開口を通して、アノード電極８ａとカソード電極８ｂとにそれぞれ接続されている。
このように、本実施の形態のパワーＭＯＳＦＥＴチップ１０１は、シリコン基板１から構成される半導体基板と、ダイオード７との間に、熱伝導層１０２と絶縁膜１０２ａとが設けられている点で、従来のパワーＭＯＳＦＥＴチップ１０と異なっている。
このようなＭＯＳＦＥＴチップ１０１では、ダイオード７の順電圧降下の温度依存性を利用して、この順電圧降下に基づきチップの温度を検出する。そして、所定の温度以上になると、ＭＯＳＦＥＴに流れる電流を制御して、熱破壊を防止するようになっている。
ここで、上記のように配設された温度検出用ダイオード７への熱伝導の様子について、図２を用いて説明する。図２は、実施の形態１の半導体装置における、温度検出用ダイオードへの熱伝導の様子を段階的に説明するための模式図である。
半導体基板とダイオード７の間に設けられた熱伝導層１０２が高い熱伝導率を有しているため、ＦＥＴ領域から発生した熱が不特定方向から熱伝導層１０２に到達すると、図２（ａ）に示すように、この熱が速やかに熱伝導層１０２全体に伝播する。そして、熱伝導層１０２全体に熱伝導された熱は、図２（ｂ）に示すように、熱伝導層１０２と対向配置されているダイオード７の下面（Ｔ面）に向けて、均一に熱伝導されるようになる。その結果、ダイオード７による応答性のよい温度検出が可能となる。また、ダイオード７は、長手方向の寸法をあまり気にせず設計することができるようになり、設計の自由度を向上させることができる。このように、本実施の形態の半導体装置において、熱伝導層１０２は、不特定方向から熱伝導層１０２に到達した熱を速やかに熱伝導層１０２全体に拡大伝導する役目を担っている。
熱伝導層１０２の平面形状は、図１に示すように、ダイオード７の下面（Ｔ面）の形状と略同じ形状を有していることが好ましい。すなわち、熱伝導層１０２とダイオード７の互いに対向する対向面同士が略同じ形状を有していると好ましい。このように両者の対向面の形状を互いに略合同な形状とすることで、ダイオード７全体に効率よく均一に熱伝導させることができる。
仮に、熱伝導層１０２がダイオード７下面よりも過剰に小さかったり、形状不一致部分が多いと、両者が対向しない部分が生じる。そのため、両者間の熱伝導効率が低下してしまう。
また反対に、熱伝導層１０２がダイオード７下面よりも過剰に大きかったり、形状不一致部分が多いと、両者が対向しない部分が生じる。そのため、ダイオード７以外の部分への放熱が増加し、両者間の熱伝導効率が低下してしまう。
なお、図１及び図２では、ダイオード７の下面（Ｔ面）形状と熱伝導層１０２の平面形状とが互いに合同な長矩形であるとして例示的に記したが、形状はこれに限るものではない。すなわち、ダイオード７の下面形状及び熱伝導層１０２の平面形状は、互いに略同じ形状であれば、長矩形以外の形状であってもよい。
つまり、本実施の形態のＭＯＳＦＥＴチップ１０１は、従来のＭＯＳＦＥＴチップ１０と比較すると、ダイオード７の配置に関して次のような構成上の差がある。
（１） ダイオード７の下面形状と略合同形状を有し、かつ、シリコン基板１よりも熱伝導率の高い材料であるアルミニウム膜からなる熱伝導層１０２が、ダイオード７と対向して配置されている。
（２） ダイオード７とシリコン基板１との絶縁膜として、シリコン酸化膜に代えて、シリコン酸化膜よりも高い熱伝導率を有するアルミナ膜からなる絶縁膜１０２ａが配置されている。
これら（１）、（２）により、本実施の形態のＭＯＳＦＥＴチップ１０１では、従来のＭＯＳＦＥＴチップ１０よりも、ダイオード７への熱伝導に優れ、発熱部からの熱を速やかに効率よくダイオード７全体に均一に熱伝導させることができる。従って、本実施の形態のＭＯＳＦＥＴチップ１０１では、従来のＭＯＳＦＥＴチップ１０よりも、応答性のよい温度検出をすることができる。
次に、上記のように構成されたＭＯＳＦＥＴチップ１０１の製造方法の一例について、図３及び図４を参照して説明する。図３及び図４は、実施の形態１に係る半導体装置の製造工程を示す断面図である。以下では、リフトオフ法を用いて、熱伝導層１０２を形成する場合について説明する。
先ず、図３（ａ）に示すように、Ｎ＋型シリコン基板１上に所定パターンのレジストマスクＭ１を形成する。その後、Ｐ型不純物をイオン注入し、熱処理して、Ｐ＋型層２ａ，２ｂを形成する。
次に、レジストマスクＭ１を除去した後、図３（ｂ）に示すように、所定パターンのレジストマスクＭ２を形成する。その後、Ｎ型不純物をイオン注入し、熱処理して、Ｎ＋型ソース層３を形成する。
次に、レジストマスクＭ２を除去した後、リフトオフ法を用いて熱伝導層１０２を形成する。具体的には、まず、図３（ｃ）に示すように、所定パターンのレジストマスクＭ３をシリコン基板１上に形成する。このレジストマスクＭ３の上から、熱伝導層１０２としてアルミニウム（Ａｌ）膜を蒸着またはスパッタ法で成膜する。これにより、レジストマスクＭ３の上と、レジストマスクＭ３に覆われていないシリコン基板１の上とに、熱伝導層１０２が形成され、図３（ｃ）に示す構成となる。続いて、レジストマスクＭ３及びその上の熱伝導層１０２を除去する。これにより、シリコン基板１上にレジストマスクＭ３を介さずに配設された部分の熱伝導層１０２のみが残存する。
このとき残存する熱伝導層１０２の配置位置が、後述する工程で形成するダイオード７の直下位置となるよう、あらかじめレジストマスクＭ３を所定の位置に形成しておく。
さらに、残存する熱伝導層１０２の平面形状が、後述する同工程で形成するダイオード７の下面形状と略合同形状となるよう、所定の形状のレジストマスクＭ３を形成しておく。
なお、熱伝導層１０２の材料としてアルミニウムを用いる場合は、アルミニウムにシリコンを含有させておくと、アルミスパイクが抑制できるため、好適である。
このようにして、シリコン基板１のＰ＋型層２ｂ上に熱伝導層１０２を形成した後、熱酸化法により、シリコン基板１全面に酸化膜を形成する。
これにより、図３（ｄ）に示すように、シリコン基板１表面に、シリコン酸化膜（ＳｉＯ２）膜が酸化膜５ａとして形成され、アルミニウムからなる熱伝導層１０２の表面に、アルミナ（Ａｌ２Ｏ３）膜が絶縁膜１０２ａとして形成される。
酸化膜５ａは、ゲート絶縁膜となり、絶縁膜１０２ａは、熱伝導層１０２を、後述する工程で形成するダイオード７と絶縁する役目をする。
次に、所定の厚さのポリシリコン層４７をＣＶＤ法により全面に堆積する。ダイオード領域のポリシリコン層４７上をレジストマスクＭ４で被覆した後、ＦＥＴ領域のポリシリコン層４７を低抵抗化するために、Ｎ型不純物の導入を行う。これにより、図４（ｅ）に示す構成となる。なお、ダイオード領域のポリシリコン層４７は、レジストマスクＭ４で覆われているため、Ｎ型不純物が導入されず、ノンドープポリシリコンのままである。
次に、レジストマスクＭ４を除去した後、ポリシリコン層４７上の所定の領域を被覆するパターンのレジストマスクＭ５を形成する。ここでは、ゲート層４となる領域とダイオード７となる領域のポリシリコン層４７上に、それぞれレジストマスクＭ５を形成する。
そして、このレジストマスクＭ５を用いてポリシリコン層４７をドライエッチングする。これにより、ポリシリコン層４７がパターニングされ、図４（ｆ）に示すように、ゲート層４と、後にダイオード７となるポリシリコン層４７のパターンとが、同時に形成される。
次に、レジストマスクＭ５を除去した後、図４（ｇ）に示すように、ダイオード７となるポリシリコン層４７の一部が露出するように、レジストマスクＭ６を形成する。このレジストマスクＭ６は、ダイオード領域のポリシリコン層４７を２領域に区画して開口したパターン形状を有している。ここでは、まず、図４（ｇ）に示すように、Ｐ型ポリシリコン層７ａとなる部分が開口したパターンをレジストマスクＭ６として形成する。そして、このレジストマスクＭ６を用いてＰ型不純物の導入を行い、Ｐ型ポリシリコン層７ａを形成する。
次に、レジストマスクＭ６を除去した後、図４（ｈ）に示すように、レジストマスクＭ６とは反対に、Ｎ型ポリシリコン層７ｂとなる領域が開口されたレジストマスクＭ７を形成する。そして、このレジストマスクＭ７を用いてＮ型不純物の導入を行い、Ｎ型ポリシリコン層７ｂを形成する。これらにより、ポリシリコンからなるダイオード７（ＰＮ接合ダイオード）が形成される。
次に、レジストマスクＭ７を除去した後、不純物の活性化のためにアニール処理を行う。
続いて、ＣＶＤ法により、全面に酸化膜５ｂを形成する。さらに、ＣＶＤ法により、ＰＳＧ膜６を酸化膜５ｂの上の全面に堆積する。
次に、所定パターンのレジストマスク（不図示）を形成後、ドライエッチングによりＰＳＧ膜６および酸化膜５ａ，５ｂを開口する。続いて、シリコン基板１の表面側に、ソース電極９ｓ，ゲート電極９ｇ，アノード電極８ａ，及びカソード電極８ｂを、蒸着またはスパッタ法などで形成する。その後、シリコン基板１の裏面に、ドレイン電極９ｄを蒸着またはスパッタ法で形成する。以上の工程を経て、図１（ａ）に示す本実施の形態のパワーＭＯＳＦＥＴチップ１０１が完成する。
なお、上記説明では、リフトオフ法を用いて熱伝導層１０２を形成する場合について例示的に説明したが、熱伝導層１０２の形成方法はこれに限るものではなく、フォトリソグラフィ法及びエッチングを用いて熱伝導層１０２を形成してもよい。
また、絶縁膜１０２ａは熱酸化法で形成するとして説明したが、ＣＶＤ法やＰＶＤ法を用いて形成してもよい。
さらに、上記説明では、熱伝導層１０２を形成するための材料としてアルミニウムを用いる場合について例示的に説明したが、これに限るものではなく、シリコン基板１よりも高い熱伝導率を有する材料であれば何でもよい。
図５は、実施の形態１の別の実施例に係る半導体装置の一製造工程における断面図である。図５は、図３（ｄ）に相当する製造工程を示している。例えば、熱伝導層１０２は、高い熱伝導率を有する材料として、金（Ａｕ）（熱伝導率：３１５Ｗ／ｍ・Ｋ）や銅（Ｃｕ）（熱伝導率：３９８Ｗ／ｍ・Ｋ）などを用いてもよい。
ただし、金や銅を用いる場合は、熱酸化法ではアルミニウムを用いた場合のような良質の表面酸化膜を形成できない。そのため、この場合は、金膜又は銅膜からなる所定のパターン形状の熱伝導層１０２を形成した後、ＣＶＤ法で、シリコン酸化膜からなる酸化膜５ａをシリコン基板１上の全面に形成することが好ましい。これにより、図５に示すように、熱伝導層１０２が酸化膜５ａで覆われる構成となる。このように、熱伝導層１０２の酸化膜からなる絶縁膜１０２ａとは別の酸化膜５ａが、シリコン基板１上から、熱伝導層１０２とダイオード７との間に延設された構成の半導体装置であってもよい。この酸化膜５ａにより、熱伝導層１０２とダイオード７とが絶縁される。このような構成においても、ダイオード７の下面形状と略合同形状を有し、かつ、半導体基板よりも熱伝導率の高い材料からなる熱伝導層１０２が、ダイオード７と対向して配置されるため、発熱部からの熱を速やかに効率よくダイオード７全体に均一に熱伝導させることができる。
以上のように、本実施の形態では、温度検出用素子（ダイオード７）と、半導体基板（シリコン基板１）との間に、半導体基板よりも熱伝導率の高い材料からなる熱伝導層１０２を配置している。これにより、発熱部からの熱を速やかに効率よく温度検出用素子全体に熱伝導させることができる。その結果、温度検出用素子による応答性のよい温度検出を実現することができる。
実施の形態２．
本実施の形態に係る半導体装置について、図６を用いて説明する。図６は、実施の形態２に係る半導体装置の構成を示す図である。本実施の形態に係る半導体装置は、ポリシリコンからなる温度検出用ダイオードを半導体基板の表面層に設けられた凹部の内部に配置したパワーＭＯＳＦＥＴである。図６（ａ）は本実施の形態に係る半導体装置の要部断面図、図６（ｂ）は図６（ａ）のVIB部の分解斜視図をそれぞれ示している。なお、図１と同一部分には同一符号を付し、説明を省略する。
図６（ａ）において、パワーＭＯＳＦＥＴチップ２０１には、チップ表面層にＦＥＴが形成されたＦＥＴ領域と、チップの温度を検出するためのポリシリコンからなるダイオード７が形成されたダイオード領域とが設けられている。本実施の形態では、ダイオード領域の構成が実施の形態１と異なっているのみであり、ＦＥＴ領域の構成は実施の形態１と同様であるため説明を省略する。なお、本実施の形態のパワーＭＯＳＦＥＴチップ２０１では、Ｎ＋型シリコン基板１上にＮ−型エピタキシャル層１ａが積層されており、これらＮ＋型シリコン基板１とＮ−型エピタキシャル層１ａとによって半導体基板が構成されている。この半導体基板の表面層に、チャネル層となるＰ＋型層２ａが設けられている。
本実施の形態では、ダイオード領域の半導体基板の表面に、凹部２０５が形成されている。凹部２０５は、半導体基板のＮ−型エピタキシャル層１ａに形成されている。例えば、凹部２０５の平面形状は、図６（ｂ）に示すように、長矩形とすることができる。そして、この凹部２０５が設けられた部分のＮ−型エピタキシャル層１ａの表面層に、不活性領域であるＰ＋型層２ｂが形成されている。
さらに、本実施の形態では、熱伝導層１０２が、凹部２０５の底面に配置されている。熱伝導層１０２は、実施の形態１と同様、半導体基板を構成するシリコンよりも高い熱伝導率を有する材料によって形成されている。ここでは、熱伝導層１０２として、例えばアルミニウム膜が形成されている。なお、アルミニウム膜からなる熱伝導層１０２を形成する場合、このアルミニウム膜にシリコンを含有させておくとよい。このようにシリコンを含有するアルミニウム膜によって熱伝導層１０２が形成されていると、アルミスパイクを抑制することができる。
そして、熱伝導層１０２の表面に、実施の形態１と同様、熱伝導層１０２の酸化膜である絶縁膜１０２ａが形成され、その上にダイオード７が配置されている。すなわち、熱伝導層１０２とダイオード７との間に絶縁膜１０２ａが設けられている。この絶縁膜１０２ａにより、熱伝導層１０２とダイオード７とが絶縁される。
ここでは、熱伝導層１０２として形成されたアルミニウム膜の酸化膜である、アルミナ膜によって絶縁膜１０２ａが形成されている。アルミナ膜は、シリコン酸化膜と比較して、約２０倍以上の高い熱伝導率を有しており、熱伝導層１０２からの熱をダイオード７に速やかに熱伝導することができる。このように、絶縁膜１０２ａは、シリコン酸化膜よりも高い熱伝導率を有する材料によって形成されていることが好ましい。
ダイオード７の上は、実施の形態１と同様、酸化膜５ｂ及びＰＳＧ（リンガラス）膜６で被覆されている。また、Ｐ型ポリシリコン層７ａとＮ型ポリシリコン層７ｂは、酸化膜５ｂ及びＰＳＧ膜６に設けられた開口を通して、アノード電極８ａとカソード電極８ｂとにそれぞれ接続されている。
このように、本実施の形態のパワーＭＯＳＦＥＴチップ２０１は、ダイオード７が基板表面層に形成された凹部２０５の内部に配置されている点で、実施の形態１のパワーＭＯＳＦＥＴチップ１０１と異なっている。
このようなＭＯＳＦＥＴチップ２０１では、ダイオード７の順電圧降下の温度依存性を利用して、この順電圧降下に基づきチップの温度を検出する。そして、所定の温度以上になると、ＭＯＳＦＥＴに流れる電流を制御して、熱破壊を防止するようになっている。
ここで、半導体基板とダイオード７の間に設けられた熱伝導層１０２が高い熱伝導率を有しているため、図６（ｂ）に示すように、ＦＥＴ領域から発生した熱が不特定方向から熱伝導層１０２に到達すると、この熱は速やかに熱伝導層１０２全体に伝播する。そして、熱伝導層１０２全体に熱伝導された熱は、熱伝導層１０２と対向配置されているダイオード７の下面（Ｔ面）に向けて均一に熱伝導されるようになる。その結果、ダイオード７による応答性のよい温度検出が可能となる。
また、ダイオード７は、長手方向の寸法をあまり気にせず設計することができるようになり、設計の自由度を向上させることができる。このように、本実施の形態の半導体装置において、熱伝導層１０２は、不特定方向から熱伝導層１０２に到達した熱を速やかに熱伝導層１０２全体に拡大伝導する役目を担っている。さらに、本実施の形態では、ダイオード７が凹部２０５の内部に配置されているので、実施の形態１よりも温度検出力を向上させることができる。
熱伝導層１０２の平面形状は、図６に示すように、ダイオード７の下面（Ｔ面）の形状と略同じ形状を有していることが好ましい。すなわち、熱伝導層１０２とダイオード７の互いに対向する対向面同士が略同じ形状を有していると好ましい。このように両者の対向面の形状を互いに略合同な形状とすることで、ダイオード７全体に効率よく均一に熱伝導させることができる。
なお、厳密には、凹部２０５の側壁に形成された酸化膜５ａの厚みの分だけ、ダイオード７の下面の面積が熱伝導層１０２の平面形状よりも若干小さくなるが、この程度の形状差は、両者間の熱伝導効率を低下させることなく、特に問題のないレベルである。
また、図６では、ダイオード７の下面（Ｔ面）形状と熱伝導層１０２の平面形状とが互いに合同な長矩形であるとして例示的に記載したが、形状はこれに限るものではない。すなわち、ダイオード７の下面形状及び熱伝導層１０２の平面形状は、互いに略同じ形状であれば、長矩形以外の形状であってもよい。
次に、上記のように構成されたＭＯＳＦＥＴチップ２０１の製造方法の一例について、図７〜図９を参照して説明する。図７〜図９は、実施の形態２に係る半導体装置の製造工程を示す断面図である。以下では、リフトオフ法を用いて、熱伝導層１０２を形成する場合について説明する。
先ず、図７（ａ）に示すように、Ｎ＋型シリコン基板１上に成長させたＮ−型エピタキシャル層１ａ上に、所定パターンのレジストマスクＭ２１を形成する。そして、このレジストマスクＭ２１を用いてシリコンエッチング（ドライエッチング）を行い、Ｎ−型エピタキシャル層１ａに凹部２０５を形成する。凹部２０５の平面形状は、例えば、長矩形とする。
次に、レジストマスクＭ２１を除去した後、図７（ｂ）に示すように、所定パターンのレジストマスクＭ２２を形成する。そして、このレジストマスクＭ２２を用いてＰ型不純物のイオン注入を行い、Ｎ−型エピタキシャル層１ａにＰ＋型層２ａ，２ｂを形成する。
次に、レジストマスクＭ２２を除去した後、図７（ｃ）に示すように、所定パターンのレジストマスクＭ２３を形成する。そして、このレジストマスクＭ２３を用いてＮ型不純物のイオン注入を行い、Ｐ＋型層２ａの表面層にＮ＋型ソース層３を形成する。
次に、レジストマスクＭ２３を除去した後、リフトオフ法を用いて熱伝導層１０２を形成する。具体的には、まず、図８（ｄ）に示すように、所定パターンのレジストマスクＭ２４を形成する。このレジストマスクＭ２４の上から、熱伝導層１０２としてアルミニウム（Ａｌ）膜を蒸着またはスパッタ法で成膜する。これにより、レジストマスクＭ２４の上と、レジストマスクＭ２４に覆われていないＮ−型エピタキシャル層１ａ上とに、熱伝導層１０２が形成され、図８（ｄ）に示す構成となる。続いて、レジストマスクＭ２４及びその上の熱伝導層１０２を除去すると、Ｎ−型エピタキシャル層１ａ上にレジストマスクＭ２４を介さずに配設された部分の熱伝導層１０２のみが残存する。
このとき残存する熱伝導層１０２の配置位置が、後述する工程で形成する温度検出用ダイオード７の直下位置となるよう、あらかじめレジストマスクＭ２４を所定の位置に形成しておく。さらに、残存する熱伝導層１０２の平面形状が、後述する同工程で形成する温度検出用ダイオード７の下面と略合同形状となるよう、所定の形状のレジストマスクＭ３を形成しておく。これにより、凹部２０５の底面に、熱伝導層１０２が形成される。
なお、熱伝導層１０２の材料としてアルミニウムを用いる場合は、アルミニウムにシリコンを含有させておくとアルミスパイクが抑制できるため、好適である。
このようにして、Ｎ−型エピタキシャル層１ａのＰ＋型層２ｂ上に熱伝導層１０２を形成した後、熱酸化法により半導体基板全面に酸化膜を形成する。
これにより、図８（ｅ）に示すように、Ｎ−型エピタキシャル層１ａの表面に、シリコン酸化膜（ＳｉＯ２）が酸化膜５ａとして形成され、アルミニウムからなる熱伝導層１０２の表面に、アルミナ（Ａｌ２Ｏ３）膜が絶縁膜１０２ａとして形成される。
酸化膜５ａは、ゲート絶縁膜となり、絶縁膜１０２ａは、熱伝導層１０２を、後述する工程で形成するダイオード７と絶縁する役目をする。
次に、所定厚さのポリシリコン層４７をＣＶＤ法により全面に堆積する。ダイオード領域のポリシリコン層４７上をレジストマスクＭ２５で被覆した後、ＦＥＴ領域のポリシリコン層４７を低抵抗化するために、Ｎ型不純物の導入を行う。これにより、図８（ｆ）に示す構成となる。なお、ダイオード領域のポリシリコン層４７は、レジストマスクＭ２５で覆われているため、Ｎ型不純物が導入されず、ノンドープポリシリコンのままである。
次に、レジストマスクＭ２５を除去した後、ポリシリコン層４７上の所定の領域を被覆するパターンのレジストマスクＭ２６を形成する。ここでは、ゲート層４となる領域のポリシリコン層４７上に、レジストマスクＭ２６を形成する。なお、本実施の形態では、実施の形態１と異なり、ダイオード７となる領域のポリシリコン層４７上にはレジストマスクＭ２６を形成しなくてもよい。
そして、このレジストマスクＭ２６を用いてポリシリコン層４７をドライエッチングする。このドライエッチングにより、凹部２０５上のポリシリコン層４７は、膜厚が薄くなる。ドライエッチングは、凹部２０５の外側の、レジストマスクＭ２６に覆われていない部分のポリシリコン層４７が除去され、かつ、凹部２０５の内部のポリシリコン層４７が所望とする膜厚となるまで行う。これにより、ポリシリコン層４７がパターニングされ、図９（ｇ）に示すように、ゲート層４と、凹部２０５の内部にダイオード７となるポリシリコン層４７のパターンとが同時に形成される。
次に、レジストマスクＭ２６を除去した後、図９（ｈ）に示すように、ダイオード７となるポリシリコン層４７の一部が露出するように、レジストマスクＭ２７を形成する。このレジストマスクＭ２７は、ダイオード領域のポリシリコン層４７を２領域に区画して開口したパターン形状を有している。ここでは、まず、図９（ｈ）に示すように、Ｐ型ポリシリコン層７ａとなる部分が開口したパターンをレジストマスクＭ２７として形成する。そして、このレジストマスクＭ２７を用いてＰ型不純物の導入を行い、Ｐ型ポリシリコン層７ａを形成する。
次に、レジストマスクＭ２７を除去した後、図９（ｉ）に示すように、レジストマスクＭ２７とは反対に、Ｎ型ポリシリコン層７ｂとなる領域が開口されたレジストマスクＭ２８を形成する。そして、このレジストマスクＭ２８を用いてＮ型不純物の導入を行い、Ｎ型ポリシリコン層７ｂを形成する。これらにより、ポリシリコンからなるダイオード７（ＰＮ接合ダイオード）が形成される。
次に、レジストマスクＭ２８を除去した後、不純物の活性化のためにアニール処理を行う。
続いて、ＣＶＤ法により、全面に酸化膜５ｂを形成する。さらに、ＣＶＤ法により、ＰＳＧ膜６を酸化膜５ｂの上の全面に堆積する。
次に、所定パターンのレジストマスク（不図示）を形成後、ドライエッチングによりＰＳＧ膜６および酸化膜５ａ，５ｂを開口する。続いて、半導体基板表面側にソース電極９ｓ，ゲート電極９ｇ，アノード電極８ａ，及びカソード電極８ｂを、蒸着またはスパッタ法などで形成する。その後、半導体基板裏面に、ドレイン電極９ｄを蒸着またはスパッタ法で形成する。以上の工程を経て、図６（ａ）に示す本実施の形態のパワーＭＯＳＦＥＴチップ２０１が完成する。
なお、上記説明では、リフトオフ法を用いて熱伝導層１０２を形成する場合について例示的に説明したが、熱伝導層１０２の形成方法はこれに限るものではなく、フォトリソグラフィ法及びエッチングを用いて熱伝導層１０２を形成してもよい。
また、絶縁膜１０２ａは熱酸化法で形成するとして説明したが、ＣＶＤ法やＰＶＤ法を用いて形成してもよい。
さらに、上記説明では、熱伝導層１０２を形成するための材料としてアルミニウムを用いる場合について例示的に説明したが、これに限るものではなく、半導体基板を構成する材料よりも高い熱伝導率を有する材料であれば何でもよい。
図１０は、実施の形態２の別の実施例に係る半導体装置の一製造工程における断面図である。図１０は、図８（ｅ）に相当する製造工程を示している。例えば、熱伝導層１０２は、高い熱伝導率を有する材料として、金（Ａｕ）（熱伝導率：３１５Ｗ／ｍ・Ｋ）や銅（Ｃｕ）（熱伝導率：３９８Ｗ／ｍ・Ｋ）などを用いてもよい。
ただし、金や銅を用いる場合は、熱酸化法ではアルミニウムを用いた場合のような良質の表面酸化膜を形成できない。そのため、この場合は、金膜又は銅膜からなる所定のパターン形状の熱伝導層１０２を形成した後、ＣＶＤ法で、シリコン酸化膜からなる酸化膜５ａを半導体基板上の全面に形成することが好ましい。これにより、図１０に示すように、熱伝導層１０２が酸化膜５ａで覆われる構成となる。このように、熱伝導層１０２の酸化膜からなる絶縁膜１０２ａとは別の酸化膜５ａが、Ｎ−型エピタキシャル層１ａ上から、熱伝導層１０２とダイオード７との間に延設された構成の半導体装置であってもよい。この酸化膜５ａにより、熱伝導層１０２とダイオード７とが絶縁される。このような構成においても、ダイオード７の下面形状と略合同形状を有し、かつ、半導体基板よりも熱伝導率の高い材料からなる熱伝導層１０２が、ダイオード７と対向して配置されるため、発熱部からの熱を速やかに効率よくダイオード７全体に均一に熱伝導させることができる。
以上のように、本実施の形態では、ダイオード７を凹部２０５の内部に配置することで、実施の形態１よりも温度検出力を向上させることができる。また、実施の形態１と同様、温度検出用素子（ダイオード７）と、半導体基板（シリコン基板１及びエピタキシャル層１ａ）との間に、半導体基板よりも熱伝導率の高い材料からなる熱伝導層１０２を配置している。これにより、発熱部からの熱を速やかに効率よく温度検出用素子全体に熱伝導させることができる。その結果、温度検出用素子による応答性のよい温度検出を実現することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１ シリコン基板、１ａ エピタキシャル層、
２ａ，２ｂ 、Ｐ＋型層、３ ソース層、４ ゲート層、
５ａ，５ｂ 酸化膜、６ ＰＳＧ膜、７ ダイオード、
７ａ Ｐ型ポリシリコン層、７ｂ Ｎ型ポリシリコン層、
８ａ アノード電極、８ｂ カソード電極、
９ｄ ドレイン電極、９ｇ ゲート電極、９ｓ ソース電極、
１０ パワーＭＯＳＦＥＴチップ、
４７ ポリシリコン層、５０ トレンチ、６０ 絶縁膜、
１０１ パワーＭＯＳＦＥＴチップ、
１０２ 熱伝導層、１０２ａ 絶縁膜、
２０１ パワーＭＯＳＦＥＴチップ、２０５ 凹部、
５００ ＩＧＢＴチップ、５０４ 温度検出用ダイオード、
５０４ａ ｐ型ポリシリコン層、５０４ｂ ｎ型ポリシリコン層、
Ｍ１〜Ｍ７ レジストマスク、
Ｍ２１〜Ｍ２８ レジストマスク

Claims (11)

  1. 半導体基板上に形成された、異常発熱を検出するための温度検出用素子と、
    前記温度検出用素子と前記半導体基板との間に形成され、前記半導体基板より高い熱伝導率を有する熱伝導層と、を備える半導体装置。
  2. 前記熱伝導層と前記温度検出用素子との間に形成された絶縁膜をさらに備え、
    前記温度検出用素子が、前記絶縁膜によって前記熱伝導層と絶縁されている請求項１に記載の半導体装置。
  3. 前記絶縁膜は、前記熱伝導層の酸化膜によって形成されている請求項２に記載の半導体装置。
  4. 前記熱伝導層は、アルミニウム膜からなり、
    前記絶縁膜は、アルミナ膜からなる請求項２又は３に記載の半導体装置。
  5. 前記アルミニウム膜は、シリコンを含有する請求項４に記載の半導体装置。
  6. 前記絶縁膜は、前記熱伝導層を覆うように、前記半導体基板上の全面に形成されている請求項２に記載の半導体装置。
  7. 前記熱伝導層は、金膜または銅膜からなり、
    前記絶縁膜は、シリコン酸化膜からなる請求項２又は６に記載の半導体装置。
  8. 前記熱伝導層は、前記温度検出用素子と対向配置され、
    前記熱伝導層と前記温度検出用素子の互いに対向する対向面同士が略同じ形状を有する請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記温度検出用素子は、前記半導体基板の表面上に配置されている請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記温度検出用素子は、前記半導体基板の表面層に設けられた凹部の内部に配置されている請求項１乃至８のいずれか１項に記載の半導体装置。
  11. 半導体基板上に、前記半導体基板より高い熱伝導率を有する熱伝導層を形成し、
    前記熱伝導層の上に、絶縁膜を形成し、
    前記絶縁膜を介して前記熱伝導層の対面に、異常発熱を検出するための温度検出用素子を形成する半導体装置の製造方法。
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