JP2011061101A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】本発明は、ＬＯＣＯＳ酸化膜との境界領域にも、抵抗体を高精度で形成することができ、高精度な抵抗体を有するとともに省スペースを実現する半導体装置を提供することを目的とする。
【解決手段】ＬＯＣＯＳ酸化膜２０を有する半導体基板１０の表面に、抵抗体５０が形成された半導体装置の製造方法であって、
前記ＬＯＣＯＳ酸化膜２０と前記半導体基板１０との境界を覆うように、該境界に沿って境界ポリシリコン膜４０を形成するポリシリコン膜形成工程と、
該境界ポリシリコン膜４０をマスクとして、前記半導体基板１０の表面に不純物を打ち込み、前記抵抗体５０を形成する抵抗体形成工程と、
該抵抗体５０上に２つ以上のコンタクトホール７１を形成するとともに、該コンタクトホール７１同士が直接接続されない配線層７０を形成するコンタクト形成工程と、を含むことを特徴とする。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関し、特に、ＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜を有する半導体基板の表面に、抵抗体が形成された半導体装置の製造方法に関する。

従来から、ＭＯＳ（Metal Oxide Semiconductor）集積回路で構成される半導体拡散抵抗において、不純物拡散を行う基板と、この基板上に形成されたフィールド酸化膜と、基板若しくはフィールド酸化膜上に層間絶縁膜を介して形成されたゲートと、フィールド酸化膜及びゲートをマスクとしてイオン注入により形成された拡散抵抗と、この拡散抵抗の両端に設けられた１対のコンタクトとを設けたものが知られている（例えば、特許文献１参照）。

特許文献１に記載の半導体拡散抵抗においては、フィールド酸化膜で囲まれた領域の両端を除く中央領域に、複数の平行に延在する櫛形のゲートを形成し、このゲートをマスクとしてイオン注入を行うので、拡散抵抗の幅を高精度に形成することができる。

特開平６−２２４３７４号公報

しかしながら、上述の特許文献１に記載の構成では、フィールド酸化膜で囲まれた領域のうち、中央領域のゲートで両側を挟まれた領域については、半導体拡散抵抗を形成することができるが、フィールド酸化膜との境界領域には、半導体拡散を形成することができないという問題があった。

図１３は、従来の半導体拡散抵抗の、フィールド酸化膜と半導体基板との境界領域の拡大図である。図１３に示すように、フィールド酸化膜であるＬＯＣＯＳ酸化膜１２０の横方向の位置は、加工精度により変動するおそれがある。また、ＬＯＣＯＳ酸化膜１２０の端部は、外側に向かうにつれて膜厚が減少する、三角形の頂点のような先端が尖った断面形状となっている。このような形状であると、ＬＯＣＯＳ酸化膜１２０の端部の横方向の位置により、膜厚も微妙に変化し、拡散抵抗１５０の横方向の大きさもそれによって影響を受けて変動する。

このような問題から、特許文献１に記載の構成では、ＬＯＣＯＳ酸化膜との境界領域には、拡散抵抗を形成していない。しかしながら、近年、半導体装置は、小型化、省スペース化が要求され、そのようなデッドスペースは、半導体装置の大型化と製造コストの増大を招くという問題があった。

そこで、本発明は、ＬＯＣＯＳ酸化膜との境界領域にも、抵抗体を高精度で形成することができ、高精度な抵抗体を有するとともに省スペース化を実現する半導体装置を提供することを目的とする。

上記目的を達成するため、第１の発明係る半導体装置の製造方法は、ＬＯＣＯＳ酸化膜（２０）を有する半導体基板（１０）の表面に、抵抗体（５０）が形成された半導体装置の製造方法であって、
前記ＬＯＣＯＳ酸化膜（２０）と前記半導体基板（１０）との境界を覆うように、該境界に沿って境界ポリシリコン膜（４０）を形成するポリシリコン膜形成工程と、
該境界ポリシリコン膜（４０）をマスクとして、前記半導体基板（１０）の表面に不純物を打ち込み、前記抵抗体（５０）を形成する抵抗体形成工程と、
該抵抗体（５０）上に２つ以上のコンタクトホール（７１）を形成するとともに、該コンタクトホール（７１）同士が直接接続されない配線層（７０）を形成するコンタクト形成工程と、を含むことを特徴とする。

これにより、ＬＯＣＯＳ酸化膜との境界領域にも、高精度な形状の抵抗体を形成することができ、正確な抵抗値を有する半導体装置を製造することができる。

第２の発明は、第１の発明に係る半導体装置の製造方法において、
前記ＬＯＣＯＳ酸化膜（２０）は、前記半導体基板（１０）のアクティブエリア（１１）を四方から囲んでおり、
前記ポリシリコン膜形成工程において、前記境界ポリシリコン膜（４０）は、前記アクティブエリア（１１）の対向する２辺の前記境界に形成されることを特徴とする。

これにより、アクティブエリアの両端部のＬＯＣＯＳ酸化膜との境界に、高精度な抵抗体を形成することができ、アクティブエリア内にデッドスペースを有しない半導体装置を製造することができる。

第３の発明は、第２の発明に係る半導体装置の製造方法において、
前記ポリシリコン膜形成工程において、前記境界ポリシリコン膜（４０）よりも内側の領域に、前記境界ポリシリコン膜（４０）に略平行に延在し、対向する前記ＬＯＣＯＳ酸化膜（２０）を跨ぐ中央ポリシリコン膜（４１）を更に形成し、複数の前記抵抗体（５０）を前記アクティブエリア（１１）内に形成することを特徴とする。

これにより、アクティブエリア内に、高精度な抵抗体を複数形成することができる。

第４の発明は、第３の発明に係る半導体装置の製造方法において、
前記コンタクトホール（７１）は、前記抵抗体（５０）の各々の両端に形成され、
前記配線層（７０）は、隣接する前記抵抗体（５０）の最も接近した前記コンタクトホール（７１）同士を接続するように形成されたことを特徴とする。

これにより、各抵抗体を並列接続し、全体として小さな抵抗値の抵抗体を形成することができる。

第５の発明は、第３又は第４の発明に係る半導体装置の製造方法において、
前記ポリシリコン膜形成工程において、前記中央ポリシリコン膜（４１）を複数形成することを特徴とする。

これにより、中央領域にも、高精度な形状及び抵抗値を有する抵抗体を形成することができる。

第６の発明は、第１〜５のいずれかの発明に係る半導体装置の製造方法において、
前記抵抗体形成工程と、前記コンタクト形成工程との間に、前記半導体基板（１０）を酸加熱処理して前記抵抗体（５０）内の不純物を拡散させる熱拡散工程を有することを特徴とする。

これにより、抵抗体の機能を十分に発揮させることができる。

第７の発明は、第６の発明に係る半導体装置の製造方法において、
前記抵抗体（５０）は、Ｐ型拡散領域からなることを特徴とする。

第８の発明は、第６の発明に係る半導体装置の製造方法において、
前記抵抗体（５０）は、Ｎ型拡散領域からなることを特徴とする。

第９の発明は、第１〜８のいずれかの発明に係る半導体装置の製造方法において、
前記ポリシリコン膜形成工程の前に、前記半導体基板（１０）の表面に酸化膜（３０）を形成する酸化膜形成工程を有することを特徴とする。

第１０の発明は、第９の発明に係る半導体装置の製造方法において、
前記酸化膜（３０）は、ゲート酸化膜に用いられる酸化膜であり、
前記境界ポリシリコン膜（４０）は、ゲートに用いられるポリシリコン膜であり、
前記抵抗体の製造と同時に、前記半導体基板の表面にＭＯＳトランジスタを形成することを特徴とする。

これにより、ＭＯＳトランジスタと抵抗体を同時に形成する場合においても、ＭＯＳトランジスタ製造の工程数を増加させることなく、抵抗体を形成することができる。

第１１の発明は、第１０の発明に係る半導体装置の製造方法において、
前記ＭＯＳトランジスタは、ＣＭＯＳであることを特徴とする。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。

本発明によれば、半導体基板に抵抗体を高精度に形成することができる。

本実施例に係る半導体装置の製造方法のＬＯＣＯＳ形成工程の一例を示した図である。図１（Ａ）は、平面図である。図１（Ｂ）は、断面図である。 本実施例に係る半導体装置の製造方法の酸化膜形成工程の一例を示した図である。図２（Ａ）は、平面図である。図２（Ｂ）は、断面図である。 本実施例に係る半導体装置の製造方法のポリシリコン形成工程の一例を示した図である。図３（Ａ）は、平面図である。図３（Ｂ）は、断面図である。 本実施例に係る半導体装置の製造方法の抵抗体形成工程の一例を示した図である。図４（Ａ）は、平面図である。図４（Ｂ）は、断面図である。 本実施例に係る半導体装置の製造方法の酸化熱処理工程の一例を示した図である。図５（Ａ）は、平面図である。図５（Ｂ）は、断面図である。 本実施例に係る半導体装置の製造方法のコンタクト形成工程の一例を示した図である。図６（Ａ）は、平面図である。図６（Ｂ）は、断面図である。 本実施例に係る半導体装置の製造方法を用いて製造した抵抗体５０の境界部の拡大断面図の一例である。 比較参考例として、従来のＬＯＣＯＳ形成工程の一例を示した図である。図８（Ａ）は、平面図である。図８（Ｂ）は、断面図である。 比較参考例として、従来の酸化膜形成工程の一例を示した図である。図９（Ａ）は、平面図である。図９（Ｂ）は、断面図である。 比較参考例として、従来の抵抗体形成工程の一例を示した図である。図１０（Ａ）は、平面図である。図１０（Ｂ）は、断面図である。 比較参考例として、従来の酸化熱処理工程の一例を示した図である。図１１（Ａ）は、平面図である。図１１（Ｂ）は、断面図である。 比較参考例として、従来のコンタクト形成工程の一例を示した図である。図１２（Ａ）は、平面図である。図１２（Ｂ）は、断面図である。 従来の半導体拡散抵抗の酸化膜と半導体基板の境界領域の拡大図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

図１乃至図６は、本発明の実施例に係る半導体装置の製造方法の一連の製造工程の一例を示した図である。

図１は、本実施例に係る半導体装置の製造方法のＬＯＣＯＳ形成工程の一例を示した図である。図１（Ａ）は平面図であり、図１（Ｂ）は、断面図である。

図１（Ａ）に示すように、半導体基板１０の表面に、ＬＯＣＯＳ酸化膜２０が四角の枠状に形成されている。半導体基板１０のＬＯＣＯＳ酸化膜２０で四方を囲まれた領域は、アクティブエリア１１であり、デバイスが形成される領域である。

図１（Ｂ）に示すように、半導体基板１０は、表面にＮ型層のアクティブエリア１１を有する。Ｎ層のアクティブエリア１１は、ウェル層として形成されてもよいし、エピタキシャル成長層として形成されてもよい。また、アクティブエリア１１を囲むように、半導体基板１０の表面には、ＬＯＣＯＳ酸化膜２０が形成され、素子分離を行っている。ＬＯＣＯＳ酸化膜２０の水平方向内側は、三角形状に先端が尖った断面形状をしており、厚さが位置により変化する形状となっている。なお、半導体基板１０のアクティブエリア１１よりも下方の層は省略されているが、種々の層が形成されてよい。また、半導体基板１０は、シリコンやガリウムヒ素等の半導体材料により構成されてよい。

図２は、本実施例に係る半導体装置の製造方法の酸化膜形成工程の一例を示した図である。図２（Ａ）は平面図であり、図２（Ｂ）は断面図である。

図２（Ａ）において、平面図は、図１（Ａ）のＬＯＣＯＳ形成工程と同じであるが、アクィブエリア１１の上に酸化膜３０が形成され、アクティブエリア１１内の表面が酸化膜３０となった点が図１（Ａ）と異なっている。

図２（Ｂ）において、Ｎ層のアクティブエリア１１の表面に、酸化膜３０が薄く形成された状態が示されている。酸化膜３０は、種々の酸化膜３０を用いることができるが、例えば、ＭＯＳトランジスタのゲートとして用いられるゲート酸化膜が利用されてもよい。本実施例に係る半導体装置の製造方法において製造する半導体装置は、抵抗体の他、ＭＯＳトランジスタを備えていてもよく、そのような場合には、ＭＯＳトランジスタのゲート酸化膜を酸化膜３０に用いることにより、ゲート酸化膜を形成する工程で、酸化膜３０を同時に形成することができる。なお、酸化膜３０は、例えば、ＳｉＯ_２（二酸化ケイ素）により構成されてもよい。

図３は、本実施例に係る半導体装置の製造方法のポリシリコン形成工程の一例を示した図である。図３（Ａ）は平面図であり、図３（Ｂ）は断面図である。

図３（Ａ）において、ＬＯＣＯＳ酸化膜２０と、表面に酸化膜３０が形成された半導体基板１０のアクティブエリアとの境界を、ポリシリコン膜（Poly-Si）４０が覆っている。境界ポリシリコン膜４０は、ＬＯＣＯＳ酸化膜２０と半導体基板１０の境界に沿って延在し、水平縦（Ｙ）方向に延びた形状をしている。また、ＬＯＣＯＳ酸化膜２０は、四角形を囲むように枠状に形成されているので、水平縦方向のＬＯＣＯＳ酸化膜２０と半導体基板１０との境界は、対向して２箇所ある。図３（Ａ）においては、対向する２箇所の両方について、アクティブエリア１１とＬＯＣＯＳ酸化膜２０の境界を、ポリシリコン膜４０が覆っている。ポリシリコン膜４０は、膜形状を精度よく形成することができるので、ＬＯＣＯＳ酸化膜２０よりも高精度に加工をすることが可能である。ＬＯＣＯＳ酸化膜２０の先端の尖った部分は、形状や膜厚が不安定であるので、精度よく形状を形成することができない。一方、ポリシリコン膜４０は、ＭＯＳトランジスタのゲートとしても利用されており、そのゲート長は特に高精度に管理されて形成される。よって、形状が不安定なＬＯＣＯＳ酸化膜２０の先端を、ポリシリコン膜４０で覆うことにより、ポリシリコン膜４０をマスクとして機能させることが可能となり、アクティブエリア１１の境界部分についても、高精度なマスク形成を行うことができる。

図３（Ａ）において、アクティブアリア１１の中央には、端部のポリシリコン膜４０と平行に、ＬＯＣＯＳ酸化膜２０を半導体基板４０の表面上で縦方向に跨ぐように、ポリシリコン膜４１が複数形成されている。このように、アクティブエリア１１の両側端より内側にもポリシリコン膜４１を形成することにより、ポリシリコン膜４０、４１で横方向両側から対向して挟むとともに、縦方向についてはＬＯＣＯＳ酸化膜２０同士で対向して挟む四角形の開口を形成することができる。また、ポリシリコン膜４１を、アクティブエリア１１の中央領域に複数形成することにより、対向するポリシリコン膜４１同士で横方向両側から挟み、縦方向からはＬＯＣＯＳ酸化膜２０で挟む開口も中央領域に形成することができる。

このように、水平横方向についてはポリシリコン膜４０、４１を用い、水平縦方向についてはＬＯＣＯＳ酸化膜２０を用いることにより、所望のマスク形状を形成することができる。水平横方向については、ポリシリコン膜４０、４１を用いるので、横幅について、高精度なマスク形状とすることができる。

なお、以後、アクティブエリア１１の外周を定めるＬＯＣＯＳ酸化膜２０との境界を覆うポリシリコン膜４０を境界ポリシリコン膜４０と呼び、アクティブエリア１１の水平横方向の中央部に、ＬＯＣＯＳ酸化膜４１を跨ぐように形成されたポリシリコン膜４１を中央ポリシリコン膜４１と呼んでもよいこととし、両者を必要に応じて区別することにする。

図３（Ｂ）において、断面図が示されているが、ＬＯＣＯＳ酸化膜２０の厚さが薄くなって先端が尖った部分を、境界ポリシリコン膜４０が覆っている。また、中央部には、中央ポリシリコン膜４１が、単独でアクティブエリア１１上に形成されている。このように、ＬＯＣＯＳ酸化膜２０とアクティブエリア１１との境界にも、境界ポリシリコン膜４０を形成するので、アクティブエリア１１の端部にも高精度な抵抗体を形成することが可能なマスク形状となっている。

なお、ポリシリコン膜形成工程は、抵抗体の他にＭＯＳトランジスタも半導体基板１０に形成する場合には、ＭＯＳトランジスタのゲート形成工程において、ポリシリコン膜４０、４１を同時に形成するようにしてよい。これにより、ＭＯＳトランジスタも併せて形成する場合に、工程数を増加させることなく、抵抗体の形成が可能となる。

図４は、本実施例に係る半導体装置の製造方法の抵抗体形成工程の一例を示した図である。図４（Ａ）は平面図であり、図４（Ｂ）は断面図である。なお、抵抗体形成工程は、イオン打ち込み工程と呼んでもよい。

図４（Ａ）において、アクティブエリア１１の、ポリシリコン膜４０、４１及びＬＯＣＯＳ酸化膜２０で囲まれていない開口部には、イオンが打ち込まれ、抵抗体５０が形成される。抵抗体５０は、半導体基板１０のアクティブエリア１１に不純物が注入された不純物領域である。なお、厳密には、抵抗体５０の上には、酸化膜３０が形成されているが、工程の理解の容易のため、図４以降は、酸化膜３０については考慮せず、酸化膜３０の直下の層を図示することとする。

図４（Ａ）に示すように、ＬＯＣＯＳ酸化膜２０は、水平縦方向については、マスクとして機能しているが、水平横方向のアクティブエリア１１との境界部については、境界ポリシリコン膜４０がマスクとして機能している。

また、アクティブエリア１１の中央部についても、中央ポリシリコン膜４１に挟まれた抵抗体５０が、水平横方向について高精度な形状で形成される。

図４（Ｂ）において、抵抗体形成工程の断面図が示されているが、境界ポリシリコン膜４０及び中央ポリシリコン膜４０をマスクとして、抵抗体５０がアクティブエリア１１の表面に形成された状態が示されている。図４（Ｂ）に示されるように、境界ポリシリコン膜４０は、ＬＯＣＯＳ酸化膜２０の、厚さが変化する先端部分を確実に覆うように形成されていればよい。ＬＯＣＯＳ酸化膜２０の厚さが一定の厚い部分については、十分にマスクとしての機能を果たすことができるので、その領域にまで境界ポリシリコン膜４０を形成しなくても、加工精度上、何ら問題は生じないからである。

また、半導体基板１０のアクティブエリア１１に打ち込まれて注入されるイオンは、種々のイオンであってよいが、例えば、アクティブエリア１１がＮ型の場合には、Ｂ（ボロン）であってもよい。この場合、抵抗体５０は、Ｐ型不純物領域として形成される。逆に、例えばアクティブエリア１１がＰ型の場合には、打ち込まれるイオンは、リンであってもよい。この場合、抵抗体５０は、Ｎ型不純物領域として形成される。その他、打ち込まれるイオンは適宜適切な物質のイオンが選択されてよい。なお、イオン打ち込みのエネルギーの大きさは、表面の酸化膜３０を突き抜け、ＬＯＣＯＳ酸化膜２０を通過しないレベルのエネルギーに設定される。

図５は、本実施例に係る半導体装置の製造方法の酸化熱処理工程の一例を示した図である。図５（Ａ）は平面図であり、図５（Ｂ）は断面図である。

図５（Ｂ）において、抵抗体５０が、図４（Ｂ）の抵抗体５０と比較して、下方及び側方に拡大して存在している。酸化熱処理工程においては、半導体基板１０が、空気中で加熱され、酸化する。このとき、イオン打ち込み工程で打ち込まれた抵抗体５０内の不純物は、熱処理により拡散し、抵抗体５０内で濃度が均一化されるとともに、抵抗体５０自体が下方及び側方に拡大し、不純物拡散領域となる。これにより、抵抗体５０は、電気抵抗としての機能を十分に備えることができる。

また、図５（Ｂ）において、ポリシリコン膜４０、４１の周囲に、酸化膜６０が形成されている。熱処理により、ポリシリコン膜４０、４１が酸化し、ポリシリコン膜４０、４１が酸化膜６０で覆われ、ポリシリコン膜４０、４１が絶縁体で覆われる。これにより、アクティブエリア１１の表面は、表面上に形成されたポリシリコン膜４０、４１も含めて、総て絶縁体で覆われることになり、その後の配線が容易になる。

なお、酸化熱処理工程は、ＭＯＳトランジスタと形成する場合においても必要な工程であるので、抵抗体５０に加えて、ＭＯＳトランジスタを半導体基板１０に形成する場合には、ＭＯＳトランジスタのゲート形成後の酸化熱処理で同時に本工程を行うことができる。よって、新たに工程を追加することなく、ＭＯＳトランジスタと抵抗体を同時に半導体基板１０に形成することが可能となる。

図５（Ａ）において、酸化熱処理工程の平面図が示されているが、ポリシリコン膜４０、４１の表面に酸化膜６０が形成された以外は、図４（Ａ）からの表面的な変化は生じない。酸化膜６０も、酸化膜３０と同様に、図５（Ａ）には示していないので、図４（Ａ）と同じ構成の図が図５（Ａ）に示されている。

図６は、本実施例に係る半導体装置の製造方法のコンタクト形成工程の一例を示した図である。図６（Ａ）は平面図であり、図６（Ｂ）は断面図である。

図６（Ａ）において、抵抗体５０の領域上に、コンタクトホール７１が形成されている。コンタクトホール７１は、各抵抗体５０の領域上で、２つ形成されている。また、コンタクトホール７１を覆うように、金属膜で構成された配線層７０が水平横方向に延在して独立して２本形成されている。２つの配線層７０は、互いに電気的に直接的には接続されていない。これにより、２つの配線層７０から、コンタクトホール７１を介して、抵抗体５０に電圧を印加することが可能となる。

図６（Ａ）においては、上側の配線層７０が、上側のコンタクトホール７１同士を総て接続し、下側の配線層７０が、下側のコンタクトホール７１同士を総て接続しているので、複数の各抵抗体５０同士は、並列接続されていることになる。図６（Ａ）においては、各抵抗体５０を並列接続した例が示されているが、各抵抗体５０を独立に用いたり、また直列接続としたりするように配線層７０を形成してもよい。配線層７０及びコンタクトホール７１は、半導体装置の用途に応じて、適宜適切な形状で構成することができる。

また、図６（Ａ）においては、コンタクトホール７１が、各抵抗体５０に２つずつ設けられた例が示されているが、必要に応じて、３つ以上コンタクトホール７１を設けるようにしてもよい。

更に、図６（Ａ）において、ポリシリコン膜４０、４１と低電位側の配線層７０とのコンタクトホール７２が示されている。これは、電位を安定させるために設けるものであり、必要に応じて設けるようにしてよい。

図６（Ｂ）においては、コンタクト形成工程の断面図が示されているが、半導体基板１０の表面上を、金属膜の配線層７０が覆った状態が示されている。また、抵抗体５０上の酸化膜３０は、エッチング除去されており、コンタクトホール７１を構成している。これにより、配線層７０と抵抗体５０との電気的導通が図られている。よって、図６（Ｂ）は、図６（Ａ）のコンタクトホール７１が存在する断面構成を示している。

なお、酸化膜３０のエッチングは、レジストを用いて、ドライエッチング又はウエットエッチングにより行われてよい。厳密には、図５で示した酸加熱処理工程の後に、エッチング工程が入るが、酸化膜３０のコンタクトホール７１形成部を除去するだけの工程であるので、その図は本実施例においては省略している。

また、図６に示すコンタクト形成工程も、ＭＯＳトランジスタの製造工程において、ソース、ドレインのコンタクトを形成する際に必要な工程であるので、ＭＯＳトランジスタを半導体基板１０に併せて形成する場合には、ＭＯＳトランジスタのコンタクト形成工程と同時に本工程を行うことができる。

このように、本実施例に係る半導体装置の製造方法によれば、境界ポリシリコン膜４０を、アクティブエリア１１の外周である半導体基板１０とＬＯＣＯＳ酸化膜２０との境界に沿って、境界を覆うように形成することにより、高精度な抵抗体５０を形成することができる。

図７は、本実施例に係る半導体装置の製造方法を用いて製造した抵抗体５０の境界部を拡大して示した断面図の一例である。図７において、抵抗体５０の外側は、境界ポリシリコン膜４０により規定されている。境界ポリシリコン膜４０は、ＬＯＣＯＳ酸化膜２０の三角形状部分を覆っているので、ＬＯＣＯＳ酸化膜２０の形状が変化しても、マスクとしての機能は、境界ポリシリコン膜４０により担保され、精度良く抵抗体５０を形成することができる。

また、通常、ＬＯＣＯＳ酸化膜２０をマスクとしてイオン打ち込み工程（抵抗体形成工程）を行うと、ＬＯＣＯＳ酸化膜２０の端部の不純物分布はにじんだようになるが、境界ポリシリコン膜４０をマスクとしてイオンの打ち込みを行った場合には、不純物分布はシャープになり、抵抗体５０の幅方向の寸法精度が良好である。

また、抵抗体として、ポリシリコン膜を用いた構成もあり得るが、本実施例に係る半導体装置の製造方法により製造された半導体装置の抵抗体５０は、単結晶を用いているので、絶対精度及び相対精度に優れている。

次に、比較参考例として、従来の半導体装置の製造方法による抵抗体の形成方法について、図８乃至図１２を用いて説明する。

図８は、従来のＬＯＣＯＳ形成工程の一例を示した図である。図８（Ａ）は平面図であり、図８（Ｂ）は断面図である。図８（Ａ）、（Ｂ）に示すように、半導体基板１１０のアクティブエリア１１１に、開口部を残してＬＯＣＯＳ酸化膜１２０が形成される。これで、ＬＯＣＯＳ酸化膜１２０で総てのマスク機能を果たすことになる。なお、アクティブエリア１１１は、Ｎ型で構成された例が示されている。

図９は、従来の酸化膜形成工程の一例を示した図である。図９（Ａ）は平面図であり、図９（Ｂ）は断面図である。図９（Ａ）、（Ｂ）に示すように、アクティブエリア１１１のＬＯＣＯＳ酸化膜１２０が形成されていない開口領域に、薄膜状の酸化膜１３０が形成される。

図１０は、従来の抵抗体形成工程の一例を示した図である。図１０（Ａ）は平面図であり、図１０（Ｂ）は断面図である。図１０（Ａ）、（Ｂ）に示すように、ＬＯＣＯＳ酸化膜１２０をマスクとして、イオンの打ち込みが行われ、不純物領域からなる抵抗体１５０が形成される。イオンは、例えば、ボロンが用いられてもよい。

図１０において、総てのマスクが、ＬＯＣＯＳ酸化膜１２０であるため、抵抗体１５０には、図１３において説明したような問題点が発生する。図１０に示した例では、４つの総ての抵抗体１５０がＬＯＣＯＳ酸化膜１２０との境界を有するため、抵抗体１５０の総ての境界は、精度が低下した状態で形成される。

図１１は、従来の酸化熱処理工程の一例を示した図である。図１１（Ａ）は平面図であり、図１１（Ｂ）は断面図である。図１１（Ａ）、（Ｂ）において、抵抗体１５０の境界の精度が悪い状態で加熱処理を行うと、抵抗体１５０の境界がにじんだような状態で形成される。

図１２は、従来のコンタクト形成工程の一例を示した図である。図１２（Ａ）は平面図であり、図１２（Ｂ）は断面図である。図１２（Ａ）、（Ｂ）に示すように、酸化膜１３０をエッチングしてコンタクトホール１７１が形成され、ＬＯＣＯＳ酸化膜１２０も含めて覆うように、金属膜の配線層１７０が形成される。

従来の半導体装置の製造方法においては、抵抗体１５０の横方向の幅は、ＬＯＣＯＳ酸化膜１２０により規定されているが、これはＬＯＣＯＳ酸化膜１２０の膜厚や加工精度に影響されてしまう。また、ＬＯＣＯＳ酸化膜１２０の加工精度は、一般的にポリシリコン膜４０、４１の加工精度よりも低い。更に、ＬＯＣＯＳ酸化膜１２０の端部の不純物分布は、ＬＯＣＯＳ酸化膜１２０が徐々に薄くなってくるため、急峻な分布にはなり難いというような問題があった。

これに対し、本実施例に係る半導体装置の製造方法においては、ＬＯＣＯＳ酸化膜２０が存在するアクティブエリア１１の端部も含めて、総て横方向については、ポリシリコン膜４０、４１によりマスクを構成しているので、高精度に抵抗体５０を形成することができる。

また、上述のように、ポリシリコン膜４０、４１は、ＭＯＳトランジスタのゲートに利用するので、何ら工程を増加させることなく、ＭＯＳトランジスタと抵抗体５０を同時に形成することができる。なお、ＭＯＳトランジスタは、ＭＯＳトランジスタ単体として構成してもよいし、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）として構成してもよい。

また、本実施例においては、抵抗体５０を、Ｐ型拡散領域で構成する例を挙げて説明したが、Ｎ型拡散領域となるように、Ｐ型のアクティブエリア１１にＮ型の抵抗体５０を形成し、Ｎ型の抵抗体５０を得るようにしてもよい。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

本発明は、半導体基板に抵抗を含むデバイスを形成する半導体装置、またこれらのデバイスを用いて回路を形成し、パッケージング化した半導体集積回路装置に利用することができる。

１０ 半導体基板
１１ アクティブエリア
２０ ＬＯＣＯＳ酸化膜
３０、６０ 酸化膜
４０、４１ ポリシリコン膜
５０ 抵抗体
７０ 配線層
７１、７２ コンタクトホール

Claims (11)

1. ＬＯＣＯＳ酸化膜を有する半導体基板の表面に、抵抗体が形成された半導体装置の製造方法であって、
   前記ＬＯＣＯＳ酸化膜と前記半導体基板との境界を覆うように、該境界に沿って境界ポリシリコン膜を形成するポリシリコン膜形成工程と、
   該境界ポリシリコン膜をマスクとして、前記半導体基板の表面に不純物を打ち込み、前記抵抗体を形成する抵抗体形成工程と、
   該抵抗体上に２つ以上のコンタクトホールを形成するとともに、該コンタクトホール同士が直接接続されない配線層を形成するコンタクト形成工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記ＬＯＣＯＳ酸化膜は、前記半導体基板のアクティブエリアを四方から囲んでおり、
   前記ポリシリコン膜形成工程において、前記境界ポリシリコン膜は、前記アクティブエリアの対向する２辺の前記境界に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ポリシリコン膜形成工程において、前記境界ポリシリコン膜よりも内側の領域に、前記境界ポリシリコン膜に略平行に延在し、対向する前記ＬＯＣＯＳ酸化膜を跨ぐ中央ポリシリコン膜を更に形成し、複数の前記抵抗体を前記アクティブエリア内に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記コンタクトホールは、前記抵抗体の各々の両端に形成され、
   前記配線層は、隣接する前記抵抗体の最も接近した前記コンタクトホール同士を接続するように形成されたことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記ポリシリコン膜形成工程において、前記中央ポリシリコン膜を複数形成することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
6. 前記抵抗体形成工程と、前記コンタクト形成工程との間に、前記半導体基板を酸加熱処理して前記抵抗体内の不純物を拡散させる熱拡散工程を有することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
7. 前記抵抗体は、Ｐ型拡散領域からなることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記抵抗体は、Ｎ型拡散領域からなることを特徴とする請求項６に記載の半導体装置の製造方法。
9. 前記ポリシリコン膜形成工程の前に、前記半導体基板の表面に酸化膜を形成する酸化膜形成工程を有することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
10. 前記酸化膜は、ゲート酸化膜に用いられる酸化膜であり、
    前記境界ポリシリコン膜は、ゲートに用いられるポリシリコン膜であり、
    前記抵抗体の製造と同時に、前記半導体基板の表面にＭＯＳトランジスタを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記ＭＯＳトランジスタは、ＣＭＯＳであることを特徴とする請求項１０に記載の半導体装置の製造方法。

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