JP2011060879A

JP2011060879A - Semiconductor device

Info

Publication number: JP2011060879A
Application number: JP2009206799A
Authority: JP
Inventors: Takumi Morimoto; 琢巳森本; Kozo Okamoto; 幸造岡本
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-09-08
Filing date: 2009-09-08
Publication date: 2011-03-24

Abstract

【課題】内部回路の再構成を行うためのヒューズ回路を有する半導体装置に関し、ヒューズ材の飛散よるヒューズ回路の誤動作を防止しうる半導体装置を提供する。
【解決手段】第１電源電圧線と第２電源電圧線との間に並列して接続され、ヒューズ１０と、ヒューズ１０の一方の端子に直列に接続され、ヒューズ１０の導通状態に応じた電圧を出力するラッチ回路３２とをそれぞれ有する複数のヒューズ回路を有し、複数のヒューズ回路は、ヒューズ１０が千鳥状に配列されるように配置されており、隣り合うヒューズ１０の第２電源電圧線側の端子と第１電源電圧線側の端子とが反対向きになるように配置されている。
【選択図】図２The present invention relates to a semiconductor device having a fuse circuit for reconfiguring an internal circuit, and a semiconductor device capable of preventing malfunction of the fuse circuit due to scattering of a fuse material.
A voltage connected in parallel between a first power supply voltage line and a second power supply voltage line, connected in series to one terminal of a fuse, and a fuse according to a conduction state of the fuse. And a plurality of fuse circuits each having a plurality of fuse circuits, and the plurality of fuse circuits are arranged such that the fuses 10 are arranged in a staggered manner, and the second power supply voltage lines of the adjacent fuses 10 are arranged. The terminal on the side and the terminal on the first power supply voltage line side are arranged in opposite directions.
[Selection] Figure 2

Description

本発明は、半導体装置に係り、特に、ヒューズ回路を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a fuse circuit.

ＤＲＡＭやＳＲＡＭなどのメモリデバイスやロジックデバイスなどの半導体装置は極めて多数の素子によって形成されるが、製造工程上の様々な要因によって一部の回路やメモリセルが正常動作しないことがある。この場合、一部の回路やメモリセルの不良により装置全体を不良として扱うとすれば製造歩留りを低下させ、ひいては製造コストの増加にも繋がる。このため、近年の半導体装置においては、不良回路や不良メモリセルを、予め準備しておいた冗長回路や冗長メモリセルに切り換えて良品とすることにより不良品を救済することが行われている。 A semiconductor device such as a memory device such as a DRAM or an SRAM or a logic device is formed by an extremely large number of elements, but some circuits and memory cells may not operate normally due to various factors in the manufacturing process. In this case, if the entire device is treated as defective due to defects in some circuits and memory cells, the manufacturing yield is lowered, which leads to an increase in manufacturing cost. For this reason, in recent semiconductor devices, defective products are remedied by switching defective circuits and defective memory cells to redundant circuits and redundant memory cells prepared in advance to make them non-defective.

また、異なる機能を有する複数の回路を一体として構成した後に装置機能を切り換える半導体装置や、所定の回路を構成した後に装置特性を調整する半導体装置も存在する。 There are also semiconductor devices that switch device functions after a plurality of circuits having different functions are integrated, and semiconductor devices that adjust device characteristics after a predetermined circuit is configured.

このような半導体装置の再構築は、通常、半導体装置に予め複数のヒューズを備えたヒューズ回路を実装しておき、動作試験等の後、その結果切断することが必要となったヒューズをレーザ照射によって切断することにより行われている。 Such a semiconductor device is normally reconstructed by mounting a fuse circuit having a plurality of fuses in advance on the semiconductor device and irradiating the fuse that has become necessary to be cut after the operation test or the like with laser irradiation. Is done by cutting by.

近年、半導体装置の微細化に伴い、ヒューズのサイズやピッチの縮小も余儀なくされている。レーザ照射によりヒューズを切断する場合、ヒューズピッチが狭くなると、隣接するヒューズ間での干渉により、不具合が発生する可能性がある。また、正常な切断を行うために、より高性能のレーザ装置が必要になる。 In recent years, with the miniaturization of semiconductor devices, the size and pitch of fuses have been reduced. When cutting a fuse by laser irradiation, if the fuse pitch is narrowed, there is a possibility that a problem may occur due to interference between adjacent fuses. Further, in order to perform normal cutting, a higher performance laser device is required.

そこで最近では、ヒューズアレイ内のヒューズを千鳥状に配列して隣接するヒューズ間における切断箇所の距離を確保することにより、ヒューズの狭ピッチ化が図られている。 Therefore, recently, the fuses in the fuse array are arranged in a staggered manner to ensure the distance between the cut points between adjacent fuses, thereby reducing the pitch of the fuses.

特開平０９−０１７８７２号公報JP 09-017872 A 特開２０００−２８６７４１号公報JP 2000-286741 A 特開２００５−０１９９８９号公報JP 2005-019989 A

しかしながら、レーザ装置の精度ばらつきや半導体装置のプロセスばらつき等により、切断したヒューズのヒューズ材が周辺に飛散することがあった。特に、隣接するヒューズが切断された場合、ヒューズ材の飛散量が多いと、飛散したヒューズ材同士が接触することがあった。 However, the fuse material of the blown fuse may be scattered around due to variations in accuracy of the laser device and process variations of the semiconductor device. In particular, when adjacent fuses are cut, the scattered fuse materials may come into contact with each other if the amount of scattered fuse material is large.

ヒューズ材の飛散による影響は、千鳥状に配列したヒューズの場合も同様である。特に、千鳥状に配列したヒューズでは、千鳥状の配列に起因してヒューズ回路の誤動作が生じることがあった。 The effect of the scattering of the fuse material is the same for the fuses arranged in a staggered manner. In particular, the fuses arranged in a staggered pattern may cause malfunction of the fuse circuit due to the staggered arrangement.

本発明の目的は、ヒューズ材の飛散よるヒューズ回路の誤動作を防止しうる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of preventing a malfunction of a fuse circuit due to scattering of a fuse material.

実施形態の一観点によれば、第１電源電圧線と第２電源電圧線との間に並列して接続され、ヒューズと、前記ヒューズの一方の端子に直列に接続され、前記ヒューズの導通状態に応じた電圧を出力するラッチ回路とをそれぞれ有する複数のヒューズ回路を有し、複数の前記ヒューズ回路は、前記ヒューズが千鳥状に配列されるように配置されており、隣り合う前記ヒューズの前記第２電源電圧線側の端子と前記第１電源電圧線側の端子とが反対向きになるように配置されている半導体装置が提供される。 According to one aspect of the embodiment, the fuse is connected in parallel between the first power supply voltage line and the second power supply voltage line, is connected in series to one terminal of the fuse, and the conduction state of the fuse A plurality of fuse circuits each having a latch circuit that outputs a voltage in accordance with the plurality of fuse circuits, wherein the plurality of fuse circuits are arranged such that the fuses are arranged in a staggered manner, and the fuses adjacent to each other A semiconductor device is provided in which a terminal on the second power supply voltage line side and a terminal on the first power supply voltage line side are arranged in opposite directions.

開示の半導体装置によれば、ヒューズを千鳥状に配置してピッチを狭めた場合にも、ヒューズ材の飛散物によって異常な電流経路が形成されること防止することができる。これにより、ヒューズ回路の誤動作を防止することができる。 According to the disclosed semiconductor device, even when the fuses are arranged in a staggered manner and the pitch is narrowed, it is possible to prevent an abnormal current path from being formed by the scattered material of the fuse material. Thereby, malfunction of the fuse circuit can be prevented.

図１は、第１実施形態による半導体装置の構造を示すブロック図である。FIG. 1 is a block diagram showing the structure of the semiconductor device according to the first embodiment. 図２は、第１実施形態による半導体装置の構造を示す平面図である。FIG. 2 is a plan view showing the structure of the semiconductor device according to the first embodiment. 図３は、第１実施形態による半導体装置の構造を示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing the structure of the semiconductor device according to the first embodiment. 図４は、第１実施形態による半導体装置の構造を示す回路図である。FIG. 4 is a circuit diagram showing the structure of the semiconductor device according to the first embodiment. 図５は、第１実施形態の参考例による半導体装置の構造を示す平面図である。FIG. 5 is a plan view showing the structure of the semiconductor device according to the reference example of the first embodiment. 図６は、図５の半導体装置の課題を説明する平面図（その１）である。FIG. 6 is a plan view (part 1) for explaining the problem of the semiconductor device of FIG. 図７は、図５の半導体装置の課題を説明する平面図（その２）である。FIG. 7 is a plan view (part 2) for explaining the problem of the semiconductor device of FIG. 図８は、第１実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。FIG. 8 is a plan view showing an example of a structure after cutting the fuse of the semiconductor device according to the first embodiment. 図９は、第２実施形態による半導体装置の構造を示す平面図である。FIG. 9 is a plan view showing the structure of the semiconductor device according to the second embodiment. 図１０は、第２実施形態による半導体装置の構造を示す回路図である。FIG. 10 is a circuit diagram showing the structure of the semiconductor device according to the second embodiment. 図１１は、第２実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。FIG. 11 is a plan view showing an example of a structure after cutting the fuse of the semiconductor device according to the second embodiment.

［第１実施形態］
第１実施形態による半導体装置について図１乃至図８を用いて説明する。 [First Embodiment]
The semiconductor device according to the first embodiment will be described with reference to FIGS.

図１は、本実施形態による半導体装置の構造を示すブロック図である。図２は、本実施形態による半導体装置の構造を示す平面図である。図３は、本実施形態による半導体装置の構造を示す概略断面図である。図４は、本実施形態による半導体装置の構造を示す回路図である。図５は、本実施形態の参考例による半導体装置の構造を示す平面図である。図６及び図７は、図５の半導体装置の課題を説明する平面図である。図８は、本実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。 FIG. 1 is a block diagram showing the structure of the semiconductor device according to the present embodiment. FIG. 2 is a plan view showing the structure of the semiconductor device according to the present embodiment. FIG. 3 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. FIG. 4 is a circuit diagram showing the structure of the semiconductor device according to the present embodiment. FIG. 5 is a plan view showing the structure of a semiconductor device according to a reference example of this embodiment. 6 and 7 are plan views for explaining the problems of the semiconductor device of FIG. FIG. 8 is a plan view showing an example of the structure after cutting the fuse of the semiconductor device according to the present embodiment.

はじめに、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。 First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIGS.

本実施形態による半導体装置は、例えば図１に示すような複数の機能ブロックを含む半導体記憶装置である。 The semiconductor device according to the present embodiment is a semiconductor memory device including a plurality of functional blocks as shown in FIG.

半導体装置の外部端子であるアドレス端子１０２、コントロール端子１０４及びＩ／Ｏ端子１０６には、アドレスバッファ１０８、コマンドデコーダ１１０及びＩ／Ｏバッファ１１２が、それぞれ接続されている。アドレスバッファ１０８には、アドレスコントローラ１１４が接続されている。アドレスコントローラ１１４には、モードレジスタ１１６が接続されている。モードレジスタ１１６には、メモリコアコントローラ１１８が接続されている。コマンドデコーダ１１０には、アドレスコントローラ１１４、モードレジスタ１１６及びメモリコアコントローラ１１８が接続されている。Ｉ／Ｏバッファ１１２には、バスコントローラ１２０が接続されている。 An address buffer 108, a command decoder 110, and an I / O buffer 112 are connected to an address terminal 102, a control terminal 104, and an I / O terminal 106, which are external terminals of the semiconductor device. An address controller 114 is connected to the address buffer 108. A mode register 116 is connected to the address controller 114. A memory core controller 118 is connected to the mode register 116. An address controller 114, a mode register 116, and a memory core controller 118 are connected to the command decoder 110. A bus controller 120 is connected to the I / O buffer 112.

アドレスコントローラ１１４には、また、Ｘコントローラ１２２及びＹコントローラ１２４が接続されている。Ｘコントローラ１２２及びＹコントローラ１２４のそれぞれには、ヒューズ回路１２６が設けられている。Ｘコントローラ１２２及びＹコントローラ１２４には、メモリセルアレイ及び冗長セルアレイを含むメモリセルブロック１２８が接続されている。 An X controller 122 and a Y controller 124 are also connected to the address controller 114. Each of the X controller 122 and the Y controller 124 is provided with a fuse circuit 126. A memory cell block 128 including a memory cell array and a redundant cell array is connected to the X controller 122 and the Y controller 124.

メモリコアコントローラ１１８には、また、コントローラ１２２、Ｙコントローラ１２４、リードアンプ１３０及びライトアンプ１３２が接続されている。リードアンプ１３０及びライトアンプ１３２には、バスコントローラ１２０が接続されている。 A controller 122, a Y controller 124, a read amplifier 130, and a write amplifier 132 are also connected to the memory core controller 118. A bus controller 120 is connected to the read amplifier 130 and the write amplifier 132.

半導体装置には、コントロール端子１０４からコントロール信号が入力され、アドレス端子１０２からアドレス信号が入力される。Ｉ／Ｏ端子１０６からは、データの入出力が行われる。 The semiconductor device receives a control signal from the control terminal 104 and an address signal from the address terminal 102. Data is input / output from the I / O terminal 106.

コントロール信号は、コントロール端子１０４からコマンドデコーダ１１０を介して、アドレスコントローラ１１４、モードレジスタ１１６及びメモリコアコントローラ１１８に入力される。このコントロール信号に基づき、半導体装置の動作状態が定められる。 The control signal is input from the control terminal 104 to the address controller 114, the mode register 116, and the memory core controller 118 via the command decoder 110. Based on this control signal, the operating state of the semiconductor device is determined.

アドレス信号は、アドレス端子１０２からアドレスバッファ１０８に入力され、アドレスコントローラ１１４を介して、Ｘコントローラ１２２及びＹコントローラ１２４に入力される。Ｘコントローラ１２２及びＹコントローラ１２４は、アドレス信号に対応するメモリセルのメモリセルアレイ１２８内における物理位置を決定する。 The address signal is input from the address terminal 102 to the address buffer 108, and input to the X controller 122 and the Y controller 124 via the address controller 114. The X controller 122 and the Y controller 124 determine the physical position in the memory cell array 128 of the memory cell corresponding to the address signal.

Ｘコントローラ１２２及びＹコントローラ１２４により指定されたメモリセルには、コントロール信号に応じて、書き込み動作或いは読み出し動作が行われる。書き込み動作では、Ｉ／Ｏ端子１０６からＩ／Ｏバッファ１１２を介してバスコントローラ１２０に入力されたデータを、ライトアンプ１３２を介して指定されたメモリセルに書き込む。読み出し動作では、リードアンプ１３０により読み出されたメモリセルのデータを、バスコントローラ１２０及びＩ／Ｏバッファ１１２を介して、Ｉ／Ｏ端子１０６へ出力する。 A write operation or a read operation is performed on the memory cell designated by the X controller 122 and the Y controller 124 in accordance with the control signal. In the write operation, data input from the I / O terminal 106 to the bus controller 120 via the I / O buffer 112 is written to a specified memory cell via the write amplifier 132. In the read operation, the memory cell data read by the read amplifier 130 is output to the I / O terminal 106 via the bus controller 120 and the I / O buffer 112.

メモリセルアレイ１２８内に欠陥メモリセルが発生したときには、この欠陥メモリセルの存在により半導体装置が不良になることを防止すべく、欠陥メモリセルを冗長メモリセルに置き換える処理が行われる。冗長メモリセルは、欠陥メモリセルが発生したときのためにメモリセルアレイ１２８内に予め余分に設けておいたメモリセルである。欠陥メモリセルの冗長メモリセルへの置き換えは、Ｘコントローラ１２２及びＹコントローラ１２４に設けられたヒューズ回路１２６を用いた回路の再構成により行われる。 When a defective memory cell occurs in the memory cell array 128, processing for replacing the defective memory cell with a redundant memory cell is performed in order to prevent the semiconductor device from being defective due to the presence of the defective memory cell. The redundant memory cell is an extra memory cell provided in advance in the memory cell array 128 when a defective memory cell occurs. Replacement of a defective memory cell with a redundant memory cell is performed by reconfiguring a circuit using a fuse circuit 126 provided in the X controller 122 and the Y controller 124.

ヒューズ回路１２６は、例えば図２に示すように、複数のヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を有している。なお、ここでは４本のヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を含むヒューズアレイを用いて説明するが、ヒューズの数は、これに限定されるものではない。ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、隣接するヒューズ同士が、ヒューズの延在方向に対してずれるように配置されている。全体的に見ると、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、千鳥状にジグザグに配置されている。ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を千鳥状に配置しているのは、隣接するヒューズの切断部分の距離を確保しつつ、ヒューズの配置間隔を狭めるためである。 For example, as shown in FIG. 2, the fuse circuit 126 has a plurality of fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 . Here, the fuse array including four fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 will be described, but the number of fuses is not limited to this. The fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are arranged so that adjacent fuses are displaced with respect to the extending direction of the fuses. As a whole, the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are arranged in a zigzag pattern in a zigzag manner. The reason why the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are arranged in a staggered manner is to reduce the interval between the fuses while ensuring the distance between the cut portions of adjacent fuses.

ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２が形成された領域の周囲には、ガードリング１２が形成されている。ガードリング（耐湿リングとも呼ぶ）は、ヒューズアレイ領域から湿気等が半導体素子内部に侵入するのを防止したり、層間絶縁膜のクラックの伝搬を防止したりするためのものである。ガードリング１２は、一般的には、例えば図２に示すように、接地電圧（ＧＮＤ）に接続されている。 A guard ring 12 is formed around the area where the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are formed. The guard ring (also referred to as a moisture-resistant ring) is for preventing moisture and the like from entering the semiconductor element from the fuse array region and preventing propagation of cracks in the interlayer insulating film. The guard ring 12 is generally connected to a ground voltage (GND), for example, as shown in FIG.

ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２のそれぞれの一方の端部は、ガードリング１２に電気的に接続されている。図２の例では、ヒューズ１０_Ａ１，１０_Ａ２は、図面下側の端部においてガードリング１２に接続されており、ヒューズ１０_Ｂ１，１０_Ｂ２は、図面上側の端部においてガードリング１２に接続されている。すなわち、隣接するヒューズ１０は、異なる側の端部がガードリング１２に接続されている。これにより、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２が切断されていない初期状態では、図２に示すように、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２の他方の端部の電位も、接地電圧（ＧＮＤ）にクランプされる。 One end of each of the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 is electrically connected to the guard ring 12. In the example of FIG. 2, the fuses 10 _A1 and 10 _A2 are connected to the guard ring 12 at the lower end of the drawing, and the fuses 10 _B1 and 10 _B2 are connected to the guard ring 12 at the upper end of the drawing. ing. In other words, the adjacent fuses 10 are connected to the guard ring 12 at different ends. Thus, in the initial state where the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are not cut, as shown in FIG. 2, the potential at the other end of the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 Are also clamped to ground voltage (GND).

ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、特に限定されるものではないが、例えば図３に示すように、最上層の金属配線層によって形成されている。ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、その両端部に設けられたコンタクトプラグ１４を介して下層の配線層１６に接続されている。ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２の前記一端は、コンタクトプラグ１８を介してヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２と同一レベルの導電層により形成されたガードリング１２に接続されている。最上層には、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２の形成領域を露出するヒューズ窓２２が形成された保護膜２０が形成されている。 The fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are not particularly limited. For example, as shown in FIG. 3, the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are formed by the uppermost metal wiring layer. The fuses 10 _A1 , 10 _B1 , 10 _A2 , 10 _B2 are connected to the lower wiring layer 16 via contact plugs 14 provided at both ends thereof. One end of the fuse _{_{_{10 A1, 10 B1, 10 A2}}} , 10 B2 is connected to the guard ring 12 formed by through the contact plug 18 fuses _{_{_{10 A1, 10 B1, 10 A2}}} , 10 B2 and the conductive layer of the same level Has been. A protective film 20 is formed on the uppermost layer. The protective film 20 is formed with a fuse window 22 exposing a region where the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are formed.

ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２のそれぞれの他方の端部には、例えば図４に示すようなラッチ回路（Ｌａｔｃｈ−Ａ）３２が接続されている。図４（ａ）は、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を含むヒューズ回路の回路図である。図４（ｂ）は、図４（ａ）の「Ｌａｔｃｈ−Ａ」部分を具体的に示した回路図である。 For example, a latch circuit (Latch-A) 32 as shown in FIG. 4 is connected to the other end of each of the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 . FIG. 4A is a circuit diagram of a fuse circuit including fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 . FIG. 4B is a circuit diagram specifically showing the “Latch-A” portion of FIG.

図４（ｂ）に示すように、ヒューズ１０とラッチ回路３２との直列接続体（ヒューズ回路）は、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に接続されている。このようなヒューズ回路が、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に複数並列に接続されている。なお、本願明細書では、接地電圧線を「電源電圧線」と表現することもある。 As shown in FIG. 4B, the series connection body (fuse circuit) of the fuse 10 and the latch circuit 32 is connected between the power supply voltage line (VDD line) and the ground voltage line (GND). A plurality of such fuse circuits are connected in parallel between the power supply voltage line (VDD line) and the ground voltage line (GND). In the present specification, the ground voltage line may be expressed as a “power supply voltage line”.

図４（ｂ）に示すように、ヒューズ１０が切断されていないときは、ヒューズ１０とラッチ回路３２との間の端子の電位は接地電圧（ＧＮＤ）となり、ラッチ回路３２の出力はＧＮＤとなる。一方、ヒューズ１０を切断すると、ラッチ回路３２は接地電圧（ＧＮＤ）から切り離され、ラッチ回路３２の出力は電圧ＶＤＤとなる。これにより、切断したヒューズに対応した冗長回路を有効にし、欠陥メモリセルを冗長メモリセルに置き換える。 As shown in FIG. 4B, when the fuse 10 is not cut, the potential of the terminal between the fuse 10 and the latch circuit 32 becomes the ground voltage (GND), and the output of the latch circuit 32 becomes GND. . On the other hand, when the fuse 10 is cut, the latch circuit 32 is disconnected from the ground voltage (GND), and the output of the latch circuit 32 becomes the voltage VDD. As a result, the redundant circuit corresponding to the cut fuse is validated, and the defective memory cell is replaced with the redundant memory cell.

このように、本実施形態による半導体装置では、千鳥状に配置された複数のヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を有するヒューズ回路１２６において、隣接するヒューズ１０が、異なる側の端部においてガードリング１２に接続されている。ヒューズ１０の極性の観点から見ると、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、隣接するヒューズ１０の極性が互いに逆向きになるように、配置されている。 As described above, in the semiconductor device according to the present embodiment, in the fuse circuit 126 having the plurality of fuses 10 _A1 , 10 _B1 , 10 _A2 , 10 _B2 arranged in a staggered manner, adjacent fuses 10 have different end portions on the different side. Is connected to the guard ring 12. From the viewpoint of the polarity of the fuse 10, the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are arranged so that the polarities of the adjacent fuses 10 are opposite to each other.

次に、本実施形態による半導体装置においてヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２をこのように配置している理由について、図５乃至図８を用いて説明する。 Next, the reason why the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are arranged in this manner in the semiconductor device according to the present embodiment will be described with reference to FIGS.

図５は、本実施形態の参考例による半導体装置のヒューズ回路の一例を示す平面図である。図５に示す半導体装置は、千鳥状に配置された複数のヒューズ１０_１，１０_２，１０_３，１０_４を有している点で、本実施形態による半導体装置と共通している。しかしながら、図５に示す参考例の半導体装置は、ヒューズ１０_１，１０_２，１０_３，１０_４の同じ側（図面において上側）の端部においてガードリング１２に接続されている点で、本実施形態による半導体装置とは異なっている。 FIG. 5 is a plan view showing an example of the fuse circuit of the semiconductor device according to the reference example of the present embodiment. The semiconductor device shown in FIG. 5 is common to the semiconductor device according to the present embodiment in that it has a plurality of fuses 10 ₁ , 10 ₂ , 10 ₃ , 10 ₄ arranged in a staggered manner. However, the semiconductor device of the reference example shown in FIG. 5 is implemented in that it is connected to the guard ring 12 at the end of the same side (upper side in the drawing) of the fuses 10 ₁ , 10 ₂ , 10 ₃ , 10 _4. It differs from the semiconductor device according to the form.

ここで、図５に示す半導体装置において、隣接する２つのヒューズ１０を切断する場合を考える。 Here, consider a case where two adjacent fuses 10 are cut in the semiconductor device shown in FIG.

ヒューズ１０の一般的な切断方法は、切断対象のヒューズ１０にレーザ光を照射し、溶融爆発によってヒューズ１０を切断する方法である。ヒューズ１０を切断する際のレーザ光の照射条件に、切断したヒューズ材が周辺に飛散するなどの不具合が生じない条件が選択される。 A general method for cutting the fuse 10 is a method in which the fuse 10 to be cut is irradiated with a laser beam, and the fuse 10 is cut by melting explosion. As the irradiation condition of the laser beam when the fuse 10 is cut, a condition that does not cause a malfunction such as the cut fuse material scattered around is selected.

しかしながら、レーザ装置の精度ばらつきや半導体装置のプロセスばらつき等により、切断したヒューズ１０のヒューズ材が周辺に飛散することがある。特に、隣接するヒューズ１０が切断された場合は、ヒューズ材の飛散量が多いと、飛散したヒューズ材同士が接触することがある。 However, the fuse material of the cut fuse 10 may be scattered around due to variations in accuracy of the laser device, process variations of the semiconductor device, and the like. In particular, when adjacent fuses 10 are cut, the scattered fuse materials may come into contact with each other if the amount of scattered fuse material is large.

図５に示す半導体装置において、隣接する２つのヒューズ１０、例えばヒューズ１０_２，１０_３を切断した場合、例えば図６に示すように、切断ポイント（レーザ光照射領域）２４の周辺に、ヒューズ１０の飛散物２６が堆積されることがある。このとき、飛散したヒューズ材の量が多いと、ヒューズ１０_２，１０_３の切断ポイント２４間の領域２８において、ヒューズ１０の飛散物２６同士が接触する可能性がある。 In the semiconductor device shown in FIG. 5, when two adjacent fuses 10, for example, fuses 10 ₂ and 10 ₃ are cut, for example, as shown in FIG. 6, the fuse 10 is placed around the cutting point (laser light irradiation region) 24. The scattered matter 26 may be accumulated. At this time, if the amount of the scattered fuse material is large, the scattered objects 26 of the fuse 10 may come into contact with each other in the region 28 between the cutting points 24 of the fuses 10 ₂ and 10 ₃ .

理想的な場合、ヒューズ１０_２，１０_３を切断すると、それまでヒューズ１０_２，１０_３を介してガードリング１２に接続されていた配線層１６の電位は、配線層１６が接続されているラッチ回路３２の端子の電圧ＶＤＤとなる。 In an ideal case, when the fuses 10 ₂ and 10 ₃ are cut, the potential of the wiring layer 16 that has been connected to the guard ring 12 through the fuses 10 ₂ and 10 ₃ until then is the latch to which the wiring layer 16 is connected. The voltage of the terminal of the circuit 32 is VDD.

しかしながら、領域２８においてヒューズ１０_２，１０_３の飛散物２６同士が接触し、ヒューズ１０_２，１０_３の残配線同士が電気的に接続されると、ヒューズ１０_２に接続されていた配線層１６とガードリング１２とを接続する電流経路３０が形成される（図７参照）。そして、ヒューズ１０_２を介してガードリング１２に接続されていた配線層１６の電位は接地電圧（ＧＮＤ）にクランプされ、ヒューズ１０_２を切断していない状態と等価になる。この結果、欠陥メモリセルの適正な救済ができなくなってしまう。 However, when the scattered objects 26 of the fuses 10 ₂ and 10 ₃ come into contact with each other in the region 28 and the remaining wirings of the fuses 10 ₂ and 10 ₃ are electrically connected to each other, the wiring layer 16 connected to the fuse 10 ₂ is used. And a current path 30 connecting the guard ring 12 is formed (see FIG. 7). Then, the potential of the wiring layer 16 is connected to the guard ring 12 via a fuse 10 ₂ is clamped to the ground voltage (GND), a state equivalent to not cut the fuse 10 _2. As a result, it becomes impossible to properly repair the defective memory cell.

この点、本実施形態による半導体装置では、隣接するヒューズ１０が異なる側の端部においてガードリング１２に接続されている。したがって、例えば図８に示すようにヒューズ１０_Ｂ１，１０_Ａ２を切断した際に、仮に、領域２８においてヒューズ１０_Ｂ１の飛散物２６とヒューズ１０_Ａ２の飛散物２６とが接触しても、配線層１６とガードリング１２とを接続する電流経路が形成されることはない。これにより、ヒューズ１０_Ｂ１を切断後に、それまでヒューズ１０_Ｂ１を介してガードリング１２に接続されていた配線層１６の電位が接地電圧（ＧＮＤ）になることを防止することができ、欠陥メモリセルの適正な救済を行うことができる。 In this regard, in the semiconductor device according to the present embodiment, adjacent fuses 10 are connected to the guard ring 12 at the end portions on different sides. Therefore, for example, when the fuses 10 _B1 and 10 _A2 are cut as shown in FIG. 8, even if the scattered matter 26 of the fuse 10 _{B1 and} the scattered matter 26 of the fuse 10 _A2 come into contact with each other in the region 28, the wiring layer A current path connecting 16 and the guard ring 12 is not formed. Thereby, after the fuse 10 _B1 is cut, it is possible to prevent the potential of the wiring layer 16 previously connected to the guard ring 12 via the fuse 10 _B1 from becoming the ground voltage (GND). Proper relief can be performed.

また、本実施形態による半導体装置では、ヒューズ間ショートによる危険性が少なくなるため、ヒューズ材の飛散の許容範囲が広がり、ヒューズの更なる狭ピッチ化が可能となる。 Further, in the semiconductor device according to the present embodiment, since the danger due to the short circuit between fuses is reduced, the allowable range of scattering of the fuse material is widened, and the fuse pitch can be further reduced.

また、本実施形態による半導体装置は、ヒューズ回路の大幅な変更を伴うものではなく、チップサイズ拡大などの新たな課題をもたらすこともない。 Further, the semiconductor device according to the present embodiment does not involve a significant change of the fuse circuit, and does not bring about new problems such as an increase in chip size.

このように、本実施形態によれば、千鳥状に配置された複数のヒューズを有するヒューズアレイにおいて、隣接するヒューズに接続される電源の極性（接地電圧線側の端子と電源電圧線側の端子）が逆向きになるように配置するので、ヒューズ材の飛散物によって異常な電流経路が形成されること防止することができる。これにより、欠陥メモリセルの適正な救済を行うことができる。 As described above, according to the present embodiment, in the fuse array having a plurality of fuses arranged in a staggered manner, the polarity of the power source connected to the adjacent fuse (the terminal on the ground voltage line side and the terminal on the power source voltage line side) ) In the opposite direction, it is possible to prevent an abnormal current path from being formed by the scattered material of the fuse material. Thereby, it is possible to appropriately repair the defective memory cell.

［第２実施形態］
第２実施形態による半導体装置について図９乃至図１１を用いて説明する。図１乃至図８に示す第１実施形態による半導体装置と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Second Embodiment]
The semiconductor device according to the second embodiment will be explained with reference to FIGS. The same components as those of the semiconductor device according to the first embodiment shown in FIGS. 1 to 8 are denoted by the same reference numerals, and description thereof is omitted or simplified.

図９は、本実施形態による半導体装置の構造を示す平面図である。図１０は、本実施形態による半導体装置の構造を示す回路図である。図１１は、本実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。 FIG. 9 is a plan view showing the structure of the semiconductor device according to the present embodiment. FIG. 10 is a circuit diagram showing the structure of the semiconductor device according to the present embodiment. FIG. 11 is a plan view showing an example of the structure after cutting the fuse of the semiconductor device according to the present embodiment.

本実施形態による半導体装置のヒューズ回路１２６は、例えば図９に示すように、複数のヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を有している。なお、ここでは４本のヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を含むヒューズアレイを用いて説明するが、ヒューズの数は、これに限定されるものではない。ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、隣接するヒューズ同士が、ヒューズの延在方向に対してずれるように配置されている。全体的に見ると、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、千鳥状にジグザグに配置されている。ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２が形成された領域の周囲には、ガードリング１２が形成されている。 The fuse circuit 126 of the semiconductor device according to the present embodiment has a plurality of fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 as shown in FIG. 9, for example. Here, the fuse array including four fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 will be described, but the number of fuses is not limited to this. The fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are arranged so that adjacent fuses are displaced with respect to the extending direction of the fuses. As a whole, the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are arranged in a zigzag pattern in a zigzag manner. A guard ring 12 is formed around the area where the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are formed.

ヒューズ１０_Ａ１，１０_Ａ２の一方の端部は、ＶＤＤ線３４に電気的に接続されている。ヒューズ１０_Ｂ１，１０_Ｂ２の一方の端部は、第１実施形態による半導体装置の場合と同様、ガードリング１２に電気的に接続されている。図９に示すように、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２は、同じ側の端部（図面上側の端部）において、ＶＤＤ線３４又はガードリング１２に接続されている。これにより、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２が切断されていない初期状態では、図９に示すように、ヒューズ１０_Ａ１，１０_Ａ２の他方の端部の電位は電圧ＶＤＤにクランプされ、ヒューズ１０_Ｂ１，１０_Ｂ２の他方の端部の電位は基準電位（ＧＮＤ）にクランプされる。 One end of the fuses 10 _A1 and 10 _A2 is electrically connected to the VDD line 34. One end of the fuses 10 _B1 and 10 _B2 is electrically connected to the guard ring 12 as in the semiconductor device according to the first embodiment. As shown in FIG. 9, the fuses 10 _A1 , 10 _B1 , 10 _A2 , 10 _B2 are connected to the VDD line 34 or the guard ring 12 at the same end (the upper end in the drawing). Thus, in the initial state where the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 are not cut, the potential at the other end of the fuses 10 _A1 and 10 _A2 is clamped to the voltage VDD as shown in FIG. The potentials at the other ends of the fuses 10 _B1 and 10 _B2 are clamped to the reference potential (GND).

ヒューズ１０_Ａ１，１０_Ａ２のそれぞれの他方の端部には、例えば図１０に示すようなラッチ回路（Ｌａｔｃｈ−Ｂ）３６が接続されている。図１０（ａ）は、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を含むヒューズ回路の回路図である。図１０（ｂ）は、図１０（ａ）の「Ｌａｔｃｈ−Ｂ」部分を具体的に示した回路図である。図１０（ａ）の「Ｌａｔｃｈ−Ａ」部分は、図４（ｂ）と同様である。 For example, a latch circuit (Latch-B) 36 as shown in FIG. 10 is connected to the other end of each of the fuses 10 _A1 and 10 _A2 . FIG. 10A is a circuit diagram of a fuse circuit including fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 . FIG. 10B is a circuit diagram specifically showing the “Latch-B” portion of FIG. The “Latch-A” portion in FIG. 10A is the same as that in FIG.

図１０（ｂ）に示すように、ヒューズ１０とラッチ回路３２との直列接続体及びヒューズ１０とラッチ回路３６との直列接続体は、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に接続されている。このようなヒューズ回路が、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に交互に複数並列に接続されている。 As shown in FIG. 10B, the series connection body of the fuse 10 and the latch circuit 32 and the series connection body of the fuse 10 and the latch circuit 36 are composed of a power supply voltage line (VDD line) and a ground voltage line (GND). Connected between. A plurality of such fuse circuits are alternately connected in parallel between the power supply voltage line (VDD line) and the ground voltage line (GND).

図１０（ｂ）に示すように、ヒューズ１０が切断されていないときは、ヒューズ１０とラッチ回路３６との間の端子の電位は電圧ＶＤＤとなり、ラッチ回路３６の出力も電圧ＶＤＤとなる。一方、ヒューズ１０を切断すると、ラッチ回路３２はＶＤＤ線３４から切り離され、ラッチ回路３２の出力はＧＮＤとなる。これにより、切断したヒューズに対応した冗長回路を有効にし、欠陥メモリセルを冗長メモリセルに置き換える。 As shown in FIG. 10B, when the fuse 10 is not cut, the potential of the terminal between the fuse 10 and the latch circuit 36 is the voltage VDD, and the output of the latch circuit 36 is also the voltage VDD. On the other hand, when the fuse 10 is cut, the latch circuit 32 is disconnected from the VDD line 34, and the output of the latch circuit 32 becomes GND. As a result, the redundant circuit corresponding to the cut fuse is validated, and the defective memory cell is replaced with the redundant memory cell.

ヒューズ１０_Ｂ１，１０_Ｂ２のそれぞれの他方の端部には、例えば図４（ｂ）に示すようなラッチ回路（Ｌａｔｃｈ−Ａ）３２が接続されている。 For example, a latch circuit (Latch-A) 32 as shown in FIG. 4B is connected to the other end of each of the fuses 10 _B1 and 10 _B2 .

図４（ｂ）に示すように、ヒューズ１０が切断されていないときは、ヒューズ１０とラッチ回路３２との間の端子の電位はＧＮＤとなり、ラッチ回路３２の出力はＧＮＤとなる。一方、ヒューズ１０を切断すると、ラッチ回路３２はＧＮＤから切り離され、ラッチ回路３２の出力は電圧ＶＤＤとなる。これにより、切断したヒューズに対応した冗長回路を有効にし、欠陥メモリセルを冗長メモリセルに置き換える。 As shown in FIG. 4B, when the fuse 10 is not cut, the potential of the terminal between the fuse 10 and the latch circuit 32 is GND, and the output of the latch circuit 32 is GND. On the other hand, when the fuse 10 is cut, the latch circuit 32 is disconnected from the GND, and the output of the latch circuit 32 becomes the voltage VDD. As a result, the redundant circuit corresponding to the cut fuse is validated, and the defective memory cell is replaced with the redundant memory cell.

ラッチ回路３２，３６自体は、基本的に同じである。図４（ｂ）に示す回路と図１０（ｂ）に示す回路とは、ヒューズ１０が、ラッチ回路とＧＮＤ線との間に接続されている（図４（ｂ））のか、ラッチ回路とＶＤＤ線との間に接続されている（図１０（ｂ））のかが異なっている。 The latch circuits 32 and 36 themselves are basically the same. In the circuit shown in FIG. 4B and the circuit shown in FIG. 10B, the fuse 10 is connected between the latch circuit and the GND line (FIG. 4B), or the latch circuit and VDD The connection is different between the lines (FIG. 10 (b)).

このように、本実施形態による半導体装置も、第１実施形態による半導体装置の場合と同様、千鳥状に配置された複数のヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２を有し、隣接するヒューズ１０が、異なる側の端部においてガードリング１２に接続されている。ヒューズ１０の極性の観点から見ると、ヒューズ１０は、隣接するヒューズ１０の極性が互いに逆向きになるように、配置されている。 As described above, the semiconductor device according to the present embodiment also has a plurality of fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 that are arranged in a staggered manner, as in the case of the semiconductor device according to the first embodiment. A fuse 10 is connected to the guard ring 12 at the end on the different side. From the viewpoint of the polarity of the fuse 10, the fuses 10 are arranged so that the polarities of the adjacent fuses 10 are opposite to each other.

図９に示す本実施形態の半導体装置において、隣接する２つのヒューズ１０、例えばヒューズ１０_Ｂ１，１０_Ａ２を切断すると、図１１に示すように、切断ポイント（レーザ光照射領域）２４の周辺に、ヒューズ１０の飛散物２６が堆積されることがある。このとき、飛散したヒューズ材の量が多いと、ヒューズ１０_２，１０_３の切断ポイント２４間の領域２８において、ヒューズ１０の飛散物２６同士が接触する可能性がある。 In the semiconductor device of the present embodiment shown in FIG. 9, when two adjacent fuses 10, for example, fuses 10 _B1 and 10 _A2, are cut, as shown in FIG. 11, around the cutting point (laser light irradiation region) 24, The scattered material 26 of the fuse 10 may be deposited. At this time, if the amount of the scattered fuse material is large, the scattered objects 26 of the fuse 10 may come into contact with each other in the region 28 between the cutting points 24 of the fuses 10 ₂ and 10 ₃ .

しかしながら、本実施形態による半導体装置の場合も、図８に示す第１実施形態による半導体装置の場合と同様、仮に、領域２８においてヒューズ１０_Ｂ１の飛散物２６とヒューズ１０_Ａ２の飛散物２６とが接触しても、配線層１６とガードリング１２とを接続する電流経路が形成されることはない。これにより、ヒューズ１０_Ｂ１の切断後に、それまでヒューズ１０_Ｂ１を介してガードリング１２に接続されていた配線層１６の電位が接地電圧になることを防止することができ、欠陥メモリセルの適正な救済を行うことができる。 However, in the case of the semiconductor device according to the present embodiment as well, as in the case of the semiconductor device according to the first embodiment shown in FIG. 8, the scattered matter 26 of the fuse 10 _{B1 and} the scattered matter 26 of the fuse 10 _A2 are temporarily present in the region 28. Even if the contact is made, a current path connecting the wiring layer 16 and the guard ring 12 is not formed. As a result, it is possible to prevent the potential of the wiring layer 16 that has been connected to the guard ring 12 through the fuse 10 _B1 until the fuse 10 _B1 is cut to the ground voltage after the fuse 10 _B1 is cut. Relief can be performed.

また、本実施形態による半導体装置は、ＶＤＤ線３４を設ける必要があるが、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２に接続される配線層１６を、ヒューズ１０_Ａ１，１０_Ｂ１，１０_Ａ２，１０_Ｂ２の同じ側の端部（図面下側の端部）から引き出すことができる。これにより、ヒューズアレイの一方の側にラッチ回路３２，３６をまとめて配置することができ、ヒューズ回路内のレイアウトをシンプルにすることができる。 In the semiconductor device according to the present embodiment, the VDD line 34 needs to be provided, but the wiring layer 16 connected to the fuses 10 _A1 , 10 _B1 , 10 _A2 , and 10 _B2 is connected to the fuses 10 _A1 , 10 _B1 , and 10 _A2. , it can be derived from the same end of the 10 _B2 (end of lower side in the drawing). Thus, the latch circuits 32 and 36 can be arranged together on one side of the fuse array, and the layout in the fuse circuit can be simplified.

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.

例えば、上記実施形態では、ヒューズ回路として、半導体記憶装置の欠陥メモリセルを冗長メモリセルに切り換えるためのヒューズ回路の例を説明したが、ヒューズ回路はこれに限定されるものではない。特に限定されるものではないが、例えば、異なる機能を有する複数の回路を一体として構成した後に装置機能を切り換えるためのヒューズ回路や、所定の回路を構成した後に装置特性を調整するためのヒューズ回路等に適用することができる。 For example, in the above embodiment, an example of a fuse circuit for switching a defective memory cell of a semiconductor memory device to a redundant memory cell has been described as the fuse circuit, but the fuse circuit is not limited to this. Although not particularly limited, for example, a fuse circuit for switching a device function after a plurality of circuits having different functions are integrally configured, or a fuse circuit for adjusting a device characteristic after a predetermined circuit is configured Etc. can be applied.

また、ヒューズ１０、ガードリング１２、保護膜２０等の構造は、上記実施形態に記載のものに限定されるものではない。例えば、ヒューズ１０を形成する配線層は、必ずしも最上層の金属配線層である必要はない。また、ヒューズ１０に接続される配線層１６を、ヒューズ１０を形成する配線層よりも上層の配線層により形成するようにしてもよい。また、保護膜２０を、ヒューズ１０上に延在するようにしてもよい。その他、既存の様々なヒューズ構造において、隣接するヒューズの極性が逆向きになるように配置することにより、上記実施形態に記載下と同様の効果を期待することができる。 Further, the structures of the fuse 10, the guard ring 12, the protective film 20, and the like are not limited to those described in the above embodiment. For example, the wiring layer forming the fuse 10 is not necessarily the uppermost metal wiring layer. Further, the wiring layer 16 connected to the fuse 10 may be formed of a wiring layer that is above the wiring layer that forms the fuse 10. Further, the protective film 20 may extend on the fuse 10. In addition, in various existing fuse structures, the same effect as described in the above embodiment can be expected by arranging the adjacent fuses in opposite polarities.

１０…ヒューズ
１２…ガードリング
１４，１８…コンタクトプラグ
１６…配線層
２０…保護膜
２２…ヒューズ窓
２４…切断ポイント
２６…飛散物
２８…領域
３０…電流経路
３２，３６…ラッチ回路
３４…ＶＤＤ線
１０２…アドレス端子
１０４…コントロール端子
１０６…Ｉ／Ｏ端子
１０８…アドレスバッファ
１１０…コマンドデコーダ
１１２…Ｉ／Ｏバッファ
１１４…アドレスコントローラ
１１６…モードレジスタ
１１８…メモリコアコントローラ
１２０…バスコントローラ
１２２…Ｘコントローラ
１２４…Ｙコントローラ
１２６…ヒューズ回路
１２８…メモリセルアレイ
１３０…リードアンプ
１３２…ライトアンプ DESCRIPTION OF SYMBOLS 10 ... fuse 12 ... guard ring 14,18 ... contact plug 16 ... wiring layer 20 ... protective film 22 ... fuse window 24 ... cutting point 26 ... scattered matter 28 ... area | region 30 ... current path 32, 36 ... latch circuit 34 ... VDD line 102 ... Address terminal 104 ... Control terminal 106 ... I / O terminal 108 ... Address buffer 110 ... Command decoder 112 ... I / O buffer 114 ... Address controller 116 ... Mode register 118 ... Memory core controller 120 ... Bus controller 122 ... X controller 124 ... Y controller 126 ... Fuse circuit 128 ... Memory cell array 130 ... Read amplifier 132 ... Write amplifier

Claims

A latch circuit connected in parallel between the first power supply voltage line and the second power supply voltage line, connected in series to one terminal of the fuse, and outputs a voltage corresponding to the conduction state of the fuse A plurality of fuse circuits each having
The plurality of fuse circuits are arranged such that the fuses are arranged in a staggered manner, and the terminals on the second power supply voltage line side and the terminals on the first power supply voltage line side of the adjacent fuses are opposite to each other. A semiconductor device characterized by being arranged to face.

The semiconductor device according to claim 1,
The other terminal of the fuse is connected to the second power supply voltage line,
The one terminal of the fuse is connected to the first power supply voltage line through the latch circuit. A semiconductor device, wherein:

The semiconductor device according to claim 2,
The semiconductor device, wherein the latch circuit outputs a second power supply voltage when the fuse is in a connected state, and outputs a first power supply voltage when the fuse is in a disconnected state.

The semiconductor device according to claim 1,
The plurality of fuse circuits include: a first fuse circuit in which the other terminal of the fuse is connected to the second power supply voltage line; and a second fuse circuit in which the other terminal of the fuse is connected to the first power supply voltage line. The semiconductor device, wherein the first fuse circuit and the second fuse circuit are alternately arranged.

The semiconductor device according to claim 4.
The latch circuit of the first fuse circuit outputs a second power supply voltage when the fuse is in a connected state, and outputs a first power supply voltage when the fuse is in a disconnected state,
The latch circuit of the second fuse circuit outputs the first power supply voltage when the fuse is connected, and outputs the second power supply voltage when the fuse is disconnected. Semiconductor device.