JP2011049267A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＪＦＥＴ抵抗を効果的に低減させることが可能なＳｉＣ半導体装置およびその製造方法を提供する。
【解決手段】ＭＯＳＦＥＴは、ＳｉＣ基板１上に形成されたｎ型のＳｉＣドリフト層２と、ＳｉＣドリフト層２の上部に形成されｐ型の一対のベース領域３と、ＳｉＣドリフト層２におけるベース領域３の底部の深さ一帯に形成され、当該ＳｉＣドリフト層２よりも不純物濃度が高いｎ型の高濃度層９とを備える。一対のベース領域３の各々は、当該一対のベース領域３の内側部分である第１ベース領域３ａと、その外側に第１ベース領域３ａより深く形成された第２ベース領域３ｂとを備えている。
【選択図】図１

Description

本発明は、炭化珪素（ＳｉＣ）基板を用いて形成される半導体装置に関し、特に、ＳｉＣから成るドリフト層を有する構成の半導体装置およびその製造方法に関するものである。

炭化珪素（ＳｉＣ）から成る縦型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）は、高性能な高耐圧用パワーデバイスとして近年注目されている。ＭＯＳＦＥＴの駆動時の損失を小さくするためには、そのオン抵抗を小さくすることが必要であるが、縦型ＭＯＳＦＥＴのオン抵抗は、チャネル領域の抵抗Ｒ_ch、ドリフト層の抵抗Ｒ_drift、一対のベース領域の間の領域として規定されるＪＦＥＴ（Junction Field Effect Transistor）領域の抵抗Ｒ_JFET、コンタクト抵抗Ｒ_contact等の成分に分けられる。

これらオン抵抗成分のうち、ドリフト層の抵抗Ｒ_driftは耐圧設計上定まるものであり、コンタクト抵抗Ｒ_contactはオン抵抗成分に占める割合は小さい。そのためオン抵抗を小さくするためには、事実上、チャネル領域の抵抗（以下「チャネル抵抗」）Ｒ_chと、ＪＦＥＴ領域の抵抗（以下「ＪＦＥＴ抵抗」）Ｒ_JFETを低減させることが重要となる。チャネル抵抗Ｒ_chはチャネル領域の構造（チャネル長など）やチャネル領域におけるキャリア移動度（チャネル移動度）に依存し、ＪＦＥＴ抵抗Ｒ_JFETはＪＦＥＴ領域の構造や不純物濃度に依存する。

例えば、下記の特許文献１では、ＳｉＣ半導体装置のチャネル抵抗Ｒ_chを低減させることによって、オン抵抗を小さくする技術が示されている。即ち、特許文献１のＳｉＣ半導体装置では、ｎ型のドリフト層の上部にｐ型のベース領域が形成されており、そのベース領域の表面層部分を不純物濃度の低いチャネル領域としている。これによりキャリア移動度が高くなり、チャネル抵抗Ｒ_chが低減される。

特開２０００−１５０８６６号公報

上記のとおり、縦型ＭＯＳＦＥＴの駆動時の損失を小さくするためには、そのオン抵抗成分のうち、チャネル抵抗Ｒ_chおよびＪＦＥＴ抵抗Ｒ_JFETを低減させることが重要である。特許文献１では、縦型ＭＯＳＦＥＴのチャネル抵抗Ｒ_chを低減させる技術が示されているものの、ＪＦＥＴ抵抗Ｒ_JFETを効果的に低減できる手法については示されていない。

本発明は、以上のような問題を解決するためになされたものであり、ＪＦＥＴ抵抗を効果的に低減させることが可能なＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

本発明に係る半導体装置は、ＳｉＣ基板と、前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、前記ドリフト層の上部に形成され、それぞれ第２導電型を有する一対の第１不純物領域と、前記ドリフト層における前記第１不純物領域の底部の深さ一帯に形成され、当該ドリフト層よりも不純物濃度が高い第１導電型の高濃度層とを備え、一対の前記第１不純物領域の各々は、当該一対の前記第１不純物領域の内側部分である第１部分と、前記第１部分の外側に前記第１部分より深く形成された第２部分とを備えるものである。

本発明に係る半導体装置によれば、一対の第１不純物領域間の領域（ＪＦＥＴ領域）を通過してドリフト層へ電流が流れるとき、その電流経路の広がりが大きくなるため当該領域が低抵抗化される。さらに、第１不純物領域の第１部分においてチャネル領域の不純物濃度を低くすれば、チャネル領域でのキャリア移動度が向上し、チャネル抵抗が下がる。従って、半導体装置の駆動時の損失を小さく抑えることができる。

実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の効果を説明するための図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 高濃度層のイオン注入プロファイルの一例を示す図である。 第１ベース領域のイオン注入プロファイルの一例を示す図である。 第２ベース領域のイオン注入プロファイルの一例を示す図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係るＳｉＣ半導体装置である縦型ＭＯＳＦＥＴの構成を示す断面図である。本発明は、ｐチャネル型およびｎチャネル型のいずれのＭＯＳＦＥＴにも適用可能であるが、本実施の形態ではｎチャネル型のＭＯＳＦＥＴに適用した例を示す。

本実施の形態のＭＯＳＦＥＴは、ｎ型（第１導電型）の低抵抗のＳｉＣ基板１を用いて形成される。ここではＳｉＣ基板１として、上面（第１の主面）の面方位が（０００１）面であり、４Ｈ型のポリタイプを有するもの用いた。

ＳｉＣ基板１の上面上には、ｎ型のＳｉＣドリフト層２が形成される。ＳｉＣドリフト層２の不純物濃度は、例えば５×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度である。このＳｉＣドリフト層２の上部には、ｐ型（第２導電型）のベース領域３が少なくとも一対形成される。図１では、一対のベース領域３のみを代表的に示している。ＭＯＳＦＥＴのＳｉＣドリフト層２において、ベース領域３の間の領域は「ＪＦＥＴ領域」と呼ばれる。

本実施の形態のベース領域３の各々は、一対のベース領域３の内側部分（ＪＦＥＴ領域側の部分）である第１ベース領域３ａ（第１部分）と、その外側に第１ベース領域３ａより深く形成された第２ベース領域３ｂ（第２部分）とから構成される。つまり、ＪＦＥＴ領域は、ＳｉＣドリフト層２の上面近傍（第１ベース領域３ａが形成されている深さ）よりも、その下の部分（第１ベース領域３ａよりも深い部分）で、幅が広い形状となる。

第１ベース領域３ａの不純物濃度は、第２ベース領域３ｂの不純物濃度よりも低く設定される。例えば、第１ベース領域３ａの不純物濃度は５×１０¹⁵ｃｍ^-3以上、５×１０¹⁸ｃｍ^-3以下の範囲、第２ベース領域３ｂの不純物濃度は１×１０¹⁷ｃｍ^-3以上、５×１０¹⁸ｃｍ^-3以下の範囲に設定される。

ベース領域３内の上部には、ｎ型のソース領域４（第２不純物領域）が形成される。本実施の形態では、ソース領域４は、第２ベース領域３ｂの上部に、第１ベース領域３ａよりも浅く形成される。つまり図１の如く、第１ベース領域３ａはＪＦＥＴ領域とソース領域４との間に配設されることとなり、第１ベース領域３ａの上部が、当該ＭＯＳＦＥＴが導通状態になるときに反転層（チャネル層）が形成される「チャネル領域」となる。よってこのチャネル領域の長さ（ＪＦＥＴ領域とソース領域４との間隔）が「チャネル長」となる。チャネル領域におけるキャリア移動度を高めるために、第１ベース領域３ａの不純物濃度は、その底部から表面に近づくに連れて低下するプロファイルとなっていることが好ましい。

またＳｉＣドリフト層２におけるベース領域３の底部（即ち第２ベース領域３ｂの底部）の深さ一帯に、当該ＳｉＣドリフト層２よりも不純物濃度が高いｎ型の高濃度層９が形成されている。本実施の形態では、高濃度層９を、ＳｉＣドリフト層２の不純物濃度を超える濃度で不純物がイオン注入されたｎ型の領域として定義し、高濃度層９の厚さはこの定義に基づいて定められるものとする。

例えば、ＳｉＣドリフト層２の不純物濃度が１×１０¹⁶ｃｍ^-3であった場合、高濃度層９を形成するイオン注入工程において１×１０¹⁶ｃｍ^-3を超える濃度でｎ型不純物（例えばＮ）が注入された領域が高濃度層９となる。なお、ベース領域３の底部においては、ベース領域３と高濃度層９とのｐｎ接合面から高濃度層９の底面までが、高濃度層９の厚さとなる。高濃度層９の不純物濃度は、第２ベース領域３ｂとのｐｎ接合面で所望の耐圧が得られるように設定され（詳細は後述する）、例えば５×１０¹⁵ｃｍ^-3以上、５×１０¹⁷ｃｍ^-3以下に設定される。

ＳｉＣドリフト層２の上面には、一対のソース領域４およびベース領域３並びにその間のＪＦＥＴ領域を跨ぐように、酸化珪素のゲート絶縁膜５を介してゲート電極６が配設される。また、ソース領域４の上面にはソース電極７が形成され、ＳｉＣ基板１の裏面（第２の主面）にドレイン電極８が形成される。

ここで、図１のＭＯＳＦＥＴの動作を簡単に説明する。例えば、ゲート電極６に閾値電圧以上の正電圧が印加されると、第１ベース領域３ａ上部のチャネル領域に反転層（チャネル層）が形成される。この反転層は、ソース領域４とＳｉＣドリフト層２（ＦＥＴ領域）との間に、キャリアである電子が流れる経路となる。ソース電極７からソース領域４および反転層を通ってＪＦＥＴ領域に流れ込んだ電子は、ドレイン電極８に印加された正電圧によって形成される電界に従って、その下の高濃度層９、ＳｉＣドリフト層２およびＳｉＣ基板１を通過してドレイン電極８に到達する。

このように当該ＭＯＳＦＥＴは、ゲート電極６に閾値電圧以上の電圧が印加されることにより、ドレイン電極８からソース電極７に電流を流すことが可能な導通状態（以下「オン状態」）となる。

一方、ゲート電極６の電圧が閾値電圧以下のときは、チャネル領域に反転層が形成されないため、ドレイン電極８とソース電極７との間の電流経路は遮断される。よって当該ＭＯＳＦＥＴは非導通状態（以下「オフ状態」）となる。

上記したように、縦型ＭＯＳＦＥＴのオン抵抗（オン状態での抵抗）は、チャネル領域の抵抗（チャネル抵抗）Ｒ_ch、ＪＦＥＴ領域の抵抗（ＪＦＥＴ抵抗）Ｒ_JFET、ドリフト層の抵抗Ｒ_drift、コンタクトの抵抗Ｒ_contact等の成分に分けられ、これらのうちオン抵抗の低減に大きく寄与するのはチャネル抵抗Ｒ_chとＪＦＥＴ抵抗Ｒ_JFETである。

チャネル抵抗は、チャネル長を短くする程、またチャネル領域でのキャリア（電子）移動度を高くする程、低くできる。本実施の形態のＭＯＳＦＥＴでは、チャネル領域は、不純物濃度が比較的低い第１ベース領域３ａに属するため、チャネル領域でのキャリア移動度は高い。よってチャネル抵抗は低く抑えられている。

またＪＦＥＴ抵抗は、ＪＦＥＴ領域の幅（一対のベース領域３の間の間隔）を広くする程、またＪＦＥＴ領域の不純物密度を高くする程、低くできる。本実施の形態のＭＯＳＦＥＴでは、図１の如く第１ベース領域３ａよりも深い部分でＪＦＥＴ領域の幅が広くなっており、またその部分の近傍は、ｎ型の高濃度層９が形成されており不純物濃度が高くなっている。従って、ＪＦＥＴ領域を通過してドレイン電極８へと向かう電子がＳｉＣドリフト層２内に広がりやすく、ＪＦＥＴ抵抗は小さくなる。

このように本実施の形態のＭＯＳＦＥＴの構成によれば、オン状態におけるチャネル抵抗及びＪＦＥＴ抵抗を小さくできるため、オン抵抗を低くすることができる。その結果、ＭＯＳＦＥＴ駆動時の損失を小さくすることが可能になる。

一方、オフ状態では、ドレイン電極８に印加される正電圧に起因して、ＳｉＣドリフト層２とベース領域３との間のｐｎ接合から空乏層が伸びる。当該ｐｎ接合からベース領域３側へと伸びた空乏層がソース領域４に達するとパンチスルー破壊が発生する。また当該ｐｎ接合からＳｉＣドリフト層２側へと伸びる空乏層によってＪＦＥＴ領域が空乏化されなければ、ゲート絶縁膜５に高電界が印加されて絶縁破壊が発生する。ＭＯＳＦＥＴのオフ特性（耐圧特性）としては、当該ｐｎ接合からＳｉＣドリフト層２側へと伸びる空乏層が最大になったときに、なだれ破壊が発生することが望ましい。

上記のとおり高濃度層９は、ＪＦＥＴ抵抗低減の効果に寄与しており、その不純物濃度を高くする程、また厚さを大きくする程、その効果は大きくなる。しかし高濃度層９は、ＳｉＣドリフト層２におけるＪＦＥＴ領域の部分だけでなく、第２ベース領域３ｂの底部にも形成されている。そのため高濃度層９の不純物濃度が高過ぎたり、厚さが大き過ぎると、ＳｉＣドリフト層２（高濃度層９）とベース領域３との間のｐｎ接合からＳｉＣドリフト層２側（高濃度層９側）へと伸びる空乏層の最大幅が小さくなり、所望の耐電圧値よりも低い電圧でなだれ破壊が生じたり、当該ｐｎ接合からベース領域３側への空乏層が伸びやすくなるためパンチスルー破壊が生じやすくなるという問題が生じる。このため、高濃度層９の不純物濃度および厚さは、第２ベース領域３ｂとＳｉＣドリフト層２の構造を考慮して、所望の耐電圧値でｐｎ接合面のなだれ破壊が生じるように決定されることが重要である。

つまり高濃度層９において、ＪＦＥＴ領域に形成された部分はＪＦＥＴ領域の低抵抗化に有効であるが、ベース領域３（第２ベース領域３ｂ）の底部に形成された部分は、ｐｎ接合の耐圧低下という不利益を招く恐れがある。そのため、高濃度層９の不純物濃度および厚さは、その不利益が最小限に抑えられるように設定されることが重要である。

そこで本実施の形態では、高濃度層９の不純物濃度および厚さは、ソースとドレイン電圧が０Ｖの状態において、第２ベース領域３ｂと高濃度層９との間のｐｎ接合から伸びた空乏層によって、第２ベース領域３ｂの下の高濃度層９が空乏化されるように設定する。つまり当該ｐｎ接合に外部から電圧を印加しない状態において、当該ｐｎ接合から伸びた空乏層が高濃度層９を突き抜けるように設定する。

なお、本実施の形態のＭＯＳＦＥＴの高濃度層９やベース領域３（第１ベース領域３ａおよび第２ベース領域３ｂ）の不純物濃度分布は、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectroscopy）や、荷電粒子放射化分析法（ＣＰＡＡ：Charged-Particle Activation Analysis）により測定することができる。

ここで、ベース領域３と高濃度層９との間のｐｎ接合に外部から電圧を印加されていない状態における空乏層の幅Ｗ₀は、次の式で表される。

Ｗ₀＝（２εε₀Ｖ_bi／ｑ）^1/2（Ｎ_A／Ｎ_D（Ｎ_A＋Ｎ_D））^1/2 ・・・（１）
上式において、ｑは電子の電荷、ε₀は真空の誘電率、εは半導体の比誘電率であり、Ｎ_Aは第２ベース領域３ｂの濃度、Ｎ_Dは高濃度層９の濃度、Ｖ_biはビルトイン電圧である。本実施の形態に係るＭＯＳＦＥＴの高耐圧を維持するためには、高濃度層９の幅を上記の式（１）から得られるＷ₀よりも狭くすることが重要である。

図２（ａ）は、本実施の形態のＭＯＳＦＥＴにおいて、ベース領域３と高濃度層９との間のｐｎ接合に外部から電圧を印加していない状態における当該ｐｎ接合からＳｉＣドリフト層２および高濃度層９側へと伸びた空乏層１０を示した図である。また図２（ｂ）には、比較の対象として、従来のＭＯＳＦＥＴにおける空乏層１０を示している。

本実施の形態のＭＯＳＦＥＴでは、第１ベース領域３ａよりも深い位置でＪＦＥＴ領域の幅が広くなっているため、従来に比べ、ＪＦＥＴ領域において空乏層１０が形成されていない領域が広い。よって電流が流れる経路の広がりが大きく、ＪＦＥＴ領域の低抵抗化が成される。さらに図２（ａ）の如く、第２ベース領域３ｂ下の高濃度層９の厚さ（第２ベース領域３ｂと高濃度層９との間のｐｎ接合から高濃度層９の底までの厚さ）が空乏層１０より薄くなるように、つまり空乏層１０が高濃度層９を突き抜けるように、高濃度層９の不純物濃度および厚さを設定することにより、耐圧の低下を最小限に抑えることができる。

図３〜図１０は、実施の形態１に係るＭＯＳＦＥＴの製造方法を説明するための工程図である。以下、これらの図に基づき、当該製造方法を説明する。

まず、上面（第１の主面）の面方位が（０００１）面であり、４Ｈ型のポリタイプを有するＳｉＣ基板１を用意し、その上に化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法により、不純物濃度が５×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3、厚さ５μｍ〜５０μｍのｎ型のＳｉＣドリフト層２をエピタキシャル成長させる（図３）。

続いてＳｉＣドリフト層２の上面から、ｎ型（第１導電型）の不純物であるＮをイオン注入して高濃度層９を形成する（図４）。このときのイオン注入エネルギーは、イオン注入の深さがこの後に形成する第２ベース領域３ｂよりも０．０５μｍ〜２μｍ程度深くなるように制御（調整）される。このイオン注入工程では、ＳｉＣドリフト層２のｎ型不純物濃度を超える濃度でｎ型の不純物（ここではＮ）が注入され、その注入濃度は例えば５×１０¹⁵ｃｍ^-3〜５×１０¹⁷ｃｍ^-3の範囲とする。上記したように、第２ベース領域３ｂと高濃度層９との間のｐｎ接合に外部から電圧を印加されていない状態で、当該ｐｎ接合から伸びる空乏層が高濃度層９を突き抜けるように、高濃度層９の不純物濃度および厚さを設定することにより、耐圧の低下を最小限に抑えることができる。

ここで、高濃度層９を形成するためのイオン注入における注入濃度プロファイルの一例を示す。図１１は、その注入濃度プロファイルのシミュレーション結果である。当該シミュレーションは、不純物がＮ、注入エネルギーが６５０〜７００ｋｅＶ、不純物注入密度が１×１０¹²ｃｍ^-2の条件で行われた。

高濃度層９は、ＳｉＣドリフト層２の不純物濃度を超える不純物がイオン注入されたｎ型の領域として定義される。よって図１１の注入濃度プロファイルで高濃度層９を形成した場合、例えばＳｉＣドリフト層２の濃度が１×１０¹⁶ｃｍ^-3であり、第２ベース領域３ｂの底部（ｐｎ接合）が深さ０．７μｍに形成されたとすると、第２ベース領域３ｂの底部の深さ０．７μｍ〜０．８６μｍの領域に、不純物の注入濃度が１×１０¹⁶ｃｍ^-3〜６×１０¹⁶ｃｍ^-3の高濃度層９が形成されることになる。なお、不純物は第２ベース領域３ｂの底部以外の領域一帯にも注入されるが、ＪＦＥＴ領域の浅い部分の不純物濃度が高くならないように、第２ベース領域３ｂの底よりも浅い部分における注入濃度は小さい方がよい。

続いて、ＳｉＣドリフト層２のＪＦＥＴ領域となる領域上に第１注入マスク１１を形成し、それをマスクに用いてＳｉＣドリフト層２にｐ型（第２導電型）の不純物であるＡｌをイオン注入することで、第１ベース領域３ａを形成する（図５）。なお、第２ベース領域３ｂおよびソース領域４は、第１ベース領域３ａに重複して形成されるため、最終的な構成（図１）において第１ベース領域３ａとして残るのは、このとき形成された第１ベース領域３ａの一部である。

このときのイオン注入エネルギーは、イオン注入の深さが、この後形成する第２ベース領域３ｂよりも浅く、ＳｉＣドリフト層２の厚さを超えない範囲、例えば０．３μｍ〜１μｍ程度となるように制御（調整）される。またＡｌの注入濃度は、５×１０¹⁵ｃｍ^-3〜５×１０¹⁸ｃｍ^-3の範囲で、ＳｉＣドリフト層２のｎ型不純物濃度よりも高くする。但し、チャネル領域となる第１ベース領域３ａの上部（ＳｉＣドリフト層２の上面近傍）では、チャネル抵抗を小さく抑えられるようにＡｌの注入濃度が低いことが好ましく、その部分ではＳｉＣドリフト層２のｎ型不純物濃度よりもＡｌの注入濃度が低くなってもよい。つまりチャネル領域の導電型がｎ型のいわゆる「蓄積モード」のＭＯＳＦＥＴとなってもよい。一方、第１ベース領域３ａの深い部分では、ＳｉＣドリフト層２と第１ベース領域３ａとの間のｐｎ接合から伸びる空乏層によるパンチスルー破壊を抑制するために、Ａｌの注入濃度を高くする。

ここで、第１ベース領域３ａを形成するためのイオン注入における注入濃度プロファイルの一例を示す。図１２は、その注入濃度プロファイルのシミュレーション結果である。当該シミュレーションは、Ａｌの注入エネルギーが１０ｋｅＶ〜３５０ｋｅＶ、合計不純物注入密度が２×１０¹³ｃｍ^-2の条件で行われた。この例のように、第１ベース領域３ａの浅い部分に注入濃度の低い領域が存在することで、チャネル領域のキャリア移動度を高くすることができ、第１ベース領域３ａの深い部分に注入濃度の高い領域が存在するので、第１ベース領域３ａのパンチスルー破壊を防止できる。

次に、第１注入マスク１１を除去し、その第１注入マスク１１を形成した領域（ＪＦＥＴ領域上）を含む領域に、第１注入マスクよりも幅が広い第２注入マスク１２を形成する（図６）。そして第２注入マスク１２をマスクに用いて、ｐ型（第２導電型）の不純物であるＡｌをＳｉＣドリフト層２にイオン注入することで、第２ベース領域３ｂを形成する。

このときの注入エネルギーは、注入深さが第１ベース領域３ａより深く、ＳｉＣドリフト層２の厚さを超えない範囲、例えば０．５μｍ〜１．５μｍ程度となるよう制御（調整）される。Ａｌの注入濃度は、この後形成されるソース領域４より深い部分で、１×１０¹⁷ｃｍ^-3〜５×１０¹⁸ｃｍ^-3の範囲となるようにする。

ここで、第２ベース領域３ｂを形成するためのイオン注入における注入濃度プロファイルの一例を示す。図１３は、その注入濃度プロファイルのシミュレーション結果である。当該シミュレーションは、Ａｌの注入エネルギーが３００ｋｅＶ〜５００ｋｅＶ、合計不純物注入密度が２．５×１０¹³ｃｍ^-2の条件で行った。この例では、第２ベース領域３ｂ内の深さの浅い部分におけるＡｌの注入濃度は低く設定されている。第２ベース領域３ｂ内の浅い部分には、この後の工程でソース領域４が形成されるため、あえてＡｌを高濃度に注入する必要がないためである。

一方、第２ベース領域３ｂの底部にはＳｉＣドリフト層２より不純物濃度の高いｎ型の高濃度層９が形成されているため、第２ベース領域３ｂは第１ベース領域３ａに比較してパンチスルー破壊を起こし易い。そのため、第２ベース領域３ｂは、第１ベース領域３ａよりも深く（厚く）形成する必要がある。

次に、第２ベース領域３ｂの形成の際に用いた第２注入マスク１２を再びマスクとして用い、ｎ型（第１導電型）の不純物であるＮをＳｉＣドリフト層２にイオン注入することで、ソース領域４を形成する（図７）。このときの注入エネルギーは、イオン注入の深さが第１ベース領域３ａよりも浅くなるように制御（調整）されている。また、Ｎの注入濃度は、ベース領域３のｐ型不純物濃度を超える範囲で、例えば１×１０¹⁸ｃｍ^-3〜１×１０²¹ｃｍ^-3とする。

このように、第２ベース領域３ｂおよびソース領域４の形成工程で用いる第２注入マスク１２が、第１ベース領域３ａの形成工程で用いる第１注入マスク１１より幅が広いため、一対の第１ベース領域３ａの間隔は、一対の第２ベース領域３ｂの間隔および一対のソース領域４ｂの間隔よりも狭くなる。その結果、一対のベース領域３の内側部分が第１ベース領域３ａとして残ることになる。

また第２ベース領域３ｂの形成工程には、ソース領域４の形成工程と同じ第２注入マスク１２が使用されるが、第２ベース領域３ｂを第１ベース領域３ａより浅く形成することで、ソース領域４とＳｉＣドリフト層２との間に第１ベース領域３ａまたは第２ベース領域３ｂが介在することになる（つまりソース領域４をベース領域３の内部に形成することができる）。逆に言えば、第２ベース領域３ｂを第１ベース領域３ａより浅く形成することで、第２ベース領域３ｂの形成工程とソース領域４の形成工程とで同じ注入マスクを使用でき、製造工程の複雑化を防止できるという効果が得られる。

次に、第２注入マスク１２を除去した後（図８）、上記の各工程でイオン注入したＮ、Ａｌを活性化させるための熱処理（アニール）を、熱処理装置を用いて行う。このアニールは、例えばアルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００〜１９００℃程度の温度、３０秒〜１時間程度の処理時間で行う。

そして、ベース領域３およびソース領域４を含むＳｉＣドリフト層２の上面全面を熱酸化して、所定の厚さのゲート絶縁膜５を形成する（図９）。さらにゲート絶縁膜５の上に、導電性の多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることにより、ＪＦＥＴ領域およびそれを挟む一対のベース領域３およびソース領域４に跨るゲート電極６を形成する（図１０）。

その後、ソース領域４上のゲート絶縁膜５に開口を形成し、その開口内にソース領域４と電気的に接続するソース電極７を形成し、さらにＳｉＣ基板１の裏面にドレイン電極８を形成する。以上の工程により、図１に示した縦型ＭＯＳＦＥＴが完成する。なお、ソース電極７およびドレイン電極８の材料の例としては、Ａｌ合金などが挙げられる。

以上の製造方法では、ベース領域３は２回のイオン注入（第１ベース領域３ａを形成するイオン注入と第２ベース領域３ｂを形成するイオン注入）によって形成されるため、注入抜け（注入不良）に起因する素子不良率を低くできるという利点も得られる。

高濃度層９、ベース領域３（第１ベース領域３ａおよび第２ベース領域３ｂ）、ソース領域４は、上で説明したものと異なる任意の順番で形成してもよい。但し、同一の第２注入マスク１２を用いることができるように、第２ベース領域３ｂとソース領域４は連続して形成することが好ましい。

なお高濃度層９は、ＳｉＣドリフト層２を化学気相堆積法によりエピタキシャル成長させる過程で形成してもよい。その場合、ＳｉＣドリフト層２が成長する途中で、ドーピングするｎ型不純物の濃度を一時的に高めることにより、高濃度層９を形成することができる。

本実施の形態のように、ベース領域３がｐ型の領域である場合（ＭＯＳＦＥＴがｎチャネル型の場合）には、それを形成するための不純物イオンとしては、アルミニウム（Ａｌ）の他、例えばボロン（Ｂ）等を用いてもよい。逆に、ベース領域３がｎ型領域である場合（ＭＯＳＦＥＴがｐチャネル型の場合）には、それを形成するための不純物イオンとして、例えばリン（Ｐ）や窒素（Ｎ）等を用いればよい。

以下、本実施の形態に係るＭＯＳＦＥＴが奏する効果についてまとめるが、それを明確にするために、まずは従来のＭＯＳＦＥＴ（図２（ｂ））における問題点を説明する。

従来のＭＯＳＦＥＴにおいて、高電圧印加時に縦型ＭＯＳＦＥＴが破壊するケースとしては、ベース領域３とＳｉＣドリフト層２との間のｐｎ接合面で生じるなだれ破壊が生じる場合の他に、ベース領域３でパンチスルー破壊が生じる場合や、ＭＯＳＦＥＴの終端部分で破壊が生じる場合、ゲート絶縁膜５が高電界により破壊が生じる場合などがある。良好な耐圧特性を実現するためには、ベース領域３とＳｉＣドリフト層２との間のｐｎ接合からＳｉＣドリフト層２側に伸びる空乏層でなだれ破壊が生じることが望ましい。

ＪＦＥＴ抵抗を低減するためには、ＪＦＥＴ領域の不純物濃度を高く、ＪＦＥＴ領域の幅を広く、ベース領域３の深さを浅くすることが望ましい。しかし、高電圧印加時にＪＦＥＴ領域が空乏化されないとゲート絶縁膜５に印加される電界が高くなり、酸化膜破壊が生じてしまう。そのため、ＪＦＥＴ領域の不純物濃度および幅は、高電圧印加時にＪＦＥＴ領域が空乏化されるように設定される必要があり、ＪＦＥＴ領域の不純物濃度を高めることや幅を広げることには制限がある。

また、ベース領域３の深さを浅くし過ぎると、高電圧印加時にベース領域３でパンチスルー破壊が生じるため問題となる。ベース領域３の不純物濃度を高くすれば、そのパンチスルー破壊を抑制できるが、不純物散乱によりチャネル伝導度（キャリア移動度）が低下し、チャネル抵抗が増加することになる。

つまりＪＦＥＴ抵抗を低減するにはベース領域３を浅くすればよいが、その場合はベース領域３の不純物濃度を高くしなければ高耐圧を確保できない。ところが、ベース領域３の不純物濃度を高くすると、チャネル抵抗が増加してチャネル抵抗が増加する。つまり従来のＭＯＳＦＥＴではチャネル抵抗とＪＦＥＴ抵抗の両方を低減させることが困難であった。

その点、本実施の形態のＭＯＳＦＥＴでは、一対のベース領域３の内側部分に比較的浅く第１ベース領域３ａが形成されているため、ゲート絶縁膜５の直下のＪＦＥＴ領域の幅は従来のＭＯＳＦＥＴと同程度である。そのため、高電圧印加時には、ゲート絶縁膜５の直下のＪＦＥＴ領域が空乏化され、ゲート絶縁膜５の破壊が抑制される。

またベース領域３の底部（第１ベース領域３ａよりも深い部分）のＪＦＥＴ領域は、その幅が広くなっているため、オン動作時のＪＦＥＴ抵抗が低減される。加えて、ベース領域３の底部（第２ベース領域３ｂの底部）の深さ一帯に、不純物濃度の高い高濃度層９が形成されているため、ＪＦＥＴ領域を流れる電流（電子）の広がりが大きくなり、ＪＦＥＴ抵抗がさらに低減される。

また、ベース領域３の深い領域（第１ベース領域３ａの底部および第２ベース領域３ｂ）では、不純物濃度を高くしているため、ベース領域３のパンチスルー破壊も抑制される。さらに、ベース領域３の底部の深さのＳｉＣドリフト層２に高濃度層９が形成されていることにより、ベース領域３とＳｉＣドリフト層２（高濃度層９）との間のｐｎ接合面におけるなだれ破壊を制御できるという効果も得られる。なお且つ、チャネル領域となる第１ベース領域３ａの浅い部分の不純物濃度を低くしているため、キャリア移動度が高く、チャネル抵抗を低減できる。

このように本実施の形態のＭＯＳＦＥＴによれば、ＪＦＥＴ抵抗とチャネル抵抗の低減を図りつつ、ＭＯＳＦＥＴのなだれ破壊特性を改善することができる。つまり動作損失の抑制と高耐圧の両方の効果を得ることができる。

＜実施の形態２＞
実施の形態１では、ＳｉＣドリフト層２とＳｉＣ基板１とが同じ導電型を有する構造のＭＯＳＦＥＴについて述べたが、本発明は、ＳｉＣドリフト層２とＳｉＣ基板１とが異なる導電型を有する構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）に対しても適用可能である。例えば図１４に示すように、図１の構成に対し、ｎ型のＳｉＣ基板１をｐ型のＳｉＣ基板２１に置き換えればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域４およびソース電極７がそれぞれＩＧＢＴのエミッタ領域２４（第２不純物領域）およびエミッタ電極２７に対応し、ＭＯＳＦＥＴのドレイン層（ＳｉＣ基板１）およびドレイン電極８が、それぞれコレクタ層（ＳｉＣ基板２１）およびコレクタ電極２８に対応することになる。

＜実施の形態３＞
実施の形態１では、ＪＦＥＴ領域を有するＭＯＳＦＥＴについて説明したが、本発明はＪＦＥＴデバイスそのものに対しても適用可能である。図１５は、本発明を縦型ＪＦＥＴに適用した例である。

図１５の如くＪＦＥＴは、ＭＯＳＦＥＴ（図１）のソース領域４（第２不純物領域）に相当するものを有しておらず、またＭＯＳＦＥＴのベース領域３が、ＪＦＥＴのゲート領域３３（第１不純物領域）に対応することとなる。そしてゲート電極６はゲート領域３３上に形成され（ゲート絶縁膜５は設けられない）、ソース電極７は一対のゲート領域３３の間の領域上に形成される。

本実施の形態のＪＦＥＴにおける一対のゲート領域３３は、内側部分で比較的浅い第１ゲート領域３３ａ（第１部分）と、その外側で比較的深い第２ゲート領域３３ｂ（第２部分）を備える。高濃度層９は第２ベース領域３ｂの底部の深さ一帯に形成される。

図１５のＪＦＥＴは、ゲート電極６に閾値電圧より絶対値が大きな負電圧が印加されるとＳｉＣドリフト層２とゲート領域３３との間のｐｎ接合から伸びる空乏層によりゲート領域３３の間のＳｉＣドリフト層２が空乏化され、ソース電極７とドレイン電極８との間が遮断されてオフ状態となる。またゲート電極６に印加される負電圧の絶対値を閾値電圧より小さくすると、ソース電極７とドレイン電極８との間が導通してオン状態となる。

図１５の構成においても、一対のゲート領域３３間の深い部分（第１ゲート領域３３ａよりも深い領域）の幅が広く、さらに第２ゲート領域３３ｂの底部一帯に高濃度層９が形成されているため、ゲート領域３３間を流れる電流の広がりが大きくなる。よってＪＦＥＴのオン抵抗を小さくすることができる。但し、ＪＦＥＴはソース電極７とドレイン電極８との間にいわゆる「チャネル領域」を有さないため、例えばゲート領域３３（第１不純物領域）の第１ゲート領域３３ａ（第１部分）の上面近傍の不純物濃度を小さくしても、チャネル抵抗低減の効果は得られない。

１ ＳｉＣ基板、２ ＳｉＣドリフト層、３ ベース領域、３ａ 第１ベース領域、３ｂ 第２ベース領域、４ ソース領域、５ ゲート絶縁膜、６ ゲート電極、７ ソース電極、８ ドレイン電極、９ 高濃度層、１０ 空乏層、１１ 第１注入マスク、１２ 第２注入マスク、２１ ＳｉＣ基板、２４ エミッタ領域、２７ エミッタ電極、２８ コレクタ電極、３３ ゲート領域、３３ａ 第１ゲート領域、３３ｂ 第２ゲート領域。

Claims (14)

1. ＳｉＣ基板と、
   前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、
   前記ドリフト層の上部に形成され、それぞれ第２導電型を有する一対の第１不純物領域と、
   前記ドリフト層における前記第１不純物領域の底部の深さ一帯に形成され、当該ドリフト層よりも不純物濃度が高い第１導電型の高濃度層とを備え、
   一対の前記第１不純物領域の各々は、
   当該一対の前記第１不純物領域の内側部分である第１部分と、
   前記第１部分の外側に前記第１部分より深く形成された第２部分とを備える
   ことを特徴とする半導体装置。
2. 前記高濃度層の不純物濃度および厚さは、
   前記第１不純物領域と前記高濃度層との間のｐｎ接合に電圧を印加しない状態において、当該ｐｎ接合から伸びた空乏層が前記高濃度層を突き抜けるように設定されている
   請求項１記載の半導体装置。
3. 前記第１不純物領域の前記第１部分の不純物濃度は、
   ５×１０¹⁵ｃｍ^-3以上、５×１０¹⁸ｃｍ^-3以下である
   請求項１または請求項２記載の半導体装置。
4. 前記第１不純物領域の前記第１部分の不純物濃度は、前記第２部分の不純物濃度よりも低い
   請求項１から請求項３のいずれか１つに記載の半導体装置。
5. 前記第１不純物領域内の上部に形成された第１導電型の第２不純物領域をさらに備える
   請求項１から請求項４のいずれか１つに記載の半導体装置。
6. 前記ＳｉＣ基板は、第１導電型であり、
   前記第１不純物領域をベース領域、前記第２不純物領域をソース領域、前記ＳｉＣ基板をドレイン領域とするＭＯＳＦＥＴを備える
   請求項５記載の半導体装置。
7. 前記ＳｉＣ基板は、第２導電型であり、
   前記第１不純物領域をベース領域、前記第２不純物領域をエミッタ領域、前記ＳｉＣ基板をコレクタ領域とするＩＧＢＴを備える
   請求項５記載の半導体装置。
8. 前記ＳｉＣ基板は、第１導電型であり、
   前記第１不純物領域をゲート領域とし、一対の前記第１不純物領域の間のドリフト層上に形成されたソース電極および前記ＳｉＣ基板の裏面に形成されたドレイン電極を有するＪＦＥＴを備える
   請求項１から請求項４のいずれか１つに記載の半導体装置。
9. （ａ）ＳｉＣ基板上に第１導電型のドリフト層を成長させる工程と、
   （ｂ）前記ドリフト層の所定の深さ一帯に、当該前記ドリフト層の他の部分より不純物濃度が高い第１導電型の高濃度層を形成する工程と、
   （ｃ）第２導電型の不純物イオンを前記ドリフト層に注入することにより、前記ドリフト層の上部に第２導電型の第１不純物領域を形成する工程とを備え、
   前記工程（ｃ）は、
   （ｃ−１）第１注入マスクを用いて、第２導電型の不純物イオンを前記高濃度層よりも浅い領域に注入する第１注入工程と、
   （ｃ−２）前記第１注入マスクの形成領域を含む領域に形成した前記第１注入マスクよりも幅が広い第２注入マスクを用いて、第２導電型の不純物イオンを前記高濃度層とほぼ同じ深さまで注入する第２注入工程とを含む
   ことを特徴とする半導体装置の製造方法。
10. 前記工程（ｂ）は、第１導電型の不純物イオンを前記ドリフト層に注入することによって行われる
    請求項９記載の半導体装置の製造方法。
11. 前記工程（ｂ）は、前記工程（ａ）における前記ドリフト層の成長の途中で、当該ドリフト層にドーピングする第１導電型の不純物の濃度を一時的に高めることによって行われる
    請求項９記載の半導体装置の製造方法。
12. 前記第２注入工程における不純物イオンの注入濃度は、前記第１注入工程における不純物イオンの注入濃度よりも高い
    請求項９から請求項１１のいずれか１つに記載の半導体装置の製造方法。
13. （ｄ）第１導電型の不純物イオンを注入することにより、前記第１不純物領域内の上部に第２不純物領域を形成する工程をさらに備える
    請求項９から請求項１２のいずれか１つに記載の半導体装置の製造方法。
14. 前記工程（ｄ）は、前記第２注入マスクを用いて実行される
    請求項１３記載の半導体装置の製造方法。

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