JP2010532563A

JP2010532563A - 半導体デバイスの分離

Info

Publication number: JP2010532563A
Application number: JP2010514706A
Authority: JP
Inventors: カン、シュエジュン; ユアン、シュ; ラム、ジェニー; リン、シミン
Original assignee: ティンギテクノロジーズプライベートリミテッド
Priority date: 2007-07-04
Filing date: 2008-07-03
Publication date: 2010-10-07
Also published as: TW200913326A; US20100167501A1; CN101743619A; KR20100049055A; CN101743619B; US8507367B2; SG148895A1; SG153672A1

Abstract

【課題】
【解決手段】半導体デバイスの製造方法が開示される。前記方法は、複数のエピタキシャル層が上にマウントされた基板を用意すること；および、前記複数のエピタキシャル層を損なわずに、前記基板を前記複数のエピタキシャルから分離することを具備する。これは、前記複数のエピタキシャル層の電気的、機械的および光学的な特性を保持する。
【選択図】図１６

Description

本発明は、半導体デバイスの分離に関し、特に、サファイア基板の除去後の半導体デバイスの如きの分離のことを言うが、それには限らない。

例えば、発光ダイオード（ＬＥＤ）、レーザーダイオード、フォトディテクタ、トランジスタ、スイッチなどのようなＧａＮ半導体デバイスは、多くの用途に、広く使用されている。周知の用途には、交通信号、携帯電話ディスプレイバックライティング、液晶ディスプレイ（ＬＣＤ）バックライティング、カメラ用フラッシュライトなどが含まれるが、それらに限定されない。ＬＥＤ、レーザーダイオードまたは照明として用いられるガリウムナイトライド半導体の製造は、比較的、生産性が低い。また、周知技術では、光出力が最適化されていない半導体デバイスとなってしまう。しかも、第２の基板を形成するものについては、そり（warping）のために第２の基板を取り扱うことは非常に困難であり、、第２の基板を介してダイシングすることは非常に困難であり、特に第１の基板の除去後はそうである。

一つの典型的な観点によれば、半導体デバイス（semiconductor devices）を製造する方法が提供される。前記方法は、複数のエピタキシャル層が上にマウントされた基板を用意すること、および、前記複数のエピタキシャル層を損なわずに（intact）、前記基板を前記複数のエピタキシャルから分離することを具備する。これは、前記複数のエピタキシャル層の電気的、機械的および光学的な特性を保持する。

前記基板の分離の後に、素子分離の第１ステージがトレンチエッチングにより行われても構わない。前記基板の分離の後に、複数のメサが形成されても構わず、前記トレンチエッチングは前記各メサのエッジ（edges）に沿ったものである。前記複数のメサは、前記トレンチで規定された領域内に形成されても構わない。前記トレンチエッチングは、前記エピタキシャル層を貫通しても構わない。

前記素子分離の第１ステージの後に、前記方法は、さらに、パッドエッチングを具備しても構わない。記パッドエッチングの後に、ダイ分離の最終ステージが行われても構わない。

前記ダイ分離の第１ステージの前に、前記エッチングプロセス中において、前記複数のエピタキシャル層のｎ型層を保護するために、フォトレジスト層が塗布されても構わない。前記ダイ分離の第１ステージに続いて、前記メサの周りで第１の絶縁層が露出されても構わず、そして、前記レジスト層が除去されても構わない。前記第１の絶縁層の露出された表面、前記複数のエピタキシャル層の側面（sides）、および、前記複数のエピタキシャル層の中央の上（over）に、第２の絶縁層が適用され（applied）ても構わない。前記複数のエピタキシャル層の前記表面の一部を露出させるために、前記第２の絶縁層の少なくとも一部を除去するためのパッドエッチングが行われても構わない。前記第２の絶縁層の露出された表面、および、前記複数のエピタキシャル層の前記露出された表面の前記中央の上（over）に、さらなるフォトレジスト層が、前記複数のエピタキシャル層の前記露出された表面をエッチングするためのギャップを残して、塗布され（applied）ても構わない。前記ギャップを介して、前記複数のエピタキシャル層の前記露出された表面をテクスチャ仕上するための（to surface texture）エッチングが行われても構わない。前記さらなるフォトレジスト層は除去されても構わない。新しいフォトレジスト層が塗布されても構わない。厚いパターン（patterns）の端部（ends）を露出させるためのエッチングが行われても構わない。

前記ダイ分離の後に、前記ｎ型層上に、ｎ型オーミックコンタクトのアレイが形成されても構わない。

前記方法は、さらに、前記複数のエピタキシャル層からの前記基板の分離の前に、前記複数のエピタキシャル層上に少なくとも一つのシード層を形成すること、および、前記少なくとも一つのシード層上にアウタ（outer）層を形成すること、前記アウタ層は、相対的に厚いこと、かつ、前記半導体デバイスのための、新しい基板、構造支持（structural support）、ヒートシンク、ヒートデシペイタ（heat dissipater）、電流デシペイタ（current dissipater）およびターミナルとしててのもの（as a terminal）からなる群から選ばれる少なくとも一つのためのものであることを具備しても構わない。

前記少なくとも一つのシード層が形成される前に、
（ａ）ｐ型メタルオーミックコンタクト層が、前記複数のエピタキシャル層のｐ型層に適用され（applied）ても構わなく、
（ｂ）誘電体の層が、前記ｐ型メタルオーミックコンタクト層および前記ｐ型層の上（over）に適用され（applied）ても構わなく、
（ｃ）前記誘電体層が、前記メタルオーミックコンタクト層の上方（above）から除去されても構わなく、および
（ｄ）前記少なくとも一つのシード層が、前記誘電体層および前記メタルオーミックコンタクト層上に堆積されても構わない。

（ｄ）の後、かつ、前記アウタ層が形成される前に、前記厚いパターン（patterns）は、前記少なくとも一つのシード層に適用され（applied）ても構わなく、前記アウタ層は前記厚いパターン（patterns）間に形成されても構わない。前記誘電体は、酸化物または窒化物でも構わない。ダイ分離は、前記プロセス（the process）における最終ステップでも構わない。

一つのさらなる典型的な観点によれば、半導体デバイス（semiconductor devices）を製造する方法が提供される。前記方法は、複数のエピタキシャル層が上にマウントされた基板を用意すること、および、前記複数のエピタキシャル層に複数のパターンを適用すること（applying patterns）を具備する。アウタ層は、前記パターン（patterns）間に形成される。

前記アウタ層は、少なくとも０．３ｍｍの厚さであり、かつ、前記半導体デバイスのための、新しい基板、構造支持（structural support）、ヒートシンク、ヒートデシペイタ（heat dissipater）、電流デシペイタ（current dissipater）およびターミナルとしてのもの（as a terminal）の少なくとも一つのためのものであり、そして、前記基板を前記複数のエピタキシャルから分離すること。

前記アウタ層は、少なくとも１ｍｍの厚さ、または、少なくとも２ｍｍの厚さでも構わない。

前記パターン（patterns）は、前記アウタ層がダイ分離のためにダイシングを要しないように、前記アウタ層に付着（adhere）しない材料のものでも構わない（of a material）。前記基板を前記複数のエピタキシャルから分離することは、前記複数のエピタキシャル層が、損なわれず（intact）、かつ、電気的、機械的および光学的な特性を保持している間でも構わない。前記パターン（patterns）は、前記半導体デバイス（semiconductor devices）の個々のデバイスを規定しても構わない。

前記パターン（patterns）を適用すること（applying patterns）の前に、前記複数のエピタキシャル層上に少なくとも一つのシード層を形成することを含んでいても構わず、前記パターン（patterns）は前記少なくとも一つのシード層上に適用されること。前記少なくとも一つのシード層が形成される前に、ｐ型メタルオーミックコンタクト層が、前記複数のエピタキシャル層のｐ型層に適用され（applied）ても構わず、誘電体の層が、前記ｐ型メタルオーミックコンタクト層および前記ｐ型層の上（over）に適用され（applied）ても構わない。前記誘電体層は、前記メタルオーミックコンタクト層の上方（above）から除去されても構わない。前記少なくとも一つのシード層は、前記誘電体層および前記メタルオーミックコンタクト層上に堆積されても構わない。

製造プロセスの第１ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第２ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第３ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第４ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第５ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第５ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第７ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第８ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第９ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第１０ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第１１ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第１２ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第１３ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第１４ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第１５ステージにおける半導体のノンスケールの概略的な断面図。製造プロセスの第１６ステージにおける半導体のノンスケールの概略的な断面図。

以下、本発明を十分に理解し、容易に実施できるようにするために、添付した説明に役立つ図面を参照しながら、非限定的な例で説明のためのだけの典型的な本発明の実施形態によって、説明を行う。

下記に述べられたＧａＮデバイスは、サファイヤ基板上の薄い半導体層(エピタキシャル層(layers)）と呼ばれる)のスタックからなるエピタキシャルウェハ（wafers）から製造される。エピタキシャル層の組成および厚さは、ウェハデザインに依存し、かつ、ウェハから製造されるデバイスによって放射される光の色(波長)を決定する。通常、薄いバッファ層は、まず、サファイヤ基板上にしばしば１０〜３０ｎｍの範囲の厚さで堆積され、そして、ＡＩＮまたはＧａＮのいずれかになることができる。この明細書では、この層は記述されないかあるいは図示されない。前記薄いバッファ層のトップは、比較的厚いバッファ層である別のバッファ層であっても構わない。それは、１〜７マイクロメーターの範囲であっても構わない。例えば、ＧａＮ、ＡＩＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡＩＧａＩｎＮなどからなる他の層（layers）が前記比較的厚いバッファ層に続く。高いウェハ品質を達成するために、ｎ型層（layers）が、活性領域の後に続けて、前記バッファ層上にしばしば堆積される。最後に、ｐ型のドープ層（layers）が堆積される。前記活性領域は、通常、単一の量子井戸で作られたダブルヘテロ構造、あるいは多量子井戸で、発光のためのものである。しかし、それは例えば量子ドットのような他の形態でも構わない。エピタキシャル層の堆積は、通常、有機金属化学気相成長法(“ＭＯＣＶＤ”)か分子線エピタクシ(“ＭＢＥ”)による。エピタキシャル層の厚さは、数ナノメートルから数ミクロンまでの範囲にある。

サファイヤ基板4にガリウムナイトライド(ＧａＮ)のｎ型層３、量子井戸もしくは活性層２、および、ＧａＮのｐ型層１を適用した後に、前記プロセスは開始する。簡単のため、ｎ型層３は、活性層２より下の層を全て含んでおり、前記二つの活性層およびその他の上述した層を含んでいる。ｐ型層１は比較的薄く、通常は１ミクロンより上ではあるが、好ましくは、１ミクロンより下である。その後、ｐ−メタル層５が、ｐ型層１の上（over）に適用される。ｐ型メタル層５は、ニッケル金（ＮｉＡｕ）または他の適切なメタルでも構わなく、そして、ｐ型メタル層５は、透明になるように、比較的薄いことが好ましい。あるいは、それは反射しても構わない。より好ましくは、それは、エピタキシャル層１,２および3への拡散を防止もしくは最小化するために、拡散バリアとして働く。

その後、層５をパターンするために標準フォトリトグラフィおよびエッチングが用いられる。これは、メタル層５上へのフォトレジストの薄い層(図２中の層６（ａ）)の塗布、その後のレジスト露光および現像によって行われる。レジストパタン６（ａ）は、メタル層５をエッチングするためのエッチングマスクの役割をする。エッチングは、ウエット化学的エッチもしくはプラズマドライエッチングでも構わない。(図２を参照)。その後、フォトレジスト６（ａ）は除去される。ｐ型ＧａＮ層１の表面上に残るパターンされた層５は、ｐ型ＧａＮ層１に対してのオーミックコンタクト層としての役割を果たすことになる。アニールニングは、層５をパターンする前または後のどちらで行っても構わない。二酸化シリコン(ＳｉＯ₂)の層７は、標準薄膜堆積方法によって、残っているｐ−メタル層部分５およびｐ型ＧａＮ層1(図3)の上（over）に堆積される。これは、プラズマ励起化学気相成長(“ＰＥＣＶＤ””)法、スパッタリング、蒸発あるいは他の適切な技術によっても構わない。

図４に示されるように、第２のフォトレジスト層６（ｂ）が、酸化層7の上（over）に適用される。その後、前記レジストはパターン化され、酸化層７をパターニングするためのマスクの役割をする。酸化層７のウェットエッチングあるいはドライエッチング(プラズマエッチング)が行なわれる。レジスト６（ｂ）によって保護された酸化物７はエッチング後に残る一方、フォトレジスト６（ｂ）が無い領域（ａｒｅａｓ）７（ａ）内の酸化物７は除去される。図４に示されるように、残っているＳｉＯ₂層７がＮｉＡｕ層５を横切ってＮｉＡｕ層５の側面（sides）を下ってｐ型ＧａＮ層１まで延在するように、パターン化された前記第２のレジスト層６（ｂ）はＮｉＡｕ層５よりも面積が大きい。

図５に示されるように、第２のレジスト膜６（ｂ）は除去される。図５に示されるように、シード層蒸着が続く。シード層８は、示されるように、複数の異なるメタル層、好ましくは三つの異なるメタル層のものである。第１のシード層１１は、ＮｉＡｕ５およびＳｉＯ₂層７に、コンタクトし、かつ、良好に付着する。それはクロムまたはチタンのものでも構わない。第１のシード層１１の後には、タンタルの第２の層１０および銅の第３の層９が続く。他の材料が使用されて構わない。第１シードの層１１は、発光デバイス中で発生した光の反射のために良い反射率を持つことが好ましい。第２のシード層１０は、そのトップに置かれている銅または他のメタル（例えば、第３のシード層９）が、オーミックコンタクト層５および半導体エピタキシャル層１，２，３中に拡散することを防止するための、拡散バリアとして働く。第３シードの層９は、それに続く層の形成のためのシード層として働く。

シード層９、１０、１１の熱膨張係数は、ＧａＮの熱膨張係数である３．１７と異なっていても御構わない。さらに、オーミックコンタクト層（ＮｉとＡｕ）の熱膨張係数（それらはそれぞれ１４．２と１３．４である）もまたＧａＮの熱膨張係数と異なっており、それらは比較的薄く（数ナノメートル）かつ下地のＧａＮエピタキシャル層（layers）には重大な応力（stress）問題を引き起こさない。しかし、後で加えられる銅層は何百ミクロンの厚さかもしれないし、厳しい応力問題を引き起こすかもしれない。それ故に、シード層９、１０、１１は応力を緩衝するために使用することができる。これは、
（ａ）応力を吸収するのに十分な柔軟性を持っていることによること、
（ｂ）応力を吸収するのに十分な内部スリップ性を持っていることによること、
（ｃ）応力に耐えるためのに十分な剛性を持っていることによること、および
（ｄ）グレーデッド（graded）熱膨張係数を持つことによることのうちの一つ以上によるものであっても構わない。

グレーデッド熱膨張係数の場合、第１の層１１のそれは第２の層１０のそれよりも小さいことが好ましく、そして、第２の層１０のそれは第３の層９のそれよりも小さいことが好ましい。例えば、第１の層１１は４．９の熱膨張係数を有するクロムでも構わないし、第２の層１０は６．３の熱膨張係数を有するタンタルでも構わないし、そして、３番目の層９は１６．５の熱膨張係数を有する銅でも構わない。このように熱膨張係数は、オームコンタクト５およびＳｉＯ₂層７から第３の銅層９まで勾配化（graded）される。シード層９，１０，１１の厚さは、エピタキシャル層１，２，３への応力が最小化されるように、選ばれる。

もし、前記アウタ（outer）、銅層９がＳｉＯ₂層７およびオーミックコンタクト７に直接適用された場合、それらにおける熱膨張率の差は、クラッキング、セパレーションおよび／または破損（failure）を引き起こすかもしれない。異種材料、特に互いに異なる熱膨張係数を持つ異種材料の複数のシード層９、１０および１１を堆積することにより、層９、１０および１１を介して熱膨張の応力は散らばり（spread）、その結果として、クラッキング、セパレーションおよび／または破損（failure）の可能性は低くなる。最後の層９は高い熱膨張係数を持っていても構わないが、第１のシード層１１は熱膨張係数が比較的低い材料のものであるべきである。もし、一つまたは複数の中間層１０があると、前記中間層１０は、層１１の膨張係数と層９の膨張係数との間の膨張係数を持つべきであり、そして、第１の層１１の膨張係数から最後の層９の膨張係数へと傾斜するべきである。中間層１０は無くても構わず、または、所望の数の中間層１０もしくは所定の数（１，２，３など）の中間層１０が要求されても構わない。

また、シード層９，１０および１１は、例えば、銅層９がｐ型メタル層５に接続することを可能にするヴィア（vias）またはホール（holes）が通っているＡＩＮ等の誘電体の単層に、置き換えられても構わない。

導電性メタル例えば銅からなり、オリジナルの基板４の除去後に、新しい基板、電気的コンタクト、ヒートデシペイタ（heat dissipater）、電流デシペイタ（current dissipater）、ヒートシンクおよび物理的支持体（physical support）として働く、比較的厚いメタル層２９のパターンめっき（patterned plating）のために、標準フォトリトグラフィーにより、厚いレジスト１２（resists）からなるパターンが、外側の（outer）の第３のシード層９に（to or in）適用される（applied）（図６）。厚いメタル層２９は、厚いレジスト１２間で規定された領域（regions）３０内に形成される（図７）。前記厚い層２９は電気めっきによって形成されても構わないし、そして、単一メタル支持層２９を形成するために、複数の厚いレジスト１２の上（over）に形成しても構わない。ｐ型層１は比較的薄いので、活性層２に生じた熱は、厚い層３０に、より容易に伝導されることができる。厚い層２９は、例えば、０．３ｍｍ、１ｍｍ、２ｍｍまたは２ｍｍを超える任意の適切な厚さのものでも構わない。

また、厚いレジスト１２の塗布の前に、第３のシードの層９は、厚いフォトレジスト１２（図６）の形成およびメインの銅層２９（図７）のメッキのためのメサ（mesas）３２間の通り３１の中央で部分的にエッチングされても構わない。これは、改善された付着という長所を持つ。

レジスト１２は、例えば、ＳＵ−８または高アスペクト比パターンを形成することができる他の材料のものであって構わない。レジスト１２のパターンは、デバイスの最終的な形およびサイズを規定する。

次に、サファイヤ基板４の除去またはリフトオフを行う（図８および９）。ウェハ全体またはウェハの材料の一部、および、サファイヤ基板４の露出した下側の表面を取り囲む、ソフトバッファ材３３が設けられる。ソフトバッファ材３３は、例えば、ゴム・エマルジョン、シリコーン、エポキシ、エマルジョン、接着剤、熱接着剤、ＣｒｙｓｔａｌＢｏｎｄ（登録商標）、または、ワックスなどでも構わない。

サファイヤ基板４をｎ型ＧａＮ層３から分離するために、サファイヤ基板４とｎ型ＧａＮ層３との界面に、サファイヤ基板４を介して、ビーム３６を適用（apply）するために、レーザー３７が用いられる。ビーム３６は分散したもの（図示の如く）でも、または、あコリメートされたものでも構わない。その結果、前記複数のエピタキシャル層を損なわずに（intact）、サファイヤ基板４は前記複数のエピタキシャル層から分離される。これは、前記複数のエピタキシャル層１，２，３の電気的、機械的および光学的な特性を保持する。その後、ソフトバッファ層３３は除去されても構わない。

これは、ｎ型ＧａＮ層３の最下表面１３を露出させる。それは、除去の品質を改善するために前記複数のエピタキシャル層を損なわないで（intact）行う基板４のリフトオフのため、および、構造的強度のために、好ましい。除去時において前記複数のエピタキシャル層を損なわせない（intact）ことによって、前記複数のエピタキシャル層の電気的、機械的および光学的な特性は保持される。

次に、図１２〜１４に示されるように、エッチングプロセスの間においてｎ型ＧａＮ層３の領域を保護するフォトレジスト層４１を用いて、図１０に示されるように、メサ３９の複数のエッジ４０に沿って新たに露出した表面からのトレンチエッチングによって、個々のデバイスは互いに分離される。これはメサ３９の周辺で露出されたＳｉＯ₂層７を残す。その後、レジスト４１は除去される。

また、ｎ型層３の最下表面１３は、フォトレジスト１２とアライメントされた位置で劈開されても構わなく、そして、ダイ（dies）は分離される。これは、ｎ型層３の露出された側面（side surfaces）は実質的に平行し、これにより、ミラー（mirrors）を形成し、そして、そのためにトータルな内部反射は大量なものとなるので、レーザーダイオードにとっては利点である。これは、改善され、そして、指向性（directed）の光出力のための光増幅システムとして働く。

ＳｉＯ₂の層４２は、ＳｉＯ_２層７の露出された表面（surfaces）、ｎ型ＧａＮ層３の側面（sides）およびｎ型ＧａＮ層３の中央の上（over）に適用される（applied）（図１１）。次に、ｎ型層３の表面１３を露出させるために、ＳｉＯ₂層を除去するためのパッドエッチングが行われる
さらなるレジスト膜４３が、露出された表面１３のエッチングのためのギャップ１６を残して、ＳｉＯ_２層４２の露出された表面（surfaces）および露出された表面１３の中央の上（over）に適用される（applied）。露出された表面１３をテクスチャ仕上（surface texture）するためのエッチングがギャップ１６を介して行われる。

レジスト４３は除去され、そして、厚いパターン（patterns）１２とアライメントされたところを除いて、下側の露出された表面（surfaces）の全体にわたっては、新しいレジスト層４４が塗布される。次に、厚いパターン１２の端部が露出されるまで、ＳｉＯ₂層４２および７、ならびに、シード層８を介して、エッチングが行われる（図１４）。

次に、メタルからなる一つまたは複数の層１８が、前記ＧａＮ層３に直接的に適用されるように、ｎ型ＧａＮ層３の中央にギャップ１７を持つ層１８とともに、レジスト４４の上（over）に、適用される。前にギャップ１７が位置していたｎ型ＧａＮ層３の中央１７に付着した層１８を残して、レジスト層４４は付着された層１８とともに除去される。前記層１８は一つまたは複数の層でも構わない。全ての層１８は同じまたは異なっていても構わない。１８（ａ）、１８（ｂ）、１８（ｃ）および１８（ｄ）は、それぞれ、チタン、アルミニウム、チタンおよび金でも構わない。

次に、厚い銅層２９は平坦に研磨される（図１６）。次に、パターン１２は銅の厚い層２９に付着しないので、複数のダイは物理的分離により各々に離される。これは、厚い層２９を個々のデバイスにするための、ダイシングまたは別のカッティング方法は、要求されないことを意味する。

このようにして、シード層１１、１０、９および銅層２９は、銅層２９を一つのターミナルとする、光出力を増加するための反射体として働き、したがって、光出力の妨げにはならない。第２のターミナルは、ＧａＮのｎ型層３上の層１８である。

以上、本発明の好ましい実施形態について述べてきたが、当業者であれば、本発明を逸脱することなく設計または構成の詳細において多くの変形または変更を理解できるであろう。

Claims

半導体デバイスを製造する方法であって、前記方法は、
複数のエピタキシャル層が上にマウントされた基板を用意すること；および、
前記複数のエピタキシャル層の電気的、機械的および光学的な特性を保持するとともに、前記複数のエピタキシャル層を損なわずに、前記基板を前記複数のエピタキシャルから分離することを具備する。
請求項１の方法において、前記基板の分離の後に、素子分離の第１ステージがトレンチエッチングにより行われる。
請求項２の方法において、前記基板の分離の後に、複数のメサが形成され、前記トレンチエッチングは前記各メサの複数のエッジに沿ったものである。
請求項３の方法において、前記複数のメサは、前記トレンチで規定された領域内に形成される。
請求項４または請求項５の方法において、前記トレンチエッチングは、前記エピタキシャル層を貫通する。
請求項２ないし請求項７のいずれか一つの方法において、前記素子分離の第１ステージの後に、前記方法は、さらに、パッドエッチングを具備する。
請求項６の方法において、パッドエッチングの後に、ダイ分離の最終ステージが行われる。
請求項３ないし請求項７のいずれか一つの方法において、前記ダイ分離の第１ステージの前に、前記エッチングプロセス中において、前記複数のエピタキシャル層のｎ型層を保護するために、フォトレジスト層が塗布される。
請求項８の方法において、前記ダイ分離の第１ステージに続いて、前記メサの周りで第１の絶縁層が露出され、そして、前記レジスト層が除去される。
請求項９の方法において、前記第１の絶縁層の露出された表面、前記複数のエピタキシャル層の側面、および、前記複数のエピタキシャル層の中央の上に、第２の絶縁層が適用され；および、前記複数のエピタキシャル層の前記表面の一部を露出させるために、前記第２の絶縁層の少なくとも一部を除去するためのパッドエッチングが行われる。
請求項１０の方法において、前記第２の絶縁層の露出された表面、および、前記複数のエピタキシャル層の前記露出された表面の前記中央の上に、さらなるフォトレジスト層が、前記複数のエピタキシャル層の前記露出された表面をエッチングするためのギャップを残して、塗布され、そして、前記ギャップを介して、前記複数のエピタキシャル層の前記露出された表面をテクスチャ仕上するためのエッチングが行われる。
請求項１１の方法において、前記さらなるフォトレジスト層が除去され、新しいフォトレジスト層が塗布され、厚いパターンの端部を露出させるためのエッチングが行われる。
請求項８ないし請求項１２のいずれか一つの方法において、前記ダイ分離の後に、前記ｎ型層上に、ｎ型オーミックコンタクトのアレイが形成される。
請求項１ないし請求項１３のいずれか一つの方法において、
前記複数のエピタキシャル層からの前記基板の分離の前に、前記複数のエピタキシャル層上に少なくとも一つのシード層を形成すること；および
前記少なくとも一つのシード層上にアウタ層を形成すること、前記アウタ層は、相対的に厚いこと、かつ、前記半導体デバイスのための、新しい基板、構造支持、ヒートシンク、ヒートデシペイタ、電流デシペイタおよびターミナルとしてのものからなる群から選ばれる少なくとも一つのためのものであることをさらに具備している。
請求項１４の方法において、前記少なくとも一つのシード層が形成される前に、
ｐ型メタルオーミックコンタクト層が、前記複数のエピタキシャル層のｐ型層に適用され；
誘電体の層が、前記ｐ型メタルオーミックコンタクト層および前記ｐ型層の上に適用され；
前記誘電体層が、前記メタルオーミックコンタクト層の上方から除去され；および
前記少なくとも一つのシード層が、前記誘電体層および前記メタルオーミックコンタクト層上に堆積される。
請求項１４が請求項１２に従属する時の方法において、前記少なくとも一つのシード層が堆積された後、かつ、前記アウタ層が形成される前に、前記厚いパターンは、前記少なくとも一つのシード層に適用され、前記アウタ層は前記厚いパターン間に形成されること。
請求項１５または請求項１６の方法において、前記誘電体は、酸化物と窒化物とからなる群から選ばれる。
請求項１３の方法において、前記プロセスの最終ステップとしてのダイ分離をさらに具備する。
請求項１ないし請求項１８のいずれか一つの方法において、前記基板を前記複数のエピタキシャルから分離するために、前記基板とｎ-前記複数のエピタキシャル層との界面に、前記基板を介して、ビームを適用（apply）するために、レーザーが用いられ、前記ビームは、分散したもの、および、コリメートされたものからなる群から選ばれる。
半導体デバイスを製造する方法であって、前記方法は、
複数のエピタキシャル層が上にマウントされた基板を用意すること；および、
前記複数のエピタキシャル層に複数のパターンを適用すること；
前記複数のパターン間にアウタ層を形成すること；
前記アウタ層は、少なくとも０．３ｍｍの厚さであること、かつ、前記半導体デバイスのための、新しい基板、構造支持、ヒートシンク、ヒートデシペイタ、電流デシペイタおよびターミナルとしてのものからなる群から選ばれる少なくとも一つのためのものであること；および
前記基板を前記複数のエピタキシャルから分離することを具備する。
請求項２０の方法において、前記アウタ層は少なくとも１ｍｍの厚さである。
請求項２０または請求項２１の方法において、前記アウタ層は少なくとも２ｍｍの厚さである。
請求項２０ないし請求項２２のいずれか一つの方法において、前記パターンは、前記アウタ層がダイ分離のためにダイシングを要しないように、前記アウタ層に付着しない材料のものである。
請求項２０ないし請求項２３のいずれか一つの方法において、前記基板を前記複数のエピタキシャルから分離することは、前記複数のエピタキシャル層が、損なわれず、かつ、電気的、機械的および光学的な特性を保持している間である。
請求項２０ないし請求項２４のいずれか一つの方法において、前記パターンは、前記半導体デバイスの個々のデバイスを規定する。
請求項２０ないし請求項２５のいずれか一つの方法において、前記パターンを適用することの前に、前記複数のエピタキシャル層上に少なくとも一つのシード層を形成することを含み、前記パターンは前記少なくとも一つのシード層上に適用されること。
請求項２６の方法において、前記少なくとも一つのシード層が形成される前に、
ｐ型メタルオーミックコンタクト層が、前記複数のエピタキシャル層のｐ型層に適用され；
誘電体の層が、前記ｐ型メタルオーミックコンタクト層および前記ｐ型層の上に適用され；
前記誘電体層が、前記メタルオーミックコンタクト層の上方から除去され；および
前記少なくとも一つのシード層が、前記誘電体層および前記メタルオーミックコンタクト層上に堆積される。
請求項２０ないし請求項２７のいずれか一つの方法において、前記基板を前記複数のエピタキシャルから分離するために、前記基板とｎ-前記複数のエピタキシャル層との界面に、前記基板を介して、ビームを適用するために、レーザーが用いられ、前記ビームは、分散したもの、および、コリメートされたものからなる群から選ばれる。