JP2010239304A - Ａ／ｄ変換装置 - Google Patents

Abstract

【課題】入出力特性を直線近似するために多数の基準電圧を実際にＡ／Ｄ変換することなく、直線性の良い入出力特性をもったＡ／Ｄ変換装置を提供する。
【解決手段】アナログ入力電圧の大きさに応じて遅延ユニットの通過段数（および周回数）をラッチするタイミングを変更する制御機能を設け、遅延ユニットの通過段数（および周回数）をラッチするタイミングを変更できるようにする。
【選択図】図１

Description

本発明は、アナログ入力電圧の大きさに応じた遅延時間でパルス信号を遅延させるパルス遅延回路を用いてアナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置に関する。

従来、簡単な構成で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、図９に示す構成のものが知られている（特許文献１参照）。
図９のＡ／Ｄ変換装置において、パルス遅延回路１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）をリング状に接続した構成を有し、この各遅延ユニットの電源電圧として、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧）Ｖｉｎが供給される。
このパルス遅延回路１にパルス信号ＳＰを入力すると、パルス信号ＳＰは各遅延ユニットを上記電源電圧に応じた遅延時間を持って順次通過し、パルス遅延回路１内を周回することになる。
パルス信号ＳＰが通過した遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、電源電圧として供給されたアナログ入力信号Ｖｉｎによって決まり、パルス通過段数検出回路２によって、遅延ユニットの通過段数（および周回数）が検出される。
出力エンコーダ４は、パルス信号ＳＰの入力開始からＡ／Ｄ変換のサンプリング時間経過後に入力されるラッチパルスＬＰの入力タイミングでパルス通過段数検出回路２の検出結果を取り込み、その時のパルス信号ＳＰの通過段数をエンコードした値を、Ａ／Ｄ変換後のデジタル値Ｃｏｕｔとして出力する。

ここで、上記のＡ／Ｄ変換装置では、遅延ユニットの遅延時間と電源電圧が一次関数の関係にないためアナログ入力信号とＡ／Ｄ変換後のデジタル値の入出力特性が曲線になってしまう。そこで、入出力特性を理想的な直線に近づける方法としてアナログ入力信号の電圧範囲を複数の領域に分割し、分割した領域毎に入出力特性を直線近似し、その近似した直線上の座標点から変換式を用いてＡ／Ｄ変換後のデジタル値を補正することが提案されている（特許文献２参照）。

特開平５−２５９９０７号公報 特開２００４−２７４１５７号公報

しかしながら、Ａ／Ｄ変換後のデータを近似補正するための変換式を求めるためには、多数の基準電圧を実際にＡ／Ｄ変換し、各基準電圧に対応した座標点でのＡ／Ｄ変換データを求め、求められた多数のＡ／Ｄ変換データを用いて変換式を設定する必要があったため、変換式を設定するのが煩雑であるという問題がある。

本発明は、上記の課題認識に基づいてなされたものであり、入出力特性を直線近似するために多数の基準電圧を実際にＡ／Ｄ変換することなく、理想的な直線に近い入出力特性が得られるＡ／Ｄ変換装置を提供することを目的としている。

上記の課題を解決するため、本発明のＡ／Ｄ変換装置は、アナログ入力電圧をデジタル信号に変換するＡ／Ｄ変換装置であって、アナログ入力電圧の大きさに応じた遅延時間で第１のパルス信号を遅延させる遅延ユニットを複数段接続した第１のパルス遅延回路と、アナログ基準電圧の大きさに応じた遅延時間で第２のパルス信号を遅延させる遅延ユニットを複数段接続した第２のパルス遅延回路と、前記第１のパルス信号が前記第１のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第１のパルス通過段数検出回路と、前記第２のパルス信号が前記第２のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第２のパルス通過段数検出回路と、前記第１のパルス通過段数検出回路が検出した遅延ユニットの段数と前記第２のパルス通過段数検出回路が検出した遅延ユニットの段数との段数差を表すデジタル信号を出力する出力部と、前記アナログ入力電圧の大きさに応じて前記所定時間を決定するタイミング制御部と、を備えることを特徴とする。

また、本発明の前記タイミング制御部は、前記アナログ入力電圧に対して一次関数的に増加又は減少するようにレベルシフトさせたレベルシフト電圧の大きさに応じた遅延時間で第３のパルス信号を遅延させる遅延ユニットを複数段接続した第３のパルス遅延回路と、前記第３のパルス信号が前記第３のパルス遅延回路内の前記遅延ユニットを所定時間に通過する段数を検出する第３のパルス通過段数検出回路と、前記第１のパルス通過段数検出回路が検出した遅延ユニットの段数と前記第３のパルス通過段数検出回路が検出した遅延ユニットの段数の差が一定となるように前記所定時間を決定するタイミング決定部と、を備えることを特徴とする。

また、本発明の前記出力部は、前記遅延ユニットの段数検出を複数回行い、該複数回の検出結果を演算して得られたデジタル信号を出力する、ことを特徴とする。

また、前記複数回の段数検出を行う本発明のＡ／Ｄ変換装置は、ｍ回目に決定した前記所定時間をｍ＋１回目以降の所定時間として流用する、ことを特徴とする。

本発明によれば、従来の入出力特性の曲がり（非直線性）を補うように、アナログ入力電圧の大きさに応じて遅延ユニットの通過段数（および周回数）をラッチする時間を変更することができ、入出力特性を直線近似するために多数の基準電圧を実際にＡ／Ｄ変換することなく、直線性の良い入出力特性をもったＡ／Ｄ変換装置を提供することができるという効果が得られる。

本発明の実施形態によるＡ／Ｄ変換装置の構成を示したブロック図である。 本発明の実施形態によるＡ／Ｄ変換装置の処理手順を示したフローチャートである。 本発明の実施形態によるＡ／Ｄ変換結果の関係を示したグラフである。 本発明の実施形態によるレベルシフト回路の例を示したブロック図である。 本発明の実施形態によるＡ／Ｄ変換結果を演算して出力する場合の構成を示したブロック図である。 本発明の実施形態によるＡ／Ｄ変換装置によってｎ回のオーバーサンプリングを行う処理手順を示したフローチャートである。 本発明の実施形態による複数のＡ／Ｄ変換結果を記憶する場合の構成を示したブロック図である。 本発明の実施形態のＡ／Ｄ変換装置においてラッチパルスの出力タイミングを示した図である。 従来のＡ／Ｄ変換装置の構成を示したブロック図である。

＜第１実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態によるＡ／Ｄ変換装置の構成を示したブロック図である。図１において、Ａ／Ｄ変換装置１０は、第１のパルス遅延回路１、第２のパルス遅延回路７、第１のパルス通過段数検出回路２、第２のパルス通過段数検出回路８、ラッチタイミング制御部３（タイミング制御部）、出力エンコーダ４（出力部）、から構成される。また、ラッチタイミング制御部３は、第３のパルス遅延回路３１、第３のパルス通過段数検出回路３２、レベルシフト回路３３、出力段数比較回路３４（タイミング決定部）から構成され、出力エンコーダ４は、第１のラッチ＆エンコーダ４１、第２のラッチ＆エンコーダ４２、減算器４３から構成される。

第１のパルス遅延回路１は、電源電圧に応じた遅延量を持った１６段のゲート回路（以下、遅延ユニットという）をリング状に接続してパルスＳＰを周回させるリングディレイライン（ＲＤＬ）である。
初段の遅延ユニットＮＡＮＤ１は、一方の入力端子にパルスＳＰを入力し、もう一方の入力端子に１６段目の遅延ユニットＢＵＦ１５の出力を入力して、第１のパルス遅延回路１が動作している時は常に１６段目の遅延ユニットＢＵＦ１５の出力を論理反転するゲート回路（例えば、否定論理積回路：ＮＡＮＤゲート）で構成する。
また、２段目の遅延ユニットＢＵＦ１から１６段目の遅延ユニットＢＵＦ１５は、入力端子に入力された値を出力端子に出力するゲート回路（例えば、否定回路：ＮＯＴゲートを２段接続したバッファ回路）で構成する。

遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）には、アナログ入力電圧Ｖｉｎが電源電圧として印加され、各遅延ユニットは、それぞれ前段の遅延ユニットから入力されたパルスＳＰを当該電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって次段の遅延ユニットに出力する。リング状に接続された各遅延ユニットが同様に動作し、パルスＳＰが前段から後段の遅延ユニットへ順次伝達されることにより、パルスＳＰが第１のパルス遅延回路１内を周回する。

パルスＳＰが第１のパルス遅延回路１内を周回する過程を具体的に説明すると次の通りである。
パルスＳＰが入力されていない時（ＳＰ信号７０が“Ｌ”レベルの時）、初段の遅延ユニットＮＡＮＤ１の出力端子は、もう一方の入力端子の入力によらず、電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって“Ｈ”レベルになり、２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子も電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって順次“Ｈ”レベルになる。
パルスＳＰが入力される（ＳＰ信号７０が“Ｈ”レベルになる）と、初段の遅延ユニットＮＡＮＤ１の出力端子は、もう一方の入力端子が最終段の遅延ユニットＢＵＦ１５から出力された“Ｈ”レベルが入力されているため、パルスＳＰの入力によって電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって“Ｌ”レベルに切り替わり、２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子も電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって順次“Ｌ”レベルに切り替わる。
最終段の遅延ユニットＢＵＦ１５の出力端子が“Ｌ”レベルに切り替わると、今度は、初段の遅延ユニットＮＡＮＤ１の出力端子は、最終段の遅延ユニットＢＵＦ１５の出力が入力されている入力端子によって、電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって“Ｈ”レベルに切り替わり、２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子も電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって順次“Ｈ”レベルに切り替わる。
最終段の遅延ユニットＢＵＦ１５の出力端子の信号が“Ｈ”に切り替わると、次の周回で今度は初段の遅延ユニットＮＡＮＤ１から順に“Ｌ”に切り替わる。
以降、パルスＳＰが入力されている間、最終段の遅延ユニットＢＵＦ１５の出力端子の切り替わりで初段の遅延ユニットＮＡＮＤ１から順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果、パルスＳＰが第１のパルス遅延回路１内を周回し続ける。

各遅延ユニットの入力端子レベルが切り替わってから出力端子レベルが切り替わるまでの遅延時間は、各遅延ユニットの電源電圧であるアナログ入力電圧Ｖｉｎに応じた遅延時間であるため、ある所定の時間内に第１のパルス遅延回路１内を周回するパルスＳＰが通過する遅延ユニットの段数は、アナログ入力電圧Ｖｉｎに依存することとなる。

第１のパルス通過段数検出回路２は、パルスＳＰが第１のパルス遅延回路１内の遅延ユニットを通過した段数を検出する回路である。
第１のパルス通過段数検出回路２には、第１のパルス遅延回路１の各遅延ユニットの出力信号が入力される。
第１のパルス通過段数検出回路２は、第１のパルス遅延回路１内の１６段目の遅延ユニットＢＵＦ１５の出力端子の信号が“Ｈ”レベルから“Ｌ”レベル、または“Ｌ”レベルから“Ｈ”レベルに切り替わる回数をカウンタ２１がカウントした結果を８ビットのカウント値として出力するとともに、入力された第１のパルス遅延回路１の１６段の各遅延ユニットから入力された“Ｈ”レベルまたは“Ｌ”レベルのそれぞれの状態を表す１６ビットのデータを出力する。

ここで第１のパルス通過段数検出回路２から出力される上記のカウント値と１６ビットのデータは、パルスＳＰが第１のパルス遅延回路１内を何周周回して何段目の遅延ユニットまで進んだかを示している。
例えば、上記カウント値が４回であり、５段目の遅延ユニットＢＵＦ４の出力が“Ｌ”レベル、６段目の遅延ユニットＢＵＦ５の出力が“Ｈ”レベルであった場合、遅延ユニットを通過した段数は、１６段×４回＋５段＝６９段となる。

ラッチタイミング制御部３は、第１のパルス通過段数検出回路２から出力されるカウント値と１６ビットのデータを出力エンコーダ４がラッチするタイミングをラッチパルスＬＰの出力によって制御する回路である。

レベルシフト回路３３は、アナログ入力電圧Ｖｉｎに対して一次関数的に減少するようにレベルシフトさせたレベルシフト電圧(以下、Ｖｉｎ−ΔＶｉｎ)を第３のパルス遅延回路３１の各遅延ユニットの電源電圧として出力する。
ここで、例えば、ΔＶｉｎはＶｉｎに対して下式（１）に示す関係を有するように設定する。
ΔＶｉｎ＝ｂ＋a×Ｖｉｎ （ｂ＞０，ａ＞０）・・・・・（１）
尚、本実施例では、レベルシフト電圧をＶｉｎに対して一次関数的に減少する電圧に設定しているが、これをＶｉｎに対して一次関数的に増加する電圧(Ｖｉｎ＋ΔＶｉｎ)に設定してもよい。

ラッチタイミング制御部３の第３のパルス遅延回路３１と第３のパルス通過段数検出回路３２は、それぞれ上述した第１のパルス遅延回路１、および第１のパルス通過段数検出回路２と同じ構成であり、第３のパルス遅延回路３１の各遅延ユニットに供給される電源電圧が、レベルシフト回路３３の出力するレベルシフト電圧(Ｖｉｎ−ΔＶｉｎ)であることのみが異なる。
従って、第３のパルス遅延回路３１内の遅延ユニットをパルスＳＰが通過する段数と、第１のパルス遅延回路１内の遅延ユニットをパルスＳＰが通過する段数とは、シフトされた電圧値ΔＶｉｎに相当する段数分だけ異なる段数となる。
また、第２のパルス遅延回路７と第２のパルス通過段数検出回路８は、それぞれ上述した第１のパルス遅延回路１、および第１のパルス通過段数検出回路２と同じ構成であり、第２のパルス遅延回路３１の各遅延ユニットに供給される電源電圧が、アナログ基準電圧(Ｖｒｅｆ)であることのみが異なる。

出力段数比較回路３４は、Ａ／Ｄ変換装置１０がＡ／Ｄ変換したデジタルデータＣｏｕｔを出力するために、出力エンコーダ４にデータをラッチさせるラッチパルスＬＰを生成する回路である。
出力段数比較回路３４は、第１のパルス通過段数検出回路２から出力されるアナログ入力電圧Ｖｉｎに基づくパルスＳＰの遅延ユニット通過段数と第３のパルス通過段数検出回路３２から出力されるレベルシフト電圧(Ｖｉｎ−ΔＶｉｎ)に基づくパルスＳＰの遅延ユニット通過段数を比較し、その差があらかじめ設定された差となった時に、第１のパルス通過段数検出回路２、および第２のパルス通過段数検出回路８の出力をラッチするためのラッチパルスＬＰを、出力エンコーダ４の第１のラッチ＆エンコーダ４１、および第２のラッチ＆エンコーダ４２に出力する。

例えば、第１のパルス通過段数検出回路２における遅延ユニット通過段数と第３のパルス通過段数検出回路３２における遅延ユニット通過段数の差の設定値を７２段（＝１６段×４周＋８段）とした場合、出力段数比較回路３４は、第３のパルス通過段数検出回路３２から出力されるカウント値が更新される毎に該カウント値と第１のパルス通過段数検出回路２から出力されるカウント値との差を算出し、該算出結果が４となった後に、第１のパルス通過段数検出回路２から出力される１６ビットのデータと第３のパルス通過段数検出回路３２から出力される１６ビットのデータとをそれぞれ対応するビット同士で比較し、値が異なっているビットの数が８を超えたタイミングでラッチパルスＬＰを出力する。

なお、上記において値が異なるビット数を比較してラッチパルスＬＰを出力したが、仮にカウント値の上記差の算出結果が奇数である場合は、第１のパルス通過段数検出回路２から出力される１６ビットのデータと第３のパルス通過段数検出回路３２から出力される１６ビットのデータとをそれぞれ対応するビット同士で比較し、値が同じであるビット数を比較してラッチパルスＬＰを出力する。

例えば、第１のパルス通過段数検出回路２における遅延ユニット通過段数と第３のパルス通過段数検出回路３２における遅延ユニット通過段数の差の設定値を８８段（＝１６段×５周＋８段）とした場合、出力段数比較回路３４は、第３のパルス通過段数検出回路３２から出力されるカウント値が更新される毎に該カウント値と第１のパルス通過段数検出回路２から出力されるカウント値との差を算出し、該算出結果が５となった後に、第１のパルス通過段数検出回路２から出力される１６ビットのデータと第３のパルス通過段数検出回路３２から出力される１６ビットのデータとをそれぞれ対応するビット同士で比較し、値が同じであるビットの数が８を超えたタイミングでラッチパルスＬＰを出力する。

また、Ａ／Ｄ変換に精度を必要としない場合は、ラッチパルスＬＰを出力するタイミングを第３のパルス通過段数検出回路３２のカウント値と第１のパルス通過段数検出回路２のカウント値の差のみを比較し、その差があらかじめ設定された周回数の差となった時にラッチパルスＬＰを出力するようにしてもよい。

出力エンコーダ４は、第１のラッチ＆エンコーダ４１において、出力段数比較回路３４から入力されたラッチパルスＬＰの立ち上がり時に第１のパルス通過段数検出回路２から出力される８ビットのカウント値と１６ビットのデータをラッチし、ラッチしたデータに基づいて１２ビットの通過段数を表すデジタル信号(Ｃｏｕｔ１)を減算器４３に出力し、第２のラッチ＆エンコーダ４２において、出力段数比較回路３４から入力されたラッチパルスＬＰの立ち上がり時に第２のパルス通過段数検出回路８から出力される８ビットのカウント値と１６ビットのデータをラッチし、ラッチしたデータに基づいて１２ビットの通過段数を表すデジタル信号(Ｃｏｕｔ２)を減算器４３に出力し、減算器４３において、前記した１２ビットの２信号を減算した結果(Ｃｏｕｔ１−Ｃｏｕｔ２)を、アナログ基準電圧(Ｖｒｅｆ)を基準としたアナログ入力電圧ＶｉｎのＡ／Ｄ変換結果(Ｃｏｕｔ)として出力する。

ここで、第１のラッチ＆エンコーダ４１の出力の上位８ビットには、第１のパルス通過段数検出回路２から出力される８ビットのカウント値そのものを割り当て、下位４ビットには、第１のパルス遅延回路１内の１６段の各遅延ユニットの出力値をエンコードして得られる４ビットのデータ（遅延ユニットの何段目までパルスＳＰが通過したかの位置を表す）を割り当てる。

例えば、５段目の遅延ユニットの出力が“Ｌ”レベルで、６段目の遅延ユニットの出力が“Ｈ”レベルであった場合、パルスＳＰが遅延ユニットを通過した段数は５段であるので、下位４ビットのデータに“５”（１’ｂ０１０１）を割り当てる。
同様に通過段数が１段であれば、下位４ビットのデータは“１”（１’ｂ０００１）、１５段であれば“Ｆ”（１’ｂ１１１１）、１６段であれば“０”（１’ｂ００００）となる。
また、同様に、第２のラッチ＆エンコーダ４２の出力の上位８ビットには、第２のパルス通過段数検出回路８から出力される８ビットのカウント値そのものを割り当て、下位４ビットには、第２のパルス遅延回路７内の１６段の各遅延ユニットの出力値をエンコードして得られる４ビットのデータを割り当てる。

なお、出力エンコーダ４の上記ラッチするタイミングは、出力段数比較回路３４から入力されたラッチパルスＬＰの立ち下がり時であっても本発明の趣旨を逸脱しない。

次に、Ａ／Ｄ変換装置の処理手順について説明する。図２は、本実施形態によるＡ／Ｄ変換装置における処理手順を示したフローチャートである。

まず、ステップＳ１において、第１のパルス遅延回路１およびレベルシフト回路３３へアナログ入力電圧Ｖｉｎが、そして、第２のパルス遅延回路２へアナログ基準電圧Ｖｒｅｆが入力される。次に、ステップＳ２において、第１のパルス遅延回路１、第２のパルス遅延回路７、および第３のパルス遅延回路３１へパルスＳＰが入力されると、パルスＳＰは、第１のパルス遅延回路１と第２のパルス遅延回路７と第３のパルス遅延回路３１とでそれぞれ異なる遅延時間（第１のパルス遅延回路１内はアナログ入力電圧Ｖｉｎの電圧値による遅延時間、第２のパルス遅延回路７はアナログ基準電圧Ｖｒｅｆの電圧値による遅延時間、第３のパルス遅延回路３１内はレベルシフト電圧Ｖｉｎ−ΔＶｉｎの電圧値による遅延時間）でそれぞれの遅延ユニットを周回し、第１のパルス通過段数検出回路２、第２のパルス通過段数検出回路８、および第３のパルス通過段数検出回路３２は、パルスＳＰがそれぞれの遅延ユニットを通過する段数を検出する。

次に、出力段数比較回路３４は、ステップＳ３において、第１のパルス通過段数検出回路２と第３のパルス通過段数検出回路３２が検出している遅延ユニット通過段数の差を比較し、その差があらかじめ設定された値となったか否かを判断する。通過段数の差が設定値となった場合は、ステップＳ４において、第１のパルス通過段数検出回路２の検出している遅延ユニット通過段数を出力エンコーダ４がラッチするためのラッチパルスＬＰを出力する。また、通過段数の差が設定値となっていない場合は、ステップＳ３を繰り返す。

次に、出力エンコーダ４は、ステップＳ５において、出力段数比較回路３４から入力されたラッチパルスＬＰに従って、第１のラッチ＆エンコーダ４１において第１のパルス通過段数検出回路２が検出したカウント値と各遅延ユニットの出力値をラッチして１２ビットのデジタル信号(Ｃｏｕｔ１)にエンコードし、第２のラッチ＆エンコーダ４２において第２のパルス通過段数検出回路８が検出したカウント値と各遅延ユニットの出力値をラッチして１２ビットのデジタル信号(Ｃｏｕｔ２)にエンコードし、減算器４３において前記デジタル信号(Ｃｏｕｔ１)から前記デジタル信号(Ｃｏｕｔ２)を減算した結果(Ｃｏｕｔ)を出力して、処理を完了する。

次に、上述した構成によるＡ／Ｄ変換装置の入出力特性について説明する。図３は、本発明のＡ／Ｄ変換結果の関係を示したグラフである。図３においてＸ軸はアナログ基準電圧Ｖｒｅｆを基準としたアナログ入力電圧Ｖｉｎ(Ｖｉｎ−Ｖｒｅｆ)を示し、Ｙ軸はＡ／Ｄ変換されたデジタルデータＣｏｕｔを示す。

図３において、Ａ曲線(太実線)が本発明によるＡ／Ｄ変換装置の入出力特性であるが、本入出力特性を他のＢ直線、Ｃ曲線、Ｄ曲線を用いて説明する。本来、Ａ／Ｄ変換装置が求める理想的な特性は、Ｂ直線(点線)に示すような曲がらない入出力特性であるが、図９に示す従来のＡ／Ｄ変換装置の入出力特性（アナログ基準電圧Ｖｒｅｆを基準にして原点基準とした場合の入出力特性）は、例えばＣ曲線(二点鎖線)のようになり、Ｂ直線に対して大きな乖離が出てしまう。そこで、一定のΔＶｉｎの差電圧に対する通過段数の差を一定にして、Ｖｉｎが大きくなる程パルスの通過段数を検出する時間を長くし、Ｃｏｕｔが上に持ち上がるようにすると、Ｄ曲線（一点鎖線）に示すように、今度は逆にＶｉｎが大きくなる程Ｂ直線に対して上側に乖離が出てしまう。そこで、本発明においては、ΔＶｉｎを一定にするのではなく、ΔＶｉｎがＶｉｎに対して一次関数的に増加するように設定する。例えば、前述したように、式（１）の関係になるように設定する。これにより、Ｄ曲線のＢ直線に対する上側への乖離が低減され、Ａ曲線に示す入出力特性を実現することができる。

次に、本実施形態によるＡ／Ｄ変換装置のレベルシフト回路３３について説明する。図４は、レベルシフト回路３３の構成の一例を示したブロック図である。図４において、レベルシフト回路３３は、オペアンプ１００、ＰＭＯＳトランジスタ１０１、抵抗１０２、ＮＭＯＳトランジスタ１０３、１０４、電流源１０５から構成される。また、本レベルシフト回路３３へは、アナログ入力電圧Ｖｉｎが入力され、レベルシフトされたレベルシフト電圧Ｖｉｎ−ΔＶｉｎが出力される。

図４のレベルシフト回路３３においては、アナログ入力電圧Ｖｉｎが、オペアンプ１００のバーチャルショートの効果により、ＰＭＯＳトランジスタ１０１のドレインと抵抗１０２間に現れ、抵抗値Ｒの抵抗１０２には、電流源１０５の電流Ｉ１がＮＭＯＳトランジスタ１０４、１０３により構成されたカレントミラー回路を介して折り返された電流Ｉ２が流れ、抵抗１０２とＮＭＯＳトランジスタ１０３のドレイン間には、アナログ入力電圧Ｖｉｎが下式（２）によって求められたΔＶｉｎだけレベルシフトした電圧が現れ、この電圧をレベルシフト電圧として出力する。
ΔＶｉｎ＝Ｒ×Ｉ２ ・・・・・（２）
上式（２）において、Ｒは抵抗１０２の抵抗値、Ｉ２は電流Ｉ２の電流値を示す。
ここで、電流Ｉ２はＮＭＯＳトランジスタのアーリー効果により、アナログ入力電圧Ｖｉｎに対して一次関数的に増加する為、上式（２）によって求められたΔＶｉｎも、Ｖｉｎに対して一次関数的に増加することとなる。

上記に述べたとおり、本発明を実施するための形態によれば、入出力特性の曲がり（非直線性）を補うように、アナログ入力電圧の大きさに応じて遅延ユニットの通過段数（および周回数）をラッチする時間を変更することができ、入出力特性を直線近似するために多数の基準電圧を実際にＡ／Ｄ変換することなく、直線性の良い入出力特性をもったＡ／Ｄ変換装置を提供することが可能となる。

また、従来のＡ／Ｄ変換装置では、外部から入力するラッチパルス信号は、パルス信号に対して高精度なパルス信号を入力する必要があったが、パルス遅延回路の段数の差を比較することによりラッチパルスＬＰを生成するため、高精度なパルス信号を入力する必要がなく、容易に高精度なＡ／Ｄ変換装置を提供することが可能となる。

＜第２実施形態＞
以下、本発明の第２の実施形態として、Ａ／Ｄ変換結果を演算して出力する場合について説明する。図５は、本実施形態によるＡ／Ｄ変換装置の構成を示したブロック図である。図５において、Ａ／Ｄ変換装置２０は、第１のパルス遅延回路１、第２のパルス遅延回路７、第１のパルス通過段数検出回路２、第２のパルス通過段数検出回路８、ラッチタイミング制御部３(タイミング制御部）、出力エンコーダ４（出力部）、信号処理部５（出力部）、から構成される。また、ラッチタイミング制御部３は、第３のパルス遅延回路３１、第３のパルス通過段数検出回路３２、レベルシフト回路３３、出力段数比較回路３４（タイミング決定部）から構成され、出力エンコーダ４は、第１のラッチ＆エンコーダ４１、第２のラッチ＆エンコーダ４２、減算器４３から構成される。また、信号処理部５は、記憶回路５１、演算回路５２、から構成される。

図５において、Ａ／Ｄ変換装置２０の第１のパルス遅延回路１、第２のパルス遅延回路７、第１のパルス通過段数検出回路２、第２のパルス通過段数検出回路８、ラッチタイミング制御部３、出力エンコーダ４、第３のパルス遅延回路３１、第３のパルス通過段数検出回路３２、レベルシフト回路３３、出力段数比較回路３４、第１のラッチ＆エンコーダ４１、第２のラッチ＆エンコーダ４２、減算器４３、は、図１に示した第１実施形態と同じ構成で、同じ動作を行う。

信号処理部５は、ラッチパルスＬＰに従って出力エンコーダ４から出力されるデジタルデータを記憶回路５１に記憶後、記憶したデジタルデータを基に演算回路５２で演算を行い、演算後のデジタルデータＣｏｕｔを出力する回路である。

Ａ／Ｄ変換装置２０の動作は、アナログ入力電圧Ｖｉｎを電源電圧とする第１のパルス遅延回路１とアナログ基準電圧Ｖｒｅｆを電源電圧とする第２のパルス遅延回路７とアナログ入力電圧Ｖｉｎをレベルシフト回路３３でレベルシフトしたレベルシフト電圧Ｖｉｎ−ΔＶｉｎを電源電圧とする第３のパルス遅延回路３１にパルスＳＰを複数回入力し、該第１のパルス遅延回路１内の遅延ユニットをパルスＳＰが通過する段数と該第３のパルス遅延回路３１内の遅延ユニットをパルスＳＰが通過する段数があらかじめ設定された差となった時に出力される複数のラッチパルスＬＰに伴い出力される全てのデジタルデータを信号処理部５に記憶し、記憶されたそれぞれのデジタルデータを演算した結果得られる最終的なデジタルデータＣｏｕｔをＡ／Ｄ変換装置１０のＡ／Ｄ変換結果として出力する。

例えば、本構成によりオーバーサンプリングを行う場合は、アナログ入力電圧ＶｉｎによるＡ／Ｄ変換結果を記憶回路５１に複数記憶し、記憶された複数のデジタルデータＣｏｕｔを演算回路５２で加算平均し、得られた結果を最終のＡ／Ｄ変換結果として出力する。

次に、本実施例の処理手順を、オーバーサンプリングを行う場合を例に説明する。図６は、本実施形態によるＡ／Ｄ変換装置によってn回のオーバーサンプリングを行う処理手順を示したフローチャートである。

まず、ステップＳ１において、第１のパルス遅延回路１およびレベルシフト回路３３へアナログ入力電圧Ｖｉｎが、そして、第２のパルス遅延回路２へアナログ基準電圧Ｖｒｅｆが入力される。ステップＳ２において、オーバーサンプリングのカウンタをオーバーサンプリングする回数（＝ｎ）とし、ステップＳ３からステップＳ６において、図２のフローチャート（ステップＳ２からステップＳ５）と同様の処理手順で１回目のデジタルデータを得る。

次に、信号処理部５は、ステップＳ７において、出力エンコーダ４が出力したデジタルデータを記憶回路５１に記憶する。
次に、Ａ／Ｄ変換装置は、ステップＳ８において、オーバーサンプリングのカウンタから「１」を減算し、ステップＳ９において、オーバーサンプリングのカウンタの値が「０」になったか否かを確認する。オーバーサンプリングのカウンタの値が「０」になった場合、演算回路５２は、ステップＳ１０において、記憶回路５１に記憶されているｎ個のデジタルデータの加算平均を行い、ステップＳ１１において、演算回路５２が演算した最終的なデジタルデータＣｏｕｔをＡ／Ｄ変換装置がＡ／Ｄ変換結果として出力する。ステップＳ９において、オーバーサンプリングのカウンタの値が「０」になっていない場合は、ステップＳ３にもどり、パルスＳＰが入力されると２回目以降のＡ／Ｄ変換を繰り返す。

上記に述べたとおり、本発明を実施するための形態によれば、オーバーサンプリングによってより高精度なＡ／Ｄ変換結果を得ることが可能となる。

なお、本実施例において、複数回のＡ／Ｄ変換結果を記憶回路５１に記憶し、演算回路５２で演算を行って最終のＡ／Ｄ変換結果を出力する形態としたが、記憶回路５１に記憶されたデジタルデータをすべてＡ／Ｄ変換装置２０から出力し、外部のＣＰＵ等の演算装置によって演算を行うことも可能である。

また、本実施例において、演算回路５２が行う演算は、加算平均としたが、演算処理の方法はいかなるものであってもよい。

＜第３実施形態＞
以下、本発明の第３の実施形態として、複数のＡ／Ｄ変換結果を記憶する場合の別の形態について説明する。図7は、本実施形態によるＡ／Ｄ変換装置の構成を示したブロック図である。図５において、Ａ／Ｄ変換装置３０は、第１のパルス遅延回路１、第２のパルス遅延回路７、第１のパルス通過段数検出回路２、第２のパルス通過段数検出回路８、ラッチタイミング制御部３（タイミング制御部）、出力エンコーダ４（出力部）、信号処理部５（出力部）、から構成される。また、ラッチタイミング制御部３は、第３のパルス遅延回路３１、第３のパルス通過段数検出回路３２、レベルシフト回路３３、出力段数比較回路３４１（タイミング決定部）から構成され、出力エンコーダ４は、第１のラッチ＆エンコーダ４１、第２のラッチ＆エンコーダ４２、減算器４３から構成される。また、信号処理部５は、記憶回路５１、演算回路５２、から構成される。

図7において、本実施形態によるＡ／Ｄ変換装置の第１のパルス遅延回路１、第２のパルス遅延回路７、第１のパルス通過段数検出回路２、第２のパルス通過段数検出回路８、ラッチタイミング制御部３、出力エンコーダ４、第３のパルス遅延回路３１、第３のパルス通過段数検出回路３２、レベルシフト回路３３、第１のラッチ＆エンコーダ４１、第２のラッチ＆エンコーダ４２、減算器４３、は、図１に示した第１実施形態および図５に示した第２実施形態と同じ構成で、同じ動作を行う。

出力段数比較回路３４１は、第１〜第３のパルス遅延回路１、７、３１が受けるパルスＳＰと同一のパルスが入力され、１回目のパルスＳＰの入力から１回目のラッチパルスＬＰ１が出力される時間Ｔ(Ｔ＝Ｔ１)を測定し、ｓ回目(２回目以降）のラッチパルスＬＰｓは、ｓ回目のパルスＳＰの入力からＴ１経過後に出力する。つまり、１回目のラッチパルスＬＰ１は、図１に示した第１実施形態および図５に示した第２実施形態に係る出力段数比較回路３４と同一の動作で出力されるが、２回目移行のラッチパルスＬＰｓは、パルスＳＰ入力から一定時間(Ｔ１)で出力される。

図８は、出力段数比較回路３４１からラッチパルスが出力されるタイミングを示した図である。１回目のパルスＳＰが入力されると１回目のラッチパルスＬＰ１を出力するまでの時間を計測し、２回目以降のパルスＳＰが入力されると１回目のラッチパルスＬＰ１と同じ時間（パルスＳＰが入力されてからの時間）でラッチパルスＬＰｓを出力する。

本実施形態によるＡ／Ｄ変換装置においてオーバーサンプリングを行う場合の処理手順は、ラッチパルスの出力タイミング以外は、第２実施形態と同一であり、詳細な説明は省略する。

上記に述べたとおり、本発明を実施するための形態によれば、オーバーサンプリング時の１回目のラッチパルスＬＰ１のタイミングを２回目以降のラッチパルスＬＰｓのタイミングに適用し、出力段数比較回路の信号処理を簡略化することができるため、オーバーサンプリングに伴う消費電力の増大を抑えることが可能となる。

また、１回目のラッチパルスＬＰ１の出力後は、第３のパルス遅延回路、第３のパルス段数検出回路、レベルシフト回路を停止する機能を追加することによって、さらに消費電力を削減することが可能となる。

また、本実施例においては、１回目のラッチパルスＬＰ１のタイミングを２回目以降全てに適用したが、本発明は具体的な回数に制限されるものではなく、出力段数の比較により算出したラッチパルスのタイミングを、後のラッチのタイミングに適用するものは全て本発明に含まれる。

上記に述べたとおり、本発明を実施するための形態によれば、従来の入出力特性の曲がり（非直線性）を補うように、アナログ入力電圧の大きさに応じて遅延ユニットの通過段数（および周回数）をラッチする時間を変更することができ、入出力特性を直線近似するために多数の基準電圧を実際にＡ／Ｄ変換することなく、直線性の良い入出力特性をもったＡ／Ｄ変換装置を提供することが可能となる。

また、連続したＡ／Ｄ変換の結果を演算して出力することにより、より高精度なＡ／Ｄ変換結果を得ることが可能となる。
また、連続したＡ／Ｄ変換を行う際の消費電力を削減することも可能となる。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

１０ Ａ／Ｄ変換装置 １ 第１のパルス遅延回路 ２ 第１のパルス通過段数検出回路 ３ ラッチタイミング制御部 ４ 出力エンコーダ ３１ 第３のパルス遅延回路 ３２ 第３のパルス通過段数検出回路 ３３ レベルシフト回路 ３４ 出力段数比較回路 ４１ 第１のラッチ＆エンコーダ ４２ 第２のラッチ＆エンコーダ ４３ 減算器 ７ 第２のパルス遅延回路 ８ 第２のパルス通過段数検出回路 ５ 信号処理部 ５１ 記憶回路 ５２ 演算回路 ６ ラッチパルス生成回路 １００ オペアンプ １０１ ＰＭＯＳトランジスタ １０２ 抵抗 １０３、１０４ ＮＭＯＳトランジスタ １０５ 電流源 ２０ Ａ／Ｄ変換装置 ３０ Ａ／Ｄ変換装置 ３４１ 出力段数比較回路

Claims (4)

1. アナログ入力電圧をデジタル信号に変換するＡ／Ｄ変換装置であって、
   アナログ入力電圧の大きさに応じた遅延時間で第１のパルス信号を遅延させる遅延ユニットを複数段接続した第１のパルス遅延回路と、
   アナログ基準電圧の大きさに応じた遅延時間で第２のパルス信号を遅延させる遅延ユニットを複数段接続した第２のパルス遅延回路と、
   前記第１のパルス信号が前記第１のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第１のパルス通過段数検出回路と、
   前記第２のパルス信号が前記第２のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第２のパルス通過段数検出回路と、
   前記第１のパルス通過段数検出回路が検出した遅延ユニットの段数と前記第２のパルス通過段数検出回路が検出した遅延ユニットの段数との段数差を表すデジタル信号を出力する出力部と、
   前記アナログ入力電圧の大きさに応じて前記所定時間を決定するタイミング制御部と、
   を備えることを特徴とするＡ／Ｄ変換装置。
2. 前記タイミング制御部は、
   前記アナログ入力電圧に対して一次関数的に増加又は減少するようにレベルシフトさせたレベルシフト電圧の大きさに応じた遅延時間で第３のパルス信号を遅延させる遅延ユニットを複数段接続した第３のパルス遅延回路と、
   前記第３のパルス信号が前記第３のパルス遅延回路内の前記遅延ユニットを所定時間に通過する段数を検出する第３のパルス通過段数検出回路と、
   前記第１のパルス通過段数検出回路が検出した遅延ユニットの段数と前記第３のパルス通過段数検出回路が検出した遅延ユニットの段数の差が一定となるように前記所定時間を決定するタイミング決定部と、
   を備えることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
3. 前記出力部は、
   前記遅延ユニットの段数検出を複数回行い、該複数回の検出結果を演算して得られたデジタル信号を出力する、
   ことを特徴とする請求項１または請求項２に記載のＡ／Ｄ変換装置。
4. ｍ回目に決定した前記所定時間をｍ＋１回目以降の所定時間として流用する、
   ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。

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