JP2010216998A - テストモード設定回路およびそれを備えた半導体集積回路 - Google Patents

Abstract

【課題】意図しないユーザによる不正なテストモード操作を抑止し、より高いセキュリティ度を確保する。
【解決手段】テストモード設定回路は、電圧信号が入力されるＡ／Ｄ変換部（１２）と、Ａ／Ｄ変換部（１２）の出力を時系列データとして保持するデータ保持部（１４）と、所定のビットパターンを保持するビットパターン保持部（１６）と、データ保持部（１４）に保持されているデータの少なくとも一部とビットパターン保持部（１６）に保持されているビットパターンとを比較し、両者が一致するときテストモード信号を出力するテストモード判定部（１８）とを備えている。
【選択図】図１

Description

本発明は、半導体集積回路にテストモードの設定をするテストモード設定回路およびそれを備えた半導体集積回路に関する。

近年、デジタル家電機器などのコンピュータシステムを構成する半導体集積回路は、出荷時検査の容易化のため、通常動作モードとは異なる検査専用のテストモードで動作可能となっているのが一般的である。また、半導体集積回路の高機能化に伴い、認証情報など極めて機密性の高い情報が内部メモリなどに格納されるようになっている。したがって、機密情報のセキュリティを確保する観点から、意図しないユーザによる不正なテストモード操作を抑制し、テストモード機能を容易に利用できないようにしておく必要がある。

従来、半導体集積回路のテストモード機能のセキュリティ対策として、特定のＩＯセルの閾値電圧を仕様書記載の標準ＩＯセルのＨレベル入力電圧よりも大きい値に設定し、外部入力として仕様書記載Ｈレベルを入力しても内部出力はＬレベルとなるようにしておき、複数のＩＯセルへ入力される外部入力電圧の組み合わせに基づいて、半導体集積回路をテストモードで動作させるか否かを決定している（例えば、特許文献１参照）。また、半導体集積回路のテスト端子に任意周波数の秘匿周波数信号を入力し、複数の周波数検知回路で特定の周波数を検知し、これら周波数検知回路の出力信号の組み合わせにより半導体集積回路をテストモードで動作させるか否かを決定している（例えば、特許文献２参照）。
特開２００４−０８５４２３号公報 特開２００６−０２９９４８号公報

従来の半導体集積回路では、テスト端子にランダムアクセスを繰り返したり、周波数を線形的に変化させて信号を入力したりすることで、最終的にはテストモードへ遷移するための特定の組み合わせが判明してしまう。そして、半導体集積回路がテストモードで動作すると、内部メモリなどに格納されている機密性の高い情報が不正に取得されるおそれがある。

上記問題に鑑み、本発明は、テストモード動作可能な半導体集積回路について、意図しないユーザによる不正なテストモード操作を抑止し、より高いセキュリティ度を確保することを課題とする。

上記課題を解決するために本発明によって次のような手段を講じた。すなわち、半導体集積回路にテストモードの設定をするテストモード設定回路であって、電圧信号が入力されるＡ／Ｄ変換部と、Ａ／Ｄ変換部の出力を時系列データとして保持するデータ保持部と、所定のビットパターンを保持するビットパターン保持部と、データ保持部に保持されているデータの少なくとも一部とビットパターン保持部に保持されているビットパターンとを比較し、両者が一致するときテストモード信号を出力するテストモード判定部とを備えているものとする。

これによると、電圧信号の時系列的変化がある特定のパターンに一致した場合にテストモード信号が出力される。電圧信号の時系列的変化のパターンは限りなくあるため、テストモードに遷移するための入力パターンを見つけ出すのは極めて困難である。したがって、従来よりも高いセキュリティ度を確保することができる。

具体的には、Ａ／Ｄ変換部は、電圧信号が入力される電圧制御発振器と、与えられたクロック信号で電圧制御発振器の出力をサンプリングするサンプリング部とを有するものとする。また、データ保持部は、サンプリング部の出力を時系列データとして保持するものとする。

これによると、電圧信号の電圧とクロック信号の周波数の組み合わせは限りなくあるため、テストモードを設定するための組み合わせを見つけ出すのをより困難にしてセキュリティ度を高めることができる。

また、具体的には、データ保持部は、共通のクロック信号に同期して動作する縦列接続された複数のレジスタを有する。これによると、比較的簡単な回路構成でＡ／Ｄ変換部の出力を時系列データとして保持することができる。

テストモード判定部は、データ保持部に保持されているデータの少なくとも一部とビットパターン保持部に保持されているビットパターンとの一致回数が規定値を超えたとき、テストモード信号の出力を停止することが好ましい。これによると、不正なアクセスで一時的にテストモードが設定されたとしてもそれが規定回数を超えるとテストモードが設定できなくなる。これにより、セキュリティ度を高めることができる。

本発明によると、半導体集積回路内部の機密データや重要回路への不正アクセスをより効果的に防ぐことができ、セキュリティをより強固なものにすることができる。また、本発明に係るテストモード設定回路の回路構成は比較的簡単であるため、高いセキュリティを低コストで実現することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（テストモード設定回路の実施形態）
図１は、本発明の一実施形態に係るテストモード設定回路の構成を示す。本実施形態に係るテストモード設定回路は、Ａ／Ｄ変換部１２、データ保持部１４、ビットパターン保持部１６、およびテストモード判定部１８を備えている。

Ａ／Ｄ変換部１２は、入力された電圧信号をＡ／Ｄ変換する。電圧信号は、テストモード設定回路が搭載されている半導体集積回路外部のアナログ信号入力装置などから与えられる。Ａ／Ｄ変換部１２は、例えば、入力された電圧信号を基準電圧で２値化するいわゆるスライサ回路で実現可能である。また、Ａ／Ｄ変換部１２を図２に示したように構成してもよい。図２のＡ／Ｄ変換部１２において、電圧制御発振器１２２は、入力された電圧信号の電圧に応じた周波数で信号を発振する。サンプリング部１２４は、電圧制御発振器１２２の発振信号とクロック信号を受け、これら信号の位相を合わせてからクロック信号で発振信号をサンプリングする。サンプリング部１２４に入力するクロック信号は、テストモード設定回路が搭載されている半導体集積回路の端子数に制限がある場合などには当該半導体集積回路のシステムクロック信号であってもよい。また、半導体集積回路の内部で生成したクロック信号であってもよい。

図１に戻り、データ保持部１４は、Ａ／Ｄ変換部１２の出力を時系列データとして保存する。図３は、データ保持部１４の構成例を示す。データ保持部１４は、共通のクロック信号に同期して動作する複数のレジスタ１４２を縦列接続して構成することができる。この構成により、データ保持部１４は、Ａ／Ｄ変換部１２の出力の時系列的な変化を記憶することができる。

図１に戻り、ビットパターン保持部１６は、所定のビットパターン（以下、「鍵データ」と称することがある）を保持する。具体的には、ビットパターン保持部１６は、不揮発性メモリ、半導体集積回路内部で入力が固定されている組み合わせ回路、半導体集積回路と特定するための固有情報を有する識別回路、電気ヒューズなどで構成することができる。

テストモード判定部１８は、データ保持部１４に保持されているデータと鍵データとを比較し、両者が一致するときテストモード信号を出力する。データ保持部１４の出力の全ビットを比較する必要はなく、そのうちの特定のビットだけを比較してもよい。テストモード判定部１８は、データ保持部１４の出力とビットパターン保持部１６の出力をビットごとに比較する回路で構成することができる。図４は、テストモード判定部１８の構成例を示す。各ＸＯＲゲート１８２は、データ保持部１４の出力の各ビットとビットパターン保持部１６の出力の各ビットとの排他論理和を演算する。ＮＯＲゲート１８４は、各ＸＯＲゲート１８２の出力の否定論理和を演算する。したがって、データ保持部１４に保持されているデータと鍵データとが一致すればＮＯＲゲート１８４の出力、すなわち、テストモード信号はアクティブとなり、一致しなければインアクティブとなる。

Ａ／Ｄ変換部１２として、例えば８ビットＡ／Ｄコンバータを用いてもよい。この場合、Ａ／Ｄ変換部１２から出力される各ビット系列に対応して、すなわち、８通りのビット系列に対応したデータ保持部１４およびテストモード判定部１８を設ける。そして、Ａ／Ｄ変換部１２の８ビット出力のうち任意の１ビットの時系列データとビットパターンとを比較してもよい。さらに、ビットパターン保持部１６にＡ／Ｄ変換部１２から出力される各ビット系列に対応したビットパターンを保持しておき、Ａ／Ｄ変換部１２の出力の全ビット系列の時系列的変化と所定のビットパターンとをマトリックス的に比較してもよい。これにより、より高度なセキュリティを確保することができる。

テストモード信号は、テストモード設定回路が搭載されている半導体集積回路における複数のデジタル信号入出力回路の入出力方向を決定するＩＯ方向制御に利用することができる。また、半導体集積回路外部からの読み出し要求に対して読み出すべきデータをスクランブルして無効なものに変換する回路の活性化信号や、半導体集積回路の正常な動作を阻止するダミー回路の活性化信号として用いるなど、保護すべき機密情報が不正に取得されないようにするさまざまな手段の活性化制御信号として用いることができる。

テストモード判定部１８は、データ保持部１４に保持されているデータと鍵データとの一致回数が規定値を超えるとテストモード信号の出力を停止してもよい。テストモード信号の出力停止は、不揮発性メモリや電気ヒューズなどによりテストモード信号をインアクティブに固定することで実現可能である。このようにテストモード信号の出力を停止することで、不正なアクセスで一時的にテストモードに遷移したとしてもそれが規定回数を超えるとテストモードに遷移できなくすることができる。これにより、セキュリティ度を高めることができる。

以上、本実施形態によると、テストモード設定回路に入力する電圧信号をあらかじめ決められたタイミングであらかじめ決められた電圧に変化させる、すなわち、電圧信号をあらかじめ決められたとおりに時系列的に変化させることで、テストモード信号をアクティブにすることができる。電圧信号の時系列的変化のパターンは限りなくあるため、半導体集積回路のテスト端子にランダムアクセスを繰り返したり、周波数を線形的に変化させて信号を入力したとしても、テストモードに遷移するための入力パターンが判明することはまずないと考えられる。また、Ａ／Ｄ変換部１２を図２に示したように構成した場合、電圧信号の電圧とクロック信号の周波数の組み合わせによってサンプリング部１２４の出力信号列はほぼ無限に変わり得るため、電圧信号とクロック信号がランダムに入力されてもサンプリング部１２４の出力信号列が鍵データと偶然にも一致することはまずないと考えられる。したがって、本実施形態に係るテストモード設定回路は従来よりも高度なセキュリティを確保することができる。なお、鍵データのビット長を大きくすればするほどセキュリティ度がより高まることは言うまでもない。

（応用実施例）
図５は、テストモード設定回路を備えた半導体集積回路の応用例を示す。評価ボード１００には、ＬＳＩ２０と周辺ＬＳＩ３０が実装されている。ＬＳＩ２０には上記のテストモード設定回路１０が搭載されている。評価ボート１００にはプログラムデバッグ用のパソコン２００が接続されている。一般に、ＬＳＩのプログラミングは、パソコン２００から評価ボード１００を経由してＬＳＩ２０に信号を入力し、ＬＳＩ２０の出力信号をモニタしながら行う。ここで、ＬＳＩ２０にはテストモード設定回路１０が搭載されているため、意図しないユーザによるテストモードの設定が極めて困難である。したがって、ＬＳＩ２０における機密情報の不正取得を効果的に阻止することができる。

本発明に係るテストモード設定回路は、半導体集積回路内部の機密データや重要回路への不正アクセスをより効果的に防ぐことができるため、ＳＤカードやＩＣカードなどに有用である。

本発明の一実施形態に係るテストモード設定回路の構成図である。 Ａ／Ｄ変換部の構成例を示す図である。 データ保持部の構成例を示す図である。 テストモード判定部の構成例を示す図である。 テストモード設定回路を備えた半導体集積回路の応用例を示す図である。

１０ テストモード設定回路
１２ Ａ／Ｄ変換部
１２２ 電圧制御発振器
１２４ サンプリング部
１４ データ保持部
１４２ レジスタ
１６ ビットパターン保持部
１８ テストモード判定部
２０ 半導体集積回路

Claims (5)

1. 半導体集積回路にテストモードの設定をするテストモード設定回路であって、
   電圧信号が入力されるＡ／Ｄ変換部と、
   前記Ａ／Ｄ変換部の出力を時系列データとして保持するデータ保持部と、
   所定のビットパターンを保持するビットパターン保持部と、
   前記データ保持部に保持されているデータの少なくとも一部と前記ビットパターン保持部に保持されているビットパターンとを比較し、両者が一致するときテストモード信号を出力するテストモード判定部とを備えている
   ことを特徴とするテストモード設定回路。
2. 請求項１のテストモード設定回路において、
   前記Ａ／Ｄ変換部は、
   前記電圧信号が入力される電圧制御発振器と、
   与えられたクロック信号で前記電圧制御発振器の出力をサンプリングするサンプリング部とを有するものであり、
   前記データ保持部は、前記サンプリング部の出力を時系列データとして保持するものである
   ことを特徴とするテストモード設定回路。
3. 請求項１のテストモード設定回路において、
   前記データ保持部は、共通のクロック信号に同期して動作する縦列接続された複数のレジスタを有する
   ことを特徴とするテストモード設定回路。
4. 前記テストモード判定部は、前記データ保持部に保持されているデータの少なくとも一部と前記ビットパターン保持部に保持されているビットパターンとの一致回数が規定値を超えたとき、前記テストモード信号の出力を停止する
   ことを特徴とするテストモード設定回路。
5. 請求項１から４のいずれか一つのテストモード設定回路を備えている
   ことを特徴とする半導体集積回路。

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