JP2010211885A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 テスト用の回路と配線を最小限にして、多くの端子の接続テストを効率的に実施する。
【解決手段】 半導体装置は、複数の入力端子を介して複数データを受信し、クロック信号に同期して複数のデータから一のデータを選択して共通バスに供給する。半導体装置は、共通バスのデータを複数の出力端子の内の第１出力端子から出力し、共通バスのデータを反転させた反転データを複数の出力端子の内の第１出力端子に隣接する第２出力端子から出力する。そして、半導体装置は、第１出力端子から出力されるデータおよび第２出力端子から反転データをチェックすることで製造される。
【選択図】 図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

一般に、半導体チップを基板に搭載したシステム製品では、良品チップを基板に搭載した後、半導体チップと基板との接続テスト、あるいは基板上で相互に接続される複数の半導体チップ間の接続テストを実施する必要がある。例えば、半導体チップは、入力端子と出力端子との間に配置されたテスト回路を有する。接続テストは、入力端子に供給されるテストパターンをテスト回路を介して出力端子から出力し、期待値と比較することで実施される（例えば、特許文献１−４参照）。

特開２００４−３１７２２１号公報 特表２００１−５２０７８０号公報 特開２００４−６１２７２号公報 特開２０００−２３６０６９号公報

接続テスト用の回路や配線は、チップサイズの増加を防ぐために最小限にする必要がある。また、テスト時間を短縮するためには、少ないテストサイクルで多く端子の接続不良を検出する必要がある。

本発明の目的は、テスト用の回路と配線を最小限にして、多くの端子の接続テストを効率的に実施することである。

半導体装置は、複数の入力端子を介して複数データを受信し、クロック信号に同期して複数のデータから一のデータを選択して共通バスに供給する。半導体装置は、共通バスのデータを複数の出力端子の内の第１出力端子から出力し、共通バスのデータを反転させた反転データを複数の出力端子の内の第１出力端子に隣接する第２出力端子から出力する。そして、半導体装置は、第１出力端子から出力されるデータおよび第２出力端子から反転データをチェックすることで製造される。

共通バスに選択的にデータを供給し、共通バスに供給されるデータおよびその反転データを第１および第２出力端子から出力することで、テスト用の回路と配線を最小限にして、少ないテストサイクルで多く端子の接続テストを実施できる。

一実施形態における半導体装置の例を示している。 図１に示した半導体装置のチップレイアウトの例を示している。 図１に示したテスト入力回路の例を示している。 図１に示したテスト出力回路の例を示している。 図３に示したレジスタの例を示している。 図３に示したレジスタの例を示している。 図３に示したレジスタリセット回路の例を示している。 図３に示したテストデータ選択部の例を示している。 図４に示したデータ選択部の例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１０に示したシステムの製造方法の例を示している。 図１１に示した相互接続テストを実施するテストシステムの例を示している。 図１２に示したテストシステムにより相互接続テストを実施する例を示している。 図１２に示したテストシステムにより相互接続テストを実施する別の例を示している。 図１２に示したテストシステムにより相互接続テストを実施する別の例を示している。 別の実施形態における半導体装置の例を示している。 図１６に示した半導体メモリが搭載されるシステムの例を示している。 図１７に示したシステムの相互接続テストを実施する例を示している。 別の実施形態における半導体装置の例を示している。 図１９に示したテスト入力回路およびテスト出力回路の例を示している。 図２０に示した入力データ選択部、データラッチおよび出力データ選択部の例を示している。 図１９に示したデータ出力バッファおよびデータ入力バッファの例を示している。 図１９に示した半導体メモリが搭載されるシステムの相互接続テストを実施する例を示している。 別の実施形態における半導体装置のデータ選択部の例を示している。

以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”Ｘ”の付いている信号および先頭に”／”の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体装置の例を示している。例えば、半導体装置は、ＳＤＲＡＭ等の半導体メモリＭＥＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、単一のメモリチップとして形成されてもよく、パッケージに封入された半導体記憶装置として形成されてもよい。

半導体メモリＭＥＭは、クロックバッファ１０、クロックイネーブルラッチ１２、アドレスバッファ１４、アドレスラッチ１６、コマンドバッファ１８、コマンドデコーダ２０、テスト入力回路２２、テスト出力回路２４、データ出力バッファ２６、データ入力バッファ２８、バーストコントローラ３０、アドレスコントローラ３２、モードレジスタ３４、コアコントローラ３６、バスコントローラ３８およびメモリコア４０を有している。

クロックバッファ１０は、クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受け、受けた信号を内部クロック信号ＩＣＬＫおよび内部クロックイネーブル信号ＩＣＫＥとして出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。

クロックイネーブルラッチ１２は、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して内部クロックイネーブル信号ＣＫＥの論理レベルをラッチし、ラッチしたレベルを有するラッチクロックイネーブル信号ＬＣＫＥを出力する。ラッチクロックイネーブル信号ＬＣＫＥが高レベルの期間に、半導体メモリＭＥＭの動作モードは通常動作モードに設定され、半導体メモリＭＥＭは、外部コマンドに応じて書き込み動作、読み出し動作およびリフレッシュ動作等を実行する。ラッチクロックイネーブル信号ＬＣＫＥが低レベルの期間に、半導体メモリＭＥＭはパワーダウンモードに設定される。例えば、パワーダウンモードでは、消費電力が削減するために、クロックバッファ１０およびクロックイネーブルラッチ１２以外の動作が禁止される。

アドレスバッファ１４は、チップセレクト信号ＣＳＺが高レベルに活性化されている間、例えば、２３ビットのアドレス信号Ａ０−２２を受け、受けた信号を内部アドレス信号ＩＡ０−２２として出力する。この例では、コラムアドレス信号およびロウアドレス信号は、アドレス端子Ａ０−８およびアドレス端子Ａ９−２２に同時に供給される。すなわち、半導体メモリＭＥＭは、アドレスノンマルチプレクスタイプである。なお、コラムアドレス信号およびロウアドレス信号は、共通のアドレス端子に時分割で供給されてもよい。

アドレスラッチ１６は、クロック信号ＩＣＬＫに同期して内部アドレス信号ＩＡ０−２２の論理レベルをラッチし、ラッチしたレベルを有するラッチアドレス信号ＬＡ０−２２を出力する。

コマンドバッファ１８は、コマンド信号ＣＭＤを受け、受けた信号を内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。内部コマンド信号ＩＣＭＤは、チップセレクト信号ＣＳＺ、ロウアドレスストローブ信号ＲＡＳＺ、コラムアドレスストローブ信号ＣＡＳＺおよびライトイネーブル信号ＷＥＺを含む。コマンドデコーダ２０は、内部コマンド信号ＩＣＭＤを受け、受けた信号を解読し、メモリコア４０を動作させるための動作制御信号またはモードレジスタ３４を設定するための設定信号を出力する。

テスト入力回路２２は、後述する相互接続テストを実施するために、アドレス信号ＩＡ０−２２およびコマンド信号ＩＣＭＤに応じてテスト信号ＴＥＳＺを高レベルに活性化する。テスト信号ＴＥＳＺの活性化により、半導体メモリＭＥＭの動作モードは、通常動作モードからテストモードに移行する。テスト入力回路２２は、テストモード中にデータ出力バッファ２６をイネーブルにするために、アドレス信号ＩＡ０−２２およびコマンド信号ＩＣＭＤに応じて、テストアウトプットイネーブル信号ＴＥＳＯＥＺを高レベルに活性化する。

また、テスト入力回路２２は、アドレス信号ＩＡ０−１０、１２−２２、内部コマンド信号ＩＣＭＤ、クロック信号ＩＣＬＫおよびクロックイネーブル信号ＩＣＫＥの１つをテストデータとして順次に選択し、選択した信号の論理レベルを反転し、反転テストデータとしてテストデータバスＴＢＵＳＸに出力する。信号の選択は、図３および図１３に示すように、外部アドレス端子Ａ１１に供給されるクロック信号に同期して行われる。テストデータバスＴＢＵＳＸは、入力端子ＩＡ０−１０、１２−２２、ＣＬＫ、ＣＫＥ、ＣＭＤおよびデータ端子ＤＱ０−１５に共通のテストデータバスである。なお、テストデータバスＴＢＵＳＸは、データバスＣＤＢＸに合わせて負論理に設定されているが、データバスＣＤＢＸが正論理の場合、正論理に設定されてもよい。

テスト出力回路２４は、通常動作モード中に、メモリコア４０からデータバスＣＤＢＸを介して転送される１６ビットの読み出しデータをデータ出力バスＤＯＵＴＸの対応するビットに出力する。データバスＣＤＢＸおよびデータ出力バスＤＯＵＴＸ上の読み出しデータの論理は、データ端子ＤＱ０−１５から出力される読み出しデータの論理と逆である。テスト出力回路２４は、テストモード中に、テストデータバスＴＢＵＳＸを介して転送される共通のテストデータをデータ出力バスＤＯＵＴＸの全てビットに出力する。テスト出力回路２４は、テストアウトプットイネーブル信号ＴＥＳＯＥＺまたはアウトプットイネーブル信号ＯＥ０Ｚの高レベル期間に、アウトプットイネーブル信号ＯＥＺを高レベルに設定する。

データ出力バッファ２６は、読み出しデータおよびテストデータをアウトプットイネーブル信号ＯＥＺの高レベル期間にデータ端子ＤＱ０−１５に出力する。データ出力バッファ２６は、通常動作モードにおける読み出し動作時に、データ出力バスＤＯＵＴＸを介して転送される読み出しデータの論理を反転し、データ端子ＤＱ０−１５にそれぞれ出力する。データ出力バッファ２６は、テストモード中に、データ出力バスＤＯＵＴＸを介して転送される共通のテストデータをデータ端子ＤＱ０−１５に同時に出力する。この際、テストデータバスＴＢＵＳＸ上のテストデータの論理レベルが、偶数番号のデータ端子ＤＱ０、２、...、１４に出力される。テストデータバスＴＢＵＳＸ上のテストデータの論理を反転したレベルが、奇数番号のデータ端子ＤＱ１、３、...、１５に出力される。データ端子ＤＱ０−１５は、図２に示すように、ビット番号順に半導体メモリチップＭＥＭ上に配置される。このため、テストモード中に、互いに論理レベルが反転したテストデータが、隣接する２つのデータ端子ＤＱから出力される。

データ入力バッファ２８は、データ端子ＤＱ０−１５に供給される書き込みデータをライトイネーブル信号ＷＲ０Ｚに同期して受ける。データ入力バッファ２８は、通常動作モードにおける書き込み動作時に、データ端子ＤＱ０−１５を介して供給される書き込みデータを受信し、論理レベルを反転し、反転した書き込みデータをデータバスＣＤＢＸ（データ入力バスＤＩＮＸ）を介してメモリコア４０に出力する。

バーストコントローラ３０は、モードレジスタ３４に設定されるバースト長に応じてコラムコントローラＣＣＮＴの動作を制御する制御信号を出力する。バーストコントローラ３０は、アドレスコントローラ３２から出力される先頭のコラムアドレス信号に続くコラムアドレス信号を生成し、コラムコントローラＣＣＮＴに出力するアドレスカウンタを有している。

アドレスコントローラ３２は、アドレスラッチ１６からのコラムアドレス信号ＬＡ０−８を、メモリコア４０の動作タイミングに合わせてコラムコントローラＣＣＮＴに出力する。アドレスコントローラ３２は、アドレスラッチ１６からのロウアドレス信号ＬＡ９−２２を、メモリコア４０の動作タイミングに合わせてロウコントローラＲＣＮＴに出力する。また、アドレスコントローラ３２は、モードレジスタ３４を設定するためのアドレス信号ＬＡ（ＬＡ０−２２の少なくとも１ビット）をモードレジスタ３４に出力する。

モードレジスタ３４は、例えば、モードレジスタ設定コマンドとともに供給されるアドレス信号に応じて設定される。モードレジスタ３４により、バースト長やリードレイテンシなどの半導体メモリＭＥＭの動作仕様が設定される。

コアコントローラ３６は、メモリコア４０の書き込み動作、読み出し動作およびリフレッシュ動作を制御するタイミング信号を、コマンド信号ＣＭＤに応答して出力する。コアコントローラ３６は、コマンド信号ＣＭＤが書き込みコマンドを示すときに、ライトイネーブル信号ＷＲ０Ｚを活性化する。コアコントローラ３６は、コマンド信号ＣＭＤが読み出しコマンドを示すときに、アウトプットイネーブル信号ＯＥ０Ｚを活性化する。

バスコントローラ３８は、読み出し動作時に、リードアンプＲＡからの読み出しデータをデータバスＣＤＢＸに出力する。バスコントローラ３８は、書き込み動作時に、データバスＣＤＢＸに転送される書き込みデータをライトアンプＷＡに出力する。

メモリコア４０は、コラムコントローラＣＣＮＴ、ロウコントローラＲＣＮＴ、リードアンプＲＡ、ライトアンプＷＡおよびメモリセルアレイＡＲＹを有している。例えば、メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルと、メモリセルＭＣに接続された複数のワード線および複数のビット線とを有している。ロウコントローラＲＣＮＴは、ワード線の１つを選択するためにロウアドレス信号ＬＡ９−２２をデコードする。コラムコントローラＣＣＮＴは、ビット線を選択するためにコラムアドレス信号ＬＡ０−８をデコードする。そして、選択されたワード線とビット線に接続されたメモリセルがアクセスされる。

図２は、図１に示した半導体装置のチップレイアウトの例を示している。特に限定されないが、半導体メモリＭＥＭは、図の上辺に沿って配置されたアドレス端子Ａ０−２２、クロックイネーブル端子ＣＫＥ、クロック端子ＣＬＫおよびコマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥと、図の下辺に沿って配置されたデータ端子ＤＱ０−１５とを有している。例えば、メモリコア４０は、チップの中央に４つに分割して配置される。テスト入力回路２２は、上辺に配置された端子（パッド）とメモリコア４０の間に配置される周辺回路領域ＰＣＡ１に配置される。周辺回路領域ＰＣＡ１には、クロックバッファ１０、クロックイネーブルラッチ１２、アドレスバッファ１４、アドレスラッチ１６、コマンドバッファ１８およびコマンドデコーダ２０も配置される。テスト出力回路２４は、下辺に配置された端子（パッド）とメモリコア４０の間に配置される周辺回路領域ＰＣＡ２に配置される。周辺回路領域ＰＣＡ２には、データ出力バッファ２６およびデータ入力バッファ２８も配置される。

テスト入力回路２２とテスト出力回路２４との距離は、例えば１０ｍｍ程度であり、テストデータバスＴＢＵＳＸの配線は長い。この実施形態では、１本のテストデータバスＴＢＵＳＸが、入力端子Ａ０−１０、１２−２２、ＣＫＥ、ＣＬＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥで受けるテストデータに共通に配線される。これにより、テストデータバスＴＢＵＳＸの配線領域を含むテスト回路の面積を最小限にでき、チップサイズを小さくできる。

図３は、図１に示したテスト入力回路２２の例を示している。テスト入力回路２２は、テストエントリ回路ＴＥＮＴ、複数のＡＮＤ回路を有するテスト入力部ＴＩＵ、レジスタリセット回路ＲＲＳＴ、クロック駆動部ＣＤＵ、シフトレジスタＳＦＴＲ、複数のテストデータ選択部ＴＤＵ、クランプ回路ＣＬＭＰおよびバッファ回路ＢＵＦ１、ＢＵＦ２を有している。なお、図中のラッチ回路ＳＦＦは、図１に示したクロックイネーブルラッチ１２、アドレスラッチ１６またはコマンドデコーダ２０内に配置される。

テストエントリ回路ＴＥＮＴは、コマンド信号ＩＣＭＤおよびアドレス信号ＩＡをクロック信号ＩＣＬＫに同期して受ける。アドレス信号ＩＡは、ビットＩＡ１１を除く少なくとも２ビットである。テストエントリ回路ＴＥＮＴは、コマンド信号ＩＣＭＤおよびアドレス信号ＩＡが第１エントリコマンドを示すときに、テスト信号ＴＥＳＺを高レベルに活性化する。テストエントリ回路ＴＥＮＴは、コマンド信号ＩＣＭＤおよびアドレス信号ＩＡが第２エントリコマンドを示すときに、テストアウトプットイネーブル信号ＴＥＳＯＥＺを高レベルに活性化する。テストエントリ回路ＴＥＮＴは、コマンド信号ＩＣＭＤおよびアドレス信号ＩＡがイグジットコマンドを示すときに、テスト信号ＴＥＳＺおよびテストアウトプットイネーブル信号ＴＥＳＯＥＺを低レベルに非活性化する。

テスト入力部ＴＩＵのＡＮＤ回路は、図２に示した外部入力端子Ａ０−２２、ＣＫＥ、ＣＬＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥに対応して形成される。図では、説明を簡単にするために、外部入力端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ１１、Ａ４に対応するＡＮＤ回路のみを示している。以下の説明では、これ等外部入力端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ１１、Ａ４に対応する回路の説明をする。

ＡＮＤ回路は、テスト信号ＴＥＳＺが高レベルのときに有効になり、外部入力端子から供給されるテストデータＩＡ３（またはＩＣＫＥ、ＩＣＬＫ、ＩＡ４）を受け、受けた信号をテスト入力データＴＡ３Ｚ（またはＴＣＫＥＺ、ＴＣＬＫＺ、ＴＡ４Ｚ）として出力する。但し、端子Ａ１１に対応するＡＮＤ回路は、外部入力端子から供給される信号ＩＡ１１を、クロック信号として出力する。クロック駆動部ＣＤＵは、バッファ回路ＢＵＦ１を介して受けるクロック信号（Ａ１１）をシフトクロック信号ＳＣＬＫＺとして出力する。

レジスタリセット回路ＲＲＳＴは、テスト信号ＴＥＳＺが低レベルのときに低レベルのレジスタリセット信号ＲＲＳＴＸを出力する。レジスタリセット回路ＲＲＳＴは、テスト信号ＴＥＳＺが高レベルのときに高レベルのレジスタリセット信号ＲＲＳＴＸを出力する。

シフトレジスタＳＦＴＲは、直列に接続された複数のレジスタＲＥＧ０、ＲＥＧを有している。レジスタＲＥＧ０またはＲＥＧは、アドレス端子Ａ１１を除く外部入力端子（図２の上辺に配置された端子）に対応して形成されている。レジスタＲＥＧ０は、テスト信号ＴＥＳＺが低レベルのときに低レベルのイネーブル信号ＥＮ０Ｚを出力する。レジスタＲＥＧは、レジスタリセット信号ＲＲＳＴＸが低レベルのときに低レベルのイネーブル信号ＥＮ１Ｚ（またはＥＮ２Ｚ−３Ｚ）を出力する。

この状態で、テスト信号ＴＥＳＺおよびレジスタリセット信号ＲＲＳＴＸが高レベルに変化すると、イネーブル信号ＥＮ０Ｚのみが高レベルに変化し、他のイネーブル信号ＥＮ１Ｚ−３Ｚは低レベルに維持される。この後、シフトクロック信号ＳＣＬＫＺが高レベルに変化する毎に、高レベルを出力するイネーブル信号ＥＮ１Ｚ（またはＥＮ２Ｚ−３Ｚ）が順次にシフトする。すなわち、テストモード中に、シフトレジスタＳＦＴＲは、イネーブル信号ＥＮ０Ｚ−３Ｚの１つのみを順次に活性化する。

なお、シフトクロック信号ＳＣＬＫＺを出力するクロック駆動部ＣＤＵは、イネーブル信号ＥＮ３Ｚを出力する最終のレジスタＲＥＧ側に配置される。これにより、シフトクロック信号ＳＣＬＫＺがレジスタＲＥＧ、ＲＥＧ０に伝達される方向は、シフトレジスタＳＦＴＲのシフト方向と逆になる。レジスタＲＥＧ、ＲＥＧ０をシフト方向の末端側（図の右側）から動作させることで、シフトレジスタＳＦＴＲ内を信号が連鎖的に伝達することを防止でき、テスト入力回路２２の誤動作を防止できる。

テストデータ選択部ＴＤＵは、対応するイネーブル信号ＥＮ０Ｚ（またはＥＮ１Ｚ−３Ｚ）が高レベルのときに、ＡＮＤ回路からのテスト入力データＴＡ３Ｚ（またはＴＣＫＥＺ、ＴＣＬＫＺ、ＴＡ４Ｚ）をテストデータバスＴＢＵＳＺに出力する。クランプ回路ＣＬＭＰは、低レベルのテスト信号ＴＥＳＺを受けているとき、テストデータバスＴＢＵＳＺを接地電圧ＶＳＳ（リセット電圧）にクランプする。これにより、通常動作モード中（ＴＥＳＺ＝低レベル）に、テストデータバスＴＢＵＳＸをバッファ回路ＢＵＦ２を介して高レベル（リセットレベル）に保持できる。配線長が長く負荷容量が大きいテストデータバスＴＢＵＳＸの電圧レベルを固定することにより、通常動作モード中に無駄な電力が消費されることを防止できる。

図４は、図１に示したテスト出力回路２４の例を示している。テスト出力回路２４は、アウトプットイネーブル生成回路ＯＥＧＥＮと、データ端子ＤＱ０−１５に対応するデータ選択部ＤＳＵ０またはＤＳＵ１を有している。

アウトプットイネーブル生成回路ＯＥＧＥＮは、通常動作モード中（ＴＥＳＺ＝低レベル）に、コアコントローラ３６からのアウトプットイネーブル信号ＯＥ０Ｚをアウトプットイネーブル信号ＯＥＺとして出力する。アウトプットイネーブル生成回路ＯＥＧＥＮは、テストモード中（ＴＥＳＺ＝高レベル）に、テストエントリ回路ＴＥＮＴからのテストアウトプットイネーブル信号ＴＥＳＯＥＺをアウトプットイネーブル信号ＯＥＺとして出力する。

データ選択部ＤＳＵ０は、偶数番号のデータ端子ＤＱ０、２、...、１４に対応して形成される。データ選択部ＤＳＵ１は、奇数番号のデータ端子ＤＱ１、３、...、１５に対応して形成される。データ選択部ＤＳＵ０−１は、通常動作モード中（ＴＥＳＺ＝低レベル）に、データバスＣＤＢＸ（ＣＤＢ０Ｘ−１５Ｘ）を介してメモリコア４０から転送される読み出しデータをデータ出力バスＤＯＵＴＸ（ＤＯＵＴ０Ｘ−１５Ｘ）にそれぞれ出力する。データ選択部ＤＳＵ０−１は、テストモード中（ＴＥＳＺ＝高レベル）に、テストデータバスＴＢＵＳＸを介してテスト入力回路２２から転送される１ビットのテストデータをデータ出力バスＤＯＵＴＸ（ＤＯＵＴ０Ｘ−１５Ｘ）に出力する。

但し、データ選択部ＤＳＵ０は、テストデータを論理レベルを変えることなくデータ出力バスＤＯＵＴＸ（ＤＯＵＴ０Ｘ、２Ｘ、...、１４Ｘ）に出力する。データ選択部ＤＳＵ１は、テストデータの論理レベルを反転し、データ出力バスＤＯＵＴＸ（ＤＯＵＴ１Ｘ、３Ｘ、...、１５Ｘ）に出力する。これにより、テストモード中に、１ビットの共通のテストデータを用いて、互いに隣接するデータ端子ＤＱ（例えば、ＤＱ１とＤＱ０、２）を反対の論理レベルに設定できる。この結果、後述するように、半導体メモリチップＭＥＭと他のチップを接続してシステムＳＹＳを形成するときに、複数の外部端子の接続不良を同時に検出できる。すなわち、配線の相互接続テストを効率的に実施できる。

図５は、図３に示したレジスタＲＥＧ０の例を示している。レジスタＲＥＧ０は、シフトクロック信号ＳＣＬＫＺに同期して動作する直列に接続されたラッチ回路ＬＴ１、ＬＴ２と、ラッチ回路ＬＴ２の出力に接続されたＮＯＲゲートとを有している。ラッチ回路ＬＴ１が入力端子ＩＮで受ける電圧ＶＩＩは、内部電源電圧である。内部電源電圧ＶＩＩは、外部電源電圧を用いて、半導体メモリＭＥＭに形成される電圧生成回路により生成される。

レジスタＲＥＧ０は、通常動作モード中（ＴＥＳＺ＝低レベル）に低レベルを出力端子ＯＵＴ（ＥＮ０Ｚ）に出力する。レジスタＲＥＧ０は、テストモードにエントリされたときに（ＴＥＳＺ＝高レベル）に高レベルを出力端子ＯＵＴに出力する。レジスタＲＥＧ０は、リセットが解除された後（ＲＲＳＴＸ＝高レベル）、シフトクロック信号ＳＣＬＫＺの最初の立ち上がりエッジに同期して低レベルを出力端子ＯＵＴに出力する。以降、レジスタＲＥＧ０は、低レベルを出力し続ける。

図６は、図３に示したレジスタＲＥＧの例を示している。レジスタＲＥＧは、シフトクロック信号ＳＣＬＫＺに同期して動作する直列に接続されたラッチ回路ＬＴ１、ＬＴ２と、ラッチ回路ＬＴ２の出力に接続されたバッファ回路ＢＵＦ３とを有している。ラッチ回路ＬＴ１、ＬＴ２は、レジスタＲＥＧ０のラッチ回路ＬＴ１−２と同じである。バッファ回路ＢＵＦ３は直列に接続された一対のインバータを有している。

レジスタＲＥＧは、リセット中（ＲＲＳＴＸ＝低レベル）に低レベルを出力端子ＯＵＴ（ＥＮ１Ｚ−３Ｚ）に出力する。レジスタＲＥＧは、リセットが解除された後（ＲＲＳＴＸ＝高レベル）、シフトクロック信号ＳＣＬＫＺの立ち上がりエッジに同期して入力端子ＩＮ（ＥＮ０Ｚ−２Ｚ）で受けるレベルをラッチし、ラッチしたレベルを出力端子ＯＵＴに出力する。

図７は、図３に示したレジスタリセット回路ＲＲＳＴの例を示している。レジスタリセット回路ＲＲＳＴは、テスト信号ＴＥＳＺの反転レベルとスタータ信号ＳＴＴＺを受けるＮＯＲ回路を有している。スタータ信号ＳＴＴＺは、半導体メモリＭＥＭ内に形成されるパワーオンリセット回路により生成される。スタータ信号ＳＴＴＺは、パワーオン時に外部電源電圧が所定の電圧に上昇するまで高レベルに設定され、その後低レベルに設定される。

レジスタリセット回路ＲＲＳＴは、テスト信号ＴＥＳＺが低レベルの期間またはスタータ信号ＳＴＴＺが高レベルの期間に、リセット信号ＲＲＳＴＸを低レベルに活性化する。図３に示したシフトレジスタＳＦＴＲは、リセット信号ＲＲＳＴＸにより、パワーオン時（ＳＴＴＺ＝高レベル）または通常動作モード中（ＴＥＳＺ＝低レベル）にリセットされ、レジスタＲＥＧ０、ＲＥＧから低レベルのイネーブル信号ＥＮ０Ｚ−３Ｚを出力する。

図８は、図３に示したテストデータ選択部ＴＤＵの例を示している。テストデータ選択部ＴＤＵは、ｐＭＯＳトランジスタＰＭ１およびｎＭＯＳトランジスタＮＭ１を有するトライステートバッファＴＳＢＵＦと、トライステートバッファＴＳＢＵＦの動作を制御する論理回路とを有している。

テストデータ選択部ＴＤＵは、低レベルのイネーブル信号ＥＮ０Ｚ（またはＥＮ１Ｚ−３Ｚ）を受けているときに、トライステートバッファＴＳＢＵＦを非活性化し、トランジスタＰＭ１、ＮＭ１のドレインをフローティング状態に設定する。テストデータ選択部ＴＤＵは、高レベルのイネーブル信号ＥＮ０Ｚ（またはＥＮ１Ｚ−３Ｚ）を受けているときに、トライステートバッファＴＳＢＵＦを活性化する。このとき、テストデータ選択部ＴＤＵは、図３に示したＡＮＤ回路からのテスト入力データＴＡ３Ｚ（またはＴＣＫＥＺ、ＴＣＬＫＺ、ＴＡ４Ｚ）の論理レベルをテストデータバスＴＢＵＳＺに出力する。

図９は、図４に示したデータ選択部ＤＳＵ０−１の例を示している。データ選択部ＤＳＵ０−１は、データバスＣＤＢＸをデータ出力バスＤＯＵＴＸに接続するスイッチＳＷ１と、テストデータバスＴＢＵＳＸをデータ出力バスＤＯＵＴＸに接続するスイッチＳＷ２とを有している。例えば、スイッチＳＷ１−２は、ＣＭＯＳ伝達ゲートを有する。データ選択部ＤＳＵ０−１は、通常動作モード中（ＴＥＳＺ＝低レベル）に、スイッチＳＷ１をオンし、テストモード中（ＴＥＳＺ＝低レベル）にスイッチＳＷ２をオンする。

データ選択部ＤＳＵ０は、通常動作モード中に、偶数番号のデータ端子ＤＱに対応するデータバスＣＤＢＸ上の読み出しデータをデータ出力バスＤＯＵＴＸに出力する。データ選択部ＤＳＵ１は、通常動作モード中に、奇数番号のデータ端子ＤＱに対応するデータバスＣＤＢＸ上の読み出しデータをデータ出力バスＤＯＵＴＸに出力する。データ選択部ＤＳＵ０−１は、テストモード中に、テストデータバスＴＢＵＳＸ上のテストデータをデータ出力バスＤＯＵＴＸに出力する。

データ選択部ＤＳＵ０は、２つのインバータとスイッチＳＷ２を介してテストデータバスＴＢＵＳＸ上のテストデータを、論理レベルを変えずにデータ出力バスＤＯＵＴＸに伝達する。データ選択部ＤＳＵ１は、３つのインバータとスイッチＳＷ２を介してテストデータバスＴＢＵＳＸ上のテストデータを、論理を反転してデータ出力バスＤＯＵＴＸに伝達する。すなわち、３つのインバータのうちの１つは、テストデータバスＴＢＵＳＸ上のテストデータの論理レベルを反転するために設けられる。このため、テストデータの論理レベルを反転したテストデータが奇数番号のデータ出力バスＤＯＵＴＸに転送される。

図１０は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、デジタルテレビジョン、ビデオレコーダまたはパーソナルコンピュータ等のコンピュータ機器の少なくとも一部である。なお、後述する実施形態においても、半導体メモリＭＥＭは、図１０と同様のシステムＳＹＳに搭載される。

システムＳＹＳは、システムインパッケージＳｉＰの形態を有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。

例えば、システムＳＹＳは、半導体集積回路チップＬＯＧＩＣと２つの半導体メモリチップＭＥＭとを基板上に搭載することで形成されている。半導体集積回路チップＬＯＧＩＣは、コンピュータ機器の機能を実現するためのロジック回路に加えて、半導体メモリＭＥＭをアクセスするためのメモリコントローラＭＣＮＴおよびダイレクトアクセス回路ＤＡを有している。半導体メモリチップＭＥＭの外部端子は、半導体集積回路チップＬＯＧＩＣの外部端子のみに接続され、ＳｉＰの外部には接続されていない。以下の説明では、半導体集積回路チップＬＯＧＩＣをロジックチップＬＯＧＩＣと称する。

メモリコントローラＭＣＮＴは、ロジックチップＬＯＧＩＣ内で発行され、あるいはＳｉＰの外部から発行される半導体メモリＭＥＭのアクセス要求に応答して、半導体メモリＭＥＭをアクセスする。また、メモリコントローラＭＣＮＴは、ＢＩＳＴ（Built-In Self Test）回路および相互接続テスト回路ＩＣＴを有している。ＢＩＳＴ回路は、ＳｉＰに搭載された半導体メモリＭＥＭの動作テストを実施し、テスト結果をＳｉＰの外部に出力する。例えば、ＢＩＳＴ回路は、図１１に示す最終動作テスト（ステップＳ３１０）を実施する。

相互接続テスト回路ＩＣＴは、ロジックチップＬＯＧＩＣと半導体メモリチップＭＥＭとの接続をチェックする相互接続テストを実施し、テスト結果をロジックチップＬＯＧＩＣの外部端子を介してＳｉＰの外部に出力する。テスト結果は、パス／フェイルの情報のみを含み、あるいは接続不良の端子の情報を含む。例えば、相互接続テスト回路ＩＣＴは、図１１に示す相互接続テスト（ステップＳ３１０）を実施する。なお、相互接続テスト回路ＩＣＴは、ＢＩＳＴ回路内に形成されてもよい。あるいは、相互接続テスト回路ＩＣＴは、ロジックチップＬＯＧＩＣの外部またはＳｉＰの外部に形成されてもよい。

ダイレクトアクセス回路ＤＡは、例えば、ＳｉＰに搭載された半導体メモリＭＥＭの不良を解析するときに使用される。ダイレクトアクセス回路ＤＡにより、ＳｉＰの外部からロジックチップＬＯＧＩＣを介して、半導体メモリＭＥＭを直接アクセスできる。

図１１は、図１０に示したシステムＳＹＳの製造方法の例を示している。この例では、ステップＳ１００−Ｓ１２０において半導体メモリチップＭＥＭが製造される（メモリ製造工程）。ステップＳ２００−Ｓ２２０においてロジックチップＬＯＧＩＣが製造される（ロジック製造工程）。ステップＳ３００−Ｓ３３０において、半導体メモリチップＭＥＭおよびロジックチップＬＯＧＩＣが搭載されるＳｉＰが製造される（ＳｉＰ製造工程）。メモリ製造工程、ロジック製造工程およびＳｉＰ製造工程は、同じベンダーにより実施されてもよく、互いに異なるベンダーにより実施されてもよい。

まず、ステップＳ１００において、半導体ウエハ上に半導体メモリチップＭＥＭが製造される。ステップＳ１１０において、半導体メモリチップＭＥＭのテストが実施され、ウエハ上で良品チップと不良チップとが選別される。ステップＳ１２０において、半導体メモリチップＭＥＭが形成されたウエハは、ＳｉＰベンダーに向けて出荷される。あるいは、半導体メモリチップＭＥＭが形成されたウエハは、ＳｉＰ製造工程に運ばれる。なお、メモリ製造工程において、ウエハから良品チップのみを取り出すダイシング工程を半導体メモリチップＭＥＭのテスト後に実施し、良品チップのみを出荷してもよい。

一方、ステップＳ２００において、半導体ウエハ上にロジックチップＬＯＧＩＣが製造される。ステップＳ２１０において、ロジックチップＬＯＧＩＣのテストが実施され、ウエハ上で良品チップと不良チップとが選別される。ステップＳ２２０において、ロジックチップＬＯＧＩＣが形成されたウエハは、ＳｉＰベンダーに向けて出荷される。あるいは、ロジックチップＬＯＧＩＣが形成されたウエハは、ＳｉＰ製造工程に運ばれる。なお、ロジック製造工程において、ウエハから良品チップのみを取り出すダイシング工程をロジックチップＬＯＧＩＣのテスト後に実施し、良品チップのみを出荷してもよい。

ステップＳ３００において、良品チップＭＥＭと良品チップＬＯＧＩＣが基板上に搭載され、ＳｉＰが組み立てられる。なお、半導体メモリチップＭＥＭとロジックチップＬＯＧＩＣがウエハ状態で納入されるとき、ステップＳ３００は、ダイシング工程を含む。ロジックチップＬＯＧＩＣの外部端子は、ボンディングワイヤまたはバンプ等の信号線を用いて基板上の端子に接続される。半導体メモリチップＭＥＭの外部端子は、ボンディングワイヤまたはバンプを用いてロジックチップＬＯＧＩＣの外部端子に接続される。

ステップＳ３１０において、半導体メモリチップＭＥＭの外部端子がロジックチップＬＯＧＩＣの外部端子に接続されていることを確認するために、相互接続テストが実施される。相互接続テストの後に、ＳｉＰの最終動作テストが実施される。相互接続テストの具体例は、図１２から図１５に示す。次に、ステップＳ３２０において、相互接続テストおよび最終動作テストにより検出された不良のＳｉＰが取り除かれる。そして、ステップＳ３３０において、製造されたＳｉＰは出荷される。あるいは、ＳｉＰは、ＳｉＰが搭載されるコンピュータ機器の組み立て工程に運ばれる。

図１２は、図１１に示した相互接続テストを実施するテストシステムＴＳＹＳの例を示している。テストシステムＴＳＹＳは、ＬＳＩテスタ等のテスト装置ＴＥＳＴと、複数のＳｉＰが搭載されるソケットＳＣＫＴを有する評価ボートＢＲＤとを含む。

テスト装置ＴＥＳＴは、相互接続テスト回路ＩＣＴを起動するためのテストコマンドを各ＳｉＰに供給する。テストコマンドは、複数のＳｉＰに同時に供給されてもよく、各ＳｉＰに順次に供給されてもよい。テストコマンドを受けたＳｉＰは、ロジックチップＬＯＧＩＣの外部端子と半導体メモリチップＭＥＭの外部端子との相互接続テストを実施し、テスト結果をテスト装置ＴＥＳＴに出力する。

ＬＳＩテスタを用いて相互接続テストを実施することで、ＳｉＰを評価ボードＢＲＤに搭載した状態で、最終動作テストを実施できる。なお、テスト装置ＴＥＳＴは、相互接続テストのみを実施する簡易なチェック装置でもよい。この場合、テスト装置ＴＥＳＴは、相互接続テスト用のテストコマンドを評価ボードＢＲＤに出力し、評価ボードＢＲＤからテスト結果を受ける。

図１３は、図１２に示したテストシステムＴＳＹＳにより相互接続テストを実施する例を示している。ここでは、説明を簡単にするために、アドレス端子Ａ１１、Ａ３、クロックイネーブル端子ＣＫＥ、クロック端子ＣＬＫおよびアドレス端子Ａ４のみの相互接続をチェックする例を示す。これ等外部端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ４は、半導体メモリＭＥＭおよびロジックチップＬＯＧＩＣ上で、それぞれこの順にレイアウトされているものとする。そして、高レベル”Ｈ”および低レベル”Ｌ”が、外部端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ４に交互に与えられる。なお、図１３の波形は、図１０に示したＳｉＰ内の２つの半導体メモリＭＥＭの一方の動作を示す。

コマンド信号ＣＭＤ、アドレス信号Ａ１１、Ａ３、Ａ４、クロックイネーブル信号ＣＫＥおよびクロック信号ＣＬＫは、図１０に示した相互接続テスト回路ＩＣＴから２つの半導体メモリチップＭＥＭの一方に出力される。データ信号ＤＱ０−１５は、半導体メモリチップＭＥＭの一方からロジックチップＬＯＧＩＣ内の相互接続テスト回路ＩＣＴに出力される。

まず、相互接続テスト回路ＩＣＴは、クロック信号ＣＬＫに同期して、コマンド端子ＣＭＤにテストコマンドＴＣＭＤを出力し、アドレス端子（Ａ１１を除く複数ビット）にテストコードＴＣ１を出力する。図３に示したテストエントリ回路ＴＥＮＴは、テストコマンドＴＣＭＤとともに受けるテストコードＴＣ１に応答して第１エントリコマンドＥＮＴ１を認識し、テスト信号ＴＥＳＺを活性化する（図１３（ａ））。テスト信号ＴＥＳＺの活性化により、半導体メモリＭＥＭの動作モードは、通常動作モードからテストモードに移行する。なお、アドレス端子Ａ１１は、シフトレジスタＳＦＴＲをシフト動作するためのシフトクロック信号ＳＣＬＫＺを供給するために使用される。シフトレジスタＳＦＴＲが誤動作することを防止するため、アドレス端子Ａ１１は、テストコードＴＣの入力には使用されない。

レジスタリセット回路ＲＲＳＴは、レジスタリセット信号ＲＲＳＴＸをテスト信号ＴＥＳＺに同期して高レベルに非活性化する（図１３（ｂ））。レジスタリセット信号ＲＲＳＴＸの非活性化により、シフトレジスタＳＦＴＲのレジスタＲＥＧ０は、高レベルのイネーブル信号ＥＮ０Ｚを出力する（図１３（ｃ））。高レベルのイネーブル信号ＥＮ０Ｚを受けるテストデータ選択部ＴＤＵは、トライステートバッファＴＳＢＵＦを有効にし、テスト入力データ信号ＴＡ３ＺをテストデータバスＴＢＵＳＺに出力する（図１３（ｄ））。但し、この時点のテスト入力データＡ３Ｚは、テストコードＴＣ１であり、テストデータではない。エントリコマンドＥＮＴ１が供給されたとき、アウトプットイネーブル信号ＯＥＺは、低レベルに保持される。このため、データ出力バッファ２６の出力は、高インピーダンス状態に保持される（図１３（ｅ））。

次に、相互接続テスト回路ＩＣＴは、クロック信号ＣＬＫに同期して、コマンド端子ＣＭＤにテストコマンドＴＣＭＤを出力し、アドレス端子（Ａ１１を除く複数ビット）にテストコードＴＣ２を出力する。テストエントリ回路ＴＥＮＴは、テストコマンドＴＣＭＤとともに受けるテストコードＴＣ２に応答して第２エントリコマンドＥＮＴ２を認識し、テストアウトプットイネーブル信号ＴＥＳＯＥＺを高レベルに活性化する（図１３（ｆ））。図４に示したアウトプットイネーブル生成回路ＯＥＧＥＮは、アウトプットイネーブル信号ＯＥＺをテストアウトプットイネーブル信号ＴＥＳＯＥＺに同期して高レベルに活性化する。図１に示したデータ出力バッファ２６は、高レベルのアウトプットイネーブル信号ＯＥＺに応答して不定のデータＤＱ０−１５を出力する（図１３（ｇ））。

２回目のエントリコマンドＥＮＴ２に応答して相互接続テストを開始することで、ノイズやシステムＳＹＳの誤動作等により半導体メモリＭＥＭが誤ってテストモードにエントリされたときにも、ＳｉＰのデータ線ＤＱ０−１５上でデータが衝突することを防止できる。すなわち、データ出力バッファ２６の出力であるデータ端子ＤＱ−１５を、２回目のエントリコマンドＥＮＴ２が供給されるまでフローティング状態に設定することで、ロジックチップＬＯＧＩＣからのデータと半導体メモリＭＥＭからのデータが衝突することを防止できる。なお、半導体メモリＭＥＭが誤ってテストモードにエントリされるおそれがないとき、テストアウトプットイネーブル信号ＴＥＳＯＥＺは、テスト信号ＴＥＳＺの活性化に同期して活性化されてもよい。この場合、図４に示したアウトプットイネーブル生成回路ＯＥＧＥＮのＯＲ回路の一方の入力に、テスト信号ＴＥＳＺが直接供給される。

次に、クロックイネーブル信号ＣＫＥを高レベルに保持したまま、クロック信号ＣＬＫの供給が停止され、クロック信号ＣＬＫは高レベルに固定される（図１３（ｈ））。クロックイネーブル端子ＣＫＥを低レベルに変化する前に、クロック信号ＣＬＫを高レベルに固定することで、半導体メモリＭＥＭがパワーダウンモードに誤ってエントリされることを防止でき、相互接続テストが実行できなくなることを防止できる。

次に、高レベル”Ｈ”および低レベル”Ｌ”が、外部端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ４に交互に与えられる（図１３（ｉ））。このとき、イネーブル信号ＥＮ０Ｚのみが、高レベルに設定されている。このため、データ出力バッファ２６は、テストデータバスＴＢＵＳＺを介してアドレス信号Ａ３（テストデータ）を受ける。なお、テストデータバスＴＢＵＳＸには、テストデータバスＴＢＵＳＺと逆の論理レベルのテストデータが伝達される。

データ出力バッファ２６は、アドレス信号Ａ３を偶数のデータ端子ＤＱ０、２、...、１４に出力し、アドレス信号Ａ３のレベルと逆の低レベルを奇数のデータ端子ＤＱ１、３、...、１５に出力する（図１３（ｊ））。図１０に示した相互接続テスト回路ＩＣＴは、半導体メモリＭＥＭからのテスト出力データＤＱ０−１５を期待値と比較する。図中の矢印は、相互接続テスト回路ＩＣＴによる期待値との比較タイミングの一例を示している。テスト出力データＤＱ０−１５が期待値と異なっているとき、ロジックチップＬＯＧＩＣと半導体メモリチップＭＥＭとを接続する信号線Ａ３、ＤＱ０−１５の少なくともいずれかのショートまたは断線が検出される。

次に、テストクロック信号がアドレス端子Ａ１１に順次に供給される（図１３（ｋ、ｌ、ｍ））。テストクロック信号に同期して、シフトクロック信号ＳＣＬＫＺが生成される（図１３（ｎ、ｏ、ｐ））、そして、イネーブル信号ＥＮ１Ｚ、２Ｚ、３Ｚが、シフトクロック信号ＳＣＬＫＺ毎に順次に高レベルに変化する（図１３（ｑ、ｒ、ｓ））。これにより、クロックイネーブル信号ＣＫＥの低レベル、クロック信号ＣＬＫの高レベルおよびアドレス信号Ａ４の低レベルが、テストデータバスＴＢＵＳＺに順次に供給される（図１３（ｔ、ｕ、ｖ））。そして、アドレス信号Ａ３と同様に、データ出力バッファ２６は、偶数のデータ端子ＤＱ０、２、...、１４と、奇数のデータ端子ＤＱ１、３、...、１５とに、互いに逆の論理レベルを有するテストデータを出力する（図１３（ｗ、ｘ、ｙ））。相互接続テスト回路ＩＣＴは、テスト出力データＤＱ０−１５を期待値と順次に比較し、信号線ＣＫＥ、ＤＱ０−１５の少なくともいずれかのショートまたは断線を検出する。あるいは、相互接続テスト回路ＩＣＴは、信号線ＣＬＫ、ＤＱ０−１５の少なくともいずれか、または信号線Ａ４、ＤＱ０−１５の少なくともいずれかのショートまたは断線を検出する。なお、信号線Ａ１１のショートまたは断線の検出は、相互接続テストが正しく実施されないときに検出される。

次に、パワーダウンモードへのエントリを防止するために、相互接続テスト回路ＩＣＴは、クロックイネーブル信号ＣＫＥを高レベルに変化した後に、クロック信号ＣＬＫの発振を開始する（図１３（ｚ））。相互接続テスト回路ＩＣＴは、クロック信号ＣＬＫに同期して、コマンド端子ＣＭＤにテストコマンドＴＣＭＤを出力し、アドレス端子（Ａ１１を除く複数ビット）にテストコードＴＣ３を出力する。テストエントリ回路ＴＥＮＴは、テストコマンドＴＣＭＤとともに受けるテストコードＴＣ３に応答してイグジットコマンドＥＸＩＴを認識し、テスト信号ＴＥＳＺを非活性化する（図１３（ｚ１））。テスト信号ＴＥＳＺの非活性化に応答して、レジスタリセット信号ＲＲＳＴＸ、テストアウトプットイネーブル信号ＴＥＳＯＥＺ、アウトプットイネーブル信号ＯＥＺおよびイネーブル信号ＥＮ３Ｚが非活性化される（図１３（ｚ２、ｚ３、ｚ４））。データ出力バッファ２６は、アウトプットイネーブル信号ＯＥＺの非活性化に応答して、データ出力端子ＤＱ０−１５を高インピーダンス状態に設定する（図１３（ｚ５））。そして、相互接続テストが終了する。なお、この後、外部端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ４に逆レベルを与えて、逆のテストパターンによる相互接続テストが実施される。

以上の相互接続テストにおいて、テストデータＡ３、ＣＫＥ、ＣＬＫ、Ａ４が与えられる期間に半導体メモリＭＥＭ内で動作する回路は、クロックバッファ１０、アドレスバッファ１４、コマンドバッファ１８、データ出力バッファ２６およびテスト回路２２、２４である。さらに、相互接続テスト用のテストクロック信号をクロック端子ＣＬＫでなくアドレス端子Ａ１１から供給することで、相互接続テスト時に動作する内部回路を最小限にできる。換言すれば、相互接続テスト時に、クロック信号ＣＬＫを停止することで、入力バッファ１０、１４、１８および出力バッファ２６以外の内部回路の動作を停止できる。この結果、相互接続テスト時に、内部回路の不良によるフェイルの可能性を小さくできる。すなわち、相互接続テストにより、ロジックチップＬＯＧＩＣと半導体メモリチップＭＥＭとを接続する信号線の不良を確実に検出できる。特に、半導体メモリＭＥＭの製造が開始されてからしばらくの期間、ＳｉＰの相互接続不良と半導体メモリＭＥＭの内部回路の不良との切り分けを容易に行うことは重要である。

図１４および図１５は、図１２に示したテストシステムＴＳＹＳにより相互接続テストを実施する別の例を示している。図１３と同じ動作については、詳細な説明は省略する。この例では、着目する入力端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ４毎に、高レベルＨと低レベルＬが順次に供給され、相互接続テストが実施される。図１４において、アドレス端子Ａ３に高レベルＨが供給される４サイクル目までは、図１３と同じである。図１５において、最後の２サイクルは、図１３と同じである。図中の矢印は、相互接続テスト回路ＩＣＴによる期待値との比較タイミングの一例を示している。

図１４において、アドレス端子Ａ３に供給される高レベルＨのテストデータにより相互接続テストが実施された後、相互接続テスト回路ＩＣＴは、クロックイネーブル信号ＣＫＥを高レベルに変化した後に、クロック信号ＣＬＫを低レベルに変化する（図１４（ａ））。この後、外部端子Ａ３、Ａ４の論理レベルが反転される（図１４（ｂ））。このとき、イネーブル信号ＥＮ０Ｚが活性化されているため、アドレス端子Ａ３の低レベルが偶数のデータ端子ＤＱ０、２、...、１４から出力され、アドレス端子Ａ３のレベルと逆の高レベルが奇数のデータ端子ＤＱ１、３、...、１５から出力される（図１４（ｃ））。そして、相互接続テスト回路ＩＣＴは、半導体メモリＭＥＭからのテスト出力データＤＱ０−１５を期待値と比較する。

次に、テストクロック信号がアドレス端子Ａ１１に供給され、シフトクロック信号ＳＣＬＫＺが生成される（図１４（ｄ、ｅ））。シフトクロック信号ＳＣＬＫＺに同期して、イネーブル信号ＥＮ０Ｚが低レベルに変化し、イネーブル信号ＥＮ１Ｚが高レベルに変化する（図１４（ｆ））。これにより、クロックイネーブル信号ＣＫＥの高レベルに対応するテストデータが、テストデータバスＴＢＵＳＺを介してデータ端子ＤＱ０−１５に出力され、相互接続テストが実施される（図１４（ｇ））。

次に、パワーダウンモードへのエントリを防止するために、クロック信号ＣＬＫがクロックイネーブル信号ＣＫＥ高レベル中に高レベルに変化される（図１４（ｈ））。この後、外部端子Ａ３、ＣＫＥ、Ａ４の論理レベルが反転される（図１４（ｉ））。これにより、クロックイネーブル信号ＣＫＥの低レベルに対応するテストデータが、テストデータバスＴＢＵＳＺを介してデータ端子ＤＱ０−１５に出力され、相互接続テストが実施される（図１４（ｊ））。

以降、図１５においても図１４と同様に、シフトクロック信号ＳＣＬＫＺによりイネーブル信号ＥＮ１Ｚ、２Ｚ、３Ｚが切り替えられ（図１５（ａ、ｂ））、入力端子ＣＬＫ、Ａ４毎に、高レベルおよび低レベルの相互接続テストが実施される（図１５（ｃ、ｄ、ｅ、ｆ））。パワーダウンモードへのエントリを防止するために、クロックイネーブル信号ＣＫＥの論理レベルは、クロック信号ＣＬＫが高レベルに保持した状態で反転される（図１５（ｇ、ｈ、ｉ））。そして、イグジットコマンドＥＸＩＴが供給され、相互接続テストが終了する。

以上、この実施形態では、１本のテストデータバスＴＢＵＳＸを用いて相互接続テストを実施することで、テスト回路（配線を含む）の面積を最小限にでき、半導体メモリＭＥＭのチップサイズを小さくできる。また、１本のテストデータバスＴＢＵＳＸに供給されるテストデータと、このテストデータの反転データとを偶数番号のデータ端子ＤＱと奇数番号のデータ端子ＤＱとにそれぞれ出力することで、少ないテストサイクルで多く外部端子の接続テストを実施できる。この結果、テスト回路の面積を最小限にして、多くの端子の接続テストを効率的に実施でき、半導体装置の製造コストを削減できる。

図１６は、別の実施形態における半導体装置の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体装置は、ＳＤＲＡＭ等の半導体メモリＭＥＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、単一のメモリチップとして形成されてもよく、パッケージに封入された半導体記憶装置として形成されてもよい。

半導体メモリＭＥＭは、図１のテスト入力回路２２およびテスト出力回路２４の代わりにテスト入力回路２２Ａおよびテスト出力回路２４Ａを有している。また、半導体メモリＭＥＭは、新たにテスト入力バッファ４２Ａを有している。半導体メモリＭＥＭのその他の構成は、図１と同じである。

テスト入力バッファ４２Ａは、外部テスト端子ＰＣＫで受けた信号をテスト信号ＴＥＳＺとして出力する。テスト入力回路２２Ａは、図３に示したテスト入力回路２２からテストエントリ回路ＴＥＮＴを削除している。このため、テスト入力回路２２Ａは、テスト端子ＰＣＫに供給されるテスト信号ＴＥＳＺをレジスタリセット回路ＲＲＳＴおよびシフトレジスタＳＦＴＲ等に供給する。テスト入力回路２２Ａは、テストアウトプットイネーブル信号ＴＥＳＯＥＺを生成しない。テスト入力回路２２Ａのその他の構成は、図３に示したテスト入力回路２２と同じである。

テスト出力回路２４Ａは、アウトプットイネーブル信号ＯＥＺをコアコントローラ３６からのアウトプットイネーブル信号ＯＥ０Ｚまたはテスト信号ＴＥＳＺに同期して生成することを除き、図４に示したテスト出力回路２４と同じである。すなわち、テスト出力回路２４Ａでは、図４に示したアウトプットイネーブル生成回路ＯＥＧＥＮのＯＲ回路の一方の入力に、テスト信号ＴＥＳＺが直接供給される。テスト出力回路２４Ａのその他の構成は、図４に示したテスト出力回路２４と同じである。

この実施形態では、半導体メモリＭＥＭは、外部テスト端子ＰＣＫに供給されるテスト信号ＴＥＳＺが低レベルのときに通常動作モードに設定され、テスト信号ＴＥＳＺが高レベルのときにテストモードに設定される。テストモードへのエントリやテストモードからのイグジットのためにテストエントリ回路ＴＥＮＴ等の内部回路は不要である。このため、相互接続テストにおいて、ＳｉＰの相互接続不良と半導体メモリＭＥＭの不良との切り分けをさらに容易に行うことができる。

なお、半導体メモリＭＥＭのみを単一のパッケージに組み立てるとき、すなわち、半導体メモリＭＥＭをＳｉＰに搭載しないとき、外部テスト端子ＰＣＫは、パッケージ内で接地線等の低レベル線に接続される。あるいは、外部テスト端子ＰＣＫは、半導体メモリＭＥＭに形成されるヒューズ回路等により接地線等の低レベル線に接続される。

図１７は、図１６に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。図１０と同じ要素については、詳細な説明は省略する。システムＳＹＳ（ユーザシステム）は、例えば、デジタルテレビジョン、ビデオレコーダまたはパーソナルコンピュータ等のコンピュータ機器の少なくとも一部である。システムＳＹＳは、システムインパッケージＳｉＰの形態を有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。

この実施形態では、メモリコントローラＭＣＮＴ内の相互接続テスト回路ＩＣＴは、半導体メモリＭＥＭにテストクロック信号ＰＣＫ０−１をそれぞれ出力する機能を有している。すなわち、ロジックチップＬＯＧＩＣは、テストクロック端子ＰＣＫ０−１を有している。ロジックチップＬＯＧＩＣのテストクロック端子ＰＣＫ０−１は、ＳｉＰ内の信号線を介して半導体メモリＭＥＭの外部テスト端子ＰＣＫにそれぞれ接続されている。システムＳＹＳのその他の構成は、図１０と同じである。システムＳＹＳの製造方法は、図１１と同じである。半導体メモリＭＥＭとロジックチップＬＯＧＩＣとの相互接続テストは、例えば、図１２に示したテストシステムＴＳＹＳを用いて、相互接続テスト回路ＩＣＴを動作することにより実施される。

図１８は、図１７に示したシステムＳＹＳの相互接続テストを実施する例を示している。図１３と同じ動作については、詳細な説明は省略する。この例においても、説明を簡単にするために、アドレス端子Ａ１１、Ａ３、クロックイネーブル端子ＣＫＥ、クロック端子ＣＬＫおよびアドレス端子Ａ４のみの相互接続をチェックする例を示す。これ等外部端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ４は、半導体メモリＭＥＭおよびロジックチップＬＯＧＩＣ上で、それぞれこの順にレイアウトされているものとする。

この実施形態では、外部テスト端子ＰＣＫに供給されるテスト信号ＴＥＳＺを高レベルに変化することで半導体メモリＭＥＭをテストモードにエントリできる（図１８（ａ））。外部テスト端子ＰＣＫに供給されるテスト信号ＴＥＳＺを低レベルに設定することで半導体メモリＭＥＭをテストモードからイグジットできる（図１８（ｂ））。図１８に示した５つのテストサイクルは、図１３に示した５つのテストサイクルと同じ動作である。なお、図１８の動作の後、外部端子Ａ３、ＣＫＥ、ＣＬＫ、Ａ４に逆レベルを与えて、逆のテストパターンによる相互接続テストが実施される。なお、相互接続テストは、図１４および図１５に示した手法で実施されてもよい。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、テストモードへのエントリやテストモードからのイグジットのために動作する半導体メモリＭＥＭの内部回路を少なくできる。このため、相互接続テストにおいて、ＳｉＰの相互接続不良と半導体メモリＭＥＭの不良との切り分けをさらに容易に行うことができる。また、外部テスト端子ＰＣＫを設けることにより、相互接続テストに必要なテストサイクル数を少なくでき、テスト時間を短縮できる。この結果、システムＳＹＳの製造コストを削減できる。

図１９は、別の実施形態における半導体装置の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体装置は、ＳＤＲＡＭ等の半導体メモリＭＥＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、単一のメモリチップとして形成されてもよく、パッケージに封入された半導体記憶装置として形成されてもよい。

半導体メモリＭＥＭは、図１のテスト入力回路２２、テスト出力回路２４、データ出力バッファ２６およびデータ入力バッファ２８の代わりにテスト入力回路２２Ｂ、テスト出力回路２４Ｂ、データ出力バッファ２６Ｂおよびデータ入力バッファ２８Ｂを有している。半導体メモリＭＥＭのその他の構成は、データ端子ＤＱが１２８ビットであることを除き図１と同じである。半導体メモリチップＭＥＭの外部端子は、ボンディングワイヤまたはバンプを用いてロジックチップＬＯＧＩＣの外部端子に接続される。

半導体メモリＭＥＭのチップレイアウトは、データ端子ＤＱ０−１２７が複数列にレイアウトされることを除き、図２と同じである。例えばデータ端子ＤＱ０−１２７は、１列に６４ビットが配置され、２列が形成される。相対的に数の多いデータ端子ＤＱ０−１２７のレイアウトピッチは、他の端子のレイアウトピッチに比べて小さい。このため、ロジックチップＬＯＧＩＣと半導体メモリチップＭＥＭを用いてＳｉＰを組み立てるときに、データ信号線ＤＱ０−１２７の接続不良が発生しやすい。具体的には、ボンディングワイヤやバンプ等のデータ信号線ＤＱ０−１２７は、隣接するデータ信号線とショートしやすい。このため、この実施形態は、接続不良が発生しやすく、信頼性が相対的に低いデータ端子ＤＱ０−１２７に着目して相互接続テストが実施される。

半導体メモリＭＥＭが搭載されるシステムＳＹＳは、データ端子ＤＱのビット数が異なることを除き、図１０と同じである。システムＳＹＳの製造方法は、図１１と同じである。半導体メモリＭＥＭとロジックチップＬＯＧＩＣとの相互接続テストは、例えば、図１２に示したテストシステムＴＳＹＳを用いて、図１０に示した相互接続テスト回路ＩＣＴを動作することにより実施される。

テスト入力回路２２Ｂは、テストモード中に、アドレス端子Ａ１１に供給されるテスト信号をテスト書き込み信号ＴＥＳＷＲＺとして出力し、アドレス端子Ａ１２に供給されるテスト信号をテスト読み出し信号ＴＥＳＲＤＺとして出力する。テスト出力回路２４Ｂは、テストモード中に、データ端子ＤＱ０−１２７に供給されデータ入力バスＤＩＮＸを介して転送されるテストデータを、テスト書き込み信号ＴＥＳＷＲＺに同期してラッチする。ラッチしたテストデータは、データ出力バスＤＯＵＴＸに出力される。

データ出力バッファ２６Ｂは、通常動作モード中（ＴＥＳＺ＝低レベル）に、メモリコア４０から読み出され、バスコントローラ３８で反転された読み出しデータをデータ出力バスＤＯＵＴＸ（ＤＯＵＴ０Ｘ−１２７Ｘ）を介して受ける。そして、データ出力バッファ２６Ｂは、受けた読み出しデータの論理レベルを反転し、反転したデータをアウトプットイネーブル信号ＯＥ０Ｚに同期してデータ端子ＤＱ０−１２７に出力する。データ出力バッファ２６Ｂは、テストモード中（ＴＥＳＺ＝高レベル）に、データ出力バスＤＯＵＴＸ（ＤＯＵＴ０Ｘ−１２７Ｘ）を介して受けるテストデータの論理レベルを反転する。そして、データ出力バッファ２６Ｂは、反転したデータをテスト読み出し信号ＴＥＳＲＤＺに同期してデータ端子ＤＱ０−１２７に出力する。

データ入力バッファ２８Ｂは、通常動作モード中に、データ端子ＤＱ０に供給される書き込みデータを、書き込み信号ＷＲ０Ｚに同期して受ける。そして、データ入力バッファ２８Ｂは、受けた書き込みデータの論理レベルを反転し、反転したデータをデータ入力バスＤＩＮＸ（ＤＩＮ０Ｘ−１２７Ｘ）に出力する。データ入力バッファ２８Ｂは、テストモード中に、データ端子ＤＱ０に供給されるテストデータをテスト書き込み信号ＴＥＳＷＲ０Ｚに同期して受ける。そして、データ入力バッファ２８Ｂは、受けたテストデータの論理レベルを反転し、反転したデータをデータ入力バスＤＩＮＸ（ＤＩＮ０Ｘ−１２７Ｘ）に出力する。

図２０は、図１９に示したテスト入力回路２２Ｂおよびテスト出力回路２４Ｂの例を示している。テスト入力回路２２Ｂは、テストエントリ回路ＴＥＮＴ、アドレス信号ＩＡ１１−１２を受けるＡＮＤ回路を有するテスト入力部ＴＩＵおよびバッファ回路ＢＵＦ４を有している。なお、図中のラッチ回路ＳＦＦは、図１９に示したアドレスラッチ１６内に配置される。

テストエントリ回路ＴＥＮＴは、コマンド信号ＩＣＭＤおよびアドレス信号ＩＡをクロック信号ＩＣＬＫに同期して受ける。アドレス信号ＩＡは、ビットＩＡ１１−１２を除く少なくとも１ビットである。テストエントリ回路ＴＥＮＴは、コマンド信号ＩＣＭＤおよびアドレス信号ＩＡがエントリコマンドを示すときに、テスト信号ＴＥＳＺを高レベルに活性化する。テストエントリ回路ＴＥＮＴは、コマンド信号ＩＣＭＤおよびアドレス信号ＩＡがイグジットコマンドを示すときに、テスト信号ＴＥＳＺを低レベルに非活性化する。

アドレス信号ＩＡ１１を受けるＡＮＤ回路は、テスト信号ＴＥＳＺが高レベルのときに有効になり、アドレス信号ＩＡ１１をテスト書き込み信号ＴＥＳＷＲ０Ｚとして出力する。アドレス信号ＩＡ１２を受けるＡＮＤ回路は、テスト信号ＴＥＳＺが高レベルのときに有効になり、アドレス信号ＩＡ１２をテスト読み出し信号ＴＥＳＲＤＺとして出力する。テスト書き込み信号ＴＥＳＷＲＺおよびテスト読み出し信号ＴＥＳＲＤＺは、バッファ回路ＢＵＦ４を介してテスト出力回路２４Ｂに供給される。

テスト出力回路２４Ｂは、各データ端子ＤＱに対応して入力データ選択部ＤＩＳＥＬ、データラッチＤＬＴおよび出力データ選択部ＤＯＳＥＬを有している。ここでは、データ端子ＤＱ０に対応する回路について説明する。

入力データ選択部ＤＩＳＥＬは、通常動作モード中（ＴＥＳＺ＝低レベル）に、データ入力バッファ２８Ｂから供給される書き込みデータＤＩＮ０Ｘを選択し、選択したデータを書き込みデータバスＷＤＢ０Ｘに出力する。入力データ選択部ＤＩＳＥＬは、テストモード中（ＴＥＳＺ＝高レベル）に、データ入力バッファ２８Ｂから供給されるテスト書き込みデータＤＩＮ０Ｘを選択し、選択したデータをテスト書き込みデータバスＴＷＤ０Ｘに出力する。

データラッチＤＬＴは、テスト書き込みデータバスＴＷＤ０Ｘに供給されるテストデータをテスト書き込み信号ＴＥＳＷＲＺに同期してラッチし、ラッチしたテストデータをテスト読み出しデータバスＴＲＤ０Ｘに出力する。テスト書き込み信号ＴＥＳＷＲＺは、テスト書き込み信号ＴＥＳＷＲ０Ｚをバッファ回路ＢＵＦ５により遅延させた信号である。

出力データ選択部ＤＯＳＥＬは、通常動作モード中に読み出しデータバスＲＤＢ０Ｘに供給されるメモリコア４０からの読み出しデータを選択し、選択したデータをデータ出力バスＤＯＵＴ０Ｘに出力する。出力データ選択部ＤＯＳＥＬは、テストモード中に、テスト読み出しデータバスＴＲＤ０Ｘに供給されるテストデータを選択し、選択したデータをデータ出力バスＤＯＵＴ０Ｘに出力する。

図２１は、図２０に示した入力データ選択部ＤＩＳＥＬ、データラッチＤＬＴおよび出力データ選択部ＤＯＳＥＬの例を示している。この例では、データ端子ＤＱ０に対応する回路を示している。データ端子ＤＱ１−１２７に対応する回路も、ビットを示す数値が異なることを除き図２１と同じである。

入力データ選択部ＤＩＳＥＬは、テスト信号ＴＥＳＺが高レベル中に有効になるＡＮＤ回路と、テスト信号ＴＥＳＺが低レベル中に有効になるＡＮＤ回路を有している。データラッチＤＬＴは、図５に示したレジスタＲＥＧ０と同様の回路である。ラッチＤＬＴは、テスト信号ＴＥＳＺが高レベルの期間に、テスト書き込み信号ＴＥＳＷＲＺに同期して動作する。具体的には、ラッチＤＬＴは、入力データ選択部ＤＩＳＥＬからのテスト書き込みデータをテスト書き込み信号ＴＥＳＷＲＺの立ち上がりエッジに同期してラッチし、ラッチしたデータをテスト読み出しデータバスＴＲＤ０Ｘに出力する。出力データ選択部ＤＯＳＥＬは、テスト信号ＴＥＳＺが低レベル中にオンするスイッチＳＷ３と、テスト信号ＴＥＳＺが高レベル中にオンするスイッチＳＷ４とを有している。例えば、スイッチＳＷ１−２は、ＣＭＯＳ伝達ゲートを有する。

図２２は、図１９に示したデータ出力バッファ２６Ｂおよびデータ入力バッファ２８Ｂの例を示している。この例では、データ端子ＤＱ０に対応する回路を示している。データ端子ＤＱ１−１２７に対応する回路も、ビットを示す数値が異なることを除き図２２と同じである。

データ出力バッファ２６Ｂは、テスト信号ＴＥＳＺおよびテスト読み出し信号ＴＥＳＲＤＺのＡＮＤ論理とアウトプットイネーブル信号ＯＥ０Ｚとを受けるＯＲ回路と、出力トランジスタＯＵＴＴＲとを有している。出力トランジスタＯＵＴＴＲは、ＯＲ回路の出力が高レベルの期間に、データ出力バスＤＯＵＴ０Ｘから供給されるデータの論理を反転し、反転したデータをデータ端子ＤＱ０に出力する。

データ入力バッファ２８Ｂは、書き込み信号ＷＲ０Ｚおよびテスト書き込み信号ＴＥＳＷＲ０Ｚを受けるＯＲ回路と、ＮＡＮＤゲートとを有している。ＮＡＮＤゲートは、ＯＲ回路の出力が高レベルの期間に、データ端子ＤＱ０に供給されるデータの論理レベルを反転し、反転したデータをデータ入力バスＤＩＮＸに出力する。

図２３は、図１９に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの相互接続テストを実施する例を示している。図２３の波形は、図１０に示したＳｉＰ内の２つの半導体メモリＭＥＭの一方の動作を示す。

コマンド信号ＣＭＤ、アドレス信号Ａ１１、Ａ１２、Ａ４、クロックイネーブル信号ＣＫＥおよびクロック信号ＣＬＫは、図１０に示した相互接続テスト回路ＩＣＴから２つの半導体メモリチップＭＥＭの一方に出力される。データ信号ＤＱ０−１２７は、相互接続テスト回路ＩＣＴから半導体メモリチップＭＥＭの一方に出力され、あるいは、半導体メモリチップＭＥＭの一方から相互接続テスト回路ＩＣＴに出力される。

まず、相互接続テスト回路ＩＣＴは、クロック信号ＣＬＫに同期して、コマンド端子ＣＭＤにテストコマンドＴＣＭＤを出力し、アドレス端子（例えば、Ａ４）にテストコードＴＣ４を出力する。図２０に示したテストエントリ回路ＴＥＮＴは、テストコマンドＴＣＭＤとともに受けるテストコードＴＣ４に応答してエントリコマンドＥＮＴを認識し、テスト信号ＴＥＳＺを活性化する（図２３（ａ））。テスト信号ＴＥＳＺの活性化により、半導体メモリＭＥＭの動作モードは、通常動作モードからテストモードに移行する。これ以降、イグジットコマンドＥＸＴが供給されるまで、クロック信号ＣＬＫは停止され、低レベルに保持される。

次に、相互接続テスト回路ＩＣＴは、アドレス信号Ａ１１を所定の期間高レベルに設定する（図２３（ｂ））。アドレス信号Ａ１１の高レベルは、テストデータ入力コマンドＤＩＮを示す。相互接続テスト回路ＩＣＴは、アドレス信号Ａ１１の高レベル中に、高レベル”Ｈ”のテストデータを偶数番号のデータ端子ＤＱ０、２、...、１２６に供給し、低レベル”Ｌ”のテストデータを奇数番号のデータ端子ＤＱ１、３、...、１２７に供給する（図２３（ｃ））。

図２０に示したテスト入力回路２２Ｂは、アドレス信号Ａ１１の高レベルに応答して、テスト書き込み信号ＴＥＳＷＲ０Ｚを活性化する（図２３（ｄ））。図２２に示したデータ入力バッファ２８Ｂは、テスト書き込み信号ＴＥＳＷＲ０Ｚに同期してデータ端子ＤＱ０−１２７に供給されたテストデータを受ける。テスト出力回路２４Ｂは、テスト書き込み信号ＴＥＳＷＲ０Ｚに応答してテスト書き込み信号ＴＥＳＷＲＺを活性化する（図２３（ｅ））。

図２０に示したデータラッチＤＬＴは、テスト書き込みデータバスＴＷＤＸに供給されるテストデータをテスト書き込み信号ＴＥＳＷＲＺに同期してラッチする（図２３（ｆ））。この例では、偶数番号のテスト書き込みデータバスＴＷＤ０Ｘ、２Ｘ、...、１２６Ｘには、高レベル”Ｈ”が供給される。奇数番号のテスト書き込みデータバスＴＷＤ１Ｘ、３Ｘ、...、１２７Ｘには、低レベル”Ｌ”が供給される。データラッチＤＬＴにラッチされたテストデータは、テスト読み出しデータバスＴＲＤＸに出力される（図２３（ｇ））。

次に、相互接続テスト回路ＩＣＴは、アドレス信号Ａ１２を所定の期間高レベルに設定する（図２３（ｈ））。アドレス信号Ａ１２の高レベルは、テストデータ出力コマンドＤＯＵＴを示す。図２０に示したテスト入力回路２２Ｂは、アドレス信号Ａ１２の高レベルに応答して、テスト読み出し信号ＴＥＳＲＤＺを活性化する（図２３（ｉ））。図２２に示したデータ出力バッファ２６Ｂは、テスト読み出しデータバスＴＲＤＸからデータ出力バスＤＯＵＴＸに転送されるテストデータを、テスト読み出し信号ＴＥＳＲＤＺに同期してデータ端子ＤＱ０−１２７に出力する（図２３（ｊ））。相互接続テスト回路ＩＣＴは、半導体メモリＭＥＭからのテストデータＤＱ０−１２７を期待値と比較する。図中の矢印は、比較タイミングの一例を示している。テストデータＤＱ０−１２７が期待値と異なっているとき、ロジックチップＬＯＧＩＣと半導体メモリチップＭＥＭとを接続する信号線Ａ１１−１２、ＤＱ０−１２７のいずれかのショートまたは断線が検出される。

次に、パワーダウンモードへのエントリを防止するために、相互接続テスト回路ＩＣＴは、クロックイネーブル信号ＣＫＥを高レベルに変化した後に、クロック信号ＣＬＫの発振を開始する（図２３（ｋ））。相互接続テスト回路ＩＣＴは、クロック信号ＣＬＫに同期して、コマンド端子ＣＭＤにテストコマンドＴＣＭＤを出力し、アドレス端子（例えば、Ａ４）にテストコードＴＣ５を出力する。テストエントリ回路ＴＥＮＴは、テストコマンドＴＣＭＤとともに受けるテストコードＴＣ５に応答してイグジットコマンドＥＸＩＴを認識し、テスト信号ＴＥＳＺを非活性化する（図２３（ｌ））。そして、相互接続テストが終了する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レイアウトピッチが小さく、接続不良が発生しやすい外部端子Ｄ０−１２７の相互接続テストを、少ないテスト回路を用いて効率的に実施できる。

図２４は、別の実施形態における半導体装置のデータ選択部ＤＳＵ０−１の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体装置は、ＳＤＲＡＭ等の半導体メモリＭＥＭである。データ選択部ＤＳＵ０−１を除く構成は、図１から図１２と同じである。なお、図１６に示した半導体メモリＭＥＭに、図２４のデータ選択部ＤＳＵ０−１を適用してもよい。

データ選択部ＤＳＵ０−１は、図９に示したデータ選択部ＤＳＵ０−１に反転スイッチＩＳＷ０−１を追加している。例えば、反転スイッチＩＳＷ０−１は、ヒューズ回路を有している。図２４に示した状態は、ヒューズ回路がプログラムされていないときを示している。このとき、半導体メモリＭＥＭは、図１から図１２と同じであり、相互接続テストの方法も図１３から図１５と同じである。各反転スイッチＩＳＷ０−１は、ヒューズ回路のプログラムにより切り替わる。このとき、各反転スイッチＩＳＷ０−１は、テストデータバスＴＢＵＳＸ上のテストデータの論理レベルを反転し、反転したテストデータをスイッチ回路ＳＷ２に伝達する。

この実施形態では、例えば、半導体メモリＭＥＭは、２つのデータ線ＤＱの間に配線された制御信号線を有している。制御信号線上に伝達される制御信号の論理レベルは、半導体メモリＭＥＭのユーザ仕様により、高レベルまたは低レベルのいずれかに固定される。制御信号線は、２つのデータ端子ＤＱの間に配置された外部制御端子を介してロジックチップＬＯＧＩＣに接続される。相互接続テストでは、反転スイッチＩＳＷ０−１により、外部制御端子の論理レベルと逆レベルのテストデータを隣接するデータ端子ＤＱから出力する。そして、相互接続テストでは、外部制御端子を含めた外部端子の接続チェックが実施される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ユーザ仕様により論理レベルが異なる制御信号線がデータ線ＤＱの間に配線されるときにも、相互接続テストを確実に実施できる。

なお、図１６に示した外部テスト端子ＰＣＫおよびテスト入力バッファ４２Ａは、図１９に示した半導体メモリＭＥＭに形成されてもよい。このとき、外部テスト端子ＰＣＫに供給されるテスト信号ＴＥＳＺによりテストモードにエントリできるため、図２０に示したテストエントリ回路ＴＥＮＴは不要である。

上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
外部からデータを受信する入力部と、
データバスを介して転送されるデータを出力する出力部と、
テスト信号に応答して前記入力部から入力されるデータを前記データバスに供給する供給部と、
第１外部端子から供給されるクロック信号に基づいて前記供給部を動作させる駆動部と
を含むことを特徴とする半導体装置。
（付記２）
前記出力部は、隣り合うデータが互いに異なるように複数の出力端子にデータを出力することを特徴とする半導体装置。
（付記３）
前記出力部は、複数の出力端子に対応して設けられる複数の第１選択部を備え、
前記複数の第１選択部は、交互に前記データバスを介して転送されるデータを反転する反転部を備えること
を特徴とする付記１または付記２に記載の半導体装置。
（付記４）
前記第１外部端子はアドレス端子であること
を特徴とする付記１乃至付記３の何れか一に記載の半導体装置。
（付記５）
前記入力部は複数の第２外部端子からデータを受信し、
前記供給部は前記複数の第２外部端子に対応して設けられる複数の第２選択部を備えること
を特徴とする付記１乃至付記４の何れか一に記載の半導体装置。
（付記６）
前記複数の第２選択部に対応して設けられる複数のレジスタを含むシフトレジスタを備え、
対応するレジスタからの制御信号に基づいて対応する第２選択部が活性化されること
を特徴とする付記５に記載の半導体装置。
（付記７）
前記テスト信号の活性化に基づいて前記シフトレジスタのリセットを解除するレジスタリセット回路を備えること
を特徴とする付記６に記載の半導体装置
（付記８）
前記テスト信号の非活性化に応じて前記データバスをクランプするクランプ回路を備えること
を特徴とする付記１乃至付記７の何れか一に記載の半導体装置。
（付記９）
前記入力部および前記供給部は、半導体装置チップにおける第１辺の側に配置され、
前記出力部は、前記半導体装置チップにおける前記第１辺に対向する第２辺の側に配置され、
前記データバスは、前記第１辺の側から前記第２辺の側にかけて配線されること
を特徴とする付記１乃至付記８の何れか一に記載の半導体装置。
（付記１０）
入出力端子に供給されるデータを通常動作モード中に内部回路に出力し、テストモード中にテスト回路に出力する入力データ選択部と、
前記テスト回路に含まれ、前記入力データ選択部からのデータを、第１入力端子に供給されるテスト書き込み信号に同期してラッチするラッチ回路と、
前記通常動作モード中に前記内部回路から供給されるデータを選択し、前記テストモード中に前記ラッチ回路から出力されるデータを選択し、前記入出力端子に出力データ選択部と、
前記テストモード中に前記出力データ選択部からのデータを、第２入力端子に供給されるテスト読み出し信号に同期して前記入出力端子に出力するデータ出力部と
を含むことを特徴とする半導体装置。
（付記１１）
前記入力データ選択部、前記ラッチ回路、前記出力データ選択部および前記データ出力部は、複数の前記入出力端子毎に設けられ、
前記テスト書き込み信号は、前記ラッチ回路に共通に供給され、
前記テスト読み出し信号は、前記データ出力部に共通に供給されること
を特徴とする付記１０に記載の半導体装置。
（付記１２）
複数の入力端子を介して複数データを受信し、
クロック信号に同期して前記複数のデータから一のデータを選択して共通バスに供給し、
前記共通バスのデータを複数の出力端子の内の第１出力端子から出力し、
前記共通バスのデータを反転させた反転データを複数の出力端子の内の前記第１出力端子に隣接する第２出力端子から出力し、
前記第１出力端子から出力される前記データおよび前記第２出力端子から前記反転データをチェックすることで半導体装置を製造すること
を特徴とする半導体装置の製造方法。
（付記１３）
アドレス端子から供給される外部クロック信号に基づいて前記クロック信号が生成されること
を特徴とする付記１２に記載の半導体装置の製造方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥クロックバッファ；１２‥クロックイネーブルラッチ；１４‥アドレスバッファ；６‥アドレスラッチ；１８‥コマンドバッファ；２０‥コマンドデコーダ；２２‥テスト入力回路；２４‥テスト出力回路；２６‥データ出力バッファ；２８‥データ入力バッファ；３０‥バーストコントローラ；３２‥アドレスコントローラ；３４‥モードレジスタ；３６‥コアコントローラ；３８‥バスコントローラ；４０‥メモリコア；ＣＤＵ‥クロック駆動部；ＣＬＭＰ‥クランプ回路；ＤＳＵ０、ＤＳＵ１‥データ選択部；ＩＣＴ‥相互接続テスト回路；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＯＥＧＥＮ‥アウトプットイネーブル生成回路；ＲＲＳＴ‥レジスタリセット回路；ＳＦＴＲ‥シフトレジスタ；ＴＤＵ‥テストデータ選択部；ＴＥＮＴ‥テストエントリ回路；ＴＩＵ‥テスト入力部

Claims (5)

1. 外部からデータを受信する入力部と、
   データバスを介して転送されるデータを出力する出力部と、
   テスト信号に応答して前記入力部から入力されるデータを前記データバスに供給する供給部と、
   第１外部端子から供給されるクロック信号に基づいて前記供給部を動作させる駆動部と
   を含むことを特徴とする半導体装置。
2. 前記出力部は、隣り合うデータが互いに異なるように複数の出力端子にデータを出力することを特徴とする半導体装置。
3. 前記出力部は、複数の出力端子に対応して設けられる複数の第１選択部を備え、
   前記複数の第１選択部は、交互に前記データバスを介して転送されるデータを反転する反転部を備えること
   を特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１外部端子はアドレス端子であること
   を特徴とする請求項１乃至請求項３の何れか一に記載の半導体装置。
5. 複数の入力端子を介して複数データを受信し、
   クロック信号に同期して前記複数のデータから一のデータを選択して共通バスに供給し、
   前記共通バスのデータを複数の出力端子の内の第１出力端子から出力し、
   前記共通バスのデータを反転させた反転データを複数の出力端子の内の前記第１出力端子に隣接する第２出力端子から出力し、
   前記第１出力端子から出力される前記データおよび前記第２出力端子から前記反転データをチェックすることで半導体装置を製造すること
   を特徴とする半導体装置の製造方法。

Images