JP2010283581A - レベルシフト回路 - Google Patents

Abstract

【課題】定常状態においては電力消費が少なく、且つ、電源投入時においても出力状態の確定が保証されるレベルシフト回路を提供する。
【解決手段】一次側の電位系より高電位の二次側の電位系に論理値信号を伝達するレベルシフト回路であって、一次側の電位系で動作するパルス生成回路１１とＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２から構成される入力回路１０と、二次側の電位系で動作するインバータＵ２１およびＵ２２を、互いの入力と出力の間に接続された抵抗を介して環状に接続して構成されるラッチ回路２０と、二次側の高電位あるいは低電位に設定する初期値設定回路３１あるいは３２を備え、少なくとも一方のインバータの入力に初期値設定回路を接続することにより、電源投入時の出力状態を確定する。
【選択図】図１

Description

本発明は、一次側の電位系から一次側の電位系より高電位の二次側の電位系に論理値信号を伝達するレベルシフト回路に関する。

従来のレベルシフト回路の第１の構成例を図４に示す。図４は、本出願人が本願に先行して出願した特開２００７−１７４６２７号（特許文献１）にて開示したレベルシフト回路である。
図４に示すレベルシフト回路は、入力回路１０およびラッチ回路２０から構成されている。
入力回路１０は、一次側の高電位Ｖ１Ｈと一次側の低電位Ｖ１Ｌとの間で動作するパルス生成回路１１と、ＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）Ｍ１１およびＭ１２から構成される。
パルス生成回路１１は、入力信号ＩＮが入力され、出力信号Ｏ１および出力信号Ｏ２を出力する。パルス生成回路１１の出力信号Ｏ１は、ＮチャンネルＭＯＳＦＥＴＭ１１のゲートに接続し、パルス生成回路１１の出力信号Ｏ２は、ＮチャンネルＭＯＳＦＥＴＭ１２のゲートに接続されている。ＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２は、ソースが一次側の低電位Ｖ１Ｌに接続され、ドレインはラッチ回路２０の入力Ｎ１およびＮ２にそれぞれ接続されている。

ラッチ回路２０は、二次側の高電位Ｖ２Ｈと二次側の低電位Ｖ２Ｌとの間で動作するインバータＵ２１およびＵ２２と、抵抗Ｒ２１およびＲ２２から構成される。
ラッチ回路２０の入力Ｎ１は、インバータＵ２１の入力に接続されるとともに、抵抗Ｒ２２を介してインバータＵ２２の出力に接続されている。ラッチ回路２０の入力Ｎ２は、インバータＵ２２の入力に接続されるとともに、抵抗Ｒ２１を介してインバータＵ２１の出力に接続されている。インバータＵ２２の出力は、ラッチ回路２０の出力ＯＵＴとなる。
ここで図５および図６について説明する。図５は、図４におけるパルス生成回路１１の具体的な構成を示し、図６は、パルス生成回路１１の入出力動作波形を示している。
図５に示すようにパルス生成回路１１は、４段のインバータＵ１〜Ｕ４が直列接続されて構成された遅延回路Ｄ１と、インバータＵ５およびＵ６と、２入力のＮＯＲ回路Ｕ７およびＵ８とから構成され、入力信号ＩＮから出力信号Ｏ１およびＯ２を生成して出力する。

出力信号Ｏ１は、入力信号ＩＮを第一の入力とし、遅延回路Ｄ１およびインバータＵ５を介して入力信号ＩＮが一定時間遅延された反転信号を第二の入力とする、２入力のＮＯＲ回路Ｕ７より出力される。出力信号Ｏ２は、インバータＵ６による入力信号ＩＮの反転信号を第一の入力とし、遅延回路Ｄ１により入力信号ＩＮが一定時間遅延された信号を第二の入力とする、２入力のＮＯＲ回路Ｕ８より出力される。
このような構成のパルス生成回路１１は、図６に示す入出力動作波形のように、入力信号ＩＮの立ち上がりおよび立ち下がりに同期した微小パルス幅の信号を生成し出力する。すなわち、入力信号ＩＮの立ち下がりに同期した微小パルス信号を出力信号Ｏ１として出力し、入力信号ＩＮの立ち上がりに同期した微小パルス信号を出力信号Ｏ２として出力する。なお、この微小パルス幅は、遅延回路Ｄ１で設定された遅延時間により決定される。

以上のパルス生成回路１１の動作を踏まえて、図４に示したレベルシフト回路の動作を説明する。
入力回路１０への入力信号ＩＮがＬレベル（Ｖ１Ｌ）からＨレベル（Ｖ１Ｈ）へ立ち上がると、パルス生成回路１１の出力信号Ｏ２から微小パルスがＮチャンネルＭＯＳＦＥＴＭ１２のゲートに入力され、Ｍ１２が微小時間オンする。すると、ラッチ回路２０の入力Ｎ２の電位が低下し（Ｖ１Ｌ）、インバータＵ２２の出力はＨレベル（Ｖ２Ｈ）、インバータＵ２１の出力はＬレベル（Ｖ２Ｌ）となる。すなわち、ラッチ回路２０の出力ＯＵＴは、Ｈレベルとなる。
一方、入力回路１０への入力信号ＩＮがＨレベル（Ｖ１Ｈ）からＬレベル（Ｖ１Ｌ）へ立ち下がると、パルス生成回路１１の出力信号Ｏ１から微小パルスがＮチャンネルＭＯＳＦＥＴＭ１１のゲートに入力され、Ｍ１１が微小時間オンする。すると、ラッチ回路２０の入力Ｎ１の電位が低下し（Ｖ１Ｌ）、インバータＵ２１の出力はＨレベル（Ｖ２Ｈ）、インバータＵ２２の出力はＬレベル（Ｖ２Ｌ）となる。すなわち、ラッチ回路２０の出力ＯＵＴはＬレベルとなる。

このように、図４に示したレベルシフト回路は、入力信号ＩＮの立ち上がりおよび立ち下がりの微小時間だけ動作を行い、電位変化のない定常状態ではＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２はオフ状態で、低消費電力を実現する構成となっている。
しかし、一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ２Ｌ）より遅れた場合は、入力信号ＩＮが確定せずラッチ回路２０の入力Ｎ１およびＮ２も不定となるため、ラッチ回路２０の出力ＯＵＴが不定状態となってしまう。
次に、図７について説明する。図７は、従来のレベルシフト回路の第２の構成例で、特許文献２で開示されているものである。
図７に示す回路は、入力回路１０ａと、ラッチ回路２０ａと、初期値設定回路１３１および１３２とから構成され、図４に示した第１の構成例とは異なり、一次側の低電位Ｖ１Ｌと二次側の低電位Ｖ２Ｌを同一電位にして基準電位ＧＮＤと接続している。

入力回路１０ａは、一次側の高電位Ｖ１Ｈと基準電位ＧＮＤとの間で動作するインバータＵ１１およびＵ１２と、ＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２から構成されている。
インバータＵ１１は、入力信号ＩＮが入力され、その論理反転信号を出力する。インバータＵ１１の出力は、ＮチャンネルＭＯＳＦＥＴＭ１１のゲートとインバータＵ１２の入力に接続される。インバータＵ１２は、入力信号ＩＮと同相の信号を出力して、ＮチャンネルＭＯＳＦＥＴＭ１２のゲートに入力する。ＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２は、ソースが基準電位ＧＮＤに接続され、ドレインはそれぞれラッチ回路２０ａの入力Ｎ１ａおよびＮ２ａに接続されている。この入力回路１０ａは、図４の入力回路１０に対し、パルス生成回路１１を省略し、インバータＵ１１、Ｕ１２の出力を直接ＮチャンネルＭＯＳＦＥＴＭ１１、Ｍ１２のゲートに入力した形となっている。

ラッチ回路２０ａは、二次側の高電位Ｖ２Ｈと基準電位ＧＮＤとの間で動作するインバータＵ２１およびＵ２２から構成される。
インバータＵ２１は、二次側の高電位Ｖ２Ｈと基準電位ＧＮＤとの間に直列接続されたＰチャンネルＭＯＳＦＥＴＭ２１とＮチャンネルＭＯＳＦＥＴＭ２２から構成され、両者のゲートは共通に接続されてラッチ回路２０ａの入力Ｎ１ａとなっている。この入力Ｎ１ａには、ＮチャンネルＭＯＳＦＥＴＭ１１のドレインとインバータＵ２２の出力が接続されるとともに、初期値設定回路１３１が接続されている。インバータＵ２２は、二次側の高電位Ｖ２Ｈと基準電位ＧＮＤとの間に直列接続されたＰチャンネルＭＯＳＦＥＴＭ２３とＮチャンネルＭＯＳＦＥＴＭ２４から構成され、両者のゲートは共通に接続されてラッチ回路２０ａの入力Ｎ２ａとなっている。この入力Ｎ２ａには、ＮチャンネルＭＯＳＦＥＴＭ１２のドレインとインバータＵ２１の出力が接続されるとともに、初期値設定回路１３２が接続される。インバータＵ２２の出力は、ラッチ回路２０ａの出力ＯＵＴとなる。

初期値設定回路１３１は、ゲートおよびソースが二次側の高電位Ｖ２Ｈに接続され、ドレインがラッチ回路２０ａの入力Ｎ１ａに接続されるＰチャンネルＭＯＳＦＥＴＭ３Ｈで構成される。初期値設定回路１３２は、ゲートおよびソースが基準電位ＧＮＤに接続され、ドレインがラッチ回路２０ａの入力Ｎ２ａに接続されるＮチャンネルＭＯＳＦＥＴＭ３Ｌで構成される。
以上のように構成された図７に示すレベルシフト回路の動作について説明する。
まず、一次側の電源Ｖ１Ｈおよび二次側の電源Ｖ２Ｈが供給されている定常状態の動作
を説明する。
初期設定回路１３１のＰチャンネルＭＯＳＦＥＴＭ３Ｈは、ゲートおよびソースが二次側の高電位Ｖ２Ｈに接続しているためオフとなる。同様に、初期値設定回路１３２のＮチャンネルＭＯＳＦＥＴＭ３Ｌも、ゲートおよびソースが基準電位ＧＮＤに接続しているためオフとなる。

このためラッチ回路２０ａは、入力信号ＩＮに対応した信号を、出力ＯＵＴから出力する。すなわち、入力信号ＩＮがＨレベル（Ｖ１Ｈ）の場合は、ＮチャンネルＭＯＳＦＥＴＭ１１がオフし、Ｍ１２がオンする。すると、ラッチ回路２０ａの入力Ｎ２ａの電位が低下し（ＧＮＤ）、インバータＵ２２の出力はＨレベル（Ｖ２Ｈ）、インバータＵ２１の出力はＬレベル（ＧＮＤ）となる。すなわち、ラッチ回路２０ａの出力ＯＵＴは、Ｈレベルとなる。
一方、入力信号ＩＮがＬレベル（ＧＮＤ）の場合は、ＮチャンネルＭＯＳＦＥＴＭ１１がオンし、Ｍ１２がオフする。すると、ラッチ回路２０ａの入力Ｎ１ａの電位が低下し（ＧＮＤ）、インバータＵ２１の出力はＨレベル（Ｖ２Ｈ）、インバータＵ２２の出力はＬレベル（ＧＮＤ）となる。すなわち、ラッチ回路２０ａの出力ＯＵＴは、Ｌレベルとなる。

次に、一次側の電源投入（Ｖ１Ｈ、ＧＮＤ）が二次側の電源投入（Ｖ２Ｈ、ＧＮＤ）より遅く、入力信号ＩＮが確定しない場合の動作について説明する。
二次側の電源電圧（Ｖ２Ｈ−ＧＮＤ間電位）が、ラッチ回路２０ａを構成するＭＯＳＦＥＴＭ２１、Ｍ２２、Ｍ２３、Ｍ２４が動作を開始する電圧（しきい値電圧：例えば０．５〜１．０Ｖ）より低い電圧では、オフ状態である初期設定用のＭＯＳＦＥＴＭ３ＨおよびＭ３Ｌにそれぞれ漏れ電流（オフリーク電流）が流れる。このオフリーク電流により、ラッチ回路２０ａの入力Ｎ１ａおよびＮ２ａの電位が決定される。すなわち、ＰチャンネルＭＯＳＦＥＴＭ３Ｈが接続される入力Ｎ１ａがＨレベル（Ｖ２Ｈ）となり、ＮチャンネルＭＯＳＦＥＴＭ３Ｌが接続される入力Ｎ２ａがＬレベル（ＧＮＤ）となる。この状態で、二次側の高電位電源Ｖ２Ｈが更に上昇すると、入力Ｎ１ａおよびＮ２ａもこの電位を保持して上昇する。これにより、インバータＵ２１の出力はＬレベル（ＧＮＤ）、インバータＵ２２の出力はＨレベル（Ｖ２Ｈ）となる。すなわち、ラッチ回路２０ａの出力ＯＵＴはＨレベル（Ｖ２Ｈ）に設定され、初期状態が確定する。

なお、この初期状態で一次側の電源電位（Ｖ１Ｈ、ＧＮＤ）が投入されると、前述した定常状態と同様の動作となるため、説明は省略する。

特開２００７−１７４６２７号公報 特開２００８−１７４５６号公報

上述した従来のレベルシフト回路には、以下のような改善が望ましい点があった。
まず、図４に示した第１の構成例では、定常状態では低消費電力を実現するが、一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ２Ｌ）より遅れた場合は、入力信号ＩＮが確定せずラッチ回路２０の入力Ｎ１およびＮ２も不定となるため、ラッチ回路２０の出力ＯＵＴが不定状態となり、確定したい用途の場合は改善が必要である。
また、図７に示した第２の構成例では、一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ２Ｌ）より遅れた場合でも、初期値設定回路を設けることでラッチ回路２０ａの出力ＯＵＴの状態を設定するようにしているが、ＭＯＳＦＥＴのしきい値やオフリーク電流を利用した回路構成となっているため、初期設定動作の精度が低いという問題点がある。

すなわち、ＭＯＳＦＥＴのしきい値やオフリーク電流は、製造工程によるバラツキや使用する電源電圧や立ち上がり時間および温度条件で大きく変動するため、インバータを構成するＭＯＳＦＥＴと初期値設定回路を構成するＭＯＳＦＥＴとの相対的な特性比較で論理動作が決まり、所望する初期設定動作の保証が難しくなる。
さらに、図７に示した第２の構成例では、一次側の電位系から二次側の電位系へ信号を伝達するＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２は、入力信号ＩＮに従い相補的にオン・オフ動作をするため、一次側の低電位Ｖ１Ｌと二次側の低電位Ｖ２Ｌが同一電位の場合は問題ないが、図４に示す構成のように異なる電位で動作する場合には問題が生じる。すなわち、ＮチャンネルＭＯＳＦＥＴＭ１１あるいはＭ１２とインバータＵ２１あるいはＵ２２を構成するＮチャンネルＭＯＳＦＥＴにおいて、オンしているＭＯＳＦＥＴを介し一次側の低電位Ｖ１Ｌと二次側の低電位Ｖ２Ｌとの間で、高い電位側から低い電位側へ電流が流れる継続的な経路ができてしまうという問題がある。例えば、Ｖ２Ｌ＞Ｖ１Ｌであるとき、入力信号ＩＮがＨレベルだと、ＭＯＳＦＥＴＭ１２とＭ２２がオンし、Ｖ２Ｌ→Ｍ２２→Ｍ１２→Ｖ１Ｌという継続的な電流経路ができてしまう。すなわち、図７に示した第２の構成例は、一次側の低電位Ｖ１Ｌと二次側の低電位Ｖ２Ｌが異なる場合には使うことができない。

本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、一次側の低電位Ｖ１Ｌと二次側の低電位Ｖ２Ｌが異なる場合にでも使うことができ、且つ、電源投入時においても出力状態の確定が保証されるレベルシフト回路を提供することである。

上述した課題を解決するために、請求項１記載のレベルシフト回路によれば、一次側の電位系から該一次側の電位系より高電位の二次側の電位系に論理値信号を伝達するレベルシフト回路であって、前記二次側の電位系で動作する第１および第２のインバータを、互いの入力と出力の間に抵抗を接続することにより環状に接続して成るラッチ回路と、前記第１および第２のインバータの入力と、前記一次側の電位系の低電位側基準電位との間にそれぞれ接続された第１および第２のＭＯＳＦＥＴと、前記第１および第２のインバータの入力の少なくとも一方に接続された初期値設定回路と、を備えたことを特徴とする。
また、請求項２記載のレベルシフト回路によれば、前記初期値設定回路として、前記第１および第２のインバータの何れか一方の入力と前記二次側の電位系の高電位側電位との間に接続された第１の抵抗と、前記第１および第２のインバータの何れか他方の入力と前記二次側の電位系の低電位側電位との間に接続された第２の抵抗と、の少なくとも一方を備えたことを特徴とする。

また、請求項３記載のレベルシフト回路によれば、前記初期値設定回路として、前記第１および第２のインバータの何れか一方の入力と前記二次側の電位系の高電位側電位との間に接続された第１の容量と、前記第１および第２のインバータの何れか他方の入力と前記二次側の電位系の低電位側電位との間に接続された第２の容量と、の少なくとも一方を備えたことを特徴とする。
また、請求項４記載のレベルシフト回路によれば、前記レベルシフト回路は、前記一次側の電位系で動作し、前記論理値信号の立ち上がりに第１のパルス信号を生成して該第１のパルス信号を前記第１のＭＯＳＦＥＴのゲートに入力するとともに、前記論理値信号の立ち下がりに第２のパルス信号を生成して該第２のパルス信号を前記第２のＭＯＳＦＥＴのゲートに入力するパルス生成回路を備えたことを特徴とする。

また、請求項５記載のレベルシフト回路によれば、前記パルス生成回路は、前記論理値信号を所定時間遅延させた信号を出力する遅延回路を有し、前記論理値信号と前記遅延回路出力の反転信号との論理積により前記第１のパルス信号を生成し、前記論理値信号の反転信号と前記遅延回路の出力信号との論理積により前記第２のパルス信号を生成することを特徴とする。

本発明に係るレベルシフト回路は、一次側の電位系で動作する入力回路をパルス生成回路と２つのＮチャンネルＭＯＳＦＥＴから構成し、二次側の電位系で動作するラッチ回路を２つのインバータの相互の入出力を抵抗を介して環状に接続して構成し、二次側の高電位あるいは低電位に設定する初期値設定回路を備え、少なくとも一方のインバータの入力と初期値設定回路を接続することにより、定常状態における低消費電力を実現し、電源投入時においても出力状態の確定が保証されるという効果を奏する。

本発明に係るレベルシフト回路の第一の実施例を示す図である。 本発明に係るレベルシフト回路の第二の実施例を示す図である。 本発明に係るレベルシフト回路の第三の実施例を示す図である。 従来のレベルシフト回路の第１の構成例を示す図である。 パルス生成回路１１の具体的な構成を示す図である。 パルス生成回路１１の入出力動作波形を示す図である。 従来のレベルシフト回路の第２の構成例を示す図である。

以下、本発明の実施形態に係るレベルシフト回路について、図面を参照しながら説明する。
図１は、この発明のレベルシフト回路の第１の実施例を示すブロック図である。図４、図７に示す従来回路例と同じ部位には同じ符号を付して詳細な説明は省略する。
図１に示すレベルシフト回路は、入力回路１０、ラッチ回路２０および初期値設定回路３１、３２から構成されていて、図４に示す従来のレベルシフト回路に初期値設定回路３１、３２が付加された構成となっている。
初期値設定回路３１は、一端が二次側の高電位Ｖ２Ｈに接続され、他端がラッチ回路２０の入力Ｎ１に接続される抵抗ＲＨで構成される。初期値設定回路３２は、一端が二次側の低電位Ｖ２Ｌに接続され、他端がラッチ回路２０の入力Ｎ２に接続される抵抗ＲＬで構成される。

ここで、インバータＵ２１およびＵ２２をそれぞれＣＭＯＳインバータにより構成する場合、抵抗ＲＨおよびＲＬの抵抗値（それぞれの抵抗値もＲＨ，ＲＬと記す）と、ＮチャンネルＭＯＳＦＥＴＭ１１，Ｍ１２およびインバータＵ２１およびＵ２２を構成するＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）は、以下の（１）〜（４）式を満足するように設定しておく。
ＲＨ＞＞Ｒｏｎ（Ｕ２２；ＮＭＯＳ）＋Ｒ２２ ・・・ （１）
ＲＬ＞＞Ｒｏｎ（Ｕ２１；ＰＭＯＳ）＋Ｒ２１ ・・・ （２）
Ｒｏｎ（Ｍ１１）＜＜Ｒｏｎ（Ｕ２２；ＰＭＯＳ）＋Ｒ２２ ・・・ （３）
Ｒｏｎ（Ｍ１２）＜＜Ｒｏｎ（Ｕ２１；ＰＭＯＳ）＋Ｒ２１ ・・・ （４）
ここで、Ｒｏｎ（Ｍ１１），Ｒｏｎ（Ｍ１２）はそれぞれＮチャンネルＭＯＳＦＥＴＭ１１，Ｍ１２のオン抵抗を意味し、Ｒｏｎ（Ｕ２２；ＮＭＯＳ）はインバータＵ２２を構成するＮチャンネルＭＯＳＦＥＴのオン抵抗を意味し、Ｒｏｎ（Ｕ２１；ＰＭＯＳ），Ｒｏｎ（Ｕ２２；ＰＭＯＳ）はそれぞれインバータＵ２１，Ｕ２２を構成するＰチャンネルＭＯＳＦＥＴのオン抵抗を意味する。また、抵抗Ｒ２１，Ｒ２２の抵抗値もＲ２１，Ｒ２２と記している。

なお、パルス生成回路１１の具体的な構成および入出力動作波形は、図４に示す従来のレベルシフト回路におけるパルス生成回路１１の構成および入出力波形を示す図５、６と同一であり、説明は省略する。
以上のように構成された図１に示すレベルシフト回路の動作について説明する。
まず、一次側の電源電位Ｖ１ＨとＶ１Ｌおよび二次側の電源電位Ｖ２ＨとＶ２Ｌが供給
されている定常状態での動作を説明する。
上記（１）〜（４）式が満足されている場合、初期値設定回路３１の抵抗ＲＨおよび初期値設定回路３２の抵抗ＲＬは、定常状態では無視することができる。このため、上述した図４に示す従来のレベルシフト回路と同一の動作となる。
すなわち、入力回路１０への入力信号ＩＮがＬレベル（Ｖ１Ｌ）からＨレベル（Ｖ１Ｈ）へ立ち上がると、パルス生成回路１１の出力信号Ｏ２から微小パルスがＮチャンネルＭＯＳＦＥＴＭ１２のゲートに入力され、Ｍ１２が微小時間オンする。すると、ラッチ回路２０の入力Ｎ２の電位が低下し（Ｖ１Ｌ）、インバータＵ２２の出力はＨレベル（Ｖ２Ｈ）、インバータＵ２１の出力はＬレベル（Ｖ２Ｌ）となる。すなわち、ラッチ回路２０の出力ＯＵＴは、Ｈレベルとなる。

一方、入力回路１０への入力信号ＩＮがＨレベル（Ｖ１Ｈ）からＬレベル（Ｖ１Ｌ）へ立ち下がると、パルス生成回路１１の出力信号Ｏ１から微小パルスがＮチャンネルＭＯＳＦＥＴＭ１１のゲートに入力され、Ｍ１１が微小時間オンする。すると、ラッチ回路２０の入力Ｎ１の電位が低下し（ＶＬ１）、インバータＵ２１の出力はＨレベル（Ｖ２Ｈ）、インバータＵ２２の出力はＬレベル（Ｖ２Ｌ）となる。すなわち、ラッチ回路２０の出力ＯＵＴはＬレベルとなる。
次に、一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ１Ｌ）より遅く、入力信号ＩＮが確定しない場合の動作について説明する。
二次側の電源電位（Ｖ２Ｈ、Ｖ２Ｌ）が投入されると、初期値設定回路３１の抵抗ＲＨにより、ラッチ回路２０の入力Ｎ１はＨレベル（Ｖ２Ｈ）に上昇し、初期値設定回路３２の抵抗ＲＬにより、ラッチ回路２０の入力Ｎ２はＬレベル（Ｖ２Ｌ）に低下する。

この状態で、二次側の電源電圧（Ｖ２Ｈ−Ｖ２Ｌ間電位）が、インバータＵ２１およびＵ２２が動作する電圧（しきい値電圧：例えば０．５〜１．０Ｖ）以上に上昇すると、入力Ｎ１もこの電位を保持して上昇し、この値（入力Ｎ１の論理値Ｈ）がラッチ回路２０にラッチされる。すなわち、インバータＵ２１の出力はＬレベル（Ｖ２Ｌ）、インバータＵ２２の出力はＨレベル（Ｖ２Ｈ）となる。これにより、ラッチ回路２０の出力ＯＵＴはＨレベル（Ｖ２Ｈ）に設定され、初期状態が確定する。
なお、この初期状態で一次側の電源電位（Ｖ１Ｈ、Ｖ１Ｌ）が投入されると、前述した定常状態と同様の動作となるため、説明は省略する。
以上説明したように、図１に示したレベルシフト回路は、入力信号ＩＮに電位変化がない定常状態の場合では、ＮチャンネルＭＯＳＦＥＴＭ１１およびＭ１２がオフしており、出力ＯＵＴがＬレベルの場合に、Ｖ２Ｈから抵抗ＲＨ，Ｒ２２およびオンしているインバータＵ２１のＮチャンネルＭＯＳＦＥＴを介してＶ２Ｌに流れる微少電流と、インバータＵ２１の出力（Ｈレベル）から抵抗Ｒ２１およびＲＬを介してＶ２Ｌに流れる微小電流を除き定常的に電流を消費しない回路構成で、低消費電力化を実現できる。そして、一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ１Ｌ）より遅く入力信号ＩＮが確定しない場合は、初期値設定回路の抵抗ＲＨおよびＲＬの抵抗値を適切に設定することで、ラッチ回路の出力状態を確実に設定することができ、製造バラツキや動作条件などに影響を受けずに簡単な回路構成で低消費電力のレベルシフト回路を実現できる。

特に、図１に示したレベルシフト回路は、初期値設定回路３１および３２を抵抗で構成したことにより、二次側の電源電圧（Ｖ２Ｈ−Ｖ２Ｌ間電位）の立ち上がり速度が遅い場合の初期設定動作に好適となる。
なお、図１では、初期値設定回路３１および３２を備えたレベルシフト回路を示したが、いずれか一方を備えたレベルシフト回路で具体化してもよい。また、初期値設定回路３１および３２と入力Ｎ１およびＮ２との接続を入れ替えて構成してもよい。

図２は、この発明のレベルシフト回路の第２の実施例を示すブロック図である。図１に示す第１の実施例、および、図４、図７に示す従来回路例と同じ部位には同じ符号を付して詳細な説明は省略する。
図２に示す回路は、入力回路１０と、ラッチ回路２０と、初期値設定回路３１ａおよび３２ａから構成されている。なお、入力回路１０およびラッチ回路２０の構成・動作は実施例１に関する図１のものと同一であり、説明は省略する。
初期値設定回路３１ａは、一端が二次側の高電位Ｖ２Ｈに接続され、他端がラッチ回路２０の入力Ｎ１に接続する容量ＣＨで構成される。初期値設定回路３２ａは、一端が二次側の低電位Ｖ２Ｌに接続され、他端がラッチ回路２０の入力Ｎ２に接続する容量ＣＬで構成される。

なお、初期値設定回路に容量を適用するため、ＭＯＳＦＥＴのゲート容量や配線容量などの寄生容量も考慮する必要がある。そこで、入力Ｎ１に接続されているインバータＵ２１のゲート容量などからなる寄生容量２１を、入力Ｎ１と二次側の高電位Ｖ２Ｈ間の寄生容量ＣＰ１および入力Ｎ１と二次側の低電位Ｖ２Ｌ間の寄生容量ＣＮ１に分けて、図２に表示する。同様に、インバータＵ２２のゲート容量などからなる入力Ｎ２に接続されている寄生容量２２を、入力Ｎ２と二次側の高電位Ｖ２Ｈ間の寄生容量ＣＰ２および入力Ｎ２と二次側の低電位Ｖ２Ｌ間の寄生容量ＣＮ２に分けて、図２に表示する。
ここで、初期値設定回路の容量ＣＨおよび容量ＣＬの容量値（これらもＣＨ、ＣＬと記す。）は、寄生容量（ＣＰ１、ＣＮ１、ＣＰ２、ＣＮ２）の容量値（これらもＣＰ１、ＣＮ１、ＣＰ２、ＣＮ２と記す。）も考慮して、容量値比（以下、単に容量比という。）が次式を満足するように設定する。

（ＣＨ＋ＣＰ１）／ＣＮ１＞ＣＰ２／（ＣＬ＋ＣＮ２） ・・・ （５）
以上のように構成された図２に示すレベルシフト回路の動作について説明する。
まず、一次側の電源電位Ｖ１ＨとＶ１Ｌおよび二次側の電源電位Ｖ２ＨとＶ２Ｌが供給
されている定常状態での動作を説明する。
定常状態では、初期値設定回路３１ａの容量ＣＨおよび初期値設定回路３２ａの容量ＣＬと寄生容量２１（ＣＰ１、ＣＮ１）および２２（ＣＰ２、ＣＮ２）は無視することができ、上述の図１と同一の動作となる。従い、これ以上の説明は省略する。
次に、一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ１Ｌ）より遅く、入力信号ＩＮが確定しない場合の動作について説明する。
二次側の電源電圧（Ｖ２Ｈ−Ｖ２Ｌ間電位）が投入されると、ラッチ回路２０の入力Ｎ１は電源電圧を初期値設定回路３１ａの容量ＣＨと寄生容量ＣＰ１およびＣＮ１との容量比で分圧した電位となり、入力Ｎ２は電源電圧を初期値設定回路３２ａの容量ＣＬと寄生容量ＣＰ２およびＣＮ２との容量比で分圧した電位となる。ここで、容量比は（５）式のように設定されているため、ラッチ回路２０の入力Ｎ１、Ｎ２の電位は、（入力Ｎ１の電位）＞（入力Ｎ２の電位）という関係になる。（注：分圧なので、Ｖ２ＨやＶ２Ｌの値まで達せず、中間電位となる）
この状態で、二次側の電源電圧（Ｖ２Ｈ−Ｖ２Ｌ間電位）が、インバータＵ２１およびＵ２２が動作する電圧（しきい値電圧：例えば０．５〜１．０Ｖ）以上に上昇すると、入力Ｎ１およびＮ２も上記の関係を保持して上昇し、これに基づきラッチ回路２０の状態が確定する。すなわち、インバータＵ２１の出力はＬレベル（Ｖ２Ｌ）、インバータＵ２２の出力はＨレベル（Ｖ２Ｈ）となる。これにより、ラッチ回路２０の出力ＯＵＴはＨレベル（Ｖ２Ｈ）に設定され、初期状態が確定する。

なお、この初期状態で一次側の電源電位（Ｖ１Ｈ、Ｖ１Ｌ）が投入されると、前述した定常状態と同様の動作となるため、説明は省略する。
以上説明したように、図２に示したレベルシフト回路は、一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ１Ｌ）より遅く入力信号ＩＮが確定しない場合でも、初期値設定回路の容量（ＣＨ、ＣＬ）および寄生容量（ＣＰ１、ＣＮ１、ＣＰ２、ＣＮ２）の容量比を適切に設定することで、ラッチ回路の出力状態を確実に設定することが可能となり、製造バラツキや動作条件などに影響を受けずに簡単な回路構成で低消費電力のレベルシフト回路を実現できる。
特に、図２に示したレベルシフト回路は、初期値設定回路３１ａおよび３２ａを容量のみで構成したことにより、抵抗と容量の組み合わせによる遅れ要素を排することができ、二次側の電源電圧（Ｖ２Ｈ−Ｖ２Ｌ間電位）の立ち上がりが急峻な場合の初期設定動作に好適となる。

なお、図２では、初期値設定回路３１ａおよび３２ａを備えたレベルシフト回路を示したが、いずれか一方を備えたレベルシフト回路で具体化してもよい。また、初期値設定回路３１ａおよび３２ａと入力Ｎ１およびＮ２との接続を入れ替えて構成してもよい。
また、図２に示したレベルシフト回路は、容量比が（５）式を満足すればよいため、初期値設定回路の容量ＣＨおよびＣＬを個別に設けず、寄生容量ＣＰ１およびＣＮ２のみで（５）式を満足するようにインバータＵ２１およびＵ２２のゲート容量などを設定してもよい。

図３は、この発明のレベルシフト回路の第３の実施例を示すブロック図である。図１および図２に示す実施例と同じ部位には同じ符号を付して詳細な説明は省略する。
図３に示すレベルシフト回路は、図１および図２を組み合わせて構成している。すなわち、入力回路１０およびラッチ回路２０は、上述した図１および図２のものと同一であり、初期値設定回路３１ｂおよび３２ｂは、図１で示した抵抗（ＲＨ、ＲＬ）と図２で示した容量（ＣＨ、ＣＬ）の両方を用いて、抵抗ＲＨと容量ＣＨ、および抵抗ＲＬと容量ＣＬとをそれぞれ並列に接続した構成とする。なお、抵抗および容量は、上述した（１）〜（５）式を満足するように設定する。
以上のように構成された図３に示すレベルシフト回路は、二次側の電源電圧（Ｖ２Ｈ−Ｖ２Ｌ間電位）の立ち上がり速度により、図１、図２で説明した動作を使い分けるものになる。

一次側の電源投入（Ｖ１Ｈ、Ｖ１Ｌ）が二次側の電源投入（Ｖ２Ｈ、Ｖ１Ｌ）より遅い場合、二次側の電源電圧の立ち上がり速度の違いで、初期値設定回路３１ｂおよび３２ｂの動作効果が異なる。すなわち、立ち上がり速度が遅い場合は、容量に流れる電流は無視され、抵抗に流れる電流が支配的となり、入力Ｎ１およびＮ２の電位が設定される。一方、立ち上がり速度が速い場合は、容量に流れる電流が支配的となり、容量比の分圧により入力Ｎ１およびＮ２の電位が設定される。
このように、図３に示したレベルシフト回路は、一次側の電源投入より二次側の電源投入が遅い場合に、二次側電源の立ち上がり時間の影響を受けず、ラッチ回路の出力状態を確実に設定することが可能で、製造バラツキや動作条件や二次側電源の立ち上がり時間などにも影響を受けず、簡単な回路構成で低消費電力のレベルシフト回路を実現できる。

なお、図３では、初期値設定回路３１ｂおよび３２ｂを備えたレベルシフト回路を示したが、いずれか一方を備えたレベルシフト回路で具体化してもよい。また、初期値設定回路３１ｂおよび３２ｂと入力Ｎ１およびＮ２との接続を入れ替えて構成してもよい。また、初期値設定回路の容量は、寄生容量のみの構成で設定してもよい。
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。

１０、１０ａ 入力回路
１１ パルス生成回路
２０、２０ａ ラッチ回路
２１、２２ 寄生容量を示す等価回路
３１、３２、３１ａ，３２ａ、３１ｂ、３２ｂ、１３１、１３２ 初期値設定回路
ＣＨ、ＣＬ 容量もしくはその容量値
ＣＰ１、ＣＰ２、ＣＮ１、ＣＮ２ 寄生容量もしくはその寄生容量値
Ｄ１ 遅延回路
ＧＮＤ 基準電源端子もしくはその電位
ＩＮ 入力信号
Ｍ１１、Ｍ１２ ＮチャンネルＭＯＳＦＥＴ
Ｍ２１、Ｍ２３、Ｍ３Ｈ ＰチャンネルＭＯＳＦＥＴ
Ｍ２２、Ｍ２４、Ｍ３Ｌ ＮチャンネルＭＯＳＦＥＴ
Ｎ１、Ｎ２、Ｎ１ａ、Ｎ２ａ ラッチ回路の入力
Ｏ１、Ｏ２ パルス生成回路の出力信号
ＯＵＴ ラッチ回路の出力
Ｒ２１、Ｒ２２ 抵抗もしくはその抵抗値
ＲＨ、ＲＬ 抵抗もしくはその抵抗値
Ｒｏｎ ＭＯＳＦＥＴのオン抵抗値
Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｕ５、Ｕ６ インバータ
Ｕ７、Ｕ８ ＮＯＲ回路
Ｕ１１、Ｕ１２、Ｕ２１、Ｕ２２ インバータ
Ｖ１Ｈ 一次側の高電位電源端子もしくはその電位
Ｖ１Ｌ 一次側の低電位電源端子もしくはその電位
Ｖ２Ｈ 二次側の高電位電源端子もしくはその電位
Ｖ２Ｌ 二次側の低電位電源端子もしくはその電位

Claims (5)

1. 一次側の電位系から該一次側の電位系より高電位の二次側の電位系に論理値信号を伝達するレベルシフト回路であって、
   前記二次側の電位系で動作する第１および第２のインバータを、互いの入力と出力の間に抵抗を接続することにより環状に接続して成るラッチ回路と、
   前記第１および第２のインバータの入力と、前記一次側の電位系の低電位側基準電位との間にそれぞれ接続された第１および第２のＭＯＳＦＥＴと、
   前記第１および第２のインバータの入力の少なくとも一方に接続された初期値設定回路と、
   を備えたことを特徴とするレベルシフト回路。
2. 前記初期値設定回路として、
   前記第１および第２のインバータの何れか一方の入力と、前記二次側の電位系の高電位側電位との間に接続された第１の抵抗と、
   前記第１および第２のインバータの何れか他方の入力と、前記二次側の電位系の低電位側電位との間に接続された第２の抵抗と、
   の少なくとも一方を備えたことを特徴とする請求項１に記載のレベルシフト回路。
3. 前記初期値設定回路として、
   前記第１および第２のインバータの何れか一方の入力と、前記二次側の電位系の高電位側電位との間に接続された第１の容量と、
   前記第１および第２のインバータの何れか他方の入力と、前記二次側の電位系の低電位側電位との間に接続された第２の容量と、
   の少なくとも一方を備えたことを特徴とする請求項１に記載のレベルシフト回路。
4. 前記レベルシフト回路は、前記一次側の電位系で動作し、前記論理値信号の立ち上がりに第１のパルス信号を生成して該第１のパルス信号を前記第１のＭＯＳＦＥＴのゲートに入力するとともに、前記論理値信号の立ち下がりに第２のパルス信号を生成して該第２のパルス信号を前記第２のＭＯＳＦＥＴのゲートに入力するパルス生成回路を備えたことを特徴とする請求項１ないし３のいずれか１項に記載のレベルシフト回路。
5. 前記パルス生成回路は、
   前記論理値信号を所定時間遅延させた信号を出力する遅延回路を有し、
   前記論理値信号と前記遅延回路出力の反転信号との論理積により前記第１のパルス信号を生成し、
   前記論理値信号の反転信号と前記遅延回路の出力信号との論理積により前記第２のパルス信号を生成することを特徴とする請求項４に記載のレベルシフト回路。

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