JP2010283065A

JP2010283065A - Amplifying element

Info

Publication number: JP2010283065A
Application number: JP2009134118A
Authority: JP
Inventors: Shigeo Onodera; 栄男小野寺; Daichi Suma; 大地須磨; Shoji Miyahara; 正二宮原
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-06-03
Filing date: 2009-06-03
Publication date: 2010-12-16

Abstract

【課題】ＥＣＭのインピーダンス変換および増幅に、Ｊ−ＦＥＴを入力としバイポーラトランジスタを出力とする増幅素子に、バックゲート構造のＪ−ＦＥＴを用いると、バックゲート−半導体基板間の容量が、増幅素子の入出力間の寄生容量（ミラー容量）となり、増幅素子の入力ロスが増大する問題に対し有効な半導体装置を提供する。
【解決手段】接地されたｐ型半導体基板11にｐ型半導体層12を積層し、ｐ型半導体層12にｎ型チャネル領域22を有するＪ−ＦＥＴと、ｎ型コレクタ領域33ｂを有するバイポーラトランジスタを設けた増幅素子とする。これにより、増幅素子の入出力間の寄生容量が発生しなくなるため、ミラー容量による入力ロスの増大を防止できる。また、Ｊ−ＦＥＴのチャネル領域は、エミツタ拡散31と同時に形成できるため、ＩＤＳＳＳや、ピンチオフ電圧が安定し、増幅素子としての消費電流のばらつきが低減し、生産性が向上する。
【選択図】図２When a J-FET having a back gate structure is used as an amplifying element having a J-FET as an input and a bipolar transistor as an output for impedance conversion and amplification of the ECM, the capacitance between the back gate and the semiconductor substrate is increased. A semiconductor device effective for the problem that the input loss of the amplifying element increases due to a parasitic capacitance between the input and output (mirror capacitance) of the amplifier.
A p-type semiconductor substrate is laminated on a grounded p-type semiconductor substrate, and a J-FET having an n-type channel region is formed on the p-type semiconductor layer and a bipolar transistor having an n-type collector region. The provided amplifying element is used. As a result, the parasitic capacitance between the input and output of the amplifying element is not generated, and an increase in input loss due to the mirror capacitance can be prevented. In addition, since the channel region of the J-FET can be formed simultaneously with the emitter diffusion 31, IDSSS and pinch-off voltage are stabilized, variation in current consumption as an amplifying element is reduced, and productivity is improved.
[Selection] Figure 2

Description

本発明は、増幅素子に係り、特にエレクトレットコンデンサマイクロホンに用いて好適な増幅素子およびその製造方法に関する。 The present invention relates to an amplifying element, and more particularly to an amplifying element suitable for use in an electret condenser microphone and a manufacturing method thereof.

エレクトレットコンデンサマイクロホン（Electret Condenser Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、例えば接合型電界効果トランジスタ（Junction Field Effect Transistor：以下Ｊ−ＦＥＴ）や、増幅集積回路素子が用いられている（例えば特許文献１、特許文献２参照。）。 In order to perform impedance conversion and amplification of an electret condenser microphone (hereinafter referred to as ECM), for example, a junction field effect transistor (hereinafter referred to as J-FET) or an amplification integrated circuit element is used ( For example, see Patent Document 1 and Patent Document 2.)

図９は、従来のＥＣＭ２１５とそれに接続する増幅素子２１０を示す回路図である。ＥＣＭ２１５の一端が増幅素子であるＪ−ＦＥＴ２１０のゲートＧに接続し、Ｊ−ＦＥＴ２１０の一端が接地され、他端が負荷抵抗ＲＬに接続する。ＥＣＭ２１５は出力インピーダンスが高いため、出力された微弱な電流はインピーダンス変換用のＪ−ＦＥＴ２１０のゲートＧに蓄積されて入力電圧となり、増幅されて出力インピーダンスの低いドレイン電流が流れる。このドレイン電流の変化と負荷抵抗ＲＬの積が、出力電圧ＶｏｕｔのＡＣ成分として取り出される。ＥＣＭ２１５のマイク感度は、出力電圧ＶｏｕｔのＡＣ成分が大きいほど良好となる。 FIG. 9 is a circuit diagram showing a conventional ECM 215 and an amplifying element 210 connected thereto. One end of the ECM 215 is connected to the gate G of the J-FET 210 that is an amplifying element, one end of the J-FET 210 is grounded, and the other end is connected to the load resistor RL. Since the ECM 215 has a high output impedance, the output weak current is accumulated in the gate G of the impedance conversion J-FET 210 to become an input voltage, which is amplified and a drain current having a low output impedance flows. The product of the change in the drain current and the load resistance RL is taken out as an AC component of the output voltage Vout. The microphone sensitivity of the ECM 215 becomes better as the AC component of the output voltage Vout increases.

また上記のＪ−ＦＥＴ２１０に変わるものとして、Ｃ−ＭＯＳ、Ｂｉ−ＣＭＯＳによる増幅集積回路素子も知られている（例えば特許文献２参照）。 As an alternative to the J-FET 210 described above, an amplification integrated circuit element using C-MOS or Bi-CMOS is also known (see, for example, Patent Document 2).

増幅集積回路素子は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。 The amplification integrated circuit element can appropriately select a gain (Gain) according to circuit constants, and generally has an advantage that the gain is higher than that in the case of using a J-FET, but the circuit configuration is complicated and the cost is high. There is also a high problem.

一方、Ｊ−ＦＥＴは高入力インピーダンスで、小信号増幅用として低周波雑音が少なく、高周波特性が良いことが知られている。また上記の増幅集積回路素子に比べて回路構成も単純で安価である。よって、高感度を重視する場合は増幅集積回路素子が必要となるが、Ｊ−ＦＥＴで感度が十分な場合はＪ−ＦＥＴを用いるのが一般的である。 On the other hand, J-FETs are known to have high input impedance, low low frequency noise for small signal amplification, and good high frequency characteristics. In addition, the circuit configuration is simple and inexpensive compared to the above-mentioned amplification integrated circuit element. Therefore, an amplifier integrated circuit element is required when high sensitivity is important, but J-FET is generally used when J-FET has sufficient sensitivity.

しかし、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。ゲインの増加にはＪ−ＦＥＴの面積（セルサイズ）を大きくすることが有効であるが、Ｊ−ＦＥＴの面積増加は、Ｊ−ＦＥＴの入力容量Ｃｉｎの増加につながる。 However, there is a problem that the output is not sufficiently amplified only by the J-FET and the gain is low. To increase the gain, it is effective to increase the area (cell size) of the J-FET. However, the increase in the area of the J-FET leads to an increase in the input capacitance Cin of the J-FET.

入力容量Ｃｉｎを小さくするにはＪ−ＦＥＴの面積を縮小しなければならず、制御できる電流が低減してゲインが小さくなってしまう。つまりゲインと入力容量Ｃｉｎはトレードオフの関係となり、Ｊ−ＦＥＴを用いた簡便で安価な増幅素子ではゲイン向上に限界があった。 In order to reduce the input capacitance Cin, the area of the J-FET must be reduced, and the controllable current is reduced and the gain is reduced. That is, the gain and the input capacitance Cin are in a trade-off relationship, and there is a limit to gain improvement with a simple and inexpensive amplifying element using a J-FET.

そこで出願人は、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域を接続した１チップのディスクリート素子で、高入力インピーダンスで低出力インピーダンスのＥＣＭの増幅素子を開発している（特願２００８−８６６３８号明細書）。 Therefore, the applicant has developed an ECM amplifying element having a high input impedance and a low output impedance, which is a one-chip discrete element in which the drain region of the J-FET and the collector region of the bipolar transistor are connected (Japanese Patent Application No. 2008-86638). Issue description).

図１０は、当該１チップの増幅素子３１０を説明する断面概要図である。 FIG. 10 is a schematic cross-sectional view illustrating the one-chip amplifying element 310.

増幅素子３１０は、バイポーラトランジスタのコレクタ領域となるｎ型半導体基板３１１、３１２にＪ−ＦＥＴ３２０を集積化してなる。Ｊ−ＦＥＴ３２０は、バックゲート拡散領域３２１と、チャネル領域３２２と、バックゲートコンタクト領域３２３と、トップゲート領域３２４と、ソース領域３２５と、ドレイン領域３２６とからなる。 The amplifying element 310 is formed by integrating a J-FET 320 on n-type semiconductor substrates 311 and 312 which are collector regions of a bipolar transistor. The J-FET 320 includes a back gate diffusion region 321, a channel region 322, a back gate contact region 323, a top gate region 324, a source region 325, and a drain region 326.

バイポーラトランジスタ３３０は、基板ＳＢ（ｎ＋型半導体基板３１１、ｎ−型半導体層３１２）をコレクタ領域とし、コレクタ取り出し領域３３３と、ベース領域３３１とエミッタ領域３３２により構成される。 The bipolar transistor 330 has a substrate SB (n + type semiconductor substrate 311, n− type semiconductor layer 312) as a collector region, and includes a collector extraction region 333, a base region 331, and an emitter region 332.

Ｊ−ＦＥＴ３２０のソース領域３２５とバイポーラトランジスタ３３０のベース領域３３４が接続され、Ｊ−ＦＥＴ３２０のドレイン領域３２６とバイポーラトランジスタ３３０のコレクタ領域（基板ＳＢ）が接続された構成である。従って、ＥＣＭから出力された電圧が高インピーダンスのＪ−ＦＥＴ３２０のゲートＧ（トップゲート領域３２４、バックゲート拡散領域３２１）に入力され、この電圧変化でＪ−ＦＥＴ３２０に流れる電流が制御され、Ｊ−ＦＥＴ３２０に流れる電流はバイポーラトランジスタ３３０に入力され、電流（電力）増幅して出力される。必要なゲインはバイポーラトランジスタ３３０の増幅率で確保できるので、入力ロスが少なく、高いゲインの増幅素子を提供できる。 The source region 325 of the J-FET 320 and the base region 334 of the bipolar transistor 330 are connected, and the drain region 326 of the J-FET 320 and the collector region (substrate SB) of the bipolar transistor 330 are connected. Therefore, the voltage output from the ECM is input to the gate G (top gate region 324, back gate diffusion region 321) of the high impedance J-FET 320, and the current flowing through the J-FET 320 is controlled by this voltage change. The current flowing through the FET 320 is input to the bipolar transistor 330, and is amplified and output (current). Since the necessary gain can be ensured by the amplification factor of the bipolar transistor 330, an input element with little input loss and a high gain can be provided.

特許公開２００３−２４３９４４号公報Japanese Patent Publication No. 2003-243944 特許公開平５−１６７３５８号公報Japanese Patent Publication No. 5-167358

図１０の増幅素子によれば、Ｊ−ＦＥＴ３２０の出力をバイポーラトランジスタ３３０によって増幅できるので、Ｊ−ＦＥＴ３２０の面積（セルサイズ）を小さくしても十分な出力が得られる。例えばＪ−ＦＥＴ３２０は最小のセルでよく、セルサイズの縮小により入力容量Ｃｉｎを小さくできる。 According to the amplifying element of FIG. 10, since the output of the J-FET 320 can be amplified by the bipolar transistor 330, a sufficient output can be obtained even if the area (cell size) of the J-FET 320 is reduced. For example, the J-FET 320 may be the smallest cell, and the input capacitance Cin can be reduced by reducing the cell size.

しかし、図１０の構造では、バックゲート拡散領域３２１と基板ＳＢ間のｐｎ接合による寄生容量がゲート−ドレイン間容量Ｃｇｄ（寄生容量）に上乗せされる。そして、基板ＳＢが増幅素子の出力（バイポーラトランジスタ３３０のコレクタ）となるため、増幅素子３１０の入出力端子間に容量が接続したこととなる。 However, in the structure of FIG. 10, the parasitic capacitance due to the pn junction between the back gate diffusion region 321 and the substrate SB is added to the gate-drain capacitance Cgd (parasitic capacitance). Since the substrate SB serves as an output of the amplification element (collector of the bipolar transistor 330), a capacitor is connected between the input and output terminals of the amplification element 310.

図１１は、ＥＣＭと増幅素子３１０を接続した場合の等価回路図である。ＥＣＭを、エレクトレット、電極および振動膜で形成される容量（マイク容量）Ｃｍと仮定すると、図１１（Ａ）の如く、増幅素子３１０の入力端子側に容量Ｃｍが接続し、増幅素子３１０の入出力端子間にＪ−ＦＥＴ３２０のゲート−ドレイン間容量Ｃｇｄ（寄生容量）が接続したことと等価となる。 FIG. 11 is an equivalent circuit diagram when the ECM and the amplifying element 310 are connected. Assuming that the ECM is a capacitance (microphone capacitance) Cm formed of an electret, an electrode, and a diaphragm, the capacitance Cm is connected to the input terminal side of the amplification element 310 as shown in FIG. This is equivalent to connecting the gate-drain capacitance Cgd (parasitic capacitance) of the J-FET 320 between the output terminals.

すなわち、図１１（Ｂ）の如く、入力側から見た図１１（Ａ）の等価回路では、ミラー効果によって、容量Ｃｇｄがミラー容量Ｃ’（≒増幅率Ａｖ×Ｃｇｄ、但しＡｖ＞＞１の場合）に置き換わった挙動を示す。 That is, as shown in FIG. 11B, in the equivalent circuit of FIG. 11A viewed from the input side, the capacitance Cgd is mirror capacitance C ′ (≈amplification factor Av × Cgd, where Av >> 1 due to the mirror effect. Shows the behavior that has been replaced.

ここで、実際に増幅素子３１０に伝達する入力信号ＶＩＮ’は以下の式で表される。 Here, the input signal VIN ′ actually transmitted to the amplifying element 310 is expressed by the following equation.

ＶＩＮ’＝Ｃｍ／（Ｃｍ＋Ｃ’）ＶＩＮ
つまり、ミラー容量Ｃ’が存在しないか、マイク容量Ｃｍ＞＞ミラー容量Ｃ’であれば、ＶＩＮ’≒ＶＩＮとなり、増幅素子の入力ロスが殆どないといえる。 VIN ′ = Cm / (Cm + C ′) VIN
That is, if the mirror capacitance C ′ does not exist or the microphone capacitance Cm >> mirror capacitance C ′, VIN′≈VIN, and it can be said that there is almost no input loss of the amplifying element.

ここで、マイク容量Ｃｍは、ＥＣＭの振動膜および電極の面積と、両者の距離で設計されるが、これらの面積を大きくすることは、マイクの小型化に逆行することとなり、又、距離を狭くするとＥＣＭの歩留まりが悪くなる。つまり、設計変更によりマイク容量Ｃｍを現状以上に大きくすることは困難である。 Here, the microphone capacity Cm is designed by the area of the diaphragm and the electrode of the ECM and the distance between the two. Increasing these areas goes against the miniaturization of the microphone, and the distance is reduced. If it is narrowed, the yield of ECM deteriorates. That is, it is difficult to increase the microphone capacity Cm beyond the current level due to design changes.

一方、ミラー容量Ｃ’は、ゲート−ドレイン間容量Ｃｇｄに比例しており、最小セルサイズで構成された図１０の構造において、これ以上の寄生容量の低減は、限界がある。 On the other hand, the mirror capacitance C ′ is proportional to the gate-drain capacitance Cgd, and in the structure of FIG. 10 configured with the minimum cell size, there is a limit to further reduction of the parasitic capacitance.

このように、図１０に示す増幅素子では、ミラー容量によって入力信号の減衰（入力ロスの増大）が著しく、増幅素子全体としてゲインが減衰する問題があった。 As described above, the amplifying element shown in FIG. 10 has a problem that the input signal is significantly attenuated (increase in input loss) due to the mirror capacitance, and the gain of the amplifying element as a whole is attenuated.

また、これを回避すべく、設計変更によって増幅素子の増幅率を高めると、減衰された入力信号に対して相対的にノイズが大きくなり、出力されるノイズが増加する為に増幅素子全体としてＳ／Ｎも劣化する問題があった。 Further, in order to avoid this, if the amplification factor of the amplifying element is increased by design change, the noise becomes relatively large with respect to the attenuated input signal, and the output noise increases. There was a problem that / N also deteriorated.

本発明はかかる課題に鑑み成されたものであり、接地されたｐ型半導体基板と、該ｐ型半導体基板上に設けられ接地されたｐ型半導体層と、該ｐ型半導体層に設けられ、ｎ型のチャネル領域、ドレイン領域、ソース領域と、ｐ型のゲート領域を有する接合型電界効果トランジスタと、前記ｐ型半導体層に設けられたｎ型のウェル領域と、該ウェル領域をコレクタ領域とし表面にｐ型のベース領域およびｎ型のエミッタ領域とを設けたバイポーラトランジスタと、を具備するエレクトレットコンデンサマイクに接続する増幅素子であって、前記接合型電界効果トランジスタの前記ゲート領域が前記エレクトレットコンデンサマイクの一端に接続され、前記ドレイン領域と前記コレクタ領域が接続され、前記接合型電界効果トランジスタの出力を前記バイポーラトランジスタで増幅接続し、前記エミッタ領域および前記ソース領域は第１の抵抗を介して接地され、前記コレクタ領域から出力電圧を取り出すことにより解決するものである。 The present invention has been made in view of such problems, and is provided with a grounded p-type semiconductor substrate, a grounded p-type semiconductor layer provided on the p-type semiconductor substrate, and the p-type semiconductor layer. An n-type channel region, a drain region, a source region, a junction field effect transistor having a p-type gate region, an n-type well region provided in the p-type semiconductor layer, and the well region as a collector region A bipolar transistor having a p-type base region and an n-type emitter region on its surface; and an amplifying element connected to an electret capacitor microphone, wherein the gate region of the junction field effect transistor is the electret capacitor Connected to one end of the microphone, the drain region and the collector region are connected, the output of the junction field effect transistor Serial amplified connected bipolar transistor, the emitter region and the source region is grounded via a first resistor, it solves by taking out an output voltage from the collector region.

本発明によれば、第１に、増幅素子の入出力端子間の寄生容量（ミラー容量）を大幅に低減できるため、ミラー容量による入力ロスの増大を防止できる。 According to the present invention, firstly, since the parasitic capacitance (mirror capacitance) between the input and output terminals of the amplifying element can be greatly reduced, an increase in input loss due to the mirror capacitance can be prevented.

第２に、増幅前の入力信号の減衰も回避でき、増幅素子全体としてＳ／Ｎを向上できる。 Secondly, attenuation of the input signal before amplification can be avoided, and S / N can be improved as a whole of the amplification element.

第３に、Ｊ−ＦＥＴのチャネル領域が、半導体層に対する１度の不純物の注入および拡散で形成できるため、製造工程上のばらつきを低減でき、チャネル領域のＩＤＳＳおよびピンチオフ電圧Ｖｐを安定させることができる。これにより、増幅素子の消費電流Ｉｄｄがばらつきにくくなり、生産性が向上する。 Third, since the channel region of the J-FET can be formed by one impurity implantation and diffusion into the semiconductor layer, variations in the manufacturing process can be reduced, and the IDSS and pinch-off voltage Vp of the channel region can be stabilized. it can. As a result, the consumption current Idd of the amplification element is less likely to vary, and the productivity is improved.

第４に、Ｊ−ＦＥＴの出力をバイポーラトランジスタによって増幅できるので、Ｊ−ＦＥＴの面積（セルサイズ）を小さくしても十分な出力が得られる。例えばＪ−ＦＥＴは１つのセルでよく、セルサイズの縮小により入力容量Ｃｉｎを極めて小さくできる。従って、高入力インピーダンスで低出力インピーダンスのＥＣＭの増幅素子を実現できる。 Fourth, since the output of the J-FET can be amplified by the bipolar transistor, a sufficient output can be obtained even if the area (cell size) of the J-FET is reduced. For example, the J-FET may be a single cell, and the input capacitance Cin can be made extremely small by reducing the cell size. Therefore, an ECM amplifying element having a high input impedance and a low output impedance can be realized.

本発明の第１の実施形態の増幅素子を説明する回路図である。It is a circuit diagram explaining the amplification element of the 1st Embodiment of this invention. 本発明の第１の実施形態の増幅素子を説明する断面図である。It is sectional drawing explaining the amplifying element of the 1st Embodiment of this invention. 本発明の第２の実施形態の増幅素子を説明する回路図である。It is a circuit diagram explaining the amplification element of the 2nd Embodiment of this invention. 本発明の第２の実施形態の増幅素子を説明する断面図である。It is sectional drawing explaining the amplifying element of the 2nd Embodiment of this invention. 本発明の第２の実施形態の増幅素子を説明する断面図である。It is sectional drawing explaining the amplifying element of the 2nd Embodiment of this invention. 本発明の第２の実施形態の増幅素子を説明する断面図である。It is sectional drawing explaining the amplifying element of the 2nd Embodiment of this invention. 本発明の第３の実施形態の増幅素子を説明する回路図である。It is a circuit diagram explaining the amplifying element of the 3rd Embodiment of this invention. 本発明の第３の実施形態の増幅素子を説明する断面図である。It is sectional drawing explaining the amplifying element of the 3rd Embodiment of this invention. 従来の増幅素子を説明する回路図である。It is a circuit diagram explaining the conventional amplification element. 従来の増幅素子を説明する断面図である。It is sectional drawing explaining the conventional amplifying element. 従来の増幅素子を説明する回路図である。It is a circuit diagram explaining the conventional amplification element.

本発明の実施の形態を、図１から図８を参照して説明する。図１は、本実施形態の増幅素子１０の接続例を示す回路図である。 An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a circuit diagram showing a connection example of the amplifying element 10 of the present embodiment.

増幅素子１０は、エレクトレットコンデンサマイクロホン（ＥＣＭ）１５に接続し、インピーダンス変換と増幅を行う素子であり、一導電型半導体基板に接合型電界効果トランジスタ（Ｊ−ＦＥＴ）２０と、バイポーラトランジスタ３０とを集積化したものである。 The amplifying element 10 is an element that is connected to an electret condenser microphone (ECM) 15 and performs impedance conversion and amplification. A junction field effect transistor (J-FET) 20 and a bipolar transistor 30 are connected to a one-conductivity type semiconductor substrate. It is an integrated one.

ＥＣＭ１５は、振動膜（振動板）と、これと対向する電極を筐体内に配置したものであり、音による振動膜の動きが振動膜および電極間の静電容量の変化として取り出されるものである。振動膜は例えば高分子材料などにより構成され、エレクトレット効果により振動膜に電荷を持続させたものである。 The ECM 15 includes a diaphragm (diaphragm) and an electrode facing the diaphragm, and the movement of the diaphragm due to sound is taken out as a change in capacitance between the diaphragm and the electrode. . The vibration film is made of, for example, a polymer material and the charge is maintained in the vibration film by the electret effect.

本実施形態の増幅素子１０は、Ｊ−ＦＥＴ２０とバイポーラトランジスタ３０を１チップに集積化した搭載したディスクリート（個別半導体）素子であり、ＥＣＭ１５の一端（入力端子ＩＮ）とＪ−ＦＥＴ２０のゲートが接続する。Ｊ−ＦＥＴ２０の一端（ソースＳ）は抵抗（ソース帰還抵抗）ＲＳを介してバイポーラトランジスタ３０のベースＢに接続し、ベースＢは、抵抗（ベース帰還抵抗）ＲＢおよび抵抗（増幅素子帰還抵抗）ＲＡを介して接地される。Ｊ−ＦＥＴ２０の他端（ドレインＤ）は、バイポーラトランジスタ３０のコレクタＣに接続する。 The amplifying element 10 of the present embodiment is a discrete (individual semiconductor) element in which a J-FET 20 and a bipolar transistor 30 are integrated on one chip, and one end (input terminal IN) of the ECM 15 and the gate of the J-FET 20 are connected. To do. One end (source S) of the J-FET 20 is connected to the base B of the bipolar transistor 30 via a resistor (source feedback resistor) RS, and the base B is a resistor (base feedback resistor) RB and a resistor (amplifier feedback resistor) RA. Is grounded. The other end (drain D) of the J-FET 20 is connected to the collector C of the bipolar transistor 30.

バイポーラトランジスタ３０のコレクタＣは、負荷抵抗ＲＬを介して電源ＶＤＤに接続する。バイポーラトランジスタ３０のエミッタＥは、抵抗（エミッタ帰還抵抗）ＲＥ、抵抗ＲＡを介して接地される。バイポーラトランジスタ３０のベースＢは、抵抗ＲＢを介して、抵抗ＲＥと抵抗ＲＡの接続点に接続する。Ｊ−ＦＥＴ２０のゲートＧと接地間には抵抗ＲｉｎとダイオードＤｉが各々接続する。 The collector C of the bipolar transistor 30 is connected to the power supply VDD via the load resistor RL. The emitter E of the bipolar transistor 30 is grounded through a resistor (emitter feedback resistor) RE and a resistor RA. The base B of the bipolar transistor 30 is connected to the connection point between the resistor RE and the resistor RA via the resistor RB. A resistor Rin and a diode Di are connected between the gate G of the J-FET 20 and the ground.

増幅素子１０は、上記の如く、Ｊ−ＦＥＴ２０の出力をバイポーラトランジスタ２０で増幅接続しており、動作は以下の通りである。 As described above, the amplifying element 10 amplifies and connects the output of the J-FET 20 with the bipolar transistor 20, and the operation is as follows.

電源ＶＤＤから電源が供給されると、負荷抵抗ＲＬを経由してＪ−ＦＥＴ２０のドレインＤ−ソースＳ間に電流ｉが流れる。ＥＣＭ１５の容量変化（電圧変化）がゲート電圧としてＪ−ＦＥＴ２０のゲートＧに印加され、容量の変化量に応じてＪ−ＦＥＴ２０に流れる電流ｉが制御される。容量変化に応じた電流ｉはＪ−ＦＥＴ２０のソースからバイポーラトランジスタ３０のベースＢに流れ、バイポーラトランジスタ３０に電流が供給されてコレクタＣ−エミッタＥ間の電流増幅率β（＝ΔＩｃ／ΔＩＢ＝ｈｆｅ）により増幅される。電流増幅の結果は負荷抵抗ＲＬによって電圧変換され、バイポーラトランジスタ３０のコレクタＣから出力電圧ＶｏｕｔのＡＣ成分として出力端子ＯＵＴから取り出すことができる。 When power is supplied from the power supply VDD, a current i flows between the drain D and source S of the J-FET 20 via the load resistor RL. The capacitance change (voltage change) of the ECM 15 is applied to the gate G of the J-FET 20 as a gate voltage, and the current i flowing through the J-FET 20 is controlled according to the amount of capacitance change. The current i corresponding to the change in capacitance flows from the source of the J-FET 20 to the base B of the bipolar transistor 30, and the current is supplied to the bipolar transistor 30 so that the current amplification factor β between the collector C and the emitter E (= ΔIc / ΔIB = hfe). ). The result of the current amplification is voltage-converted by the load resistor RL and can be taken out from the output terminal OUT as an AC component of the output voltage Vout from the collector C of the bipolar transistor 30.

一般的にＪ−ＦＥＴ２０は高入力インピーダンスであり、ＥＣＭ１５の容量変化による電荷の流れ（電流）が微弱であっても電圧変化として取り出すことができる。 In general, the J-FET 20 has a high input impedance and can be taken out as a voltage change even if the flow (current) of charge due to the capacitance change of the ECM 15 is weak.

これに加えて本実施形態では、Ｊ−ＦＥＴ２０はセルサイズを小さくしており、Ｊ−ＦＥＴ２０の入力容量Ｃｉｎは十分小さいものとなっている。 In addition to this, in the present embodiment, the cell size of the J-FET 20 is reduced, and the input capacitance Cin of the J-FET 20 is sufficiently small.

従って、ＥＣＭ１５から出力された容量変化に対してＪ−ＦＥＴ２０での入力ロスを大幅に低減することができる。 Therefore, the input loss in the J-FET 20 can be significantly reduced with respect to the capacitance change output from the ECM 15.

一方でＪ−ＦＥＴ２０のセルサイズが小さいとゲインが低くなる問題があるが、本実施形態では、バイポーラトランジスタ３０によりＪ−ＦＥＴ２０の出力電流を増幅できる。バイポーラトランジスタ３０の電流増幅率βを十分大きくすることにより、抵抗値の設計によって、所望のゲイン（≒ＲＬ／ＲＡ）を確保することができる。 On the other hand, when the cell size of the J-FET 20 is small, there is a problem that the gain is low. In this embodiment, the output current of the J-FET 20 can be amplified by the bipolar transistor 30. By sufficiently increasing the current amplification factor β of the bipolar transistor 30, a desired gain (≈RL / RA) can be ensured by designing the resistance value.

このように、本実施形態の増幅素子１０は、Ｊ−ＦＥＴ２０による高入力インピーダンスとバイポーラトランジスタ３０による低出力インピーダンスを兼ね備えることができる。 As described above, the amplifying element 10 of this embodiment can have both a high input impedance by the J-FET 20 and a low output impedance by the bipolar transistor 30.

図２を参照して増幅素子１０の構造について説明する。図２は増幅素子１０の断面概要図である。 The structure of the amplifying element 10 will be described with reference to FIG. FIG. 2 is a schematic cross-sectional view of the amplifying element 10.

増幅素子１０は、ｐ型の基板ＳＢにＪ−ＦＥＴ２０とバイポーラトランジスタ３０を集積化したディスクリート素子である。 The amplifying element 10 is a discrete element in which a J-FET 20 and a bipolar transistor 30 are integrated on a p-type substrate SB.

基板ＳＢは、接地された高濃度のｐ型半導体基板１１上にｐ型半導体層１２を積層してなり、Ｊ−ＦＥＴ２０のバックゲート領域となる。 The substrate SB is formed by stacking a p-type semiconductor layer 12 on a grounded high-concentration p-type semiconductor substrate 11 and serves as a back gate region of the J-FET 20.

Ｊ−ＦＥＴ２０は、チャネル領域２２と、ゲート領域２４と、ソース領域２５と、ドレイン領域２６とからなる。チャネル領域２２は、バックゲート領域となるｐ型半導体層１２表面に設けられたｎ型不純物領域である。チャネル領域２２表面には、高濃度のｐ型不純物領域であるゲート領域２４と、その両側に高濃度のｎ型不純物領域であるソース領域２５およびドレイン領域２６が設けられる。 The J-FET 20 includes a channel region 22, a gate region 24, a source region 25, and a drain region 26. The channel region 22 is an n-type impurity region provided on the surface of the p-type semiconductor layer 12 serving as a back gate region. On the surface of the channel region 22, a gate region 24 that is a high-concentration p-type impurity region and a source region 25 and a drain region 26 that are high-concentration n-type impurity regions are provided on both sides thereof.

基板ＳＢ内部には、ｎ型不純物を高濃度に拡散した高濃度ｎ型不純物領域（ｎ＋型埋め込み領域）３３ａが設けられ、その上には、これと接するｎ型ウェル領域３３ｂが設けられる。ｎ型ウェル領域３３ｂもｎ型不純物の拡散領域である。 Inside the substrate SB, a high-concentration n-type impurity region (n + type buried region) 33a in which an n-type impurity is diffused at a high concentration is provided, and an n-type well region 33b in contact therewith is provided thereon. The n-type well region 33b is also an n-type impurity diffusion region.

バイポーラトランジスタ３０は、ｎ＋型埋め込み領域３３ａとｎ型ウェル領域３３ｂをコレクタ３３領域とし、高濃度のｎ型のコレクタ引き出し領域３７とその表面に設けたコレクタコンタクト領域３６および、ベース領域３１とエミッタ領域３２を有する。 The bipolar transistor 30 includes an n + type buried region 33a and an n type well region 33b as a collector 33 region, a high concentration n type collector lead region 37, a collector contact region 36 provided on the surface thereof, a base region 31 and an emitter region. 32.

ベース領域３１は、ｎ型ウェル領域３３ｂ表面に設けられたｐ型不純物領域であり、エミッタ領域３２はベース領域３１表面に設けられたｎ型不純物領域である。エミッタ領域３２表面には高濃度のｎ型不純物領域であるエミッタコンタクト領域３５が設けられる。またベース領域３１表面には高濃度のｐ型不純物領域であるベースコンタクト領域３４が設けられる。 Base region 31 is a p-type impurity region provided on the surface of n-type well region 33b, and emitter region 32 is an n-type impurity region provided on the surface of base region 31. An emitter contact region 35 that is a high-concentration n-type impurity region is provided on the surface of the emitter region 32. A base contact region 34 which is a high-concentration p-type impurity region is provided on the surface of the base region 31.

コレクタコンタクト領域３６およびコレクタ引き出し領域３７はベース領域３１と離間してｎ型ウェル領域３３ｂ表面に設けられたｎ型不純物領域であり、コレクタ領域３３ａの電流を引き出すためにｎ型ウェル領域３３ｂより高い不純物濃度で設けられる。 The collector contact region 36 and the collector lead-out region 37 are n-type impurity regions provided on the surface of the n-type well region 33b so as to be separated from the base region 31, and are higher than the n-type well region 33b in order to draw current from the collector region 33a. Provided with impurity concentration.

基板ＳＢ（ｐ−型半導体層１２）表面には、絶縁膜１３が設けられ、絶縁膜１３上に第１電極層４０によりゲート電極（Ｇ）４２が設けられ、絶縁膜１３の開口部を介してゲート領域２４に接続する。 An insulating film 13 is provided on the surface of the substrate SB (p− type semiconductor layer 12), and a gate electrode (G) 42 is provided on the insulating film 13 by the first electrode layer 40. To the gate region 24.

また、基板ＳＢ（ｐ−型半導体層１２）表面にエミッタ電極（Ｅ）５１が設けられエミッタコンタクト領域３５に接続する。 Further, an emitter electrode (E) 51 is provided on the surface of the substrate SB (p − type semiconductor layer 12) and is connected to the emitter contact region 35.

更に基板ＳＢ（ｐ−型半導体層１２）表面には、第１配線層６０によりＪ−ＦＥＴ２０のドレイン電極（Ｄ）６１とバイポーラトランジスタ３０のコレクタ電極（Ｃ）６２およびコレクタ配線６３が設けられ、それぞれドレイン領域２６、コレクタコンタクト領域３６と接続する。 Further, the drain electrode (D) 61 of the J-FET 20, the collector electrode (C) 62 of the bipolar transistor 30 and the collector wiring 63 are provided on the surface of the substrate SB (p− type semiconductor layer 12) by the first wiring layer 60. The drain region 26 and the collector contact region 36 are connected to each other.

また基板ＳＢ表面にＪ−ＦＥＴ２０のソース電極（Ｓ）７１とバイポーラトランジスタ３０のベース電極（Ｂ）７２が設けられ、それぞれソース領域２５、ベースコンタクト領域３４と接続する。基板ＳＢ裏面は、接地される。すなわち、Ｊ−ＦＥＴ２０のソース電極７１、ゲート電極４２、ドレイン電極６１と、バイポーラトランジスタ３０のコレクタ電極６２、ベース電極７２、エミッタ電極５１は、全て基板ＳＢの一主面側に設けられる。 A source electrode (S) 71 of the J-FET 20 and a base electrode (B) 72 of the bipolar transistor 30 are provided on the surface of the substrate SB, and are connected to the source region 25 and the base contact region 34, respectively. The back surface of the substrate SB is grounded. That is, the source electrode 71, the gate electrode 42, the drain electrode 61 of the J-FET 20 and the collector electrode 62, the base electrode 72, and the emitter electrode 51 of the bipolar transistor 30 are all provided on one main surface side of the substrate SB.

Ｊ−ＦＥＴ２０のソース領域２５とバイポーラトランジスタ３０のベース領域３１は抵抗ＲＳを介して電気的に接続される。また、バイポーラトランジスタ３０のエミッタ領域３２は抵抗ＲＥおよび抵抗ＲＡを介して接地される。バイポーラトランジスタ３０のベースＢは、抵抗ＲＢを介して、抵抗ＲＥと抵抗ＲＡの接続点に接続する。そしてＪ−ＦＥＴ２０のドレイン領域２６とバイポーラトランジスタ３０のコレクタ領域（コレクタコンタクト領域３６）が電気的に接続された、１チップの増幅素子１０が構成される。 The source region 25 of the J-FET 20 and the base region 31 of the bipolar transistor 30 are electrically connected via a resistor RS. The emitter region 32 of the bipolar transistor 30 is grounded via a resistor RE and a resistor RA. The base B of the bipolar transistor 30 is connected to the connection point between the resistor RE and the resistor RA via the resistor RB. A one-chip amplifying element 10 is configured in which the drain region 26 of the J-FET 20 and the collector region (collector contact region 36) of the bipolar transistor 30 are electrically connected.

本実施形態では、バックゲート領域となるｐ型の基板ＳＢが接地されており、基板ＳＢとドレイン領域２６の間でゲート−ドレイン間容量Ｃｇｄが発生せず、ゲート領域２４とドレイン領域２６間の容量だけとなる。。従って、図１１において、増幅素子の入出力端子間に接続していたゲート−ドレイン間容量Ｃｇｄを大幅に低減できる。つまり、ミラー容量によって増幅前に入力信号が減衰することを大幅に改善でき、増幅素子全体としての入力ロスの増大を低減できる。 In this embodiment, the p-type substrate SB serving as the back gate region is grounded, and no gate-drain capacitance Cgd is generated between the substrate SB and the drain region 26, and the gate region 24 and the drain region 26 are not connected. Only capacity. . Accordingly, the gate-drain capacitance Cgd connected between the input and output terminals of the amplifier element in FIG. 11 can be greatly reduced. That is, it is possible to greatly improve the attenuation of the input signal before amplification due to the mirror capacitance, and it is possible to reduce the increase in input loss of the entire amplification element.

これにより、増幅前の入力信号の減衰を回避できるので、増幅素子全体としてＳ／Ｎを向上できる。 Thereby, attenuation of the input signal before amplification can be avoided, so that the S / N can be improved as a whole of the amplification element.

更に、Ｊ−ＦＥＴ２０のチャネル領域２２は、ｐ型半導体層１２に対して１度のｎ型不純物の注入および拡散で形成できる。図１０に示す従来構造では、ｎ−型半導体層３１２にｐ型不純物のイオン注入及び拡散を行ってバックゲート領域３２１を形成した後、ｎ型不純物の注入及び拡散を行ってチャネル領域３２２を形成する必要があった。このため、製造工程上のばらつきが生じ、チャネル領域３２２のＩＤＳＳおよびピンチオフ電圧Ｖｐを安定させることが困難であった。 Furthermore, the channel region 22 of the J-FET 20 can be formed by once implanting and diffusing n-type impurities into the p-type semiconductor layer 12. In the conventional structure shown in FIG. 10, the back gate region 321 is formed by performing ion implantation and diffusion of p-type impurities in the n − type semiconductor layer 312, and then the channel region 322 is formed by performing implantation and diffusion of n-type impurities. There was a need to do. For this reason, the manufacturing process varies, and it is difficult to stabilize the IDSS and the pinch-off voltage Vp of the channel region 322.

本実施形態では、製造工程上のばらつきを低減できるので、チャネル領域２２のＩＤＳＳおよびピンチオフ電圧Ｖｐを安定させ、増幅素子の消費電流Ｉｄｄがばらつきにくくなり、生産性が向上する。 In this embodiment, since variations in the manufacturing process can be reduced, the IDSS and the pinch-off voltage Vp of the channel region 22 are stabilized, the current consumption Idd of the amplifier element is less likely to vary, and productivity is improved.

尚、Ｊ−ＦＥＴ２０のバックゲート領域となる基板ＳＢが接地されているため、Ｊ−ＦＥＴのｇｍは低減する可能性がある。しかしその場合であっても、バイポーラトランジスタ３０のｈＦＥを大きくすることで、増幅素子としての必要な特性（ゲイン）を確保することができる。 Note that since the substrate SB serving as the back gate region of the J-FET 20 is grounded, the gm of the J-FET may be reduced. However, even in such a case, by increasing the hFE of the bipolar transistor 30, it is possible to ensure the necessary characteristics (gain) as an amplifying element.

図３から図６を参照して、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態のバイポーラトランジスタ３０にダーリントン接続する他のバイポーラトランジスタを設けるものである。 A second embodiment of the present invention will be described with reference to FIGS. In the second embodiment, another bipolar transistor connected to Darlington is provided to the bipolar transistor 30 of the first embodiment.

図３は、増幅素子の回路図の一例を示す図である。第１の実施形態のバイポーラトランジスタ（以下ｎｐｎトランジスタ）３０に、導電型を逆にした他のバイポーラトランジスタ（以下ｐｎｐトランジスタ）１３０をダーリントン接続する。 FIG. 3 is a diagram illustrating an example of a circuit diagram of the amplifying element. The bipolar transistor (hereinafter referred to as npn transistor) 30 of the first embodiment is Darlington-connected to another bipolar transistor (hereinafter referred to as pnp transistor) 130 having the opposite conductivity type.

すなわち、ｐｎｐトランジスタ１３０のエミッタＥがｎｐｎトランジスタ３０のコレクタＣと接続し、ｐｎｐトランジスタ１３０のコレクタＣがｎｐｎトランジスタ３０のベースＢと接続する。ｐｎｐトランジスタ１３０のベースＢは、Ｊ−ＦＥＴ２０のドレインＤと接続し、Ｊ−ＦＥＴ２０のドレインＤは抵抗ＲＢを介してｐｎｐトランジスタ１３０のエミッタＥおよびｎｐｎトランジスタ３０のコレクタＣに接続する。また、ｐｎｐトランジスタ１３０のベースＢとエミッタ領域Ｅは、抵抗ＲＢにより接続する。Ｊ−ＦＥＴ２０のソースＳは、抵抗ＲＳを介して、抵抗ＲＥと抵抗ＲＡの接続点に接続する。ソースＳは、抵抗ＲＳおよび抵抗ＲＡを介して接地され、ｎｐｎトランジスタ３０のエミッタＥは、抵抗ＲＥおよび抵抗ＲＡを介して接地される。ｎｐｎトランジスタ３０のエミッタＥはＪ−ＦＥＴ２０のソースＳに接続し、ｎｐｎトランジスタ３０のコレクタＣとｐｎｐトランジスタ１３０のエミッタＥが接続される。これ以外の構成は、第１の実施形態と同様であるので、説明は省略する。 That is, the emitter E of the pnp transistor 130 is connected to the collector C of the npn transistor 30, and the collector C of the pnp transistor 130 is connected to the base B of the npn transistor 30. The base B of the pnp transistor 130 is connected to the drain D of the J-FET 20, and the drain D of the J-FET 20 is connected to the emitter E of the pnp transistor 130 and the collector C of the npn transistor 30 through the resistor RB. Further, the base B and the emitter region E of the pnp transistor 130 are connected by a resistor RB. The source S of the J-FET 20 is connected to the connection point between the resistor RE and the resistor RA via the resistor RS. Source S is grounded via resistor RS and resistor RA, and emitter E of npn transistor 30 is grounded via resistor RE and resistor RA. The emitter E of the npn transistor 30 is connected to the source S of the J-FET 20, and the collector C of the npn transistor 30 and the emitter E of the pnp transistor 130 are connected. Since the configuration other than this is the same as that of the first embodiment, the description thereof is omitted.

図４は、ｐｎｐトランジスタ１３０の構造を説明する断面概要図である。ｐｎｐトランジスタ１３０は、基板ＳＢ（ｐ型半導体層１２）に、ｐ＋型半導体基板１１と分離して設けられたｐ型のコレクタ領域１３３を有する縦型ｐｎｐトランジスタである。すなわち、ｐｎｐトランジスタ１３０のコレクタ領域１３３は、ｎ型ウェル領域３３ｂ内に設けられ、これによってｐ＋型半導体基板１１と分離される。 FIG. 4 is a schematic cross-sectional view illustrating the structure of the pnp transistor 130. The pnp transistor 130 is a vertical pnp transistor having a p-type collector region 133 provided separately from the p + -type semiconductor substrate 11 on the substrate SB (p-type semiconductor layer 12). In other words, the collector region 133 of the pnp transistor 130 is provided in the n-type well region 33 b and is thereby separated from the p + -type semiconductor substrate 11.

コレクタ領域１３３表面にｎ型ベース領域１３１が設けられる。ベース領域１３１表面に高濃度のベースコンタクト領域１３５とｐ型のエミッタ領域１３２が設けられる。 An n-type base region 131 is provided on the surface of the collector region 133. A high-concentration base contact region 135 and a p-type emitter region 132 are provided on the surface of the base region 131.

図４では、バイポーラトランジスタ（ｎｐｎトランジスタ）３０が設けられるｎ型ウェル領域３３ｂに、他のバイポーラトランジスタ（ｐｎｐトランジスタ）１３０のコレクタ領域１３３を設ける。すなわち、ｐｎｐトランジスタ１３０のコレクタ領域１３３は、ｎｐｎトランジスタ３０のベース領域３１と共用もしくは２つの拡散層を接続する。 In FIG. 4, the collector region 133 of another bipolar transistor (pnp transistor) 130 is provided in the n-type well region 33 b where the bipolar transistor (npn transistor) 30 is provided. That is, the collector region 133 of the pnp transistor 130 is shared with the base region 31 of the npn transistor 30 or connects two diffusion layers.

本実施形態では、図３の如くｎｐｎトランジスタ３０のベースＢと、ｐｎｐトランジスタ１３０のコレクタＣを接続させており、外部に導出する必要がない。従って、図４の如くｎｐｎトランジスタ３０のベース領域３１とｐｎｐトランジスタ１３０のコレクタ領域１３１を共用し、内部結線することで、装置の小型化が実現する。 In this embodiment, the base B of the npn transistor 30 and the collector C of the pnp transistor 130 are connected as shown in FIG. Therefore, as shown in FIG. 4, the base region 31 of the npn transistor 30 and the collector region 131 of the pnp transistor 130 are shared and internally connected, so that the size of the device can be reduced.

Ｊ−ＦＥＴ２０のドレイン領域２６はｐｎｐトランジスタ１３０のベース領域１３１と接続し、ソース領域２５が抵抗ＲＳに接続し、抵抗ＲＳおよび抵抗ＲＡを介して接地される。バイポーラトランジスタ３０のコレクタ領域（ｎ型ウェル領域３３ｂ）は、出力端子ＯＵＴに接続し、エミッタ領域３２は、抵抗ＲＥに接続し、抵抗ＲＥおよび抵抗ＲＡを介して接地される。ｐｎｐトランジスタ１３０のコレクタ領域１３３は、ｎｐｎトランジスタ３０のベース領域３１と接続する。Ｊ−ＦＥＴ２０およびｎｐｎトランジスタ３０の構成は、第１の実施形態と同様である。 The drain region 26 of the J-FET 20 is connected to the base region 131 of the pnp transistor 130, the source region 25 is connected to the resistor RS, and is grounded through the resistor RS and the resistor RA. The collector region (n-type well region 33b) of the bipolar transistor 30 is connected to the output terminal OUT, and the emitter region 32 is connected to the resistor RE and grounded through the resistor RE and the resistor RA. The collector region 133 of the pnp transistor 130 is connected to the base region 31 of the npn transistor 30. The configurations of the J-FET 20 and the npn transistor 30 are the same as those in the first embodiment.

これにより、Ｊ−ＦＥＴ２０のｇｍが低下した場合であっても、増幅素子として所望のゲインを確保できる。 Thereby, even if the gm of the J-FET 20 is lowered, a desired gain can be ensured as the amplifying element.

図５は、ｐｎｐトランジスタ１３０の他の構造を説明する断面概要図である。ｐｎｐトランジスタ１３０は、基板ＳＢに、他のｎ＋型埋め込み領域１３４ａと他のｎ型ウェル領域１３４ｂを設け、他のｎ型ウェル領域１３４ｂの中にｐ型のコレクタ領域１３３を設け、ｐ型のコレクタ領域１３３の中に、高濃度のｐ型のコレクタコンタクト領域１３６およびｎ型のベース領域１３１を設け、ｎ型のベース領域１３１の中にエミッタ領域１３２および高濃度のベースコンタクト領域１３５を設けた、縦型ｐｎｐトランジスタである。このように、ｎｐｎトランジスタ３０とｐｎｐトランジスタ１３０をそれぞれ独立に、離間したｎ型ウェル領域の中に設けてもよい。これ以外の構成は、図４と同様である。 FIG. 5 is a schematic cross-sectional view for explaining another structure of the pnp transistor 130. In the pnp transistor 130, another n + type buried region 134a and another n type well region 134b are provided on the substrate SB, and a p type collector region 133 is provided in the other n type well region 134b, and a p type collector is provided. A high-concentration p-type collector contact region 136 and an n-type base region 131 are provided in the region 133, and an emitter region 132 and a high-concentration base contact region 135 are provided in the n-type base region 131. It is a vertical pnp transistor. As described above, the npn transistor 30 and the pnp transistor 130 may be provided independently in the separated n-type well regions. The other configuration is the same as that of FIG.

図６は、ｐｎｐトランジスタの他の構造を示す図であり、ｐｎｐトランジスタ１３０’は、他のｎ＋型埋め込み領域１３４ａ上の他のｎ型ウェル領域１３４ｂ内にｐ＋型コレクタ領域１３３、ｐ＋型エミッタ領域１３２、ｎ＋型ベース領域１３１を設けた、いわゆるラテラル型ｐｎｐトランジスタであってもよい。 FIG. 6 is a diagram showing another structure of the pnp transistor. The pnp transistor 130 ′ includes a p + type collector region 133 and a p + type emitter region in another n type well region 134b on another n + type buried region 134a. 132, a so-called lateral pnp transistor provided with an n + -type base region 131 may be used.

図７および図８を参照して、本発明の第３の実施形態について説明する。 The third embodiment of the present invention will be described with reference to FIGS.

第３の実施形態は、第１の実施形態および、第２の実施形態において、出力端子ＯＵＴ−接地間に保護ダイオードを接続するものである。 The third embodiment connects a protective diode between the output terminal OUT and the ground in the first embodiment and the second embodiment.

図７が回路図であり、図７（Ａ）が第１の実施形態の場合であり、図７（Ｂ）が第２の実施形態の場合である。また、図８は保護ダイオードの構造を示す断面概要図である。 FIG. 7 is a circuit diagram, FIG. 7A shows the case of the first embodiment, and FIG. 7B shows the case of the second embodiment. FIG. 8 is a schematic cross-sectional view showing the structure of the protection diode.

図７および図８を参照して、増幅素子の出力端子ＯＵＴ−接地間に、保護ダイオード１５０を接続する。保護ダイオード１５０は、ベースＢとエミッタＥをショートさせて出力端子ＯＵＴに接続したｐｎｐバイポーラトランジスタである。 7 and 8, a protection diode 150 is connected between the output terminal OUT of the amplifying element and the ground. The protection diode 150 is a pnp bipolar transistor in which the base B and the emitter E are short-circuited and connected to the output terminal OUT.

すなわち、ｐ＋型半導体基板１１上にｐ型半導体層１２を設けた基板１５３の、ｐ型半導体層１２上に、ｎ型ベース領域１５１を設け、その表面にｐ＋型エミッタ領域１５２とｎ＋型ベースコンタクト領域１５４を設ける。表面の電極１５５でエミッタ領域１５２とベース領域１５１を短絡し、出力端子ＯＵＴに接続する。基板１５３の裏面がコレクタとなり、基板１５３が接地されているので、増幅素子の出力端子ＯＵＴ−接地間に保護ダイオード１５０を接続できる。 That is, an n-type base region 151 is provided on the p-type semiconductor layer 12 of the substrate 153 provided with the p-type semiconductor layer 12 on the p + -type semiconductor substrate 11, and the p + -type emitter region 152 and the n + -type base contact are provided on the surface thereof. Region 154 is provided. The emitter region 152 and the base region 151 are short-circuited by the electrode 155 on the surface and connected to the output terminal OUT. Since the back surface of the substrate 153 serves as a collector and the substrate 153 is grounded, the protection diode 150 can be connected between the output terminal OUT of the amplifier element and the ground.

保護ダイオード１５０は、増幅素子のＪ−ＦＥＴ２０、ｎｐｎトランジスタ３０、ｐｎｐトランジスタ１３０と比較して、サイズが大きい。また、保護ダイオード１５０のコレクタ領域１５３と、Ｊ−ＦＥＴ２０のチャネル領域２２、ｎｐｎトランジスタ３０のコレクタ領域３３、ｐｎｐトランジスタ１３０のコレクタ領域１３３はそれぞれ独立しているので、耐圧を特性に応じて個別に設計できる。これにより、増幅素子をＥＳＤ破壊から防止することができる。 The protection diode 150 is larger in size than the J-FET 20, the npn transistor 30, and the pnp transistor 130 that are amplification elements. In addition, since the collector region 153 of the protection diode 150, the channel region 22 of the J-FET 20, the collector region 33 of the npn transistor 30, and the collector region 133 of the pnp transistor 130 are independent of each other, the breakdown voltage is individually determined according to the characteristics. Can design. Thereby, an amplification element can be prevented from ESD destruction.

尚、保護ダイオード１５０は、ベースＢとエミッタＥをショートさせたｎｐｎバイポーラトランジスタであってもよい。 The protective diode 150 may be an npn bipolar transistor in which the base B and the emitter E are short-circuited.

１０増幅素子
１１ｐ＋型半導体基板
１２ｐ型半導体層
１３絶縁膜
１５ＥＣＭ
２０Ｊ−ＦＥＴ
２２チャネル領域
２４ゲート領域
２５ソース領域
２６ドレイン領域
３０バイポーラトランジスタ（ｎｐｎトランジスタ）
３１ベース領域
３２エミッタ領域
３３コレクタ領域
３４ベースコンタクト領域
３５エミッタコンタクト領域
３６コレクタコンタクト領域
３７コレクタ引き出し領域
４０第１電極層
４２ゲート電極
５１エミッタ電極
６０第１配線層
６１ドレイン電極
６２コレクタ電極
７０第２配線層
７１ソース電極
７２ベース電極
ＳＢ基板
１３０、１３０’ ｐｎｐトランジスタ
１３１ベース領域
１３２エミッタ領域
１３３コレクタ領域
１３４ａ他のｎ＋型埋め込み領域
１３４ｂ他のｎ型ウェル領域
１３５ベースコンタクト領域
１３６コレクタコンタクト領域
１５０保護ダイオード
１５１ベース領域
１５２エミッタ領域
１５３コレクタ領域
１５４ベースコンタクト領域
１５５電極
２１０増幅素子（Ｊ−ＦＥＴ）
２１５ＥＣＭ
３１０増幅素子
３１１ｎ＋型半導体基板
３１２ｎ−型半導体層
３２０Ｊ−ＦＥＴ
３２１バックゲート拡散領域
３２２チャネル領域
３２４トップゲート領域
３２５ソース領域
３２６ドレイン領域
３３０バイポーラトランジスタ
３３１ベース領域
３３２エミッタ領域
３３３コレクタ取り出し領域
３３５エミッタコンタクト領域
３３６コレクタ取り出しコンタクト領域 10 amplifying element 11 p + type semiconductor substrate 12 p type semiconductor layer 13 insulating film 15 ECM
20 J-FET
22 Channel region 24 Gate region 25 Source region 26 Drain region 30 Bipolar transistor (npn transistor)
31 Base region 32 Emitter region 33 Collector region 34 Base contact region 35 Emitter contact region 36 Collector contact region 37 Collector lead region 40 First electrode layer 42 Gate electrode 51 Emitter electrode 60 First wiring layer 61 Drain electrode 62 Collector electrode 70 Second Wiring layer 71 Source electrode 72 Base electrode SB substrate 130, 130 'pnp transistor 131 Base region 132 Emitter region 133 Collector region 134a Other n + type buried region 134b Other n type well region 135 Base contact region 136 Collector contact region 150 Protection diode 151 Base region 152 Emitter region 153 Collector region 154 Base contact region 155 Electrode 210 Amplifying element (J-FET)
215 ECM
310 Amplifying element 311 n + type semiconductor substrate 312 n− type semiconductor layer 320 J-FET
321 Back gate diffusion region 322 Channel region 324 Top gate region 325 Source region 326 Drain region 330 Bipolar transistor 331 Base region 332 Emitter region 333 Collector extraction region 335 Emitter contact region 336 Collector extraction contact region

Claims

An amplifying element connected to an electret condenser microphone,
A grounded p-type semiconductor substrate;
A p-type semiconductor layer provided on the p-type semiconductor substrate and grounded;
A junction field effect transistor provided in the p-type semiconductor layer and having an n-type channel region, a drain region, a source region, and a p-type gate region;
An n-type well region provided in the p-type semiconductor layer; and a bipolar transistor having the well region as a collector region and a surface provided with a p-type base region and an n-type emitter region,
The gate region of the junction field effect transistor is connected to one end of the electret condenser microphone;
The drain region and the collector region are connected;
Amplifying and connecting the output of the junction field effect transistor with the bipolar transistor;
The emitter region and the source region are grounded via a first resistor;
An amplifying element that extracts an output voltage from the collector region.

The source region and the base region are connected;
The amplifying element according to claim 1, wherein the base region is grounded through a second resistor and the first resistor.

A source region of the junction field effect transistor is connected to a base region of the bipolar transistor via a third resistor, and the base region and the emitter region of the bipolar transistor are connected via the second resistor and the fourth resistor. The amplifying element according to claim 2, wherein the emitter region is connected to the first resistor via the fourth resistor.

The well region includes a p-type collector region and an emitter region, and another bipolar transistor provided with an n-type base region,
The drain region of the junction field effect transistor and the base region of the other bipolar transistor are connected,
The base region and the emitter region of the other bipolar transistor are connected by the second resistor,
The collector region of the other bipolar transistor is connected to the base region of the bipolar transistor;
An emitter region of the bipolar transistor is connected to the source region of the junction field effect transistor;
2. The amplifying element according to claim 1, wherein the collector region of the bipolar transistor is connected to the emitter region of the other bipolar transistor.

The third resistor is connected between the source region of the junction field effect transistor and the first resistor, and the fourth resistor is connected between the emitter region of the bipolar transistor and the first resistor. The amplifying element according to claim 4.

6. The amplifying element according to claim 4, wherein the collector region of the other bipolar transistor is shared with the base region of the bipolar transistor.

7. The amplifying element according to claim 1, wherein a high concentration n-type impurity region in contact with the well region and the p-type semiconductor substrate is provided below the well region of the bipolar transistor.