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JP2010281570A - Semiconductor pressure sensor - Google Patents

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JP2010281570A
JP2010281570A JP2007247088A JP2007247088A JP2010281570A JP 2010281570 A JP2010281570 A JP 2010281570A JP 2007247088 A JP2007247088 A JP 2007247088A JP 2007247088 A JP2007247088 A JP 2007247088A JP 2010281570 A JP2010281570 A JP 2010281570A
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JP
Japan
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silicon substrate
substrate
diaphragm
pressure sensor
cavity
Prior art date
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Withdrawn
Application number
JP2007247088A
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Japanese (ja)
Inventor
Teruo Igarashi
輝雄 五十嵐
Tetsuya Fukuda
哲也 福田
Hiroyuki Morioka
浩之 盛岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
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Publication date
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
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Priority to PCT/JP2008/067241 priority patent/WO2009041465A1/en
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    • G01L9/00Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means
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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor pressure sensor the diaphragm of which includes a high pressure resistance limit. <P>SOLUTION: The semiconductor pressure sensor includes a constitution wherein a cavity 20 is formed in a second silicon substrate 12 of an SOI substrate 10 and wherein the diaphragm 21 is formed by a first silicon substrate 14 and a base substrate 31 is joined to the second silicon substrate 12 forming the cavity 20. In the interface between the second silicon substrate 12 forming the cavity 20 and the base substrate 31, a tapered surface 13b is so formed as to provide an aperture. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、気圧等の圧力を測定する、ダイアフラム型の半導体圧力センサに関する。   The present invention relates to a diaphragm type semiconductor pressure sensor that measures pressure such as atmospheric pressure.

従来、自動車のタイヤ空気圧などを測定する半導体圧力センサとして、ダイアフラム型の半導体圧力センサが知られている(特許文献1)。   2. Description of the Related Art Conventionally, a diaphragm type semiconductor pressure sensor is known as a semiconductor pressure sensor for measuring tire pressures of automobiles (Patent Document 1).

従来の半導体圧力センサの断面構造を図4に示した。この半導体圧力センサは、第1シリコン基板111と第2シリコン基板113とが酸化膜112を挟んで積層され、第1シリコン基板111上に、ピエゾ素子103がブリッジ回路を構成するように形成された、SOI(シリコン・オン・インシュレータ)基板からなる半導体基板110が用いられている。この半導体基板110は、第2シリコン基板113の表面(図では下面)に、フォトレジスト等よりなる積層膜を形成し、この積層膜をマスクとして第2シリコン基板113をドライエッチングにより凹部122を形成する。その後、積層膜をウエットエッチングにより除去し、凹部122を塞ぐように、半導体基板110の表面にガラス基板115が接合され、凹部122内は真空状態に保持されている。   A cross-sectional structure of a conventional semiconductor pressure sensor is shown in FIG. In this semiconductor pressure sensor, a first silicon substrate 111 and a second silicon substrate 113 are stacked with an oxide film 112 interposed therebetween, and the piezoelectric element 103 is formed on the first silicon substrate 111 so as to form a bridge circuit. A semiconductor substrate 110 made of an SOI (Silicon On Insulator) substrate is used. In this semiconductor substrate 110, a laminated film made of a photoresist or the like is formed on the surface (lower surface in the figure) of the second silicon substrate 113, and the concave portion 122 is formed by dry etching the second silicon substrate 113 using this laminated film as a mask. To do. Thereafter, the laminated film is removed by wet etching, and the glass substrate 115 is bonded to the surface of the semiconductor substrate 110 so as to close the recess 122, and the recess 122 is maintained in a vacuum state.

ダイアフラム121は、平面視矩形に、かつそのダイアフラム121の各辺上にピエゾ素子103がかかるように形成され、ピエゾ素子103はブリッジ回路を形成するように配線されていて、ブリッジ回路の中点電圧が、圧力測定電圧として出力される。   The diaphragm 121 is formed in a rectangular shape in plan view so that the piezo element 103 is placed on each side of the diaphragm 121, and the piezo element 103 is wired so as to form a bridge circuit. Is output as a pressure measurement voltage.

従来の半導体圧力センサは、第2シリコン基板113とガラス基板115との接合界面が全面接合されていた。この構成により、ダイアフラム121に圧力がかかると、ダイアフラム121は凹部122内に向かって凹むが、凹部122を形成する第2シリコン基板113他は変形しない。しかし、ダイアフラム121の撓み限界を超える圧力がかかると、曲げ応力がダイアフラム121と第2シリコン基板113との境界部分、オーバーエッチング部分113a等に集中してしまうため、ダイアフラム121が破損してしまうおそれがあった。そこで、ダイアフラム121が撓み限界を超えて撓まないように機械的ストッパを設けた半導体圧力センサが提案されている(特許文献2)。
特開2001-358345号公報 特開平11-142269号公報
In the conventional semiconductor pressure sensor, the bonding interface between the second silicon substrate 113 and the glass substrate 115 is entirely bonded. With this configuration, when pressure is applied to the diaphragm 121, the diaphragm 121 is recessed into the recess 122, but the second silicon substrate 113 and the like that form the recess 122 are not deformed. However, if a pressure exceeding the bending limit of the diaphragm 121 is applied, the bending stress is concentrated on the boundary portion between the diaphragm 121 and the second silicon substrate 113, the over-etched portion 113a, etc., so that the diaphragm 121 may be damaged. was there. Thus, a semiconductor pressure sensor is proposed in which a mechanical stopper is provided so that the diaphragm 121 does not bend beyond the bending limit (Patent Document 2).
JP 2001-358345 A JP-A-11-142269

しかし、ダイアフラムの変形を機械的ストッパで制限する従来の半導体圧力センサは、衝撃的な圧力がかかるとダイアフラムが機械的ストッパに当接して破損する虞れがあり、破損しなくてもそれ以上の圧力がかかっているのか否か測定できなかった。また、この従来の半導体圧力センサは、形状及び構造が複雑であり、製造工程が煩雑になるという問題があった。   However, the conventional semiconductor pressure sensor that restricts the deformation of the diaphragm with a mechanical stopper may cause the diaphragm to abut against the mechanical stopper when shock pressure is applied. It was not possible to measure whether pressure was applied. In addition, this conventional semiconductor pressure sensor has a problem that the shape and structure are complicated, and the manufacturing process becomes complicated.

かかる従来技術の問題に鑑みて本発明は、ダイアフラムの耐圧限界が高い半導体圧力センサを得ることを目的とする。   In view of the problems of the prior art, an object of the present invention is to obtain a semiconductor pressure sensor having a high withstand pressure limit of a diaphragm.

かかる目的を達成する本発明は、貼り合わされた2枚のシリコン基板の一方のシリコン基板にキャビティーが形成され、他方のシリコン基板によってダイアフラムが形成され、前記キャビティーを形成する一方のシリコン基板にベース基板が接合される半導体圧力センサであって、前記キャビティーを形成する前記一方のシリコン基板とベース基板との接合界面に隙間を形成したことに特徴を有する。   According to the present invention for achieving such an object, a cavity is formed in one silicon substrate of two bonded silicon substrates, a diaphragm is formed by the other silicon substrate, and one silicon substrate forming the cavity is formed in one silicon substrate. A semiconductor pressure sensor to which a base substrate is bonded, characterized in that a gap is formed at the bonding interface between the one silicon substrate forming the cavity and the base substrate.

実際的には、前記隙間は、前記キャビティーを囲むように、前記一方のシリコン基板とベース基板との接合界面全周に渡って形成される。
前記隙間は、前記一方のシリコン基板に形成された、前記キャビティー内に向かって前記ベース基板との間隔が広がるテーパ面とすることが好ましい。
In practice, the gap is formed over the entire circumference of the bonding interface between the one silicon substrate and the base substrate so as to surround the cavity.
The gap is preferably a tapered surface formed in the one silicon substrate and having a gap extending from the base substrate toward the cavity.

本発明の半導体センサとしては、前記2枚のシリコン基板として、熱酸化膜を挟んで貼り合わされたSOI基板を使用し、一方のシリコン基板にキャビティーを、他方のシリコン基板及び熱酸化膜によってダイアフラムを形成され、前記一方のシリコン基板に前記ベース基板を接合することが適している。   In the semiconductor sensor of the present invention, an SOI substrate bonded with a thermal oxide film sandwiched between the two silicon substrates is used as the two silicon substrates, a cavity is formed in one silicon substrate, and a diaphragm is formed by the other silicon substrate and the thermal oxide film. It is suitable that the base substrate is bonded to the one silicon substrate.

実際的には、前記SOI基板のダイアフラム部分の外側面には感応抵抗素子が、ブリッジ回路を構成するように前記ダイアフラムの輪郭に沿って形成される。前記感応抵抗素子は、前記ダイアフラムの歪みに応じて抵抗値が変化するピエゾ素子を使用することが好ましい。   In practice, a sensitive resistance element is formed on the outer surface of the diaphragm portion of the SOI substrate along the outline of the diaphragm so as to form a bridge circuit. The sensitive resistor element is preferably a piezo element whose resistance value changes according to the distortion of the diaphragm.

以上の構成からなる本発明によれば、ダイアフラムに負荷される圧力が大きくなると、一方のシリコン基板がその隙間部におけるベース基板との間隔が狭くなる方向に変形し始めるので、ダイアフラムの曲げ応力が分散されて、ダイアフラムの耐圧限界が高くなる。しかも所定圧力までは一方のシリコン基板は変形しないので、所定圧力範囲では正確な圧力測定が可能であり、前記一方のシリコン基板とベース基板が変形する所定圧力以上の圧力も測定することが可能になる。   According to the present invention having the above configuration, when the pressure applied to the diaphragm increases, one of the silicon substrates starts to deform in a direction in which the gap between the gap and the base substrate becomes narrow, so that the bending stress of the diaphragm is reduced. Dispersion increases the pressure limit of the diaphragm. In addition, since one silicon substrate does not deform until a predetermined pressure, accurate pressure measurement is possible within a predetermined pressure range, and it is also possible to measure a pressure higher than a predetermined pressure at which the one silicon substrate and the base substrate are deformed. Become.

本発明の最良の実施形態について、添付図を参照して説明する。図1はダイアフラム型の半導体圧力センサにかかる本発明の実施形態の主要部を図2の切断線I-Iに沿って示す断面図、図2は同半導体圧力センサの要部を示す平面図、図3は、同半導体圧力センサの製造過程を示す工程図である。   The best mode for carrying out the present invention will be described with reference to the accompanying drawings. 1 is a cross-sectional view showing a main part of an embodiment of the present invention relating to a diaphragm type semiconductor pressure sensor, taken along a cutting line II in FIG. 2, and FIG. 2 is a plan view showing the main part of the semiconductor pressure sensor; FIG. 3 is a process diagram showing a manufacturing process of the semiconductor pressure sensor.

先ず、ピエゾ素子22、配線23及びパッド24が形成されたSOI(シリコン・オン・インシュレータ)基板10を用意する。このSOI基板10は、第1シリコン基板11と第2シリコン基板13とが、酸化膜であるシリコン酸化膜(Si02)12を介して貼り合わされている。第1シリコン基板11の回路面(上側面)には熱酸化膜であるシリコン酸化膜14が形成されていて、このシリコン酸化膜14の下に、ブリッジ回路を形成するように、感応抵抗素子としてのピエゾ素子22、ピエゾ素子22に導通した配線23及びパッド24が形成され、さらにピエゾ素子22、配線23及びシリコン酸化膜14の上に、これらを絶縁保護する、シリコンナイトライドSi34によるパッシベーション膜15が形成されている。なお、各パッド24は、パッシベーション膜15から露出している。 First, an SOI (silicon-on-insulator) substrate 10 on which the piezo element 22, the wiring 23, and the pad 24 are formed is prepared. The SOI substrate 10 includes a first silicon substrate 11 and the second silicon substrate 13 are bonded together via a silicon oxide film (Si0 2) 12 is an oxide film. A silicon oxide film 14, which is a thermal oxide film, is formed on the circuit surface (upper side surface) of the first silicon substrate 11. As a sensitive resistance element, a bridge circuit is formed under the silicon oxide film 14. Of the piezoelectric element 22, the wiring 23 and the pad 24 that are electrically connected to the piezoelectric element 22, and the silicon nitride Si 3 N 4 that insulates and protects the piezoelectric element 22, the wiring 23, and the silicon oxide film 14. A passivation film 15 is formed. Each pad 24 is exposed from the passivation film 15.

SOI基板10には、第2シリコン基板13にその表面側からキャビティー(凹部)20を形成し、このキャビティー20の上面を構成するシリコン酸化膜12、第1シリコン基板11、シリコン酸化膜14及びパッシベーション膜15によってダイアフラム21が形成されている。このダイアフラム21は、平面視矩形である。ピエゾ素子22は、ダイアフラム21の矩形輪郭の各辺にかかる位置に形成されている。   In the SOI substrate 10, a cavity (concave portion) 20 is formed on the second silicon substrate 13 from the surface side, and the silicon oxide film 12, the first silicon substrate 11, and the silicon oxide film 14 that constitute the upper surface of the cavity 20. A diaphragm 21 is formed by the passivation film 15. The diaphragm 21 has a rectangular shape in plan view. The piezo element 22 is formed at a position on each side of the rectangular outline of the diaphragm 21.

このダイアフラム21を構成する、キャビティー20に臨むシリコン酸化膜12bの輪郭部分に丸み12aが形成されている。図示実施形態では、シリコン酸化膜12と第2シリコン基板13とが接合されているのでこの丸み12aは、シリコン酸化膜12b全周に渡って同様に形成されている。   A round portion 12a is formed in the contour portion of the silicon oxide film 12b that constitutes the diaphragm 21 and faces the cavity 20. In the illustrated embodiment, since the silicon oxide film 12 and the second silicon substrate 13 are joined, the roundness 12a is formed similarly over the entire circumference of the silicon oxide film 12b.

さらにこの実施形態では、ダイアフラム21を形成する第2シリコン基板13とベース基板31との接合界面に、ベース基板31に接合されず、ベース基板31との間に隙間を有するテーパ面13bが形成されている。   Furthermore, in this embodiment, a taper surface 13 b that is not bonded to the base substrate 31 and has a gap with the base substrate 31 is formed at the bonding interface between the second silicon substrate 13 that forms the diaphragm 21 and the base substrate 31. ing.

そうして、第2シリコン基板13の表面(下面)にベース基板としてのガラス基板またはSiO基板からなるベース基板31が接合され、ダイアフラム21とベース基板31との間のキャビティー20が密閉され、キャビティー20内が真空に保持される。テーパ面13bはベース基板31との間に隙間があるので、接合されない。   Then, a base substrate 31 made of a glass substrate or a SiO substrate as a base substrate is bonded to the surface (lower surface) of the second silicon substrate 13, and the cavity 20 between the diaphragm 21 and the base substrate 31 is sealed, The inside of the cavity 20 is kept in a vacuum. The tapered surface 13b is not joined because there is a gap between it and the base substrate 31.

このダイアフラム21が外面に付加される圧力に応じて歪むと、その歪みに応じてピエゾ素子22の抵抗値が変化する。このピエゾ素子22によって形成されたブリッジ回路の中点電位が、センサ出力として公知の測定装置に出力される。なお、この測定装置の少なくとも一部の回路を、SOI基板10の回路面に形成してもよい。   When the diaphragm 21 is distorted according to the pressure applied to the outer surface, the resistance value of the piezo element 22 changes according to the distortion. The midpoint potential of the bridge circuit formed by the piezo element 22 is output as a sensor output to a known measuring device. Note that at least a part of the circuit of the measuring apparatus may be formed on the circuit surface of the SOI substrate 10.

次に、この半導体圧力センサの製造方法について説明する。図3(A)は、ピエゾ素子22、配線23及びパッシベーション層15が形成された、SOI基板10である。この段階でのSOI基板10は、通常はウエハ状態で供給される。   Next, a manufacturing method of this semiconductor pressure sensor will be described. FIG. 3A shows an SOI substrate 10 on which a piezo element 22, a wiring 23, and a passivation layer 15 are formed. The SOI substrate 10 at this stage is usually supplied in a wafer state.

先ず、ベース基板31との接合面となる第2シリコン基板13の表面をグラインドして、第2シリコン基板13を所定の厚さに形成する(図3(B))。このグラインド工程は、SOI基板10の製造段階で施してもよい。   First, the surface of the second silicon substrate 13 serving as a bonding surface with the base substrate 31 is ground to form the second silicon substrate 13 with a predetermined thickness (FIG. 3B). This grinding process may be performed at the manufacturing stage of the SOI substrate 10.

次に、ダイアフラム21を形成する際のエッチング用のマスクとして、第2シリコン基板13の表面(下面)に下方から、レジスト等を成膜する。このレジスト膜16は、コーター等の通常工程により成膜することができる。続いて、第2シリコン基板13の下面に形成されたレジスト膜16のうち、ダイアフラム21を形成すべき領域に対応したレジスト膜16を光パターニングして、所望のパターンからなるマスクを形成する(図3(C))。この実施形態では、平面視矩形のダイアフラム21が形成されるパターンを形成する。   Next, a resist or the like is formed on the surface (lower surface) of the second silicon substrate 13 from below as an etching mask for forming the diaphragm 21. The resist film 16 can be formed by a normal process such as a coater. Subsequently, of the resist film 16 formed on the lower surface of the second silicon substrate 13, the resist film 16 corresponding to the region where the diaphragm 21 is to be formed is photopatterned to form a mask having a desired pattern (FIG. 3 (C)). In this embodiment, a pattern is formed in which a diaphragm 21 having a rectangular shape in plan view is formed.

次に、レジスト膜16をマスクとして、第2シリコン基板13をドライエッチングしてキャビティー20を掘り、ダイアフラム21を形成する(図3(D))。ここでは、MEMS(Micro Electro Mechanical Systems)プロセスで使用される公知のSi-Deep Etcherにより、第2シリコン基板13の表面(図では下面)側から等方性エッチングと保護膜成膜という工程を繰り返して、第2シリコン基板13部を掘り、キャビティー20を形成する。Si-Deep Etcherでは、例えば、C48とSF6という二種類のガスを使用する。 Next, using the resist film 16 as a mask, the second silicon substrate 13 is dry-etched to dig the cavity 20 to form a diaphragm 21 (FIG. 3D). Here, the steps of isotropic etching and protective film formation are repeated from the surface (lower surface in the figure) side of the second silicon substrate 13 by a known Si-Deep Etcher used in a MEMS (Micro Electro Mechanical Systems) process. Then, the second silicon substrate 13 is dug to form the cavity 20. In Si-Deep Etcher, for example, two types of gases, C 4 F 8 and SF 6 are used.

第2シリコン基板13のエッチングが進み、シリコン酸化膜12まで達すると、シリコン酸化膜12がエッチングストッパーとなって、第2シリコン基板13に平面視矩形のキャビティー20が形成される。シリコン酸化膜12はさらにエッチングされて所定厚のシリコン酸化膜12bが形成されるが、その際、このキャビティー20内のシリコン酸化膜12bと第2シリコン基板13との境界部分には、キャビティー20を周回するように、丸み(R)12aが形成されている。このドライエッチング工程によれば、シリコン酸化膜12、第2シリコン基板13に上記のような丸み12a、13aが形成されながらエッチングされるので、シリコン酸化膜12がオーバーエッチングされることがない。   When the etching of the second silicon substrate 13 proceeds and reaches the silicon oxide film 12, the silicon oxide film 12 serves as an etching stopper, and a cavity 20 having a rectangular shape in plan view is formed in the second silicon substrate 13. The silicon oxide film 12 is further etched to form a silicon oxide film 12b having a predetermined thickness. At this time, a cavity is formed at the boundary between the silicon oxide film 12b and the second silicon substrate 13 in the cavity 20. Roundness (R) 12 a is formed so as to go around 20. According to this dry etching process, the silicon oxide film 12 and the second silicon substrate 13 are etched while the above-described rounds 12a and 13a are formed, so that the silicon oxide film 12 is not over-etched.

キャビティー20の内壁面(内側面)はダイアフラム21に対して直角に形成されるので、キャビティー20の深さにかかわらずキャビティー20の平面形状及びピエゾ素子22に対する相対位置を一定に保つことができる。   Since the inner wall surface (inner side surface) of the cavity 20 is formed at right angles to the diaphragm 21, the planar shape of the cavity 20 and the relative position with respect to the piezoelectric element 22 are kept constant regardless of the depth of the cavity 20. Can do.

このドライエッチング工程により、キャビティー20の上面となるシリコン酸化膜12bと、第1シリコン基板11、シリコン酸化膜14及びパッシベーション膜15によってダイアフラム21が形成される。   Through this dry etching process, a diaphragm 21 is formed by the silicon oxide film 12 b that becomes the upper surface of the cavity 20, the first silicon substrate 11, the silicon oxide film 14, and the passivation film 15.

ダイアフラム21を形成した後に、マスクであるレジスト膜16を、例えば公知のレジスト剥離により全面除去する(図3(E))。なお、このレジスト剥離工程を施しても、シリコン酸化膜12の丸み12aは維持される。   After the diaphragm 21 is formed, the entire resist film 16 as a mask is removed by, for example, known resist peeling (FIG. 3E). Even if this resist stripping step is performed, the roundness 12a of the silicon oxide film 12 is maintained.

次に、レジスト膜16を全面除去した第2シリコン基板13のキャビティー20を囲む表面(下面)に、CMP(Chemical Mechanical Polishing)工程によってテーパ面13bを形成する(図3(F))。なお、このテーパ面13bは、イオンミリング工程によって形成してもよい。   Next, a tapered surface 13b is formed by a CMP (Chemical Mechanical Polishing) process on the surface (lower surface) surrounding the cavity 20 of the second silicon substrate 13 from which the resist film 16 has been entirely removed (FIG. 3F). The tapered surface 13b may be formed by an ion milling process.

次に、第2シリコン基板13の表面(下面)に、真空状態でベース基板31を接合する(図3(G))。テーパ面13bはベース基板31と離反しているので、接合されることはなく、隙間が残される。この接合工程により、ダイアフラム21とベース基板31との間のキャビティー20が真空状態に密閉され、絶対圧センサ構造が得られる。必要に応じて、ベース基板31の表面(下面)をグラインドしてその厚さを調節する。   Next, the base substrate 31 is bonded to the surface (lower surface) of the second silicon substrate 13 in a vacuum state (FIG. 3G). Since the taper surface 13b is separated from the base substrate 31, it is not joined and a gap is left. By this joining process, the cavity 20 between the diaphragm 21 and the base substrate 31 is sealed in a vacuum state, and an absolute pressure sensor structure is obtained. If necessary, the surface (lower surface) of the base substrate 31 is grinded to adjust its thickness.

そうして最後に、SOI基板10とベース基板31とが接合されたウエハをダイシングカットしてチップ単位に分断する。分断された各チップが、半導体圧力センサとなる。   Then, finally, the wafer on which the SOI substrate 10 and the base substrate 31 are bonded is diced and cut into chips. Each divided chip becomes a semiconductor pressure sensor.

以上の工程により製造された半導体圧力センサは、第1シリコン基板11の表面側から圧力が印加されると、ダイアフラム21が歪み、このダイアフラム21の歪みに応じてピエゾ素子22の抵抗値が変化して、ブリッジ回路の中点電位が変化する。この中点電位を公知の測定装置で測定し、所定の変換係数で変換することにより、圧力が測定される。   In the semiconductor pressure sensor manufactured by the above process, when pressure is applied from the surface side of the first silicon substrate 11, the diaphragm 21 is distorted, and the resistance value of the piezo element 22 changes according to the distortion of the diaphragm 21. Thus, the midpoint potential of the bridge circuit changes. The pressure is measured by measuring the midpoint potential with a known measuring device and converting it with a predetermined conversion coefficient.

圧力が所定圧以上になると、キャビティー20のダイアフラム21側の面積が小さくなる方向、つまり第2シリコン基板13がテーパ面13bとベース基板31との間隔が狭まる方向に変形する。この変形により、ダイアフラム21に作用する圧力により生じる応力が分散されて、引張り、曲げ応力が軽減され、ダイアフラム21の破損が防止される。   When the pressure becomes equal to or higher than a predetermined pressure, the area of the cavity 20 on the diaphragm 21 side is reduced, that is, the second silicon substrate 13 is deformed in a direction in which the interval between the tapered surface 13b and the base substrate 31 is reduced. By this deformation, the stress generated by the pressure acting on the diaphragm 21 is dispersed, the tensile and bending stresses are reduced, and the diaphragm 21 is prevented from being damaged.

以上のように、本実施形態によれば、ダイアフラム21に所定範囲内の圧力が作用する場合は、ダイアフラム21が変形し、また歪んで、この歪みを受けたピエゾ素子22により正確な圧力が測定される。ダイアフラム21に作用する圧力が所定値を超えると、前述の通り第2シリコン基板13が、テーパ面13bとベース基板31との間隔が狭まる方向に変形して、ダイアフラム21に作用する曲げ、引張り応力が分散されるので、ダイアフラム21の破損が防止される。その際、第2シリコン基板13は圧力に応じて変形するので、所定圧力以上の圧力、圧力変化も測定できる。   As described above, according to the present embodiment, when a pressure within a predetermined range acts on the diaphragm 21, the diaphragm 21 is deformed and distorted, and an accurate pressure is measured by the piezo element 22 subjected to this distortion. Is done. When the pressure acting on the diaphragm 21 exceeds a predetermined value, the second silicon substrate 13 is deformed in the direction in which the interval between the tapered surface 13b and the base substrate 31 is narrowed as described above, and bending and tensile stress acting on the diaphragm 21 Is dispersed, so that the diaphragm 21 is prevented from being damaged. At this time, since the second silicon substrate 13 is deformed according to the pressure, it is possible to measure a pressure higher than a predetermined pressure and a pressure change.

以上の実施形態では、第2シリコン基板13とベース基板31との接合界面における隙間をテーパ面13bとしたが、テーパ面に限定されず、断面形状は矩形、円弧その他の形状であってもよい。   In the above embodiment, the gap at the bonding interface between the second silicon substrate 13 and the base substrate 31 is the tapered surface 13b. However, the sectional shape is not limited to the tapered surface, and may be a rectangle, an arc, or other shapes. .

この実施形態は、キャビィティー20を真空とした絶対圧センサであるが、本発明は、ベース基板31に圧力導入口を形成して、キャビティー20を外部と連通させた差圧またはゲージ圧センサにも適用できる。   This embodiment is an absolute pressure sensor in which the cavity 20 is evacuated, but the present invention is a differential pressure or gauge pressure sensor in which a pressure introduction port is formed in the base substrate 31 and the cavity 20 communicates with the outside. It can also be applied to.

また、この実施形態では感応抵抗素子としてピエゾ素子を使用したが、ダイアフラム21の歪みを検出できる素子であれば他の素子でもよい。また、ダイアフラム21の形状も、圧力を受けて歪む形状であれば他の形状でもよく、感応抵抗素子の数、位置も図示実施形態に限定されない。   In this embodiment, a piezo element is used as the sensitive resistance element. However, other elements may be used as long as the element can detect the distortion of the diaphragm 21. Further, the shape of the diaphragm 21 may be other shapes as long as it is distorted by receiving pressure, and the number and position of the sensitive resistance elements are not limited to the illustrated embodiment.

本発明を適用した半導体圧力センサの実施形態の主要部を図2の切断線I-Iに沿って示す断面図である。It is sectional drawing which shows the principal part of embodiment of the semiconductor pressure sensor to which this invention is applied along the cutting line II of FIG. 同半導体センサの要部を示す平面図である。It is a top view which shows the principal part of the semiconductor sensor. 同半導体圧力センサに圧力がかかった場合の状態を示す図である。It is a figure which shows the state when a pressure is applied to the semiconductor pressure sensor. 従来の半導体圧力センサを縦断して主要部を示す断面図である。It is sectional drawing which shows the principal part by longitudinally cutting the conventional semiconductor pressure sensor.

符号の説明Explanation of symbols

10 SOI基板
11 第1シリコン基板(他方のシリコン基板)
12 シリコン酸化膜(酸化膜)
13 第2シリコン基板(一方のシリコン基板)
13b テーパ面
14 シリコン酸化膜
15 パッシベーション膜
20 キャビティー
21 ダイアフラム
22 ピエゾ素子(感応抵抗素子)
23 配線
31 ベース基板
10 SOI substrate 11 First silicon substrate (the other silicon substrate)
12 Silicon oxide film (oxide film)
13 Second silicon substrate (one silicon substrate)
13b Tapered surface 14 Silicon oxide film 15 Passivation film 20 Cavity 21 Diaphragm 22 Piezo element (sensitive resistance element)
23 Wiring 31 Base substrate

Claims (6)

貼り合わされた2枚のシリコン基板の一方のシリコン基板にキャビティーが形成され、他方のシリコン基板によってダイアフラムが形成され、
前記キャビティーを形成する一方のシリコン基板にベース基板が接合される半導体圧力センサであって、
前記キャビティーを形成する前記一方のシリコン基板とベース基板との接合界面に隙間を形成したことを特徴とする半導体圧力センサ。
A cavity is formed in one silicon substrate of the two bonded silicon substrates, and a diaphragm is formed by the other silicon substrate,
A semiconductor pressure sensor in which a base substrate is bonded to one silicon substrate forming the cavity,
A semiconductor pressure sensor, wherein a gap is formed at a bonding interface between the one silicon substrate forming the cavity and a base substrate.
請求項1記載の半導体圧力センサにおいて、前記隙間は、前記キャビティーを囲むように、前記一方のシリコン基板とベース基板との接合界面全周に渡って形成されている半導体圧力センサ。 2. The semiconductor pressure sensor according to claim 1, wherein the gap is formed over the entire circumference of the bonding interface between the one silicon substrate and the base substrate so as to surround the cavity. 請求項1または2記載の半導体圧力センサにおいて、前記隙間は、前記一方のシリコン基板に形成された、前記キャビティー内に向かって前記ベース基板との間隔が広がるテーパ面である半導体圧力センサ。 3. The semiconductor pressure sensor according to claim 1, wherein the gap is a tapered surface formed in the one silicon substrate and having a gap extending from the base substrate toward the inside of the cavity. 4. 請求項1乃至3のいずれか一項記載の半導体センサは、前記2枚のシリコン基板は、酸化膜を挟んで貼り合わされたSOI基板であって、一方のシリコン基板にキャビティーが、他方のシリコン基板及び酸化膜によってダイアフラムが形成され、前記一方のシリコン基板に前記ベース基板が接合されている半導体圧力センサ。 4. The semiconductor sensor according to claim 1, wherein the two silicon substrates are SOI substrates bonded together with an oxide film interposed therebetween, and a cavity is formed in one silicon substrate and the other silicon substrate is bonded to the other silicon substrate. A semiconductor pressure sensor in which a diaphragm is formed by a substrate and an oxide film, and the base substrate is bonded to the one silicon substrate. 請求項4記載の半導体圧力センサにおいて、前記SOI基板のダイアフラム部分の外側面には感応抵抗素子が、ブリッジ回路を構成するように前記ダイアフラムの輪郭に沿って形成されている半導体圧力センサ。 5. The semiconductor pressure sensor according to claim 4, wherein a sensitive resistance element is formed along an outline of the diaphragm so as to form a bridge circuit on an outer surface of the diaphragm portion of the SOI substrate. 請求項5項記載の半導体圧力センサにおいて、前記感応抵抗素子は、前記ダイアフラムの歪みに応じて抵抗値が変化するピエゾ素子である半導体圧力センサ。 6. The semiconductor pressure sensor according to claim 5, wherein the sensitive resistance element is a piezo element whose resistance value changes in accordance with distortion of the diaphragm.
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