JP2010278104A - 半導体装置 - Google Patents

Abstract

【課題】局所的な電圧降下を効果的に抑制できる電源配線構造を有した半導体装置を提供する。
【解決手段】第１配線層は複数の第１配線ブロック１０を含み、当該各第１配線ブロック１０には、第１電位を持ち且つ少なくとも二方向以上に延びる第１配線１１と、第１電位と異なる第２電位を持ち且つ少なくとも二方向以上に延びる第２配線１２とが配置されている。第２配線層は、隣り合う一対の第１配線ブロック１０における第１配線１１同士を電気的に接続する第３配線２１と、当該一対の第１配線ブロック１０における第２配線１２同士を電気的に接続する第４配線２２とを含む。
【選択図】図１

Description

本発明は、半導体集積回路の配線構造に関し、詳しくは、半導体集積回路の電源配線の配線構造に関する。

半導体集積回路の電源配線が複数配線層に亘って形成される場合、通常、電源配線はメッシュ状又はそれに準じた形状の配線構造を有している。この場合、信号配線がノイズの影響を受けにくくするために、信号配線の横方向及び上下方向は電源配線によってシールドされる（例えば特許文献１参照）。

図１４は、従来例に係る半導体装置における信号配線及び電源配線の配置例を示す図である。図１４において、「２００」はメモリコア、「２０１」はｎ層目メモリコア用電源配線、「２０２」はｎ層目信号配線、「２０３」は（ｎ＋１）層目メモリコア用電源配線、「２０４」は（ｎ＋１）層目信号配線、「２０５」は配線層間コンタクトである。図１４に示す従来例においては、ｎ層目と(ｎ＋１)層目とを用いてチップ全体にメッシュ状の電源配線が配置されている。尚、ｎ層目及び(ｎ＋１)層目のそれぞれにおいて個々の電源配線は所定の方向に一次元的に延びている。

特開２００５−３３２９０３号公報

ところで、メッシュ状に広がる電源配線網において電流は周縁部から中心部に向けて供給される。また、半導体集積回路の内部各点において、当該各点に位置するセルが電源配線網から電流を受け取って消費する。従って、半導体集積回路の内部各点において電流が消費されることにより、チップの中心部に向かって電源配線網における電圧ドロップ（電圧降下）が大きくなる。すなわち、半導体集積回路の周縁部では電源配線網上の電圧が高く、半導体集積回路の中心部に向かうにつれて電源配線網上の電圧が低くなる。

従って、前述の従来例に係る単純なメッシュ構造を持つ電源配線においては、ｎ層目と（ｎ＋１）層目との間で配線層の膜厚などが異なることに起因して抵抗が異なる場合には電圧降下に方向性が生じてしまう。すなわち、抵抗が高い配線層において電源配線が延びる方向に電圧降下が大きくなるという問題が生じる。

図１５及び図１６は、図１４に示す従来例の電源配線パターンを簡素化して模式的に示す上面図及び断面図である。また、図１７は、図１５に示す簡素化パターンに対して電源電圧を印加したときの配線抵抗による電圧降下例を示した図である。尚、図１５〜図１７において、図１４に示す従来例と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。

図１７に示すように、（ｎ＋１）層目メモリコア用電源配線２０３の両端にそれぞれ接続された電源供給パッド２０６及び２０７から電源電圧が印加されている。ここで、（ｎ＋１）層目メモリコア用電源配線（縦方向の配線）２０３の抵抗は、ｎ層目メモリコア用電源配線（横方向の配線）２０１の抵抗よりも高く、その結果、（ｎ＋１）層目メモリコア用電源配線２０３の延びる方向に沿ってパターンの周縁部から中心部に向かうにつれて順次電圧降下が発生している。ここで、「２０８」は電圧降下がほとんどない領域、「２０９」は小さい電圧降下が発生している領域、「２１０」は大きい電圧降下が発生している領域である。

尚、前述の電圧降下を防ぐために、電源供給パッド数を増やしたり、電源配線を太くするなどの対策を講じることも可能であるが、チップサイズの制約などから、このような対策にも限界がある。

以上に鑑みて、本発明は、局所的な電圧降下を効果的に抑制できる電源配線構造を有した半導体装置を提供することを目的とする。

前記の目的を達成するために、本発明に係る半導体装置は、第１配線層と、前記第１配線層の上側又は下側に形成された第２配線層とを半導体基板上に備えており、前記第１配線層は複数の第１配線ブロックを含み、当該各第１配線ブロックには、第１電位を持ち且つ少なくとも二方向以上に延びる第１配線と、前記第１電位と異なる第２電位を持ち且つ少なくとも二方向以上に延びる第２配線とが配置されており、前記第２配線層は、前記複数の第１配線ブロックのうちの互いに隣り合う一対の第１配線ブロックにおける前記第１配線同士を電気的に接続する第３配線と、前記一対の第１配線ブロックにおける前記第２配線同士を電気的に接続する第４配線とを含む。

本発明に係る半導体装置によると、第１配線層に設けられた第１配線及び第２配線のいずれも二方向以上に延びるため、従来例のように各配線層において電源配線が一方向のみに延びている場合と比較して、電圧降下に方向性が生じる事態を回避することができる。

また、本発明に係る半導体装置によると、第１配線層に設けられた第１配線及び第２配線のいずれもが二方向以上に延びる配線として二次元的に形成されているため、従来例のように一方向のみに延びる配線として一次元的に形成された電源配線と比べて、各配線の抵抗値を低減することができる。

従って、本発明に係る半導体装置によると、チップ内での局所的な電圧降下を効果的に抑制できる電源配線構造を実現することができる。

尚、本発明に係る半導体装置において、電源電圧（Ｖｄｄ）には複数の電圧があってもよい。例えば、本発明に係る半導体装置において、第１配線層の各第１配線ブロックに、第１電位を持つ第１配線、及び第１電位と異なる第２電位を持つ第２配線に加えて、第１電位及び第２電位と異なる第３電位を持つ第３配線が配置されていてもよい。

また、本発明に係る半導体装置において、前記一対の第１配線ブロックのうちの一方の第１配線ブロックにおける前記第１配線及び前記第２配線の配置の仕方と、前記一対の第１配線ブロックのうちの他方の第１配線ブロックにおける前記第１配線及び前記第２配線の配置の仕方とが異なっていてもよい。このようにすると、第１配線と第２配線との間の抵抗差を解消することができる。

また、本発明に係る半導体装置において、前記第２配線層は、前記第３配線及び前記第４配線がそれぞれ配置された複数の第２配線ブロックを含んでいてもよい。ここで、第１配線層の各第１配線ブロックと第２配線層の各第２配線ブロックとを互いにずらして配置してもよい。また、この場合、前記第３配線及び前記第４配線はそれぞれ二方向以上に延びていてもよい。このようにすると、従来例と比較して、前述の本発明の効果がより顕著に発揮される。

また、本発明に係る半導体装置において、前記第１配線の抵抗と前記第３配線の抵抗とが異なっており、前記第２配線の抵抗と前記第４配線の抵抗とが異なっていると、言い換えると、第１配線層と第２配線層との間で抵抗が異なっていると、従来例と比較して、前述の本発明の効果がより顕著に発揮される。

また、本発明に係る半導体装置において、前記第１配線と前記第３配線とは第１コンタクトを介して電気的に接続されており、前記第２配線と前記第４配線とは第２コンタクトを介して電気的に接続されていてもよい。

また、本発明に係る半導体装置において、前記第１配線及び前記第２配線のそれぞれはリング状に形成されていてもよい。このようにすると、前述の本発明の効果を確実に得ることができる。

また、本発明に係る半導体装置において、前記第１配線及び前記第２配線のそれぞれは渦巻き状に形成されていてもよい。このようにすると、前述の本発明の効果を確実に得ることができる。また、前記第１配線及び前記第２配線のそれぞれをリング状に形成する場合と同様に、前記第１配線及び前記第２配線のそれぞれと前記第３配線及び前記第４配線のそれぞれとを電気的に接続するコンタクトを容易に配置することができる。さらに、前記第１配線及び前記第２配線のそれぞれをリング状に形成する場合と比べて、コンタクトを介することなく広範囲に亘って各配線を延伸させることができるので、各配線のさらなる低抵抗化が可能となる。

また、本発明に係る半導体装置において、前記第１配線層における前記複数の第１配線ブロック同士の間に信号配線が配置されていてもよい。

また、本発明に係る半導体装置において、前記複数の第１配線ブロックは、前記半導体基板の各辺が延びる方向に配列されていてもよい。このようにすると、半導体基板の各辺が延びる方向（チップエッジ方向）における電圧降下を抑制できるので、チップ周縁部に電源供給パッドが均一に配置されている構成に対して有効である。

また、本発明に係る半導体装置において、前記半導体基板の平面形状は方形状であり、
前記複数の第１配線ブロックは、前記半導体基板の各辺が延びる方向に対して斜め方向に配列されていてもよい。特に、前記半導体基板の平面形状は正方形状であり、前記複数の第１配線ブロックは、前記半導体基板の各辺が延びる方向に対して４５度の方向に配列されていてもよい。このようにすると、一般的な正方形状のチップにおいて、チップエッジ方向に対して４５度方向における電圧降下を抑制できるので、チップコーナー部に電源供給パッドが多く配置されている構成に対して有効である。

また、本発明に係る半導体装置において、前記第３配線及び前記第４配線のそれぞれはリング状に形成されていてもよい。このようにすると、前述の本発明の効果を確実に得ることができる。

本発明によると、電圧降下に方向性が生じる事態を回避することができるため、半導体装置内での局所的な電圧降下を効果的に抑制できるので、半導体装置を安定的に動作させることができると共にチップ面積を削減することができる。

図１（ａ）は本発明の第１の実施形態に係る半導体装置の平面図であり、図１（ｂ）は本発明の第１の実施形態に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図１（ｃ）は本発明の第１の実施形態に係る半導体装置における上側の配線層の配線ブロックを示す図である。 図２は図１（ａ）のａ−ａ’線における断面図である。 図３は図１（ａ）のｂ−ｂ’線における断面図である。 図４（ａ）は本発明の第１の実施形態の変形例に係る半導体装置の平面図であり、図４（ｂ）及び（ｃ）は本発明の第１の実施形態の変形例に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図４（ｄ）及び（ｅ）は本発明の第１の実施形態の変形例に係る半導体装置における上側の配線層の配線ブロックを示す図である。 図４（ａ）のａ−ａ’線における断面図である。 図４（ａ）のｂ−ｂ’線における断面図である。 図７（ａ）は本発明の第２の実施形態に係る半導体装置の平面図であり、図７（ｂ）は本発明の第２の実施形態に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図７（ｃ）は本発明の第２の実施形態に係る半導体装置における上側の配線層の配線ブロックを示す図である。 図８（ａ）は本発明の第２の実施形態の変形例に係る半導体装置の平面図であり、図８（ｂ）及び（ｃ）は本発明の第２の実施形態の変形例に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図８（ｄ）及び（ｅ）は本発明の第２の実施形態の変形例に係る半導体装置における上側の配線層の配線ブロックを示す図である。 図９は、本発明の各実施形態（その変形例を含む）の配線ブロックの半導体チップ内での配置の一例を示す平面図である。 図１０は、本発明の各実施形態（その変形例を含む）の配線ブロックの半導体チップ内での配置の他例を示す平面図である。 図１１は、本発明の各実施形態（その変形例を含む）の第１配線層及び第２配線層よりも下層に設けられた他の配線層の構造例を示す断面図である。 図１２は、本発明の各実施形態（その変形例を含む）の電源配線及び接地配線として、二方向に延びる配線を配置した例を示す平面図である。 図１３は、下層配線層に一方向に延びるように設けられた電源配線（又は接地配線）によって、上層配線層において千鳥状に配列された配線ブロックにおける電源配線同士（又は接地配線同士）を電気的に接続している様子を模式的に示す平面図である。 図１４は、従来例に係る半導体装置における信号配線及び電源配線の配置例を示す図である。 図１５は、図１４に示す従来例の電源配線パターンを簡素化して模式的に示す上面図である。 図１６は、図１４に示す従来例の電源配線パターンを簡素化して模式的に示す断面図である。 図１７は、図１５に示す簡素化パターンに対して電源電圧を印加したときの配線抵抗による電圧降下例を示した図である。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。

図１（ａ）は第１の実施形態に係る半導体装置の平面図であり、図１（ｂ）は第１の実施形態に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図１（ｃ）は第１の実施形態に係る半導体装置における上側の配線層の配線ブロックを示す図である。また、図２は図１（ａ）のａ−ａ’線における断面図であり、図３は図１（ａ）のｂ−ｂ’線における断面図である。

図１（ａ）に示すように、本実施形態の半導体装置においては、半導体基板（図示省略）の上側に複数の第１配線ブロック１０（図中の点線枠内）を有する第１配線層が設けられていると共に、第１配線層の上側に複数の第２配線ブロック２０（図中の実線枠内）を有する第２配線層が設けられている。ここで、複数の第１配線ブロック１０及び複数の第２配線ブロック２０は行列状に配列されていると共に、各第１配線ブロック１０と各第２配線ブロック２０とは互いにずらして配置されている。具体的には、２×２の行列状に隣接する４つの第１配線ブロック１０の集合体の中心が１つの第２配線ブロック２０内の中心と一致するように各ブロックが配置されている。言い換えれば、２×２の行列状に隣接する４つの第２配線ブロック２０の集合体の中心が１つの第１配線ブロック１０内の中心と一致するように各ブロックが配置されている。尚、後述する他の実施形態及び変形例においても、各ブロックの配置は同様である。

また、図１（ｂ）に示すように、各第１配線ブロック１０には、電源配線と接地配線とが交互に配置されてなる４重構造のリング状配線が設けられている。具体的には、外側から順にそれぞれリング状の電源配線１１、接地配線１２、電源配線１１及び接地配線１２が設けられている。ここで、各電源配線１１には電源電圧が印加されており、各接地配線１２には接地電圧が印加されている。

また、図１（ｃ）に示すように、各第２配線ブロック２０には、電源配線と接地配線とが交互に配置されてなる４重構造のリング状配線が設けられている。具体的には、外側から順にそれぞれリング状の接地配線２２、電源配線２１、接地配線２２及び電源配線２１が設けられている。ここで、各電源配線２１には電源電圧が印加されており、各接地配線２２には接地電圧が印加されている。

また、図１（ａ）、図２及び図３に示すように、各第１配線ブロック１０の電源配線１１は第１コンタクト３１を介して各第２配線ブロック２０の電源配線２１と電気的に接続されており、各第１配線ブロック１０の接地配線１２は第２コンタクト３２を介して各第２配線ブロック２０の接地配線２２と電気的に接続されている。ここで、各第１配線ブロック１０と各第２配線ブロック２０とは互いにずらして配置されているため、隣り合う一対の第１配線ブロック１０における電源配線１１同士が第２配線ブロック２０の電源配線２１を介して電気的に接続されると共に、隣り合う一対の第１配線ブロック１０における接地配線１２同士が第２配線ブロック２０の接地配線２２を介して電気的に接続される。同様に、隣り合う一対の第２配線ブロック２０における電源配線２１同士が第１配線ブロック１０の電源配線１１を介して電気的に接続されると共に、隣り合う一対の第２配線ブロック２０における接地配線２２同士が第１配線ブロック１０の接地配線１２を介して電気的に接続される。これによって、チップ全体に亘って電源配線網及び接地配線網が形成される。

さらに、図１（ａ）、図２及び図３に示すように、第１配線層における複数の第１配線ブロック１０同士の間には、電源配線１１及び接地配線１２とは異なり一方向に延びる信号配線１３〜１５が配置されていると共に、第２配線層における複数の第２配線ブロック２０同士の間には、電源配線２１及び接地配線２２とは異なり一方向に延びる信号配線２３〜２５が配置されている。すなわち、本実施形態においては、電源配線及び接地配線とは異なる信号配線についても第１配線層及び第２配線層を用いて形成されている。

本実施形態においては、第１配線層の各配線１１〜１５として、例えば厚さ０．３μｍ程度の銅配線を用い、第２配線層の各配線２１〜２５として、例えば第１配線層の各配線１１〜１５の厚さの５倍の厚さ１．５μｍ程度の銅配線を用いている。ここで、第１配線層及び第２配線層のいずれにおいても、配線幅は例えば１０μｍ程度であり、配線間隔は例えば２．５μｍ程度である。すなわち、第１配線層の各配線１１〜１５の抵抗は、第２配線層の各配線２１〜２５の抵抗の約５倍である。

以上に説明した本実施形態によると、第１配線層に設けられた電源配線１１及び接地配線１２のいずれもリング状に形成されているため、従来例のように各配線層において電源配線や接地配線が一方向のみに延びている場合と比較して、電圧降下に方向性が生じる事態を回避することができる。特に、本実施形態のように第１配線層と第２配線層との間で抵抗が異なっている場合、従来例と比べて前述の効果は顕著である。

また、本実施形態によると、第１配線層に設けられた電源配線１１及び接地配線１２のいずれもが二方向以上に延びる配線として二次元的に形成されているため、従来例のように一方向のみに延びる配線として一次元的に形成された電源配線や接地配線と比べて、各ブロック内の単位面積当たりの抵抗値を約２０％程度低減することができる。

従って、本実施形態によると、チップ内での局所的な電圧降下を効果的に抑制できる電源配線構造を実現することができる。すなわち、半導体装置内での局所的な電圧降下を効果的に抑制できるので、半導体装置を安定的に動作させることができると共にチップ面積を削減することができる。

また、本実施形態によると、第２配線層に設けられた電源配線２１及び接地配線２２のいずれもリング状に形成されているため、従来例と比較して、前述の本実施形態の効果がより顕著に発揮される。

尚、第１の実施形態において、各第１配線ブロック１０における電源配線１１及び接地配線１２の配置順を入れ替えると共に、各第２配線ブロック２０における電源配線２１及び接地配線２２の配置順を入れ替えてもよい。また、各第１配線ブロック１０及び各第２配線ブロック２０に４重構造のリング状配線を設けたが、これに代えて、２重、３重又は５重以上の構造のリング状配線を設けてもよい。さらに、各第１配線ブロック１０及び各第２配線ブロック２０に設けるリング状配線の構造が互いに異なっていてもよい。

また、第１の実施形態において、図示はしていないが、第１配線層の信号配線１３〜１５のそれぞれに、第１配線層の下側の基板若しくは配線層又は第１配線層の上側の第２配線層又はパッドとの電気的接続を行うためのコンタクトが形成されていてもよい。また、第２配線層の信号配線２３〜２５のそれぞれに、第２配線層の下側の基板若しくは第１配線層等の配線層又は第２配線層の上側のパッドとの電気的接続を行うためのコンタクトが形成されていてもよい。

また、第１の実施形態において、第１配線層における複数の第１配線ブロック１０同士の間に信号配線１３〜１５を配置すると共に、第２配線層における複数の第２配線ブロック２０同士の間に信号配線２３〜２５を配置した。しかし、これに代えて、信号配線１３〜１５、２３〜２５を配置しなくてもよい。言い換えると、第１配線層には電源配線１１及び接地配線１２のみを配置し、第２配線層には電源配線２１及び接地配線２２のみを配置してもよい。このようにすると、各配線層の全体に電源配線及び接地配線を無駄なく設けることができるので、信号配線１３〜１５、２３〜２５を配置する場合と比べて、電源配線及び接地配線の抵抗値をさらに約５％程度低減することが可能となる。

（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。

図４（ａ）は第１の実施形態の変形例に係る半導体装置の平面図であり、図４（ｂ）及び（ｃ）は第１の実施形態の変形例に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図４（ｄ）及び（ｅ）は第１の実施形態の変形例に係る半導体装置における上側の配線層の配線ブロックを示す図である。また、図５は図４（ａ）のａ−ａ’線における断面図であり、図６は図４（ａ）のｂ−ｂ’線における断面図である。

尚、図４（ａ）〜（ｅ）、図５及び図６において、図１（ａ）〜（ｃ）、図２及び図３に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。

本変形例が第１の実施形態と異なっている第１の点は、図４（ａ）〜（ｃ）に示すように、第１配線ブロック１０として、電源配線１１及び接地配線１２の配置順が異なる２種類の第１配線ブロック１０Ａ及び１０Ｂが交互に隣り合うように配列されていることである。ここで、第１配線ブロック１０Ａには、外側から順にそれぞれリング状の電源配線１１、接地配線１２、電源配線１１及び接地配線１２が配置されてなる４重構造のリング状配線が設けられている。また、第１配線ブロック１０Ｂには、外側から順にそれぞれリング状の接地配線１２、電源配線１１、接地配線１２及び電源配線１１が配置されてなる４重構造のリング状配線が設けられている。

また、本変形例が第１の実施形態と異なっている第２の点は、図４（ａ）、（ｄ）及び（ｅ）に示すように、第２配線ブロック２０として、電源配線２１及び接地配線２２の配置順が異なる２種類の第２配線ブロック２０Ａ及び２０Ｂが交互に隣り合うように配列されていることである。ここで、第２配線ブロック２０Ａには、外側から順にそれぞれリング状の電源配線２１、接地配線２２、電源配線２１及び接地配線２２が配置されてなる４重構造のリング状配線が設けられている。また、第２配線ブロック２０Ｂには、外側から順にそれぞれリング状の接地配線２２、電源配線２１、接地配線２２及び電源配線２１が配置されてなる４重構造のリング状配線が設けられている。

以上に述べた本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、隣り合う第１配線ブロック１０Ａ及び１０Ｂ同士の間で電源配線１１及び接地配線１２の配置順を逆にしているため、電源配線１１と接地配線１２との間の抵抗差を解消することができる。また、隣り合う第２配線ブロック２０Ａ及び２０Ｂ同士の間で電源配線２１及び接地配線２２の配置順を逆にしているため、電源配線２１と接地配線２２との間の抵抗差を解消することができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。

図７（ａ）は第２の実施形態に係る半導体装置の平面図であり、図７（ｂ）は第２の実施形態に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図７（ｃ）は第２の実施形態に係る半導体装置における上側の配線層の配線ブロックを示す図である。尚、図７（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。

本実施形態が第１の実施形態と異なっている点は、図７（ａ）〜（ｃ）に示すように、各第１配線ブロック１０には、それぞれ渦巻き状を有する電源配線１１及び接地配線１２が１つずつ設けられていると共に、各第２配線ブロック２０には、それぞれ渦巻き状を有する電源配線２１及び接地配線２２が１つずつ設けられていることである。

以上に述べた本実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、電源配線１１及び接地配線１２並びに電源配線２１及び接地配線２２のそれぞれをリング状に形成する場合と同様に、電源配線１１及び接地配線１２のそれぞれと電源配線２１及び接地配線２２のそれぞれとを電気的に接続するコンタクトを容易に配置することができる。また、電源配線１１及び接地配線１２並びに電源配線２１及び接地配線２２のそれぞれをリング状に形成する場合と比べて、電源配線１１及び接地配線１２並びに電源配線２１及び接地配線２２をそれぞれ渦巻き状配線として形成しているため、コンタクト３１及び３２を介することなく広範囲に亘って各配線を延伸させることができるので、各配線のさらなる低抵抗化が可能となる。

尚、第２の実施形態において、各第１配線ブロック１０における電源配線１１及び接地配線１２の配置順を入れ替えると共に、各第２配線ブロック２０における電源配線２１及び接地配線２２の配置順を入れ替えてもよい。また、渦巻き状配線である電源配線１１、接地配線１２、電源配線２１及び接地配線２２のそれぞれの巻き数は特に限定されないことは言うまでもない。さらに、各第１配線ブロック１０及び各第２配線ブロック２０に設ける渦巻き状配線の構造が互いに異なっていてもよい。

また、第２の実施形態において、各第１配線ブロック１０及び各第２配線ブロック２０のいずれにも渦巻き状配線を設けたが、これに代えて、各第１配線ブロック１０には電源配線１１及び接地配線１２として、第１の実施形態と同様のリング状配線を設けると共に、各第２配線ブロック２０には電源配線２１及び接地配線２２として、本実施形態と同様の渦巻き状配線を設けてもよい。或いは、各第１配線ブロック１０には電源配線１１及び接地配線１２として、本実施形態と同様の渦巻き状配線を設けると共に、各第２配線ブロック２０には電源配線２１及び接地配線２２として、第１の実施形態と同様のリング状配線を設けてもよい。

また、第２の実施形態において、第１配線層における第１配線ブロック１０Ａ及び１０Ｂの間に信号配線を配置すると共に、第２配線層における第２配線ブロック２０Ａ及び２０Ｂの間に信号配線を配置してもよい。

（第２の実施形態の変形例）
以下、本発明の第２の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。

図８（ａ）は第２の実施形態の変形例に係る半導体装置の平面図であり、図８（ｂ）及び（ｃ）は第２の実施形態の変形例に係る半導体装置における下側の配線層の配線ブロックを示す図であり、図８（ｄ）及び（ｅ）は第２の実施形態の変形例に係る半導体装置における上側の配線層の配線ブロックを示す図である。

尚、図８（ａ）〜（ｅ）において、図１（ａ）〜（ｃ）に示す第１の実施形態及び図７（ａ）〜（ｃ）に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。

本変形例が第２の実施形態と異なっている第１の点は、図８（ａ）〜（ｃ）に示すように、第１配線ブロック１０として、それぞれ渦巻き状配線である電源配線１１及び接地配線１２の配置の仕方が異なる２種類の第１配線ブロック１０Ａ及び１０Ｂが交互に隣り合うように配列されていることである。

また、本変形例が第２の実施形態と異なっている第２の点は、図８（ａ）、（ｄ）及び（ｅ）に示すように、第２配線ブロック２０として、それぞれ渦巻き状配線である電源配線２１及び接地配線２２の配置の仕方が異なる２種類の第２配線ブロック２０Ａ及び２０Ｂが交互に隣り合うように配列されていることである。

以上に述べた本変形例によると、第２の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、隣り合う第１配線ブロック１０Ａ及び１０Ｂ同士の間で電源配線１１及び接地配線１２の配置の仕方を変えているため、電源配線１１と接地配線１２との間の抵抗差を解消することができる。また、隣り合う第２配線ブロック２０Ａ及び２０Ｂ同士の間で電源配線２１及び接地配線２２の配置の仕方を変えているため、電源配線２１と接地配線２２との間の抵抗差を解消することができる。

尚、前記各実施形態（それぞれの変形例を含む：以下同じ）において、電源電圧には複数の電圧があってもよい。言い換えると、各配線層の各配線ブロックに、異なる２種類以上の電源電圧がそれぞれ印加される２種類以上の電源配線を設けてもよい。

また、前記各実施形態において、各配線ブロックのサイズは特に限定されるものではないが、例えば約１００μｍ□から約４００μｍ□までのサイズで形成してもよい。但し、コンタクト抵抗が高い場合には、コンタクト抵抗の影響を少なくするために、ある程度大きいブロックサイズとすることが望ましい。一方、コンタクト抵抗が低い場合には、複数のリング状配線又は渦巻き状配線等を配置できる限りにおいて小さいブロックサイズとしてもよい。

図９は、前記各実施形態の配線ブロック（具体的には上層配線層である第２配線層の第２配線ブロック）の半導体チップ内での配置の一例を示す平面図である。図９に示すように、方形状の半導体チップ１の周縁部には複数のパッド２が配置されており、パッド２の配置領域の内側に、複数の第２配線ブロック２０が半導体チップ１（つまり半導体基板）の各辺が延びる方向に配列されている。すなわち、各第２配線ブロック２０はチップエッジ方向と同じ方向に沿って配置されている。このようにすると、チップエッジ方向における電圧降下を抑制できるので、チップ周縁部に電源供給パッドが均一に配置されている構成に対して有効である。

図１０は、前記各実施形態の配線ブロック（具体的には上層配線層である第２配線層の第２配線ブロック）の半導体チップ内での配置の他例を示す平面図である。図１０に示すように、正方形状の半導体チップ１の周縁部には複数のパッド２が配置されており、パッド２の配置領域の内側に、複数の第２配線ブロック２０が半導体チップ１（つまり半導体基板）の対角線方向、つまりチップエッジ方向に対して４５度の方向に配列されている。このようにすると、チップエッジ方向に対して４５度方向（チップ対角線方向）における電圧降下を抑制できるので、チップコーナー部に電源供給パッドが多く配置されている構成に対して有効である。尚、この場合、チップエッジに沿って、途中で切断された第２配線ブロック２０が配列されるものの、当該第２配線ブロック２０における電源配線２１及び接地配線２２はそれぞれコンタクト３１及び３２を介して、第１配線層（下層配線層）の電源配線１１及び接地配線１２と電気的に接続されるので、チップ全体に亘って有効な電源配線網及び接地配線網が形成される。また、図１０においては、半導体チップ１が正方形状である場合を示したが、半導体チップ１が長方形状である場合には、複数の第２配線ブロック２０を半導体チップ１（つまり半導体基板）の対角線方向、つまりチップエッジ方向に対して斜め方向に配列すればよい。

尚、図９及び図１０において、図示は省略しているが、下層配線層である第１配線層の第１配線ブロック１０についても、チップエッジ方向と同じ方向に沿って配列してもよいし、又はチップエッジ方向に対して斜め方向に配列してもよいことは言うまでもない。

また、図９及び図１０において、第２配線ブロックが設けられる第２配線層（上層配線層）がパッドと同じチップ最上層である場合を示したが、第２配線層がパッドの直下の配線層であってもよいし、又は第２配線層とチップ最上層との間にさらに他の配線層が介在していてもよい。

また、図９及び図１０において、半導体チップ１の周縁部にパッド２を配置する場合を示したが、これに代えて、半導体チップ１の全面にパッド（エリアパッド）を配置してもよい。

図１１は、前記各実施形態の第１配線層及び第２配線層よりも下層に設けられた他の配線層の構造例を示す断面図である。尚、図１１において、図１（ａ）〜（ｃ）、図２及び図３に示す第１の実施形態、図４（ａ）〜（ｅ）、図５及び図６に示す第１の実施形態の変形例、図７（ａ）〜（ｃ）に示す第２の実施形態、又は図８（ａ）〜（ｅ）に示す第２の実施形態の変形例と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図１１に示すように、電源配線１１及び接地配線１２が設けられた第１配線層の下側には、電源配線１１及び接地配線１２よりも配線加工寸法が微細な５層の配線層６Ａ、６Ｂ、６Ｃ、６Ｄ及び６Ｅが下から順次形成されている。尚、配線層６Ａ〜６Ｅは、トランジスタ等が形成された半導体基板５上に形成されている。また、半導体基板５と配線層６Ａとはコンタクト７Ａによって電気的に接続されており、配線層６Ａと配線層６Ｂとはコンタクト７Ｂによって電気的に接続されており、配線層６Ｂと配線層６Ｃとはコンタクト７Ｃによって電気的に接続されており、配線層６Ｄと配線層６Ｅとはコンタクト７Ｄによって電気的に接続されている。

尚、前記各実施形態において、第１配線層の各配線１１〜１５及び第２配線層の各配線２１〜２５として共に銅配線を用いたが、これに代えて、第１配線層には銅配線を用いる一方、第２配線層にはアルミニウム配線を用いてもよい。この場合、第２配線層に用いるアルミニウム配線はワイヤボンディングに形成されたアルミニウム配線であって、少なくともこの第２配線層に前記各実施形態の電源配線構造を適用することによって、前記各実施形態と同様の効果として、電圧降下に方向性が生じることのない低抵抗の電源配線網及び接地配線網を実現することができる。

また、前記各実施形態において、配線ブロック１０及び２０の形状を方形（例えば正方形）に設定したが、配線ブロック１０及び２０の形状は特に限定されるものではない。配線ブロック１０及び２０の形状として、例えば三角形、六角形、八角形等の任意の形状を採用した場合にも、各ブロック形状に応じたリング状配線又は渦巻き状配線等を設けることにより、前記各実施形態と同様の効果として、電圧降下に方向性が生じることのない低抵抗の電源配線網及び接地配線網を実現することができる。また、配線ブロック１０及び２０の形状として、複数の形状を同時に使用してもよいし、配線ブロック１０及び２０のそれぞれの形状が互いに異なっていてもよい。

また、前記各実施形態において、配線ブロック１０及び２０に配置される電源配線１１及び接地配線１２並びに電源配線２１及び接地配線２２として、リング状配線又は渦巻き状配線等を配置したが、電源配線１１及び接地配線１２並びに電源配線２１及び接地配線２２として配置可能な配線は、少なくとも二方向以上に延びる配線であれば、特に限定されるものではない。図１２（ａ）〜（ｃ）はそれぞれ、電源配線１１及び接地配線１２として、二方向に延びる配線を配置した例を示す平面図である。

また、前記各実施形態において、下層配線層である第１配線層に複数の配線ブロック１０を行列状に配列すると共に上層配線層である第２配線層に複数の配線ブロック２０を行列状に配列した。しかし、これに代えて、例えば図１３に示すように、上層配線層である第２配線層に複数の配線ブロック２０を千鳥状に配列すると共に、下層配線層である第１配線層に電源配線（又は接地配線）５０を一方向に延びるように設けて、部分的に隣り合う配線ブロック２０における電源配線同士（又は接地配線同士）を電源配線（又は接地配線）５０によって電気的に接続してもよい。すなわち、下層配線層である第１配線層には配線ブロックを設けなくてもよい。逆に、下層配線層である第１配線層に複数の配線ブロック１０を千鳥状に配列すると共に、上層配線層である第２配線層に電源配線（又は接地配線）を一方向に延びるように設けて、当該一方向に延びる電源配線（又は接地配線）によって、部分的に隣り合う配線ブロック１０における電源配線同士（又は接地配線同士）を電気的に接続してもよい。すなわち、上層配線層である第２配線層には配線ブロックを設けなくてもよい。

本発明は、半導体装置内での局所的な電圧降下を効果的に抑制できるものであり、これによって、半導体装置を安定的に動作させることができると共にチップ面積を削減することができるので、有用である。

１ 半導体チップ
２ パッド
５ 半導体基板
６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ 配線層
７Ａ、７Ｂ、７Ｃ、７Ｄ コンタクト
１０、１０Ａ、１０Ｂ 第１配線ブロック
１１ 電源配線
１２ 接地配線
１３〜１５ 信号配線
２０、２０Ａ、２０Ｂ 第２配線ブロック
２１ 電源配線
２２ 接地配線
２３〜２５ 信号配線
３１ 第１コンタクト
３２ 第２コンタクト
５０ 電源配線（又は接地配線）

Claims (13)

1. 第１配線層と、前記第１配線層の上側又は下側に形成された第２配線層とを半導体基板上に備えており、
   前記第１配線層は複数の第１配線ブロックを含み、当該各第１配線ブロックには、第１電位を持ち且つ少なくとも二方向以上に延びる第１配線と、前記第１電位と異なる第２電位を持ち且つ少なくとも二方向以上に延びる第２配線とが配置されており、
   前記第２配線層は、前記複数の第１配線ブロックのうちの互いに隣り合う一対の第１配線ブロックにおける前記第１配線同士を電気的に接続する第３配線と、前記一対の第１配線ブロックにおける前記第２配線同士を電気的に接続する第４配線とを含むことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記一対の第１配線ブロックのうちの一方の第１配線ブロックにおける前記第１配線及び前記第２配線の配置の仕方と、前記一対の第１配線ブロックのうちの他方の第１配線ブロックにおける前記第１配線及び前記第２配線の配置の仕方とが異なっていることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第２配線層は、前記第３配線及び前記第４配線がそれぞれ配置された複数の第２配線ブロックを含むことを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第３配線及び前記第４配線はそれぞれ二方向以上に延びることを特徴とする半導体装置。
5. 請求項１〜４のいずれか１項に記載の半導体装置において、
   前記第１配線の抵抗と前記第３配線の抵抗とは異なっており、
   前記第２配線の抵抗と前記第４配線の抵抗とは異なっていることを特徴とする半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置において、
   前記第１配線と前記第３配線とは第１コンタクトを介して電気的に接続されており、
   前記第２配線と前記第４配線とは第２コンタクトを介して電気的に接続されていることを特徴とする半導体装置。
7. 請求項１〜６のいずれか１項に記載の半導体装置において、
   前記第１配線及び前記第２配線のそれぞれはリング状に形成されていることを特徴とする半導体装置。
8. 請求項１〜６のいずれか１項に記載の半導体装置において、
   前記第１配線及び前記第２配線のそれぞれは渦巻き状に形成されていることを特徴とする請求項１記載の半導体装置。
9. 請求項１〜８のいずれか１項に記載の半導体装置において、
   前記第１配線層における前記複数の第１配線ブロック同士の間に信号配線が配置されていることを特徴とする半導体装置。
10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記半導体基板の平面形状は方形状であり、
    前記複数の第１配線ブロックは、前記半導体基板の各辺が延びる方向に配列されていることを特徴とする半導体装置。
11. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記半導体基板の平面形状は方形状であり、
    前記複数の第１配線ブロックは、前記半導体基板の各辺が延びる方向に対して斜め方向に配列されていることを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記半導体基板の平面形状は正方形状であり、
    前記複数の第１配線ブロックは、前記半導体基板の各辺が延びる方向に対して４５度の方向に配列されていることを特徴とする半導体装置。
13. 請求項１〜１２のいずれか１項に記載の半導体装置において、
    前記第３配線及び前記第４配線のそれぞれはリング状に形成されていることを特徴とする半導体装置。

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