JP2010272811A - 半導体装置 - Google Patents

Abstract

【課題】略矩形平面形状をなす半導体電子部品がアンダーフィル封止されてなる半導体装置において、半導体電子部品の隅の側面へのアンダーフィルの這い上がり不足を解消して十分なアンダーフィル封止強度を確保する。
【解決手段】ソルダーレジスト膜層３を有する基板２上に実装された略矩形平面形状を有する半導体電子部品１０がアンダーフィル５封止されてなる半導体装置１ａであって、ソルダーレジスト膜層には、前記半導体電子部品の実装領域の周囲に、当該半導体電子部品の外形形状にほぼ沿う略矩形平面状の外形をなす溝３０が画成され、前記基板上において、前記溝の外形をなす前記略矩形の隅の内側に、電極パッド４０が形成されるとともに、当該電極パッド上のソルダーレジストが開口し、前記電極パッド上には、半田突起５０が形成されている。
【選択図】図１

Description

この発明は、ソルダーレジスト膜層を有する基板上に実装された略矩形平面形状を有する半導体電子部品がアンダーフィル封止されてなる半導体装置に関する。具体的には、半導体装置の信頼性を向上させるためのアンダーフィル封止技術の改良に関する。

ＬＧＡ（Land Grid Array）、ＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size Package）などの半導体電子部品、あるいはインターポーザ上にベアチップを搭載した半導体電子部品などが基板上に実装されてなる半導体装置では、半導体電子部品は、微細なバンプを端子として、その端子が基板上の印刷配線における導体部分（端子パッド）に半田などによって接続されることで実装される。この半導体装置では、リフロー工程などにおいて基板が加熱されたり、高低差がある温度サイクルのある環境下に置かれたりすると、基板と半導体電子部品のパッケージを構成する樹脂などとの熱膨張差により上記の端子と端子パッドとの接続部に応力が発生する。この応力は、微細な接続部を断線させる原因となる。そして、このような断線を防止するための技術が本発明の対象であるアンダーフィル封止技術である。周知のごとく、アンダーフィル封止技術は、半導体電子部品と基板との隙間にアンダーフィル（例えば、熱硬化型の液状樹脂）を毛細管現象などを利用して充填した後、それを硬化させて固めることで接続の信頼性を確保するものである。

図１０（Ａ）（Ｂ）に従来のアンダーフィル封止技術についての概略図を示した。（Ａ）は、半導体電子部品１０の側断面図であり、（Ｂ）は（Ａ）に示した半導体電子部品１０を基板２上に実装した半導体装置１ｃの側断面図である。半導体電子部品１０は、半導体回路を構成するシリコン層１１の下層に、ガラスによるパッシベーション層（１２、１３）やエポキシ樹脂による絶縁樹脂層（再配線層）１４などが積層された構造となっている。基板２の表面にはプリント配線が形成されているとともに、その配線を保護するためにソルダーレジスト３が皮膜形成されている。また、周知のフォトリソグラフィ技術によってソルダーレジスト３の一部を開口することで、基板２上に実装される各種電子部品に対応する端子パッド４を基板２表層に露出させている。アンダーフィル５は、半導体電子部品１０を実装した後、当該半導体電子部品１０と基板２との隙間ｄに充填されて硬化される。

しかし、従来のアンダーフィル封止技術では、（Ｂ）に示すように、半導体電子部品１０の側面にアンダーフィル５が十分に這い上がらず、部品側面を十分にアンダーフィル５によって固定することができない場合があった。アンダーフィル５による半導体電子部品１０の側面への這い上がりが不足すると、積層構造を有する半導体電子部品１０の下層のみがアンダーフィル５によって固定されてしまうことになる。当然、半導体電子部品１０内部の各層間でも熱膨張差による応力が発生する。そのため、下層のみがアンダーフィル５で固定されていると、その上層との界面に掛かる応力を緩和することができず、例えば、パッシベーション層１２に亀裂が入ったり、パッシベーション層１２と再配線層１４との界面（１２−１４）に剥離が発生したりする。ベアチップをインターポーザ上に搭載した半導体電子部品では、ベアチップがインターポーザとの界面で剥離する。

本発明者は、アンダーフィルの這い上がり不足の原因について考察し、半導体電子部品の実装領域の周囲に溝を形成することで、供給したアンダーフィルをこの溝によって堰き止め、半導体電子部品の側面にアンダーフィルを這い上がらせるように構成した半導体装置を先に発明した（特願２００８−１１５７００）。なお、当該発明では、アンダーフィルが這い上がり易くなるように、半導体電子部品を基板とともに表面改質することで親水性を向上させた際、アンダーフィルが広範囲に流れ出して、封止対象外の電子部品が汚染されるのを防止するため、溝を縁取る２重輪郭線の内側の略矩形の輪郭線の隅の形状を最適化している。

しかしながら、先の発明では、平面形状が矩形の導体電子部品を実装する場合、その矩形の隅の部分において、這い上がりが不十分となる事例が散見された。具体的には、合格品ではあるものの、微細な亀裂がごく僅かな確率で発生した。しかし、長期的な信頼性については未知であることから、半導体装置の製造過程において、半導体電子部品の隅の側面部分にアンダーフィルを手作業で塗布し直すなどの修復工程を追加していた。当然のことながら、この修復工程は、製造コストを増大させる要因となる。

そこで、本発明は、略矩形平面形状を有する半導体電子部品がアンダーフィル封止されてなる半導体装置において、前記半導体電子部品の特に矩形の隅の部分の側面へのアンダーフィルの這い上がり不足を解消して十分なアンダーフィル封止強度を確保することを目的としている。

上記目的を達成するための本発明は、ソルダーレジスト膜層を有する基板上に実装された略矩形平面形状を有する半導体電子部品がアンダーフィル封止されてなる半導体装置であって、
前記ソルダーレジスト膜層には、前記半導体電子部品の実装領域の周囲に、当該半導体電子部品の外形形状にほぼ沿う略矩形平面状の外形をなす溝が画成され、
前記基板上において、前記溝の外形をなす前記略矩形の隅の内側に、電極パッドが形成されるとともに、当該電極パッド上のソルダーレジストが開口し、
前記電極パッド上には、半田突起が形成されている半導体装置である。

また、前記電極パッドが、前記溝の隅の形状に沿って屈曲する鈎型である半導体装置。および前記電極パッドの屈曲部の内側に円弧状に膨らむＲ部が形成され、当該Ｒ部が、前記略矩形平面形状を有する半導体電子部品の隅の下面と対面する半導体装置とすることもできる。

前記Ｒ部が形成された電極パッドを備えた上記半導体装置では、前記電極パッド状に形成される半田突起が、前記半導体電子部品の下面と前記基板との間隙以上の高さとしたり、前記いずれかの半導体装置において、前記略矩形の平面形状をなす溝が、前記電極パッドを露出させるためのソルダーレジストの開口に連続するように形成されている半導体装置としたりすれば、より好ましい。

本発明の半導体装置によれば、矩形平面形状を有する半導体電子部品の隅の側面にも十分にアンダーフィルが這い上がった状態で固定されているため、高い封止強度を有し、加熱時や温度サイクル環境下において半導体電子部品が破壊しにくい、極めて信頼性の高い構造とすることができる。

本発明の第１の実施例における半導体装置の概略構造図である。（Ａ）は平面図であり、（Ｂ）は、（Ａ）における要部拡大図である。 上記第１の実施例における半導体装置の要部断面図である。 上記第１の実施例の半導体装置に形成されている溝の構造図である。 上記第１の実施例の半導体装置の変更例を示す図である。 本発明の第２の実施例における半導体装置の要部拡大図である。 上記第２の実施例における半導体装置の要部断面図である。 上記第２の実施例の半導体装置における要部を構成する各部位の配置関係を説明するための図である。（Ａ）は平面図であり、（Ｂ）は断面図である。 上記第２の実施例の半導体装置における、半田堤の高さとアンダーフィルの高さとの関係を示す図である。 上記第２の実施例の半導体装置において、半田堤の高さとアンダーフィルの封止状態との関係を示す図である。（Ａ）は、半田堤が高いときの封止状態を示す図であり、（Ｂ）は、半田堤が低いときの封止状態を示す図である。 アンダーフィル封止技術についての説明図である。（Ａ）は一般的な半導体電子部品の断面構造図であり、（Ｂ）は半導体電子部品をアンダーフィルで封止した状態を示す図である。

＝＝＝第１の実施例＝＝＝
図１に本発明の第１の実施例における半導体装置１ａの概略構造を示した。（Ａ）はその平面図であり、（Ｂ）は(Ａ）における要部１００の拡大図である。また、図２に図１（Ａ）におけるａ−ａ矢視断面を示した。本実施例の半導体装置１ａは、ガラスエポキシ基板の表面にプリント配線を印刷形成してなる基板２に、アンダーフィル５による封止の対象となる半導体電子部品１０を実装した基本構造をなしている。本実施例において、半導体電子部品１０は、基板２のほぼ中央に実装され、この半導体電子部品１０の周囲にその他のＩＣやチップ部品などの周辺部品２０も実装されている。そして、基板２の表層には、プリント配線を保護するためのソルダーレジスト膜３が形成されている。

ソルダーレジスト膜３は、リソグラフィ技術によってパターニング形成され、その膜３が実装部品（１０，２０）と端子接続を行う端子パッド４の部分で開口している。すなわち、端子パッド４の部分が基板２の表層に露出している。半導体電子部品１０は、略矩形の平面形状の下面に多数の端子（図示せず）を備え、基板２と当該半導体部品１０との下面との隙間ｄにはアンダーフィル５が充填された状態で硬化している。そして、本実施例の半導体装置１は、ソルダーレジスト３が、端子パッド４の部分に加え、半導体電子部品１０の実装領域の周囲に溝３０を形成するように開口している。

また、溝３０の隅、すなわち、略矩形平面形状をなす半導体電子部品１０の四隅に対応する部分には、どの配線経路にも接続されていない電極パッド４０ａが形成されており、この部分のソルダーレジスト３もその電極パッド４０ａの形状に合わせて開口している。この例では、電極パッド４０ａの形状は、上記隅のコーナー形状に沿って屈曲する鈎型であり、このパッド４０ａにはリフロー半田付けによって半田突起５０が形成される。

＝＝＝溝の構造＝＝＝
上述したように、本実施例の半導体装置１ａでは、アンダーフィル５封止の対象となる半導体電子部品１０の実装領域の周囲にソルダーレジスト膜３を開口させてなる溝３０が形成されている。図３に第１の実施例における上記溝３０の形状を具体的に示した。当該溝３０は、左右と上下の幅がそれぞれＬｗ、Ｌｈの略矩形平面形状の半導体電子部品１０の外形にほぼ沿う形状の略矩形の平面形状をなし、この溝３０の壁面の上縁によって、当該溝の幅ｗの２重輪郭線（３１，３２）が形成される。

また、溝３０の外形は、完全な矩形ではなく、矩形の１辺の外側に凸状となる凸部３３を備えた形状となっている。アンダーフィル５は、この凸部３３側から半導体電子部品１０の下面に充填される。内側輪郭線３１は、凸部３３以外では略矩形形の半導体電子部品１０の各辺１５と距離ｔｄを隔てて離間し、当該凸部３３における内側輪郭線３４は、半導体電子部品１０において隣接する辺１６と距離Ｔ（＞ｔｄ）を隔てて離間している。そして、この凸部３３における内側輪郭線３４の長さＬｓは、半導体電子部品１０の辺（１５，１６）の長さＬｗより短く、当該凸部３３における内側輪郭線３１の両端３５は、半導体電子部品１０においてこれに平行する辺１６の両端１７より内側に位置している。

そして、本実施例では、凸部３３側から半導体電子部品１０と基板２との隙間ｄに向けてのアンダーフィル５を充填するようにしている。すなわち、周辺部品２０を含めて高密度に部品を基板２上に実装するためには、アンダーフィル５による封止領域を狭くする必要があり、溝３０と半導体電子部品１０との間隔ｔｄを広くとることができない。しかも、基板２の表面において、溝３０の外側にアンダーフィル５を付着させないようにするためには、アンダーフィル５の充填は、溝３０の内側の輪郭線３１と半導体電子部品１０との間の位置から開始する必要がある。そこで、溝３０の一辺に凸部３３を設けて半導体電子部品１０と溝３０との間隔ｔｄを一部広げてＴとし、この部分３３からアンダーフィル５を充填することで、必要最小限の領域に確実にアンダーフィル５が充填されるようにしている。

＝＝＝表面改質処理と溝の機能について＝＝＝
従来の半導体電子部品１０は、パッケージ表面の親水性を向上させることで、アンダーフィル５が半導体電子部品１０の側面に這い上がり易くなるようにしている。第１の実施例における半導体装置１ａをはじめ、後述する第２の実施例における半導体装置１ｂにおいても、基板２と半導体電子部品１０は、表面改質処理が施されており、基板２表面と半導体電子部品１０のパッケージ表面の親水性を向上させている。それによって、アンダーフィル５が半導体電子部品１０と基板２との隙間ｄに均一に充填され、かつ半導体電子部品１０の側面の上層まで十分に這い上がるようにしている。なお、本実施例では、半導体電子部品１０が実装された状態でプラズマクリーニングによる表面改質処理が施されている。

第１の実施例において、上記の溝３０は、表面改質処理によって、アンダーフィル５が半導体電子部品１０の実装領域外に流動拡散するのを防止するための「ダム」として機能する。そして、基板２と半導体電子部品１０との隙間ｄに充填されたアンダーフィル５が半導体電子部品１０の実装領域の外に向かって流動拡散しようとする際、溝３０の内側の輪郭線３１におけるエッジ効果によってその拡散を堰き止めるとともに、アンダーフィル５を半導体電子部品１０方向に押し戻すことで、より確実に半導体電子部品１０の側面にアンダーフィル５が這い上がるようにしている。しかしながら、半導体電子部品１０の四隅１８の側面においてはその這い上がりが不足する、という事例が僅かながら存在した。

＝＝＝半田突起による堤防構造＝＝＝
第１の実施例における半導体装置１ａは、略矩形平面形状をなす半導体電子部品１０の隅１８の部分において、アンダーフィル５の這い上がり不足を解消するための構成を備えている。図１（Ｂ）に示したように、基板２上には、半導体電子部品１０の実装領域の四隅に対応する位置に、どの配線経路にも接続されていない独立した電極パッド４０ａが形成されている。そして、この電極パッド４０ａの形成位置では、ソルダーレジスト３が開口し、電極パッド４０ａが露出している。さらに、この電極パッド４０ａ上には、リフロー半田付けによって半田突起５０が形成されている。

アンダーフィル５は、この半田突起５０によって溝３０に流れる前に堰き止められるため、半導体電子部品１０の四隅１８の側面方向へ流動し、その結果、半導体電子部品１０の四隅１８では、その側面の上方まで十分に這い上がる。すなわち、半田突起５０は、アンダーフィル５の堤防として機能し、電極パッド４０ａは、その堤防の土台として機能する。

この電極パッド（以下、堤防電極）４０ａは、半田突起による堤防（以下、半田堤）５０の土台として機能させることが必要であることから、その配設位置は、溝３０の内側輪郭線３１より半導体電子部品１０の実装領域側に形成されることになる。なお、第１の実施例では、図１（Ｂ）に示したように、堤防電極４０ａ上のソルダーレジスト３の開口４１と溝３０を形成するソルダーレジスト３の開口とが一体となっている。すなわち、溝の内側の輪郭線３１が堤防電極４０ａを露出させるための開口４１の輪郭に一致している。もちろん、図４に示すように、溝３０とは別に堤防電極４０ａを露出させるための開口４１を設けてもよい。しかし、溝３０用の開口と堤防電極４０ａ用の開口４１とを個別に設ければ、自ずと、半導体電子部品１０の周囲と溝３０の内側輪郭線３１との間隔ｔｄをある程度離す必要が生じる。そのため、他の電子部品２０の実装領域を狭め、半導体装置１ａの実装密度を低下させることになる。したがって、第１の実施例のように、ソルダーレジスト３における堤防電極４０ａの開口と溝３０の開口とは、一体となっている方が望ましい。

堤防電極４０ａはその上に形成される半田堤５０によってアンダーフィル５の流動を阻止できる形状であれば、どのような形状であってもよいが、半田堤５０には、アンダーフィル５の流動を確実に堰き止める機能が要求され、半田堤５０の平面形状は、ほぼ堤防電極４０ａの平面形状に沿うことから、第１の実施例における堤防電極４０ａのように、半導体電子部品１０の隅１８の形状に沿う鈎型とする方が好ましい。鈎型の堤防電極４０ａとすることで、その上に形成される半田堤５０も鈎型に屈曲する平面形状となり、半導体電子部品１０の実装領域の外側に向かって放射状に流動するアンダーフィル５を確実に堰き止め、そのアンダーフィル５を半導体電子部品１０の隅１８方向に押し戻す。それによって、半導体電子部品１０の隅１８の側面に確実にアンダーフィル５を這い上がらせることができる。

＝＝＝第２の実施例＝＝＝
周知のごとく、ＷＬ（Wafer Level）−ＣＳＰは、半導体素子を形成するシリコンウェハを切り出す前に端子の形成や配線などを行い、それからウェハを切り出すという方法によって形成されたＣＳＰである。このＷＬ−ＣＳＰは、パッケージのサイズとＩＣチップのサイズがほぼ一致し、樹脂からなるインターポーザと、この樹脂と熱収縮率が大きく異なるシリコンからなるＩＣチップとがほぼ全面で接触した２層構造となる。そのため、他の半導体電子部品と比較して、インターポーザとチップ下面との界面での剥離が生じやすい。

第２の実施例は、ＷＬ−ＣＳＰのような特に層間での剥離が生じやすい構造の半導体電子部品をアンダーフィルによって封止した半導体装置である。図５に第２の実施例における堤防電極４０ｂの形状と配置を示した。この例において、堤防電極４０ｂには、鈎型の屈曲部分の内側を円弧状に膨らませたＲ部が形成されており、そのＲ部４２の一部が半導体電子部品１０の実装領域内に位置するように配置されている。すなわち、半導体電子部品１０の四隅１８では、その下面が堤防電極４０ｂと対向する。

図６に図５におけるｂ−ｂ矢視断面を示した。なお、この図６では、堤防電極４０ｂ上に半田堤５０が形成されるとともに、アンダーフィル５が充填された状態を示している。堤防電極４０ｂが半導体電子部品１０の下面に潜り込むように形成されているため、この堤防電極４０ｂ上の半田堤５０が、半導体電子部品１０の隅１８に近接し、アンダーフィル５を半導体電子部品１０の隅１８の近辺に集中させる。その結果、アンダーフィル５が高く這い上がる。

＝＝＝半田堤の高さについて＝＝＝
第２の実施例は、半導体電子部品１０の四隅１８において、アンダーフィル５をより高く這い上がらせるための構成である。ところで、図６に示したように、アンダーフィル５の這い上がりの頂点付近５ｐは、実質的に封止作用がある添加剤（フィラー）が存在しない部分であり、この部分は目視により、透明な樹脂状になっていることで判別できる。したがって、アンダーフィル５の外観形状が高く這い上がっているように見えても、実際の封止効果が及ぶ実質的なアンダーフィル５ｅは、その這い上がりの頂点５ｐにまで及んでいない。そこで、ＷＬ−ＣＳＰのような構造の半導体電子部品に対してより確実にアンダーフィル５封止を施すための条件について検討したところ、実質的なアンダーフィル５ｅの這い上がりの高さが、半田堤５０の高さに関係していることが判明した。

図７に、半田堤５０の高さと実質的なアンダーフィル５ｅの高さとの関係を説明するための概略図であり、半導体電子部品１０と堤防電極４０ｂと半田堤５０のそれぞれ、あるいは相互の配置関係や寸法を示した。（Ａ）は、平面図であり、（Ｂ）は、半田堤５０を形成し、アンダーフィル５を充填した状態での（Ａ）におけるｃ−ｃ矢視断面である。なお、ここに示した半導体電子部品１０は、ＷＬ−ＣＳＰであり、そのパッケージの四隅において、フィラーを含む実質的なアンダーフィル部分（以下、実効アンダーフィル：図中網掛け部分）５ｅを、上面に再配線層が形成されたインターポーザ１４ｉとシリコン層１１との界面（以下、ＳＩ境界）より上まで這い上がらせる必要がある。

また、半導体装置１ｂにおける各部位の寸法は、溝３０の幅Ｗｄ＝０．１ｍｍ、堤防電極４０ｂの鈎型分部の線幅Ｗｐ＝０．１５ｍｍ、同鈎型部分の長さＬｐ＝０．５ｍｍ、堤防電極４０ｂにおけるＲ部４２の半径Ｒｐ＝０．１５ｍｍとなっている。さらに、当該堤防電極４０ｂを露出させるためのソルダーレジスト開口４１の輪郭線は、溝３０の内側輪郭線３１と一体となっており、階段状の直線部分の幅ｔｏ＝０．１７ｍｍ、堤防電極４０ｂのＲ部４２に対応する部分の半径Ｒｏ＝０．１５ｍｍとなっている。

まず、リフロー半田付け工程において、半導体電子部品１０のバンプなどの端子と接続される端子パッドや堤防電極４０ｂなどの電極パッド上に供給する半田の量を変え、半田の量に応じた高さの半田突起を形成することとした。なお、半田の供給量については、ソルダーマスクの開口面積によって調整した。周知のごとく、リフロー半田付けでは、ペースト状の半田を電極パッドに対応する位置を開口させたソルダーマスクを用いて印刷することで、各電極パッド上に半田が供給される。したがって、ソルダーマスクの開口面積を調整すれば半田突起の高さを調整することが可能となる。

なお、バンプなどに対応する端子パッドへの半田供給量は、対応するソルダーマスクの面積が大きいほど、より多くの半田がパッド上に塗布されるため、半導体電子部品１０下面の間隙ｄの高さ（実装ギャップ）Ｈｃが大きくなる傾向にある。すなわち、パッド開口を変えて実装ギャップＨｃがアンダーフィルの封止効果に影響するか否かも評価した。ここでは、端子パッドに対応するソルダーレジストの開口直径０．１３ｍｍに対し、ソルダーマスクの開口の直径（端子パッド開口径）を０．１９ｍｍと０．２０ｍｍのいずれかとした。

また、堤防電極４０ｂに対するソルダーマスクの開口寸法（堤防電極開口サイズ）については、堤防電極４０ｂの外形に対して＋２５μｍおよび＋５０μｍのいずれかとした。そして、上記端子パッド開口径と堤防電極開口サイズを条件としたときの、半田堤５０の高さＨｓと、実効アンダーフィル５ｅの這い上がり高さをＨｆとの関係を評価した。評価に際しては、各種条件で作製した半導体装置１ｂをサンプルとして、同じ条件で作製したサンプルを３個ずつ作製した。なお、実装ギャップＨｃは、ソルダーレジスト３の膜面から半導体電子部品１０の下面までの距離であり、ソルダーレジスト３の膜厚と堤防電極４０などの電極パッドの厚さはほぼ同じである。

表１に当該評価結果を示した。

当該表１では、サンプルとして作製した半導体装置１ｂについて、同じ製造条件ごとにａ〜ｄの区分に分け、各区分に属する３個ずつのサンプルをａ１〜ａ３，ｂ１〜ｂ３，ｃ１〜ｃ３，ｄ１〜ｄ３とし、各サンプルにおける半田堤の高さＨｓと実効アンダーフィル５ｅの高さＨｆを半導体電子部品１０の実装ギャップを１としたときの相対値で示している。上記表１に示した評価結果から、端子パッド開口径と実効アンダーフィル５ｅの高さＨｆとの相関は見い出せないが、半田堤５０の高さＨｓと実効アンダーフィル５ｅの高さＨｆとには相関がある、と言える。

また、図８に、各サンプルにおける半田堤５０の高さＨｓと実効アンダーフィル５ｅの高さＨｆとの関係をグラフにして示した。実効アンダーフィル５ｅの高さＨｆが、実装ギャップＨｃに対する相対値で１．６以上であれば、実効アンダーフィル５ｅが確実にＳＩ境界まで這い上がっていると判定することとし、この判定基準に従えば、半田堤５０の高さＨｓと実装ギャップＨｃとの関係がＨｓ≧Ｈｃであることがより望ましいと言える。また、半田堤５０を確実に高くするためには、ソルダーマスクの開口面積を大きくすることが有効である、ということも確認できた。

図９に、実効アンダーフィル５ｅのフィレット形状を示した。（Ａ）は、実効アンダーフィル５ｅの高さＨｆが高いサンプルのフィレット形状であり、（Ｂ）は、Ｈｆが低かったサンプルのフィレット形状である。（Ａ）では、封止効果がある実効アンダーフィル５ｅがＳＩ境界の上方まで這い上がっているとともに、アンダーフィル５は、その稜線５ｃが直線的、かつ垂直に立ち上がるようなフィレット形状となっていた。そして、ＳＩ境界において、実効アンダーフィル５ｅの厚さが十分にあった。また、前記稜線５ｃの麓部分５ｆは、半田堤５０の頂点５０ｐより半導体電子部品１０側にあり、確実にアンダーフィル５の流動を堰き止めていることも確認できた。

一方、（Ｂ）では、アンダーフィル５は、なだらかで下に凸となる円弧状の稜線５ｃを描くようなフィレット形状となり、ＳＩ境界部分における実効アンダーフィル５ｅの厚さもかなり不足している。サンプルによっては、実効アンダーフィル５ｅがＳＩ境界にまで至らないものもあった。また、稜線５ｃの麓部分５ｆは、半田堤５０の頂点５０ｐを超え、サンプルの中には、溝３０側にまで流動しているものもあった。

＝＝＝アンダーフィル封止試験＝＝＝
次に、上記表１に示したａ〜ｄの条件で作製したサンプルについて、アンダーフィル５による封止試験を行い、封止の信頼性を評価した。試験内容は、ＪＥＤＥＣ（Joint Electron Device Engineering Councils：電子機器技術評議会）により規定された試験（耐候試験とリフロー工程とを組み合わせた試験）と、温度サイクルによる信頼性試験（耐温度サイクル試験）とした。なお、ＪＥＤＥＣ規定の試験は、３０℃６０％の環境下に１９２時間放置した後、ピーク温度２６０℃でのリフロー工程を３回繰り返すことで行い、耐温度サイクル試験は、−４０℃から８０℃までの１２０℃の温度差を３０分かけて昇温したのち、同じ割合で降温させるサイクルを２００回繰り返すことで行った。

そして、ＪＥＤＥＣの規定試験において、条件ｃの五つのサンプルの内、二つのサンプルにおいて、半田堤５０が変形していた。半田堤５０が変形していたサンプルでは、半田堤５０に十分な高さが無く、アンダーフィル５が半田堤５０の外周に回り込むように流動していた。このことから、半田堤５０がアンダーフィル５の外側に噴き出すなど、何らかの異常があったものと推測される。換言すれば、半田堤５０を高くすることで、アンダーフィル５と半田堤５０との接触面積を必用最小限に抑えることができ、半田堤５０の変形を防止し、確実にアンダーフィル５を堰き止めることができる。

なお、上記異常があった条件ｃの二つのサンプルを含め、全サンプルにおいて、耐温度サイクル試験後でも亀裂や剥離などは発生しなかった。すなわち、当該試験では、最も厳しい信頼性を要求されるＷＬ−ＣＳＰを実装した半導体装置であっても、アンダーフィルによる封止強度を確保しつつ、基板上の周辺部品が不要なアンダーフィルによって汚染されることがなく、極めて信頼性が高い、ということが実証できた。その一方で、ＷＬ−ＣＳＰのように、剥離しやすい構造を有する半導体電子部品を封止する用途では、長期的な信頼性を考えると、条件ｂやｄのように、より高き半田堤を形成することが必要であることを認識した。

１ａ〜１ｃ 半導体装置
２ 基板
３ ソルダーレジスト層
４ 端子パッド
５ アンダーフィル
５ｅ 実効アンダーフィル部
１０ 半導体電子部品
１４ 再配線層
１４ｉ インターポーザ
３０ 溝
３１ 内側輪郭線
３２ 外側輪郭線
４０ 堤防電極
５０ 半田堤

Claims (5)

1. ソルダーレジスト膜層を有する基板上に実装された略矩形平面形状を有する半導体電子部品がアンダーフィル封止されてなる半導体装置であって、
   前記ソルダーレジスト膜層には、前記半導体電子部品の実装領域の周囲に、当該半導体電子部品の外形形状にほぼ沿う略矩形平面状の外形をなす溝が画成され、
   前記基板上において、前記溝の外形をなす前記略矩形の隅の内側に、電極パッドが形成されるとともに、当該電極パッド上のソルダーレジストが開口し、
   前記電極パッド上には、半田突起が形成されている
   ことを特徴とする半導体装置。
2. 請求項１において、前記電極パッドは、前記溝の隅の形状に沿って屈曲する鈎型であることを特徴とする半導体装置。
3. 請求項２において、前記電極パッドの屈曲部の内側に円弧状に膨らむＲ部が形成され、当該Ｒ部は、前記略矩形平面形状を有する半導体電子部品の隅の下面と対面することを特徴とする半導体装置。
4. 請求項３において、前記電極パッド状に形成される半田突起は、前記半導体電子部品の下面と前記基板との間隙以上の高さであることを特徴とする半導体装置。
5. 請求項１〜４のいずれかにおいて、前記略矩形の平面形状をなす溝は、前記電極パッドを露出させるためのソルダーレジストの開口に連続するように形成されていることを特徴とする半導体装置。