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JP2010267341A - 半導体装置 - Google Patents

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Abstract

【課題】消去時間の短縮を行なうとともにデータアクセスを効率的に実行することのできる不揮発性メモリ機能を有する半導体装置を提供する。
【解決手段】コマンドレジスタ／制御回路（２４）の制御のもとに、メモリセル境界領域に配置される埋込消去ゲート配線（４）に対して消去電圧を印加し、フローティングゲート（ＦＧ）と埋込消去ゲートＥＧの間で電荷を移動させて消去動作を行なうとき、消去電圧印加中にメモリゲート線（ＭＧＬ）およびアシストゲート線（ＡＧＬ）に読出選択電圧を印加してデータの読出を実行する。
【選択図】図９

Description

この発明は、情報を不揮発的に記憶する機能を有する半導体装置に関し、特に、フローティングゲートなどの電荷蓄積層に蓄積される電荷量に応じて情報を不揮発的に記憶する不揮発性メモリセルを有する半導体装置に関する。より特定的には、この発明は、消去動作モード時に並行してデータアクセスを行なうための構成に関する。
フラッシュメモリは、情報を不揮発的に格納するメモリであり、プロセッサに対するブート用プログラム情報の格納および携帯機器におけるダウンロードデータなどのアプリケーションデータ／プログラムを格納するためなど広く用いられている。
通常、マイクロコンピュータに内蔵される混載フラッシュメモリは、メモリサイズが、数ＫＢ（Ｋバイト）から数百ＫＢである。通常のＮＯＲ型フラッシュメモリセルにおいて消去動作を行なう場合、コントロールゲートに−１０Ｖ、基板領域へ１０Ｖを印加する必要がある。この基板消去電圧が、メモリセルトランジスタのソースおよびドレイン領域を介してソース線およびビット線に伝達される。したがって、メモリセルの消去状態を確認するベリファイ動作は、各領域を初期状態に復帰させてベリファイ読出を行なう必要があり、消去電圧の供給を停止してから所定時間経過後に消去ベリファイを行なっている。このため、消去動作が長くなるという問題が生じる。
また、フラッシュメモリにおいては、１つのメモリバンクに対して消去動作を行っている間に別のメモリバンクに対してデータ読出アクセスを行うバックグラウンドオペレーションモード（ＢＧＯモード）がサポートされているメモリがある。しかしながら、ＢＧＯモード搭載のフラッシュメモリにおいては、複数のバンクが必要となり、マイクロコンピュータに内蔵される混載フラッシュメモリのような小規模のメモリにおいては、複数バンク構成により面積が増大し、応じて、マイクロコンピュータの面積が増大するという問題が生じる。
また、消去モード時のアクセス効率を改善するために、サスペンドモードを備えるフラッシュメモリがある。このサスペンドモードにおいては、消去動作を一旦停止してデータの読出（外部アクセス）を行なう。この読出動作完了後、再び停止された消去動作を再開する。このため、消去動作を一時停止させるための制御回路が必要となり、制御回路の面積が増大するという問題が生じる。また、消去動作を停止させるため、消去時間が長くなるという問題が生じる。
また、消去ゲートをワード線（メモリセル行）方向に延在させて各ブロックごとに分離し、ブロック単位で消去を行なう構成が、特許文献１（特開平１−９１３９５号公報）に示されている。この特許文献１に示される不揮発性メモリセルにおいては、消去動作時、消去ゲートにたとえば２７Ｖの正の高電圧を印加し、ビット線、ソース線およびコントロールゲートを０Ｖにする。これにより、フローティングゲートから消去ゲートに電子が引抜かれ、フローティングゲートを正に帯電させる。データ書込時においては、コントロールゲートにたとえば２１Ｖの正の高電圧、ドレインを１０Ｖ、ソースを０Ｖ、消去ゲートをたとえば５Ｖに設定する。これにより、ドレイン近傍においてホットエレクトロンを発生させ、このホットエレクトロンのインパクトアイオナイゼーション（impact ionization）により発生した高エネルギ電子をフローティングゲート中に注入する。消去ゲート線は、ブロック内で消去線に共通に結合され、ブロック単位での消去を行なうことができる。これにより、特許文献１は消去時間の短縮を実現することを図る。
また、消去ゲートを不純物層で形成してメモリセルのサイズを低減することを図る構成が、特許文献２（特開２００８−２７０７０８号公報）に示されている。この特許文献２に示される構成においては、第１の方向に第１のプログラム線、第１の消去線および第１のワード線を配置する。第１のプログラム線は、メモリセルのプログラムゲート（不純物領域）に接続し、第１の消去線はメモリセルの消去ゲート（不純物領域）に接続され、第１のワード線がメモリセルのワード線ノード（コントロールゲート）に接続される。この特許文献２においては、消去ゲートを構成する不純物層を、プログラムゲート線を構成する不純物領域とビット線に接続する不純物領域の間に配置する。消去ゲート線およびプログラム線を同一方向に配置することにより、同一行の隣接メモリセルに消去ゲート不純物領域を共有させてメモリセルサイズを低減することを図る。また、消去線とプログラム線を同一方向に配置することにより、プログラム動作および消去動作を、１つのページ（ワード線）に制限し、他のページに対してプログラム障害（ディスターバンス）が発生するのを抑制することを図る。
特開平１−９１３９５号公報 特開２００８−２７０７０８号公報
上述の特許文献１に示されるように消去ゲート線をワード線方向に配置し、コントロールゲートおよび消去ゲートを分離して配置することにより、消去電圧を印加する消去ゲート線と書込および読出に必要なメモリゲート線、ビット線およびソース線を分離することができる。しかしながら、この特許文献１の構成においては、消去電圧が基板領域上に形成されており、消去電圧を印加した状態でデータの読出または書込を行なうことができない。消去動作のみを単独で行なうことが考慮されており、ＢＧＯモードまたはサスペンドモードのような消去動作と並行して書込または読出を行なう構成については何ら考慮されていない。また、消去ゲート線にたとえば２７Ｖの高電圧を印加しており、消去ベリファイを行なう場合、消去ゲート線の電圧が十分に低下した後にデータの読出を行なう必要がある。このため、消去時間を短縮することが困難となるという問題が生じる。
また、特許文献２に示される構成においては、不純物層をプログラムゲートおよび消去ゲートとしてメモリトランジスタのソース／ドレイン不純物領域と別に平行に配置している。したがって、隣接メモリセル間で消去ゲート領域を共有して、メモリセルサイズを低減することが可能である。しかしながら、この特許文献２の構成の場合、プログラムゲートを構成する不純物領域および消去ゲートを構成する不純物領域が１つのメモリセル領域内にメモリトランジスタのソースおよびドレイン不純物領域と並列に配置されており、メモリセルサイズを低減するのが困難となるという問題が生じる。
また、この特許文献２は、消去ゲート領域およびプログラムゲート領域をワード線と同一方向に延在させて、ページ単位で消去を行なうことを開示しているものの、ページ単位での消去モード時、他のページまたは他ブロックでデータアクセスを行なう構成については何ら考察していない。
それゆえ、この発明の目的は、メモリセルサイズを増大させることなく、消去動作時にデータアクセスを消去動作に悪影響を及ぼすことなく実行することのできる半導体装置およびメモリセル構造を提供することである。
この発明の他の目的は、シングルバンク構成においても、ＢＧＯモードまたはサスペンドモードでデータアクセスを行なうことのできる半導体装置およびメモリセル構造を提供することである。
この発明に係る半導体装置の一実施の形態においては、複数のメモリセルを有する。各メモリセルは、基板領域上に形成されるフローティングゲートと、このフローティングゲート上に配置されるメモリゲートとを有するメモリトランジスタと、フローティングゲートおよびメモリゲートに隣接して配置されるアシストゲートを有し、メモリトランジスタと直列に接続されるアシストゲートトランジスタと、基板領域表面に形成される埋込消去ゲートとを有する。メモリセルは、フローティングゲートの蓄積電荷量に応じて不揮発性データを記憶する。
この発明に係る半導体装置は、一実施形態においてさらに、各メモリセル行に対応して配置され、各々が対応の行のメモリセルのメモリゲートに結合される複数のメモリゲート線と、各メモリセル行に対して配置され、各々が対応の行のメモリセルのアシストゲートに結合される複数のアシストゲート線と、各メモリセル列に対応して基板領域表面に配置され、各々が対応の列の埋込消去ゲートに結合される埋込消去ゲート配線と、メモリセル列に対応して配置され、各々が対応の列のメモリセルのメモリトランジスタの第１導通ノードに結合される複数のソース線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルのアシストゲートトランジスタの第２の不純物領域に結合される複数のビット線と、動作モード指示とアドレス信号とに従って指定されたメモリセルに対して指定された動作を行なうための制御信号を生成する制御回路とを備える。この制御回路は、消去動作が指定されたとき、選択メモリセルに対するソース線、メモリゲート線および埋込消去ゲート配線に各々供給される電圧を指定するとともに消去動作を制御する消去制御部と、選択メモリセルに対するアシストゲート線およびビット線に対して供給される読出に必要な電圧を指定するとともに読出動作を制御する読出制御部とを含む。
この一実施の形態において、半導体装置は、さらに、消去制御部および読出制御部から指定された電圧を発生する電圧発生回路と、電圧発生回路からの消去電圧を選択皿たメモリセルの埋込消去ゲート配線に伝達する消去回路と、電圧発生回路からの読出電圧を選択メモリセルへ供給して該選択メモリセルの記憶データを読出ス読出回路を備える。読出回路は、消去回路の消去電圧印加中に記憶データの読出を行なうように動作制御される。
この発明に係る半導体装置は、別の実施の形態においては、メモリアレイと、消去制御回路と、データアクセス制御回路とを含む。メモリアレイは、行列状に配列され、各々が少なくともデータを記憶する電荷蓄積層と、データを消去する消去ゲートを少なくとも備える複数の不揮発性メモリセルを有し、また複数のブロックに分割される。
消去制御回路は、複数のブロックに対して共通に設けられ、メモリアレイの選択ブロックに対して消去電圧を少なくとも消去ゲートに印加して選択ブロックの不揮発性メモリセルの記憶データの消去を行なう動作を制御する。
データアクセス制御回路は、複数のブロックに対して共通に設けられ、選択ブロックへの消去電圧印加期間中に、この選択ブロックと異なるブロックの不揮発性メモリセルに対してデータアクセスを行なう動作を制御する。
この発明に係る半導体装置は、さらに別の実施の形態においては、複数の不揮発性メモリセルを有するメモリアレイを有する。各不揮発性メモリセルは、単層選択ゲートを有し選択信号に応答して選択的に導通する選択トランジスタと、この選択トランジスタと直列に接続され、電荷を蓄積するフローティング状態の電荷蓄積層と、ソース線に結合される第１の不純物領域とを有する単層ゲート構造のメモリトランジスタと、メモリセル境界領域に配置され、隣接メモリセルを分離する分離膜表面に形成され、消去動作時、電荷蓄積層との間で電荷を移動させる消去ゲートとを備える。
この半導体装置はさらに、各メモリセル行に対応して配置され、各々に対応の行の不揮発性メモリセルの選択ゲートが接続される複数のワード線と、各メモリセル列に対応して配置され、各々に対応の列のメモリセルの選択トランジスタの第２の不純物領域が接続される複数のビット線を備える。
この発明に係る半導体装置は、さらに他の実施の形態において、複数の不揮発性メモリセルを有するメモリアレイを含む。この不揮発性メモリセルは、互いに積層されるとともに、電気的に短絡される第１および第２の選択ゲート層を有し、選択信号に応答して選択的に導通する選択トランジスタと、この選択トランジスタと直列に接続され、電荷を蓄積するフローティング状態の電荷蓄積層と、この電荷蓄積層上に形成され、電荷蓄積層への電荷の移動を制御する制御機能を有する積層ゲート構造のメモリトランジスタと、メモリセル境界領域において隣接メモリセルを分離する絶縁膜上に形成され、消去動作時、電荷蓄積層との間で電荷を移動させる消去ゲートとを備える。
この半導体装置は、さらに、各メモリセル行に対応して配置され、各々が対応の行のメモリセルの選択トランジスタの選択ゲートに接続される複数のワード線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルの選択トランジスタの不純物領域に接続される複数のビット線とを備える。
不揮発性メモリセルにおいて消去ゲートを設け、この消去ゲートと電荷蓄積層との間で電荷を移動させる。この消去電圧印加と並行して、データの読出／書込を行なう。したがって、シングルバンク構成においても、消去動作のバックグラウンドでデータアクセスを行なうことができ、アクセス効率が改善される。
また、メモリセル構造としては、セル間の素子分離領域上に消去ゲートを配置することにより、メモリセルのレイアウト面積の増大は抑制される。
この発明の実施の形態１に従う半導体装置のメモリセルの典型的等価回路を示す図である。 この発明の実施の形態１に従う半導体装置のメモリセルの平面レイアウトを概略的に示す図である。 図２に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。 図２に示す線Ｌ４−Ｌ４に沿った断面構造を概略的に示す図である。 図１に示すメモリセルの各動作モードにおける印加電圧を一覧にして示す図である。 図１に示すメモリセルの書込時の印加電圧および電子の流れを模式的に示す図である。 図１に示すメモリセルの消去時の印加電圧および電子の流れを示す図である。 図１に示すメモリセルのデータ読出時の印加電圧および電流の流れを示す図である。 この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。 この発明の実施の形態１に従う半導体装置の消去時の動作を示すフロー図である。 図１０に示す消去時の動作を示すタイミング図である。 この発明の実施の形態１に従う半導体装置の消去動作に関連する部分の構成を概略的に示す図である。 図１に示すメモリセルの消去および書込状態時の電流特性を示す図である。 この発明の実施の形態２に従う半導体装置の全体の構成を概略的に示す図である。 図１４に示す列選択ゲート回路の構成を概略的に示す図である。 図１４に示す半導体装置の消去時の動作を示すタイミング図である。 この発明の実施の形態２に従う半導体装置の変更例のアレイ構成を概略的に示す図である。 この発明の実施の形態２に従う半導体装置のコマンドレジスタ／制御回路の構成を概略的に示す図である。 図１４に示す行デコーダ、列デコーダおよびＥＧ制御回路の構成を概略的に示す図である。 消去および読出時のフローティングゲートの寄生容量の分布を概略的に示す図である。 この発明の実施の形態３のデータ読出および消去シーケンスを示すタイミング図である。 この発明の実施の形態３に従う半導体装置のコマンドレジスタ／制御回路の構成を概略的に示す図である。 この発明の実施の形態４に従う半導体装置の全体の構成を概略的に示す図である。 図２３に示すメモリアレイの構成をより具体的に示す図である。 この発明の実施の形態４に従う半導体装置における各メモリブロックの印加電圧を概略的に示す図である。 この発明の実施の形態４に従う半導体装置の消去およびデータアクセス動作を説明するタイミング図である。 この発明の実施の形態４に従う半導体装置の書込および読出動作シーケンスを示す図である。 図２３に示すコマンドレジスタ／制御回路の構成を概略的に示す図である。 図２３に示すＥＧ制御回路の構成を概略的に示す図である。 この発明の実施の形態５に従う半導体装置の全体の構成を概略的に示す図である。 図３０に示す半導体装置の消去時の動作シーケンスを示す図である。 図３０に示す半導体装置の消去および書込動作態様を示す図である。 図３０に示すコマンドレジスタ／制御回路の構成を概略的に示す図である。 この発明の実施の形態６に従う半導体装置の消去および読出動作シーケンスを示す図である。 この発明の実施の形態６に従う半導体装置のコマンドレジスタ／制御回路の構成を概略的に示す図である。 この発明の実施の形態７に従う半導体装置の全体の構成を概略的に示す図である。 図３６に示す消去アドレスレジスタファイルの構成を概略的に示す図である。 図３６に示す半導体装置の消去対象のメモリブロックを示す図である。 図３６に示す半導体装置の消去および読出動作シーケンスを示す図である。 図３６に示すコマンドレジスタ／制御回路の構成を概略的に示す図である。 図４０に示すコマンドレジスタ／制御回路のレジスタファイル制御動作を示すフロー図である。 図４０に示すコマンドレジスタ／制御回路の消去動作を示すフロー図である。 図４０に示すコマンドレジスタ／制御回路の電源遮断時の動作制御を示すフロー図である。 この発明の実施の形態８に従う半導体装置の要部の構成を概略的に示す図である。 この発明の実施の形態８に従う半導体装置のＥＧ制御回路の構成を概略的に示す図である。 この発明の実施の形態８に従う半導体装置のレジスタ制御態様を示す図である。 この発明の実施の形態８に従う半導体装置の動作シーケンスを示す図である。 この発明の実施の形態８に従う半導体装置の消去時の動作を示すフロー図である。 この発明の実施の形態９に従う半導体装置のメモリアレイの構成を概略的に示す図である。 この発明の実施の形態９に従う半導体装置の書込および消去動作シーケンスを示す図である。 この発明の実施の形態９に従う半導体装置のコマンドレジスタ／制御回路の構成を概略的に示す図である。 この発明の実施の形態９に従う半導体装置の制御時の動作シーケンスを示す図である。 この発明の実施の形態９に従う半導体装置の消去時の動作シーケンスの変更例を示す図である。 この発明の実施の形態１０に従う半導体装置のメモリアレイのブロック構成を概略的に示す図である。 図５４に示すメモリブロックへのアクセスシーケンスを示す図である。 この発明の実施の形態１０に従う半導体装置の全体の構成を概略的に示す図である。 図５６に示す半導体装置のコマンドレジスタ／制御回路およびクロックアドレス変換器の構成を概略的に示す図である。 図５６に示す半導体装置の動作を示すフロー図である。 この発明の実施の形態１１に従う半導体装置の全体の構成を概略的に示す図である。 図５９に示す半導体装置のメモリアレイのメモリセルの配置を示す図である。 図６０に示すメモリセルの平面レイアウトを概略的に示す図である。 図６２に示す線Ｌ６２−Ｌ６２に沿った断面構造を概略的に示す図である。 図６１に示す線Ｌ６３−Ｌ６３に沿った断面構造を概略的に示す図である。 図６０に示すメモリアレイへのデータ書込時の印加電圧を示す図である。 図６２に示すメモリアレイへの消去時の印加電圧を示す図である。 図６２に示すメモリアレイへの読出時の印加電圧を示す図である。 この発明の実施の形態１２に従う半導体装置の全体の構成を概略的に示す図である。 図６７に示す半導体装置のメモリアレイの構成を概略的に示す図である。 図６８に示すメモリセルの平面レイアウトを概略的に示す図である。 図６９に示す線Ｌ７０−Ｌ７０に沿った断面構造を概略的に示す図である。 図６９に示す線Ｌ７１−Ｌ７１に沿った断面構造を概略的に示す図である。 図６８に示すメモリアレイの書込時の印加電圧を示す図である。 図６８に示すメモリアレイの消去時の印加電圧の一例を示す図である。 図６８に示すメモリアレイの読出時の印加電圧の一例を示す図である。 この発明の実施の形態１３に従う半導体装置の全体の構成を概略的に示す図である。 この発明の実施の形態１３に従う半導体装置のメモリセルの平面レイアウトを概略的に示す図である。 図７６に示す線Ｌ７７−Ｌ７７に沿った断面構造を概略的に示す図である。 図７６に示す線Ｌ７８−Ｌ７８に沿った断面構造を概略的に示す図である。 図７５に示すメモリアレイのメモリセルの配置の一例を示す図である。 この発明の実施の形態１３の変更例のメモリセルの断面構造を概略的に示す図である。 図８０に示すメモリセルのアレイ部の配置の一例を示す図である。
［実施の形態１］
図１は、この発明の実施の形態１において用いられる半導体装置のメモリセルの電気的等価回路を概略的に示す図である。図１において、メモリセルＭＣは、フローティングゲートＦＧを有するメモリトランジスタ１と、メモリトランジスタ１と直列に接続されるアシストゲートトランジスタ（選択トランジスタ）２を含む。メモリトランジスタ１は、フローティングゲートＦＧとその上層に形成されるメモリゲートＭＧとの積層ゲート構造を有するＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）であり、そのソース不純物領域がソース線ＳＬに結合される。アシストゲートトランジスタ２は、アシストゲートＡＧを有する単層ゲート構造のＮチャネルＭＯＳトランジスタであり、ビット線ＢＬにその不純物領域が接続される。これらのアシストゲートトランジスタ２およびメモリゲートトランジスタ１の間には不純物領域は形成されない。
メモリセルＭＣは、さらに消去ゲートＥＧを有する。この消去ゲートＥＧは、メモリセルを分離する素子分離領域（ＳＴＩ（シャロー・トレンチ・アイソレーション）膜）表面に、列方向（ビット線延在方向）に沿って連続的に延在するように形成される。この消去ゲートＥＧとフローティングゲートＦＧの間で電荷を移動させ、フローティングゲートＦＧから電子を消去ゲート線ＥＧに引抜くことにより、消去動作を行なう。このメモリセルＭＣの境界領域にビット線ＢＬと平行に消去ゲートＥＧを埋込配線で配設することにより、メモリセルＭＣのレイアウト面積の増大を抑制する。
図２は、メモリセルの平面レイアウトを概略的に示す図である。図２において、Ｙ方向（列方向）に沿って互いに間をおいてかつ各々Ｙ方向に沿って連続的に延在するように活性領域３ａおよび３ｂが配置される。活性領域３ａおよび３ｂ各々においては、図１に示すメモリトランジスタ１およびアクセストランジスタ２が形成される。
活性領域３ａおよび３ｂと直交する方向に、すなわちＸ方向（行方向）に連続的に延在してメモリゲート配線５ａ−５ｄおよびアシストゲート配線６ａ−６ｄがそれぞれ隣接して配置される。メモリゲート配線５ａ−５ｄがメモリゲートＭＧａ−ＭＧｄを構成し、アシストゲート配線６ａ−６ｄがアシストゲートＡＧａ−ＡＧｄを構成する。
メモリゲート配線５ａ−５ｄの間に、ソース線ＳＬａ−ＳＬｃをそれぞれ形成するメタル配線７ａ−７ｃがＸ方向に連続的に延在してかつ互いに間をおいて配置される。ソースメタル配線７ａ−７ｃは、それぞれソースコンタクト８により、下層の活性領域に形成される不純物領域に電気的に接続される。
活性領域３ａおよび３ｂ上にＹ方向に連続的に延在してビット線ＢＬａおよびＢＬｂをそれぞれ形成するメタル配線１０ａおよび１０ｂがそれぞれ配設される。このビット線メタル配線１０ａおよび１０ｂはそれぞれ、アシストゲートを構成するゲート配線６ａおよび６ｂの間のビット線コンタクト９を介して活性領域３ａおよび３ｂに形成される不純物領域に接続される。
また、活性領域３ａおよび３ｂの間の素子分離領域には、後に説明するようにシャロー・トレンチ・アイソレーション膜が形成されており、このシャロー・トレンチ・アイソレーション膜上に、埋込消去ゲート配線層４ａおよび４ｂがＹ方向に沿って連続的に延在して形成され、それぞれ消去ゲートＥＧａおよびＥＧｂとして用いられる。活性領域３ａおよび３ｂの間には、埋込消去ゲート配線層は設けられていない。２行のメモリセルに共通に消去ゲート線が共有される。
図２に示す平面レイアウトにおいて、図２において破線ブロックで示すメモリセル領域ＭＣＲは、ビット線コンタクト９、アシストゲートＡＧ、メモリゲートＭＧ、ソース線コンタクト８および消去ゲートＥＧを含む。Ｙ方向において隣接するメモリセルにおいてビット線コンタクト９およびソース線コンタクト８が共有され、メモリセルレイアウト面積を低減する。また、２行に配設されるメモリセルに共通に消去ゲート線を設けることにより、最小消去単位を２行のメモリセルに設定することができる。
図３は、図２に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。図３において、Ｐ型半導体基板領域１２表面に、互いに間をおいてＮ型不純物領域１３および１４が形成される。このＰ型半導体基板領域１２は、図２に示す活性領域３ａに対応する。
不純物領域１３は、ソース線コンタクト８を介してソース線ＳＬａを形成するメタル配線７ａに電気的に接続される。一方、不純物領域１４は、ビット線コンタクト９を介してビット線ＢＬａを形成するメタル配線１０ａに電気的に接続される。ビット線コンタクト９は、プラグ９ａおよび９ｃと、これらのプラグ９ａおよび９ｃの間の中間配線９ｂを含む。
不純物領域１３および１４の間の基板領域上に、フローティングゲートＦＧを構成する電荷蓄積層１５とメモリゲートＭＧを形成するゲート配線５ａが互いに整列してかつ積層して配置される。フローティングゲートＦＧおよびメモリゲートＭＧに隣接してアシストゲートＡＧを形成するゲート配線６ａが配置される。アシストゲートＡＧは単に、下層の基板領域１２表面に選択的にチャネルを形成する。
図４は、図２に示す線Ｌ４−Ｌ４に沿った断面構造を概略的に示す図である。線Ｌ４−Ｌ４に沿った領域おいては、メモリゲートＭＧａが、メタルゲート配線５ａにより形成されており、その下部の基板領域表面には、チャネル領域が存在し、不純物領域は設けられていない。各活性領域（３ａ、３ｂ）は、ＳＴＩ（シャロー・トレンチ・アイソレーション）分離膜１８ａ、１８ｂおよび１８ｃにより互いに分離される。
活性領域（明確に示さず；正確にはメモリトランジスタのチャネル形成領域）表面上にフローティングゲートＦＧを構成する電荷蓄積層１５ａおよび１５ｂが配置される。ＳＴＩ分離膜１８ａおよび１８ｃ表面に、上部に突出部を有する埋込配線層４ａおよび４ｂが形成され、フローティングゲートを構成する電荷蓄積層１５ａおよび１５ｂに、この突出部が隣接する。図４においては、中央のＳＴＩ分離膜１８ｂにおいては、消去ゲートＥＧを構成する埋込配線層は形成されないが、形成されていてもよい。
図５は、各動作モード時におけるメモリゲートＭＧ、ソース線ＳＬ、アシストゲートＡＧおよびビット線ＢＬ、および、消去ゲートＥＧへの各動作モード時の印加電圧を一覧にして示す図である。以下、図５に示す印加電圧を参照して、各動作モードについて説明する。
図６は、メモリセルＭＣへのデータ書込時の選択メモリセルへの印加電圧を示す図である。この場合、図５に示すように、選択メモリセルＭＣのメモリゲートＭＧへ１０Ｖが印加され、ソース線ＳＬには５Ｖが印加される。アシストゲートＡＧには１．５Ｖが印加され、ビット線ＢＬは、０Ｖに設定される。図６においては示さない埋込消去ゲートＥＧはオープン状態または接地電圧（０Ｖ）に設定される。
この状態においては、アシストゲートＡＧには１．５Ｖ程度の低い電圧が印加され、その下層の基板表面に比較的高抵抗のチャネルを形成する。ソース線ＳＬから不純物領域１３および１４を介してビット線ＢＬに電流が流れる。アシストゲートＡＧ下部には、比較的高抵抗のチャネルが形成されており、この高抵抗のチャネル境界領域において高電界が発生し、この高電界により電子がエネルギを得てホットエレクトロンとなる。メモリゲートＭＧの高電圧により、この生成された電子（ホットエレクトロン）がフローティングゲートＦＧに注入される。これにより、メモリトランジスタのしきい値電圧が高くなる。
非選択メモリセルに対しては、メモリゲートＭＧ、ソース線ＳＬ、アシストゲートＡＧは０Ｖに設定され、ビット線ＢＬが１．５Ｖに設定される。非選択メモリゲートＭＧおよび非選択アシストゲートＡＧが０Ｖであり、チャネルは形成されず、電流は流れない。
ビット線ＢＬを、非選択セルに対して１．５Ｖに設定するのは以下の理由による。すなわち、図２に示すように、アシストゲートＡＧを構成するアシストゲート配線とビット線ＢＬとは直交する方向に配置される。したがって、選択行かつ非選択列のメモリセルにおいては、アシストゲートＡＧが選択状態の１．５Ｖである。ビット線ＢＬを１．５Ｖに設定することにより、非選択メモリセルにおいてアシストゲートトランジスタのゲートおよびソース（アシストゲートＡＧおよび不純物領域１４）の電位が等しくなり、チャネルは、アシストゲートＡＧ下部に形成されず、不純物領域１３および１４間に電流は流れない。これにより、半選択状態のメモリセルに対するデータの書込を防止する。
図７は、消去時のメモリセルへの印加電圧をその断面構造とともに示す図である。図５および図７に示すように、消去時においては、選択メモリセルおよび非選択メモリセルに関わらず、メモリゲートＭＧ、ソース線ＳＬは接地電圧（０Ｖ）に設定され、アシストゲートＡＧおよびビット線ＢＬは開放状態（オープン状態）に設定される。選択メモリセルに対して埋込消去ゲートＥＧａに１０Ｖを印加し、非選択メモリセルの消去ゲートＥＧｂには０Ｖを印加する。この場合、図７に示すように、電荷蓄積層１５ａと埋込消去ゲートＥＧａの間に大きな電界が印加され、フローティングゲート１５ａから埋込消去ゲート配線４ａにファウラーノルドハイム電流により電子が流出し、電荷蓄積層１５ａの蓄積電荷量が低減し、メモリトランジスタのしきい値電圧が小さくなる。一方、埋込消去ゲートＥＧｂには０Ｖが印加され、フローティングゲートＦＧｂ（電荷蓄積層１５ｂ）と埋込ゲートＥＧｂの間には、高電界は印加されず、電荷の移動は生じない。
この消去動作において、基板領域に正の消去高電圧を印加してフローティングゲートＦＧから電子を基板領域へと放出する場合、ソースおよびドレイン不純物領域により、基板領域からの高電圧が、同様、印加され、フローティングゲートＦＧと基板領域の間の結合容量が大きくなり、効率的に電荷（電子）を引抜けない。一方、埋込消去ゲートＥＧを利用する場合、単にＳＴＩ分離膜１８ａおよび１８ｃ表面に形成される埋込消去ゲート配線４ａおよび４ｂの基板領域上部の突出部と対応のフローティングゲートＦＧとの間で電界が発生するだけであり、カップリングを小さくでき、低電圧で消去を行なうことができる。また、埋込消去ゲートＥＧは、ＳＴＩ分離膜１８ａおよび１８ｃ表面に形成されており、基板領域、ソース線およびビット線には、消去時の高電圧は印加されず、消費電力を低減することができる。また、後に説明するように、埋込消去ゲートは、ビット線、ソース線およびメモリゲート線と分離されており、埋込消去ゲートに消去電圧を印加した状態で、メモリセルに対してデータアクセスを行なうことができる。
図８は、メモリセルのデータ読出時の印加電圧および電流の流れる経路を概略的に示す図である。図５に示すように、メモリセルが選択セルの場合、ビット線ＢＬに読出電圧１．０Ｖが印加され、アシストゲートＡＧに１．５Ｖが印加される。メモリゲートＭＧおよびソース線ＳＬは、０Ｖに設定される。通常の読出時においては、埋込消去ゲートＥＧはオープン状態または接地電圧（０Ｖ）に設定される。
メモリセルのフローティングゲートＦＧが消去状態のときには、メモリトランジスタはデプレッション状態であり、下部にチャネルが形成され、ビット線ＢＬからソース線ＳＬに電流が流れる（アシストゲートＡＧ下部にはチャネルが形成されている）。
一方、フローティングゲートＦＧが書込状態（プログラム状態）の場合、しきい値電圧は大きく、メモリトランジスタ（メモリゲート下部）の基板領域表面にはチャネルは、形成されない。この場合、ビット線ＢＬからソース線ＳＬへは、ほとんど電流が流れない。この消去状態を論理“１”および書込状態を論理“０”に対応付けると、ビット線ＢＬを流れる電流を図示しないセンスアンプで検出することにより、メモリセルの記憶データを検出することができる。
非選択メモリセルにおいては、アシストゲートＡＧおよびビット線ＢＬが０Ｖに設定される。選択行かつ非選択列のメモリセルにおいても、ビット線ＢＬおよびソース線ＳＬは同一電位であり、電流は流れず、データの読出は行なわれない。
この埋込消去ゲートを用いて、フローティングゲートと埋込消去ゲートの間で電荷を移動させて消去を行なうメモリセルの構成の場合、書込電流は小さい（ソースサイド注入を行なっており、効率的に低消費電流（１０μＡ程度）で書込を行なうことができる）。また、書込時に、電圧５Ｖ、１０Ｖ、消去時に１０Ｖの電圧が必要とされ、合計２種類の電源電圧を生成する電源回路が必要とされるだけである。また、消去および書込時の電流消費は小さく、消去および書込高電圧を生成する回路（チャージポンプ回路）のサイズを低減でき、応じて、レイアウト面積を低減することができる。
本発明においては、この埋込消去ゲートを有するメモリセル構造を利用して、消去と並行して同一メモリブロック内でデータアクセスを行なう。
図９は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図９において、半導体装置は、メモリセルＭＣが行列状に配列されるメモリアレイ２０を含む。この図９において、メモリアレイ２０内において１つのメモリセルＭＣを代表的に示す。メモリセルＭＣは、ソース不純物領域１３、ドレイン不純物領域１４、埋込消去ゲートＥＧを構成する埋込消去ゲート配線４と、ウェル領域にウェル電圧ＷＥＬＬを印加するＰ型不純物領域２１を含む。このウェル電圧ＷＥＬＬは、図９に示す構成においては接地電圧レベルに固定される。
このメモリセルＭＣの基板領域上に、アシストゲートＡＧ、フローティングゲートＦＧおよびメモリゲートＭＧが形成される。１行のメモリセルのアシストゲートＡＧはアシストゲート線ＡＧＬに接続され、１行のメモリセルのメモリゲートＭＧがメモリゲート線ＭＧＬに接続される。またソース線ＳＬが不純物領域１３に接続される。このソース線ＳＬは、書込モード時に５Ｖの電圧が印加されるため、その電圧レベルが後に説明する行デコーダ２８により設定される。１列のメモリセルの不純物領域１４に共通にビット線ＢＬが設けられる。
この半導体装置は、さらに、外部からのアドレスＡＤＤを受けるアドレスレジスタ２２と、アドレスレジスタ２２からのアドレスおよび外部からの制御信号／ＷＥ、／ＣＥおよび／ＯＥを受けて、指定された動作モードを識別し、指定された動作に必要な動作制御を行なうコマンドレジスタ／制御回路２４と、コマンドレジスタ／制御回路２４からの動作モード指示に従って動作モードに応じた電圧を発生する電圧発生回路２６を含む。
制御信号／ＷＥは、ライトイネーブル信号であり、制御信号／ＣＥは、チップイネーブル信号でありこの半導体装置が選択されたことを示す。制御信号／ＯＥは出力イネーブルであり、データ読出タイミングを与える。通常、これらの制御信号／ＷＥおよび／ＣＥの変化に応じて、動作モードを指定するコマンドおよびアクセス対象のメモリセルを指定するアドレスを取り込むタイミングが規定される。このコマンドは、アドレス入力ノードおよびデータ入力ノードを介して与えられる。
電圧発生回路２６は、消去モード時には消去動作に必要な電圧（１０Ｖ）を生成し、書込モード時においては、５Ｖおよび１０Ｖおよび１．５Ｖの電圧を生成する。読出時においては、アシストゲートへの電圧１．５Ｖおよびビット線ＢＬに印加される１．０Ｖの電圧を生成する。
半導体装置はさらに、行選択を行う行デコーダ２８、列選択を行う列デコーダ３０および列選択ゲート回路３２と消去ゲート電圧を設定するＥＧ制御回路３４とを含む。行デコーダ２８は、アドレスレジスタ２２からのアドレス信号に従ってメモリセルアレイ２４の選択行に対応するアシストゲート線ＡＧＬおよびメモリゲート線ＭＧＬへ、電圧発生回路２６から与えられた電圧を伝達する。この行デコーダ２８は、ソース線デコーダ２８を含み、データ書込時選択列の書込対象のソース線に５Ｖの書込電圧を伝達する。
列デコーダ３０は、アドレスレジスタ２２からの列アドレス信号をデコードし、メモリアレイ２０の列を対応するビット線を選択する列選択信号を生成するとともに、電圧発生回路２６からの電圧レベルの列選択信号を生成する。列選択ゲート回路３２は、列デコーダ３０からの列選択信号に従って選択列のビット線を選択する。
ＥＧ制御回路３４は、消去動作時、アドレスレジスタ２２からのアドレス信号に従って消去対象の消去ゲート線ＥＧＬへ、電圧発生回路２６からの消去電圧を伝達する。
このＥＧ制御回路３４は、消去時、電圧発生回路２６からの消去電圧を伝達された書込消去ゲート線ＥＧＬ上に供給する。行デコーダ２８および列デコーダ３０は、ＥＧ制御回路３４からの消去高電圧印加期間中に、並行してメモリセル選択を行ない、消去ベリファイのためのメモリセルデータ読出を実行する。
この半導体装置は、さらに、メモリセルのデータを読出すセンスアンプ３６と、選択メモリセルにデータの書込を行なうデータ書込ドライバ３８と、外部との間でデータＤＱを送受する入出力バッファ４０を含む。データ書込ドライバ３８およびセンスアンプ３６へは、アドレスレジスタ２２からのアドレスが与えられ、複数の列（１Ｉ／Ｏあたり）のうち１つの列を選択してデータの書込および読出を実行する。データ書込ドライバ３８へは、また、電圧発生回路２６からの書込電圧が与えられ、データ書込ドライバ３８により、ビット線書込電圧を選択列へ伝達する。
データ書込ドライバ３８により、“０”データの書込を行なう場合、ビット線ＢＬの電圧が０Ｖに設定され、データ“０”が書込まれる。一方、データ“１”を格納する場合には、ビット線ＢＬに１．５Ｖの電圧が印加され、選択メモリセルは、消去状態の低しきい値電圧状態に維持される。
入出力バッファ４０は、データ書込時には、外部からのデータＤＱから内部書込データを生成してデータ書込ドライバ３８へ伝達し、データ読出時には、センスアンプ３６からの内部読出データをバッファ処理して外部出力データＤＱを生成する。データ出力タイミングが制御信号／ＯＥにより決定される。
このコマンドレジスタ／制御回路２０および電圧発生回路２６を用いて各動作モードに応じた内部電圧を生成するとともに、内部動作を制御する。コマンドレジスタ／制御回路２４は、たとえばシーケンスコントローラで構成され、消去、書込および読出に必要な内部動作をシーケンスコントローラに設定されたシーケンスに従って順次制御する。
図１０は、図９に示す半導体装置の消去時の動作を示すフロー図である。以下、図１０を参照して、図９に示す半導体装置の消去動作について説明する。
まず、外部から消去動作を指示するコマンドおよび消去対象のメモリセル領域を示すアドレスが与えられる（ステップＳ１）。このコマンドおよびアドレスに従って図９に示すコマンドレジスタ／制御回路２４は、電圧発生回路２６に、消去モード指示ＥＲＳを与え、電圧発生回路２６に消去動作に必要な電圧を発生させる。
行デコーダ２８は、消去モード時においては、アシストゲート線ＡＧＬおよびメモリゲート線ＭＧＬを、それぞれ、オープン状態（または０Ｖ）および０Ｖに設定する。列デコーダ３０の出力信号は全て非選択状態であり、列選択ゲート回路３２は、ビット線ＢＬを全て、オープン状態に維持する。
この状態で、選択されたメモリセルの消去ゲート線ＥＧＬに消去高電圧（消去パルス）を印加する（ステップＳ２）。すなわち、図９に示すＥＧ制御回路３４は、電圧発生回路２６からの消去高電圧を、選択メモリセルに対して配置された埋込消去ゲート線ＥＧＬへ伝達する。
この消去パルスを印加した状態で、次いで消去対象のメモリセルのデータの読出を行い、メモリセルが消去状態、すなわち低しきい値電圧状態にあるかを識別する（ステップＳ３）。この消去ベリファイにおいて非消去状態のメモリセルが存在する場合、再びステップＳ２からの消去パルス印加ステップを実行する。一方、ステップＳ３において、消去対象のメモリセル全てが、消去状態と判定されると、消去動作が完了する。
通常、消去高電圧はたとえば１０Ｖの電圧レベルである。この消去電圧は、電圧発生回路２６においてチャージポンプ回路を用いて発生されるのが一般的である。したがって、消去高電圧の消去開始時の所定レベルへの立上げおよび消去停止時の所定レベルへの立下げに、数１００μｓ程度の時間が必要である。この立下げ時間を利用してメモリセルデータの読出を行なって消去ベリファイを行なうことができ、消去時間を短くすることができる。特に、消去ゲート線ＥＧＬを選択状態のＨレベルに維持した状態でも消去ベリファイを実行することができ、消去時間を短くすることができる。この場合、選択トランジスタ（アシストゲートＡＧ）が存在するため、メモリトランジスタは、過消去状態（デプレッション状態）にあっても特に問題は生じず、消去パルス印加時にメモリセルのデータの読出を行なって、通常よりも長い期間消去パルスが印加される状態が生じても特に問題は生じない。
なお、１回目の消去での消去ベリファイ時に、１ビットでも非消去状態のメモリセルが存在すると、消去対象のメモリセルに対して再度、２回目の消去パルス（消去高電圧）が印加される。
図１１は、図１０に示す消去動作を具体的に示すタイミング図である。以下、図１１を参照して、図９に示す半導体装置の消去動作について説明する。
図１１において、外部からの制御信号／ＷＥおよび／ＣＥをともに一旦立下げてから立上げると、データ端子ＤＱおよびアドレス端子ＡＤＤから与えられた信号が、コマンドとして内部へ取込まれ、コマンドレジスタ／制御回路２４により取込んだコマンドに従って動作モード（消去モード）の識別が行なわれる。
次に、制御信号／ＷＥおよび／ＣＥの立上がりから次の立下がりに従って、アドレスＡＤＤがアドレスレジスタ２２に取込まれて消去対象のメモリセルが指定される。この後、制御信号／ＷＥおよび／ＣＥをＨレベルに立上げると、消去モードが開始される。すなわち、コマンドレジスタ／制御回路２４は、制御信号／ＷＥおよび／ＣＥが２回立上げられると、コマンドにより指定された動作モードに入る。この場合、電圧発生回路２６に消去モード指示ＥＲＳをイネーブルして与え、消去に必要な電圧（消去高電圧）を発生させる。消去モードにおいては、ＥＧ制御回路３４により、消去対象として指定されたメモリセルの埋込消去ゲート線ＥＧＬへは、消去高電圧（＋１０Ｖ）の消去パルスが印加される。この消去パルスが印加され所定期間が経過すると、内部で消去ベリファイ読出を行なう。すなわち、所定時間経過後、所定の時間間隔で、消去ベリファイ読出指示ＶＲＥＡＤが、イネーブルされ、行デコーダ２８および列デコーダ３０および列選択ゲート回路３２を用いて、埋込消去ゲート線ＥＧＬに消去電圧を与えた状態で、メモリゲート線ＭＧＬおよびビット線ＢＬに読出電圧を供給する。ビット線電流に従って選択メモリセルのデータをセンスアンプ３６で読出し、コマンドレジスタ／制御回路２４において、読出したメモリセルが消去状態にあるかの識別を行なう。このベリファイ動作を、各メモリセルに対して順次実行する。
この１回目の消去に対するベリファイ（ＶＲ）により、消去不良（消去フェイル）と判断されると、引続き、消去パルスを所定期間印加した後、再度消去ベリファイを実行する（消去高電圧を印加した状態で）この２回目の消去に対するベリファイにおいて全ビット消去完了と判定されると（消去パスと判定されると）、消去モードＥＲＳをディスエーブルし、ＥＧ制御回路３４から消去ゲート線ＥＧＬへの消去高電圧の印加を停止する。この消去パルスの印加および消去ベリファイは、消去ベリファイにおいて消去パスと判定されるまで、繰返し実行される。
消去パルスの印加期間の間に、複数の消去対象のメモリセルの逐次ベリファイ読出を行なうことができる。したがって、この消去パルスが完全に接地電圧レベルに低下するまでの期間を待つ必要なく、ベリファイ動作を開始することができ、消去時間を短縮することができる。この場合、１回目の消去ベリファイ読出を行なうまでの期間として、消去に必要な期間が確保されればよい。消去ベリファイ時においては、少なくとも１ビットの未消去状態のメモリセルが存在する場合、消去対象のメモリセルに対し引続き消去パルスを印加する。したがって、最初の消去ベリファイを消去パルス印加中に行なうメモリセルの消去パルス印加期間が仮に不十分であっても、消去ベリファイ期間において消去パルスが印加される。したがって、次の消去パルス印加後、この最初の消去ベリファイ時に未消去状態と識別されるメモリセルでも、確実に、消去状態に設定することは可能であり、全体として消去時間の増大は、十分に抑制することができる。
図１２は、メモリセルＭＣの消去および消去ベリファイ読出に関連する部分の構成を概略的に示す図である。コマンドレジスタ／制御回路２４は、コマンドをデコードするコマンドデコーダ４０と、コマンドデコーダ４０のデコードしたコマンドを格納するコマンドレジスタ４１と、コマンドレジスタ４１に格納される消去コマンドに従って消去動作を制御する消去制御部４２と、消去ベリファイを行なう消去ベリファイブ４３を含む。
コマンドデコーダ４０は、外部からの制御信号／ＷＥおよび／ＣＥおよび／ＯＥに従って、アドレスＡＤＤおよびデータＤＱをコマンドとして受けてデコードする。
消去制御部４２は、コマンドレジスタ４１に格納された消去コマンドに従って消去指示ＥＲＳをイネーブルして消去動作モードを指示するとともに消去ベリファイ時には所定の間隔で消去読出指示ＶＲＥＡＤをアサート（活性化）し、消去動作および消去ベリファイ読出動作の制御および消去ベリファイ制御部４３のベリファイ動作を制御する。この消去制御部４２は、たとえば消去制御シーケンスコントローラで構成され、消去コマンドに従って所定のシーケンスで消去指示ＥＲＳおよび消去ベリファイ読出指示ＶＲＥＡＤを所定のタイミングでイネーブルする。
消去ベリファイ制御部４３は、消去制御部４２により動作制御され、センスアンプ３６に含まれるセンスアンプ回路４８からのベリファイ読出データＤＯを受け、このベリファイ読出データＤＯが消去状態を示す論理値であるかを判別する。
電圧発生回路２６は、消去高電圧発生回路４６と、ＡＧ読出電圧発生回路４５とを含む。消去高電圧発生回路４６は、消去制御部４２からの消去動作指示ＥＲＳの活性化時（アサート時）、消去高電圧ＶＰＥＧ（＋１０Ｖ）を生成する。一方、消去読出および消去ベリファイおよび書込時において、１．５Ｖまたは０Ｖの電圧がアシストゲートＡＧに印加されるだけであり、ＡＧ読出電圧発生回路４５は、たとえば１．５Ｖのアシストゲート電圧Ｖａｇを常時生成する。
ＥＧ制御回路３４は、ＥＧ線選択回路４７を含む。このＥＧ線選択回路４７は、消去動作時消去制御部４２によりイネーブルされ、アドレス信号ＡＤＤに従って消去対象のメモリセルの埋込消去ゲート線ＥＧＬを選択し、該選択された埋込消去ゲート線ＥＧＬに、消去高電圧発生回路４６からの消去高電圧ＶＰＥＧを伝達する。
消去動作時、行デコーダ２８は、消去ベリファイ読出指示ＶＲＥＡＤがアサートされると、アドレス信号ＡＤＤに従って消去対象のメモリセルに対して配置されるアシストゲート線ＡＧＬにアシストゲート電圧Ｖａｇを伝達する。このとき、メモリゲート線ＭＧＬは、０Ｖに設定される。行デコーダ２８により選択された１行のメモリセルのうち、図９に示す列選択ゲート回路３２が列デコーダ３０からの列選択信号に従って選択メモリセルのビット線ＢＬをセンスアンプ３６に結合する。センスアンプ３６は、センスアンプ回路４８を含み、読出電流Ｉｒｅａｄを選択列のビット線ＢＬに伝達し、参照電流ＲＥＦとの間で大小比較を行なってベリファイ読出データＤＯを生成し、消去ベリファイ制御部４３へ与える。
消去ベリファイ制御部４３は、センスアンプ３６からの内部読出データＤＯが消去状態の論理値“１”であるかの判別を行い、消去不良ビットが存在すると、消去不良ビットの存在を消去制御部４２に伝達する。全ビットが消去状態のときには、消去完了を消去制御部４２に通知する。この消去ベリファイ制御部４３からの消去結果通知に従って、消去動作の継続および完了（消去パルスの継続印加および印加停止）を実行する。
消去ベリファイ動作時、消去高電圧を埋込消去ゲート線ＥＧＬに与えた場合、メモリセルＭＣにおいて、フローティングゲートＦＧと埋込消去ゲート線ＥＧＬの間で電子が、ファウラーノルドハイム電流の形態で引抜かれる。このフローティングゲートＦＧおよび埋込消去ゲート線ＥＧＬは、ソース線ＳＬ、メモリゲートＭＧおよびアシストゲートＡＧおよびビット線ＢＬとすべて電気的に分離されている。したがって、この状態で、アシストゲートＡＧにベリファイ読出電圧Ｖａｇを印加してビット線ＢＬとソース線ＳＬの間に、メモリセルＭＣの記憶データに応じた電流を流しても、何ら消去動作には影響を及ぼさず、正確にメモリセルＭＣのメモリトランジスタのしきい値電圧に応じた電流を流すことができる。
図１３は、このメモリトランジスタのしきい値電圧とメモリセルを流れる電流の対応を概略的に示す図である。消去状態においては、メモリトランジスタはしきい値電圧Ｖｔｈ０を有し、メモリゲートＭＧに印加される電圧Ｖｍｇが０Ｖであっても、メモリトランジスタにはチャネルが形成される。一方、メモリトランジスタが書込状態のときには、このメモリトランジスタは、しきい値電圧Ｖｔｈ１を有し、メモリゲート電圧Ｖｍｇが０Ｖの場合、電流は流れない。直列に接続されるアシストゲートＡＧを選択することにより、メモリトランジスタのしきい値電圧の状態に応じた読出電流がビット線ＢＬソース線ＳＬとの間に流れ、センスアンプ３６において、ビット線電流と参照電流Ｉｒｅｆとの大小に応じて、消去状態および書込状態を識別することができる。
また、消去状態においては、メモリトランジスタは、デプレッション状態にある。しかしながら、アシストゲートトランジスタ（選択トランジスタ）により、メモリセルの選択／非選択がデータ書込／読出時に行なわれるため、この消去状態、すなわちデプレッション状態にメモリトランジスタがあっても特に、問題は生じず、また、消去の制御が容易となる（デプレッション状態が許容されるため）。
以上のように、この発明の実施の形態１に従えば、埋込消去ゲート線を用いて消去を行なっており、この消去ゲートは、ビット線、ソース線、ウェルおよびメモリゲートと分離されており、消去電圧印加と並行して消去ベリファイ読出を行なうことができる。これにより、消去に要する時間を短縮することができる。
［実施の形態２］
図１４は、この発明の実施の形態２に従う半導体装置の全体の構成を概略的に示す図である。図１４に示す半導体装置は、以下の点で、図９に示す半導体装置とその構成が異なる。すなわち、メモリアレイ２０において、複数の埋込消去ゲート線ＥＧＬＡおよびＥＧＬＢにより、メモリアレイ２０は複数の列ブロックに分割される。埋込消去ゲート線ＥＧＬＡ（ＥＧ（０））がメモリセルＭＣａの埋込消去ゲートＥＧに結合され、埋込消去ゲート線ＥＧＬＢ（ＥＧ（１））が、メモリセルＭＣｂの埋込消去ゲートＥＧに結合される。メモリセルＭＣａおよびＭＣｂは、それぞれビット線ＢＬ（０）およびＢＬ（１）に結合される。
メモリアレイ２０は、単一バンク構造であり、ある行のメモリセルに対するデータアクセス（読出または書込）時、別の行のメモリセルに対して並行してデータアクセスはできない。
ＥＧ制御回路４４は、埋込消去ゲート線単位で、メモリアレイ２０における消去を実行する。ここで、メモリアレイ２０が、列ブロックに分割されているのは、埋込消去ゲート線は、ビット線と平行に配設されているためである。したがって、消去対象のメモリセルＭＣａが消去実行状態のとき、この消去対象のメモリセルＭＣａと同一行のメモリセルＭＣｂは埋込消去ゲート線は非選択状態であり、一方、アシストゲート線ＡＧＬはオープン状態である。メモリゲート線ＭＧＬおよびソース線ＳＬは接地電圧レベルであり、ビット線ＢＬ（０）はフローティング状態である。このとき、アシストゲート線ＡＧＬを選択状態へ駆動して、この消去非対象のメモリセルＭＣｂに対するデータの読出を実行する。この図１４に示す半導体装置の他の構成は、図９に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図１５は、図１４に示す列選択ゲート回路３２の構成を、関連するメモリセルＭＣ（０）およびＭＣ（１）の接続態様とともに示す図である。メモリセルＭＣ（０）は、埋込消去ゲート線ＥＧＬ（０）に接続される消去ゲートＥＧ（０）を有し、メモリセルＭＣ（１）は、埋込消去ゲート線ＥＧＬ（１）に接続される消去ゲートＥＧ（１）を有する。メモリセルＭＣ（０）およびＭＣ（１）に共通に、メモリゲート線ＭＧＬ（０）およびアシストゲート線ＡＧＬ（０）が設けられる。メモリセルＭＣ（０）はビット線ＢＬ（０）を介して列選択ゲート回路３２に含まれるＹ選択ゲートＹＧ０に結合され、メモリセルＭＣ（１）は、ビット線ＢＬ（１）を介してＹ選択ゲートＹＧ１に結合される。これらのＹ選択ゲートＹＧ０およびＹＧ１は、それぞれ、列選択信号ＳＧ（０）およびＳＧ（１）に応答して選択的に導通し、導通時、対応のビット線ＢＬ（０）およびＢＬ（１）を内部読出データ線ＲＤに結合する。この内部読出データ線ＲＤはセンスアンプ３６に含まれるセンスアンプ回路４８に結合される。このセンスアンプ回路４８は、図１２に示すセンスアンプ回路４８と同じであり、内部読出データ線ＲＤを流れる電流と参照電流ＩＲＥＦとを差動増幅して内部読出データＤＯを生成する。
今、図１５においてメモリセルＭＣ（０）が消去対象のメモリセルであり、メモリセルＭＣ（１）が読出対象のメモリセルであるとする。ここで、読出対象のメモリセルは、外部からデータアクセスが要求されたメモリセルである。
図１６は、図１４および図１５に示す半導体装置の消去動作および読出動作を並行して実行するときの動作タイミングを示す図である。以下、図１６を参照して、図１４および図１５に示す半導体装置の消去時のデータ読出動作について説明する。
消去時においては、メモリゲート線ＭＧＬ（０）およびアシストゲート線ＡＧＬ（０）はともにオープン状態である。この状態で、埋込消去ゲート線ＥＧＬ（０）に消去高電圧が印加され、消去対象のメモリセルＭＣ（０）の埋込消去ゲートＥＧ（０）の電圧レベルが１０Ｖの高電圧レベルに設定されて、メモリセルＭＣ（０）における消去が実行される。このとき、埋込消去ゲート線ＥＧＬ（１）は非選択状態またはオープン状態の接地電圧レベルであり、メモリセルＭＣ（１）に対しては何ら消去は行なわれない。消去電圧を埋込消去ゲートＡＧ（０）に印加した状態で、埋込消去ゲート線ＥＧＬ（１）に接続されるメモリセルＭＣ（１）等のメモリセルの読出を実行する。
すなわち、アシストゲート線ＡＧＬ（０）およびＹ選択信号ＳＧ（１）を選択状態に駆動し、メモリセルＭＣ（１）のデータの読出を実行する。所定の間隔で、アシストゲート線ＡＧＬ（ｉ）を最終のアシストゲート線ＡＧＬ（ｎ）まで、順次選択する。このときまた、Ｙ選択ゲートＹＧ１を列選択信号ＳＧ（１）に従って選択状態に駆動する。これにより、埋込消去ゲート線ＥＧＬ（１）に対応して配置されるメモリセルのデータを、順次読出すことができる。埋込消去ゲート線ＥＧＬ（１）に対するメモリセルのデータの読出完了後、次いで、アシストゲート線ＡＧＬ（０）を選択状態へ駆動するとともに、Ｙ選択信号ＳＧ（０）を選択し、消去対象のメモリセルＭＣ（０）、…のベリファイ読出を順次、消去高電圧を立ち下げる前に、開始する。
したがって、消去高電圧を印加した状態で、データアクセス（外部読出）を行なうことができ、通常のフラッシュメモリのサスペンドモード動作のように、一旦、消去高電圧の印加を停止してビット線等の内部電圧が安定した後に外部からデータアクセスを行なう必要がない。これにより、高速のデータアクセスを行なうことができる、また、実施の形態１と同様、ベリファイと消去を並行して実行することが可能であり、消去に要する時間も短縮することができる。
図１７は、この発明の実施の形態２における半導体装置のメモリアレイ２０の一般的構成を概略的に示す図である。図１７においてメモリアレイ２０は、複数の列ブロックＣＢ０−ＣＢｎに分割される。これらの列ブロックＣＢ０−ＣＢｎそれぞれに対応して埋込消去ゲート線ＥＧＬ０、ＥＧＬ１、…ＥＧＬｎが設けられる。消去は、列ブロック単位で実行される。これらの列ブロックＣＢ０−ＣＢｎに共通にアシストゲート線ＡＧＬおよびメモリゲート線ＭＧＬが配設される。列ブロックＣＢ０−ＣＢｎそれぞれに、Ｙ選択ゲートＹＧ１、ＹＧ２、…ＹＧｎが設けられる。これらのＹゲートＹＧ１−ＹＧｎは、それぞれブロック選択信号ＳＧ０、ＳＧ１、…ＳＧｎに従って対応の列ブロックの選択列を内部読出データ線ＲＤを介してセンスアンプへ結合する。
この図１７に示すアレイ構成においては、１つの列ブロックＣＢｉにおいて消去が埋込消去ゲート線ＥＧＬｉの印加電圧に従って実行されているとき、他の列ブロックにおいてデータの読出を行ない、また、消去ブロックにおいて消去動作と並行してベリファイ動作を行なうことができる。
なお、列ブロックＣＢ０−ＣＢｎそれぞれにおいて、複数列にわたってビット線が配設される。この場合、ビット線各々に対して列選択ゲートが配置され、列選択信号に従ってビット線が選択され、この選択列のビット線がブロック選択信号ＳＧ０−ＳＧｎに従って対応のＹ選択ゲートにより選択されて内部読出データ線ＲＤに結合される。
図１８は、図１４に示すコマンドレジスタ／制御回路２４の構成を概略的に示す図である。図１８に示すコマンドレジスタ／制御回路２４において、コマンドレジスタとして、消去コマンドを格納する消去コマンドレジスタ４１ｅと読出コマンドを格納する読出コマンドレジスタ４１ｒとが設けられる。消去コマンドレジスタ４１ｅからの消去コマンド（消去指示）が消去制御部４２へ与えられる。また、消去対象の列ブロックを指定する消去ブロックアドレスを格納する消去ブロックアドレスレジスタ５０が設けられる。
消去制御部４２は、消去モードが指定されたとき、消去列ブロックを特定する列ブロックアドレスを消去ブロックアドレスレジスタ５０に格納する。
消去制御部４２は、また、消去ベリファイ動作を制御する消去ベリファイ制御部４３の動作を制御する。このコマンドレジスタ／制御回路２４において、また、比較回路５２および読出制御部５４が設けられる。比較回路５２は、読出コマンドレジスタ４１ｒに読出コマンドが格納され、この読出コマンドレジスタ４１ｒからデコードされた読出コマンドとして読出指示Ｃｒｅａｄが与えられ、かつ消去制御部４２からの消去モード指示ＥＲＳが与えられると、消去ブロックアドレスレジスタ５０の格納ブロックアドレスと外部からのアドレス信号ＡＤＤのブロックアドレスとを比較する。
読出制御部５４は、この比較回路５２の出力信号が不一致を示すとき、読出モードイネーブル信号ＲＥＡＤをイネーブルする。読出制御部５４からの読出モードイネーブル信号ＲＥＡＤは、消去制御部４２へ与えられ、消去制御部４２は、この読出モードイネーブル信号ＲＥＡＤのアサート時（活性化時）、ベリファイ動作を禁止状態に設定して、消去動作を継続的に実行する。
比較回路５２がアドレスの一致を検出した場合には、この読出動作は消去ブロックに対して実行されるため、データの外部読出は停止され、読出動作モードイネーブル信号ＲＥＡＤは非活性状態に維持される。これにより、消去ブロックと別のブロックに対し外部からデータの読出アクセスを行なうことができる。
なお、このデータ読出時、外部からのアドレスをアドレスレジスタ２２に格納し、このアドレスレジスタ２２に格納されたアドレスを先頭アドレスとして、順次内部アドレスを生成して、選択ブロックの行（アシストゲート線）が順次選択されてもよい。このとき、列選択信号は、選択ブロックにおいて、同じ列を選択するように固定されてもよい。
図１９は、図１４に示す行デコーダ２８、列デコーダ３０およびＥＧ制御回路３４の構成をより具体的に示す図である。図１９において、行デコーダ２８は、アシストゲート線デコーダ５６、メモリゲート線デコーダ５８、およびソース線デコーダ５９を含む。アシストゲート線デコーダ５６は、読出モードイネーブル信号ＲＥＡＤ、消去モード指示ＥＲＳおよびベリファイ読出モード指示ＶＲＥＡＤに従って、データ読出モードにおいては、アドレス信号ＡＤＤに含まれるＸアドレス信号ＡＤＸをデコードし、選択行のアシストゲート線ＡＧＬへ所定の電圧（Ｖａｇ）を伝達する。
消去モード時においては、このアシストゲート線デコーダ５６はディスエーブルされ、アシストゲート線ＡＧＬを開放状態または接地電圧（０Ｖ）レベルに設定する。アシストゲート線デコーダ５６のアシストゲート線ドライバは、アシストゲート線を開放状態に設定する構成の場合、３値ドライバで構成され、消去モード時、非選択アシストゲート線ドライバは、出力ハイインピーダンス状態に設定される。
メモリゲート線デコーダ５８も同様、消去モード指示ＥＲＳ、読出モードイネーブル信号ＲＥＡＤ、およびベリファイ読出モードイネーブル信号ＶＲＥＡＤに従ってアドレス信号ＡＤＸをデコードし、メモリゲート線ＭＧＬに所定の電圧を印加する。このメモリゲート線デコーダ５８は、消去動作モード時には、メモリゲート線ＭＧＬを開放状態（オープン状態）または接地電圧（０Ｖ）に設定し、ベリファイ読出およびデータアクセス読出時においては、メモリゲート線ＭＧＬを接地電圧レベルに維持する。メモリゲート線デコーダ５８は、データ書込時において、選択行のメモリゲート線ＭＧＬに書込高電圧を印加する。
ソース線デコーダ５９は、消去モード指示ＥＲＳ、読出モードイネーブル信号ＲＥＡＤ、およびベリファイ読出モードイネーブル信号ＶＲＥＡＤに従ってアドレス信号ＡＤＸをデコードし、書込モード時、選択行のソース線ＳＬへ書込高電圧（５Ｖ）を伝達し、それ以外の動作モード時には、ソース線ＳＬを接地電圧レベルに維持する。
列デコーダ３０は、この読出モードイネーブル信号ＲＥＡＤ、ベリファイ読出イネーブル信号ＶＲＥＡＤのアサート時イネーブルされ、アドレス信号ＡＤＤに含まれるＹアドレス信号ＡＤＹをデコードし、列選択信号ＳＧを生成する。この列選択信号ＳＧは、列ブロックを特定するブロック選択信号およびこの特定された列ブロック内の列を指定する列選択信号ＣＳＬ両者を含んでもよい。また、この列選択信号は、列ブロック選択信号と列選択信号との合成信号であってもよい。
ＥＧ制御回路３４に含まれるＥＧ線選択回路４７は、消去モード指示ＥＲＳの活性化時、アドレス信号ＡＤＹをデコードし、選択列の埋込消去ゲート線ＥＧＬを選択状態に駆動し、所定の消去高電圧を印加する。読出モード時およびベリファイ読出モード時においては、ＥＧ線選択回路４７は、埋込消去ゲート線をオープン状態または接地電圧レベルに維持する。
この図１９に示す構成を利用することにより、消去対象の列ブロックに対し消去を行なう動作と並行して外部からのデータアクセスをおよびベリファイ読出を別の列ブロックにおいて実行することができる。
なお、アドレス信号ＡＤＤは、外部からのデータアクセスが行なわれる場合には、外部からのアドレス信号ＡＤＤであり、ページモード動作が可能な場合には、このアドレス信号ＡＤＤが順次内部のアドレスレジスタに格納されたアドレスをカウントアップして内部アドレスを生成する。消去ベリファイ読出時においては、このアドレス信号ＡＤＤは、図示しないベリファイカウンタから生成されるベリファイ読出アドレス信号である。
以上のように、この発明の実施の形態２に従えば、単バンク構成のメモリアレイを複数の列ブロックに分割し、列ブロック単位で消去を行なうように構成している。これにより、消去列ブロックと別の列ブロックに対し外部からデータアクセスを行なうことができ、実施の形態１と同様の効果に加えて、データアクセスが効率的に行なうことができ、外部の処理装置のデータ待ち時間をなくすことができる。また、実施の形態１と同様の効果を得ることができる。
［実施の形態３］
図２０は、消去および読出を並行して行なう際のメモリセルの印加電圧を概略的に示す図である。図２０において、消去時においては、埋込消去ゲートＥＧに消去高電圧Ｖｅｇ（＝１０Ｖ）が印加される。読出時においては、アシストゲートＡＧに読出電圧Ｖａｇ（＝１．５Ｖ）が印加される。読出時、ビット線ＢＬは、読出電圧（１．０Ｖ）が印加される。この状態において、読出時においては、アシストゲートＡＧ上の電圧Ｖａｇにより、ドレイン不純物領域１４に隣接する基板領域表面に、チャネル６０が形成される。この状態においては、埋込消去ゲートＥＧとフローティングゲートＦＧの間に、寄生容量Ｃ０が存在し、フローティングゲートＦＧとアシストゲートＡＧの間に寄生容量Ｃ１が存在し、フローティングゲートＦＧとチャネル６０の間にも、寄生容量Ｃ２が存在する。
通常の従来と同様の消去動作においては、アシストゲートＡＧおよびビット線ＢＬはオープン状態または０Ｖ（接地電圧）であり、埋込消去ゲートＥＧに対してのみ消去高電圧が印加される。したがって、消去電圧印加と読出動作を並行して実行する場合、寄生容量Ｃ１およびＣ２により、埋込消去ゲートＥＧとフローティングゲートＦＧの間の寄生容量Ｃ０による結合の効果が低下する。このため、効率的なカップリングを埋込消去ゲートＥＧとフローティングゲートＦＧの間に実現することができなくなり、埋込消去ゲートＥＧとフローティングゲートＦＧの間に十分な電圧を印加することができず、消去効率が低下することが考えられる。
図２１は、この発明の実施の形態３における消去および読出を行なう際の動作シーケンスを示すタイミング図である。メモリセルのアレイおよび読出部の構成は、先の図１４および図１５に示す実施の形態２に従う半導体装置の構成と同じである。消去時、埋込消去ゲートＥＧ（０）に消去高電圧を印加する。続いて、消去非対称のアシストゲートＡＧを順次選択し、同一列のブロック列選択信号（またはブロック選択信号）ＳＧ（１）を選択状態に駆動し、データ読出を行なう。図２１に示すシーケンスにおいては、ＡＧ（０）からＡＧ（ｎ）を順次選択して、（ｎ＋１）回のデータ読出を行なう。この読出の間の待機期間Ｔｒおよび読出期間Ｔｒｅは、消去パルス印加期間Ｔｅよりも十分に小さくする。
すなわち、消去パルス印加時においては、データ読出は連続的ではなく所定の間隔Ｔｒをおいて行ない、読出間隔Ｔｒよりも十分長い期間、消去高電圧を印加する。最後に外部データ読出を行なった後、ベリファイ読出動作が実行される。図２１に示すシーケンスにおいては、列選択信号（またはブロック選択信号）ＳＧ（０）に従ってアシストゲート線ＡＧ（０）、…を順次選択して実行される。この消去電圧印加中にベリファイ読出を開始し、ベリファイ読出モードでデータを内部読出しし、消去ベリファイ結果が消去パスを示せば、消去高電圧を所定のレベルに低下させる。
したがって、このアシストゲートに印加される読出パルス印加期間Ｔｒｅは、消去高電圧を印加する期間Ｔｅに比べて十分短くされ、埋込消去ゲートＥＧとフローティングゲートＦＧのカップリングが低下する影響を低減することができ、正確に消去を行なうことができる。
図２２は、この発明の実施の形態３に従う半導体装置のコマンドレジスタ／制御回路２４の構成を概略的に示す図である。この図２２に示すコマンドレジスタ／制御回路２４は、以下の点で、図１８に示すコマンドレジスタ／制御回路２４の構成と、その構成が異なる。すなわち、図２２に示すコマンドレジスタ／制御回路２４においては、読出制御部５４に対しタイマ６５が設けられる。この図２２に示すコマンドレジスタ／制御回路２４の他の構成は、図１８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２２に示すコマンドレジスタ／制御回路２４の構成においては、読出制御部５４は、データ読出を行なうとき、読出モードイネーブル信号ＲＥＡＤをタイマ６５からのカウント値に従って所定間隔でイネーブルする。この読出モードイネーブル信号ＲＥＡＤの活性化期間により、データ読出期間が指定される。この場合、読出制御部５４は、読出モードとして、バーストモードのように連続的にデータの読出を行なうモードが指定されたとき、読出モードイネーブル信号ＲＥＡＤを、この読出動作期間中イネーブル状態に設定し、各読出期間を規定する読出活性化信号ＲＥＮを、タイマ６５のカウント値に従って選択的に所定の間隔で、所定期間イネーブル状態とする構成が用いられてもよい。
消去制御部４２は、読出制御部５４からの読出動作完了指示に従って消去ベリファイ制御部４３を制御し、ベリファイ読出を消去ベリファイ制御部４３の制御の下に実行する。
列デコーダおよび行デコーダの構成は、先の図１９に示す構成と同様の構成を利用する。読出モードイネーブル信号ＲＥＡＤの活性化期間中、アドレス信号ＡＤＤのデコード動作が実行されて、行および列の選択が実行される。
電圧発生回路（２６）は、各動作モードに応じて必要な電圧、すなわち消去高電圧、読出電圧およびベリファイ読出電圧を、各制御部４２，４３および５４の制御の基に生成する。
なお、バーストモードが許容される場合、また、アドレス信号ＡＤＤは、タイマ６５のカウント値に従って、順次、アドレスカウンタ（図示せず）からアドレスレジスタの格納アドレスを出発アドレスとして生成する構成が用いられてもよい。
以上のように、この発明の実施の形態３に従えば、消去電圧印加中のデータ読出時、消去電圧印加期間よりも十分短い間隔および読出期間で読出を行っており、消去電圧印加による消去動作に影響を及ぼすことなく、並行してデータ読出を行なうことができる。
［実施の形態４］
図２３は、この発明の実施の形態４に従う半導体装置の全体の構成を概略的に示す図である。図２３に示す半導体装置は、以下の点で、その構成が、図１４に示す半導体装置と異なる。すなわち、メモリアレイ２０が、複数のメモリブロックＢＫ０−ＢＫｎに分割される。これらのメモリブロックＢＫ０−ＢＫｎには共通に、ビット線ＢＬが配設され、各メモリブロックの対応の列のメモリセルがビット線ＢＬに接続される。
メモリブロックＢＫ０−ＢＫｎには、それぞれ、行方向に沿って延在するアシストゲート線ＡＧＬおよびメモリゲート線ＭＧＬが配設される。また、メモリブロックＢＫ０−ＢＫｎそれぞれに対して、ブロック埋込消去ゲート線ＢＥＧが配設される。メモリブロックＢＫ０−ＢＫｎそれぞれにおいてローカル埋込消去ゲート線ＬＥＧが配設され、対応のブロック消去ゲート線ＢＥＧに結合される。ローカル埋込消去ゲート線ＬＥＧは、対応のメモリブロック内において各メモリセル列に沿って列方向に延在するように配置される。
ＥＧ制御回路７０は、消去モード時、メモリブロック単位で、ブロック埋込消去ゲート線ＢＥＧを選択状態へ駆動する。
この図２３に示す他の構成は、図１４に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図２４は、図２３に示すメモリアレイ２０の構成をより具体的に示す図である。図２４に示す構成においては、消去単位が異なるメモリブロックが設けられているため、メモリブロックＢＫ０−ＢＫｎの符号に代えて、符号ＢＫＡおよびＢＫＢを用いる。
図２４において、たとえば１Ｋバイトの容量のメモリブロックＢＫＡ０−ＢＫＡ３と、例えば２Ｋバイトの容量のメモリブロックＢＫＢ０−ＢＫＢ１５が設けられる。メモリブロックＢＫＡ０−ＢＫＡ３およびＢＫＢ０−ＢＫＢ１５に対しては、メモリブロック単位で消去が行なわれる。したがって、合計容量４ＫＢ（バイト）のメモリブロックＢＫＡ０−ＢＫＡ３においては、消去単位は１Ｋバイトであり、一方、合計３２ＫＢのメモリブロックＢＫＢ０−ＢＫＢ１５においては、消去単位は２Ｋバイトである。この消去単位を異ならせることにより、アプリケーションに応じてデータを、消去単位の異なるメモリブロックに格納する。例えば、頻繁に書き換えるデータを容量の小さなメモリブロックＢＫＡ０−ＢＫＡ３に格納し、データ量が多いまたは書換え頻度の小さなデータを容量の大きなメモリブロックＢＫＢ０−ＢＫＢ１５に格納する。
メモリブロックＢＫＡ０−ＢＫＡ３およびＢＫＢ０−ＢＫＢ１５に共通にビット線ＢＬが設けられる。図２４においては、ビット線ＢＬ０およびＢＬｋを代表的に示す。ビット線ＢＬ０−ＢＬｋに対し、各メモリブロックにおいてメモリセルＭＣの選択トランジスタ（アシストゲートトランジスタ）が結合される。この場合、データアクセスが各メモリブロックにおいて２ビット単位で実行されるため、記憶容量は、物理アドレスの１／２倍となる。
メモリブロックＢＫＡ０−ＢＫＡ３およびＢＫＢ０−ＢＫＢ１５に共通に、列選択ゲート回路３２が設けられる。この列選択ゲート回路３２により選択されたビット線が、内部データバスを介してセンスアンプ回路４８および書込ドライブ回路７２に結合される。このセンスアンプ回路４８および書込ドライブ回路７２は、それぞれ、図２３に示すセンスアンプ３６およびデータ書込ドライバ３８内に設けられる。
メモリブロックＢＫＡ０−ＢＫＡ３に対しては、ブロック埋込消去ゲート線ＢＥＧＡ０−ＢＥＧＡ３がそれぞれ設けられ、メモリブロックＢＫＢ０−ＢＫＢ１５には、ブロック埋込ゲート線ＢＥＧＢ０−ＢＥＧＢ１５がそれぞれ設けられる。
図２５は、図２４に示すメモリブロックにおける１つのメモリブロックに対する消去を行なう場合の、各ブロックのゲート配線の印加電圧を概略的に示す図である。図２５において、消去対象のブロックにおいては、メモリセルＭＣｅのローカル埋込消去ゲート線ＬＥＧに消去高電圧（１０Ｖ）が印加される。メモリセルＭＣｅのメモリゲートＭＧおよびアシストゲートＡＧは、オープン状態または０Ｖであり、ソース線ＳＬは、接地ノードに結合される。したがって、消去時、アシストゲートＡＧを０Ｖに設定すれば、消去対象のメモリセルＭＣｅのローカル埋込消去ゲート線ＬＥＧは、ビット線ＢＬと分離される。
この消去対象のメモリブロックと異なるメモリブロックにおいて、メモリセルＭＣｄのローカル埋込消去ゲート線ＬＥＧは、０Ｖまたはオープン状態に維持される。メモリセルＭＣｄのメモリゲートＭＧおよびアシストゲートＡＧには、消去対象のメモリセルＭＣｅのメモリゲートＭＧおよびアシストゲートＡＧの印加電圧にかかわらず、別の電圧を印加することができる。したがって、ビット線ＢＬに読出電圧または書込電圧を印加することができ、また、消去非対象のメモリブロックのソース線ＳＬには書込電圧を印加することができ、応じて、メモリセルＭＣｄに対してデータアクセス（読出／書込）を行なうことができる。すなわち、消去ブロックにおける消去電圧印加期間中に、並行して、別のメモリブロックに対してデータのアクセス（外部データの書込または読出）を行なうことができる。
図２６は、この発明の実施の形態４における消去およびデータアクセスシーケンスの一例を示す図である。図２６において、消去対象ブロックにおいて消去電圧が印加される。この消去電圧印加と並行して、別のデータアクセスブロックにおいてデータの読出または書込を実行することができる。これにより、読出および書込の自由度が改善され、データアクセス効率が改善される。
消去モード時のベリファイ動作においては、単にデータアクセスブロックのデータアクセス完了時またはその間を縫って消去ベリファイ読出が実行されればよい。
図２７は、この発明の実施の形態４に従う半導体装置のデータアクセスシーケンスを示す図である。図２７に示すアクセスシーケンスにおいては、書込および読出が交互に異なるメモリブロックに対して実行される。書込（プログラム）時においては、ビット線を用いて書込電圧が伝達されるため、書込および読出を並行して実行することはできない。
図２８は、図２３に示すコマンドレジスタ／制御回路２４の構成を概略的に示す図である。この図２８に示すコマンドレジスタ／制御回路２４においては、指定された動作モードを特定するコマンドを格納するコマンドレジスタとして、消去コマンドレジスタ４１ｅ、書込コマンドレジスタ４１ｗ、および読出コマンドレジスタ４１ｒが設けられる。これらのコマンドレジスタ４１ｅ、４１ｗおよび４１ｒは、図示しないコマンドデコーダからのデコード後のコマンドをそれぞれ格納する。
図２８に示すコマンドレジスタ／制御回路２０は、先の図１８に示す構成と同様、消去制御部４２、消去ベリファイ制御部４３および消去ブロックアドレスレジスタ５０を含む。消去制御部４２は、消去コマンドレジスタ４１ｅからの消去コマンドに従って消去モード指示ＥＲＳをアサートし、消去動作と並行してまたは消去完了後消去ベリファイ制御部４３を活性化して消去ベリファイ動作を実行する。消去ベリファイが完了すると消去制御部４２は、消去ベリファイ制御部４３からの消去ベリファイ完了指示に従って消去動作を停止する。
コマンドレジスタ／制御回路２４においては、さらに、比較回路５２Ａ、読出制御部５４Ａ、書込制御部７５および書込ベリファイ制御部７７が設けられる。比較回路５２Ａは、書込コマンドレジスタ４０ｗからの書込モード指示Ｃｗｒｉｔｅおよび読出コマンドレジスタ４１ｒからの読出モード指示Ｃｒｅａｄの一方のアサートと消去制御部４２からの消去モード指示ＥＲＳのアサートに従って、消去ブロックアドレスレジスタ５０に格納された消去ブロックアドレスと与えられたアドレス信号ＡＤＤのブロックアドレスとを比較する。比較結果が一致する場合、比較回路５２Ａは、データアクセス活性化信号ＥＮＡをネゲート状態に維持し、比較結果が不一致のときには、データアクセス活性化信号ＥＮＡをアサートする。
読出制御部５４Ａは、書込制御部７５からの書込モードイネーブル信号ＷＲＩＴＥのネゲート（非活性化）時、読出モード指示Ｃｒｅａｄと比較回路５２Ａからのデータアクセス活性化指示とに従って、読出モードイネーブル信号ＲＥＡＤおよび読出動作活性化信号ＲＥＮＮを生成する。読出モードイネーブル信号ＲＥＡＤは、読出動作期間中イネーブル状態に設定され、読出動作活性化信号ＲＥＮＮは、実際のデータ読出を行なう期間を規定する。この半導体装置が、アドレス信号の変化に従って読出動作の活性化タイミングを設定する場合、特に、読出動作活性化信号ＲＥＮＮは生成されなくてもよい。また、読出動作活性化信号ＲＥＮＮに従ってアシストゲート線ＡＧの活性化期間およびセンスアンプの活性化期間が規定される。
読出制御部５４Ａは、さらに、書込ベリファイ制御部７７からの書込ベリファイ指示に従って読出モードイネーブル信号ＲＥＡＤおよび読出動作活性化信号ＲＥＮＮを活性化する。読出制御部５４Ａは、また、図示しない経路により、消去ベリファイ制御部４３からの消去ベリファイ指示に従って読出モードイネーブル信号ＲＥＡＤおよび読出動作活性化信号ＲＥＮＮを活性化する。
書込制御部７５は、比較回路５２Ａからのデータアクセス活性化信号ＥＮＡのアサート時に書込モード指示Ｃｗｒｉｔｅがアサートされると、書込モードイネーブル信号ＷＲＩＴＥおよび書込動作活性化信号ＷＲＥＮを活性化する。書込動作モード指示信号ＷＲＩＴＥは書込動作期間を規定し、書込動作活性化信号ＷＲＥＮは、メモリゲートおよびビット線に印加される書込電圧の印加期間を規定する。書込制御部７５は、書込完了後、書込ベリファイ制御部７７を起動し、書込ベリファイを実行する。
書込制御部７５は、読出制御部５４Ａが読出モードイネーブル信号ＲＥＡＤをアサートしているときには、非活性状態に維持される。
この発明の実施の形態４に従う半導体装置における行デコーダの構成としては、各メモリブロックに対して、図１９に示す構成がローカルデコーダとして設けられればよい。
図２９は、図２３に示すＥＧ制御回路７０の構成の一例を概略的に示す図である。図２９に示すＥＧ制御回路７０においては、ＥＧ線選択回路７９が設けられる。ＥＧ線選択回路７９は、消去モード指示ＥＲＳのアサート時、アドレス信号ＡＤＤに含まれるブロックアドレスＢＡＤＤをデコードし、選択メモリブロックに対するブロック埋込消去ゲート線ＢＥＧに消去高電圧ＶＰＥＧを伝達する。残りの非選択メモリブロックに対しては、ＥＧ線選択回路７９は、ブロック埋込消去ゲート線を接地電圧に維持する（またはオープン状態に維持する）。
各動作モードに必要な電圧については、消去制御部４２、書込制御部７５および読出制御部５４Ａからの消去モード指示ＥＲＳ、書込モードイネーブル信号ＷＲＩＴＥおよび読出モードイネーブル信号ＲＥＡＤに従って、それぞれ図２３に示す電圧発生回路において消去電圧、書込電圧、読出電圧および消去／書込ベリファイ読出電圧が生成され（または選択され）、行デコーダおよび列デコーダへ与えられ、各動作モードに応じた電圧が選択メモリセルへ供給される。
以上のように、この発明の実施の形態４に従えば、消去動作と並行して別のメモリブロックにおいて読出または書込を実行可能としている。応じて、データアクセス効率がさらに改善される。また実施の形態１および２と同様の効果を得ることができる。
なお、この実施の形態４においても、実施の形態３と同様、書込または読出を行なう期間および間隔は、消去電圧印加期間よりも十分短くされ、消去動作に悪影響を及ぼさないようにされる。
［実施の形態５］
図３０は、この発明の実施の形態５に従う半導体装置の全体の構成を概略的に示す図である。この図３０に示す半導体装置は、以下の点で、図２３に示す半導体装置とその構成が異なる。すなわち、コマンドレジスタ／制御回路２４Ａは、消去動作時には、外部に消去ステータス信号ＲＹＩＢＹ＿ＥＲを出力し、かつ内部でデータ読出、書込またはベリファイ動作実行中、アクセス禁止ステータス信号ＲＹＩＢＹ＿ＲＷを外部装置へ出力する。
また、ベリファイカウンタ８０およびマルチプレクサ８２が設けられる。ベリファイカウンタ８０は、消去ベリファイ時および書込ベリファイ時、カウント動作によりベリファイ対象のメモリセルを特定するアドレスを生成する。マルチプレクサ８２は、アドレスレジスタ２２からの内部アドレスとベリファイカウンタ８０からのベリファイアドレスの一方を選択して内部アドレスを生成して、列デコーダ３０、行デコーダ２８およびＥＧ制御回路７０へ与える。マルチプレクサ８０からの内部アドレスは、またデータ書込ドライバ３８およびセンスアンプ３６へも与えられる。
この図３０に示す半導体装置の他の構成は、図２３に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図３０に示す半導体装置においては、コマンドレジスタ／制御回路２４Ａは、内部でデータの読出、書込（実際の書込動作）またはベリファイ動作を行なわれたとき、アクセス禁止ステータス信号ＲＹＩＢＹ＿ＲＷをアサートする。したがって、アクセス禁止ステータス信号ＲＹＩＢＹ＿ＲＷがアサート状態のときには、処理装置などの外部装置は、この半導体装置へのアクセスが禁止される。
一方、コマンドレジスタ／制御回路２４Ａからの消去ステータス信号ＲＹＩＢＹ＿ＥＲがアサート状態のときには、この半導体装置内部で消去動作が行なわれるときである（消去ベリファイ動作は行なわれていない）。したがって、この場合には、外部からのデータのアクセス（書込／読出）を許可する。内部で、ベリファイ動作が行なわれるとき、外部アクセスを禁止することによって、データの衝突を確実に防止して、高速のデータアクセスを実現することができる。
図３１は、消去時の動作シーケンスの一例を示す図である。図３１に示すように、メモリアレイ２０における１つのメモリブロックに対する消去が行なわれる。この消去が、内部で行なわれると、コマンドレジスタ／制御回路２４Ａが、消去ステータス信号ＲＹＩＢＹ＿ＥＲをアサートする。この信号ＲＹＩＢＹ＿ＥＲのアサートにより、外部装置は、アクセス不可能であることを報知される。
外部装置が、この状態で、読出アクセス（リードアクセス）を行なうと、データアクセス禁止ステータス信号ＲＹＩＢＹ＿ＲＷがアサートされる。１つのリード動作が内部で完了すると、この信号ＲＹＩＢＹ＿ＲＷがデアサート（ネゲート）される。信号ＲＹＩＢＹ＿ＲＷのネゲートに従って次の読出動作が繰返し実行される。
メモリブロックに対する消去および消去ベリファイが完了すると、消去ステータス信号ＲＹＩＢＹ＿ＥＲがネゲートされる。このとき、消去ベリファイ動作が実行中は（ベリファイ動作は、記号ＶＲで示す）、信号ＲＹＩＢＹ＿ＥＲはアサート状態であり、さらに、信号ＲＹＩＢＹ＿ＲＷがアサートされる。応じて、消去ベリファイ動作期間中、外部からのアクセスは禁止される。このベリファイ動作が完了し、再び消去電圧の印加が行なわれると、信号ＲＹＩＢＹ＿ＥＲがアサートされ、外部装置に対してアクセス可能が報知される。
消去ベリファイ動作完了に従って、信号ＲＹＩＢＹ＿ＲＷはネゲートされる。したがって、消去電圧印加期間中に、読出動作が繰返し実行されると、内部の読出動作が完了するごとに、信号ＲＹＩＢＹ＿ＲＷがネゲート状態となり、内部で読出動作が行なわれるときにアサート状態とされ、内部でデータ読出が行なわれるとき外部からのアクセスは禁止される。読出動作が完了すると、信号ＲＹＩＢＹ＿ＲＷはネゲートされる。消去が完了すると、また、信号ＲＹＩＢＹ＿ＥＲがネゲートされる。
消去電圧（パルス）印加時に、信号ＲＹＩＢＹ＿ＥＲを用いて、外部にデータアクセス可能を報知し、また、内部で読出動作が行なわれていることを外部へ信号ＲＹＩＢＹ＿ＲＷを用いて報知することにより、消去動作時に並行して確実に外部からデータ読出アクセスを、アクセスデータとベリファイデータとの衝突を回避しつつ、行なうことができる。
図３２は、この消去パルス印加時の他の動作シーケンスの例を示す図である。図３２においては、消去パルス印加と並行して書込動作（ライト動作）が行なわれる。このライト動作時においては、書込ベリファイが実行される。
消去パルスが印加されると、信号ＲＹＩＢＹ＿ＥＲがアサートされ、外部に対しデータアクセス可能が報知される。応じて、外部からデータの書込アクセスが実行され、信号ＲＹＩＢＹ＿ＲＷがアサートされる。書込動作が完了すると、書込ベリファイ動作が続いて実行される。書込ベリファイ動作（ＶＲ動作）が実行されるため、信号ＲＹＩＢＹ＿ＲＷは、継続してアサート状態に維持される。書込ベリファイ動作が完了すると、１つのデータ書込が完了し、信号ＲＹＩＢＹ＿ＲＷがネゲートされる。
消去動作時、信号ＲＹＩＢＹ＿ＲＷのネゲートに従って、次の外部からの書込アクセスが実行される。データ書込およびベリファイ動作が完了すると、信号ＲＹＩＢＹ＿ＲＷがネゲートされる。この信号ＲＹＩＢＹ＿ＲＷのネゲートに従って、消去動作が完了し、信号ＲＹＩＢＹ＿ＥＲがネゲートされる。この消去パルス印加後、消去ベリファイ動作が、消去対象のメモリセルが確実に消去されたかを識別するために実行される。このとき、信号ＲＹＩＢＹ＿ＥＲはアサートされるものの、信号ＲＹＩＢＹ＿ＲＷがアサート状態であり、外部からの書込アクセスは禁止される。信号ＲＹＩＢＹ＿ＥＲおよびＲＹＩＢＹ＿ＲＷを内部で利用することにより、書込ベリファイと消去ベリファイトの競合を回避することができる。
消去ベリファイ動作により消去動作が完了すると、消去ステータス信号ＲＹＩＢＹ＿ＥＲがネゲートされる。一方、消去ベリファイ動作により消去フェイルと判定されると、消去ステータス信号ＲＹＩＢＹ＿ＥＲが引続きアサートされ、消去パルス印加が引続き実行される。このとき、消去ベリファイ動作完了に従って信号ＲＹＩＢＹ＿ＲＷがネゲートされ、外部からの書込アクセスが許可される。
内部で書込動作が開始されると、信号ＲＹＩＢＹ＿ＲＷがアサートされ、データ書込が実行され、続いて、書込ベリファイが実行される。この書込および書込ベリファイが完了すると、信号ＲＹＩＢＹ＿ＲＷがネゲートされる。また、消去パルス印加期間が完了すると、信号ＲＹＩＢＹ＿ＥＲがネゲートされる。消去ベリファイ動作が実行されるため、再び信号ＲＹＩＢＹ＿ＲＷがアサートされ、外部からの書込アクセスは禁止される。
以上のように、内部で消去ベリファイまたは書込ベリファイを実行する場合、外部アクセスを禁止することにより、ベリファイ動作と外部からのデータアクセス動作が衝突するのを回避して消去動作に並行して外部からのデータアクセス（書込／読出）を実行することができる。特に、消去ステータス信号ＲＹＩＢＹ＿ＥＲを、消去時の消去パルス印加時および消去ベリファイ動作中はアサート状態に維持し、アクセスステータス信号ＲＹＩＢＹ＿ＲＷは、メモリセルへのアクセス時、すなわち、消去ベリファイ動作時、外部書込アクセス時および外部読出アクセス時にアサート状態に設定する。これにより、信号ＲＹＩＢＹ＿ＥＲおよびＲＹＩＢＹ＿ＲＷを互いに独立に制御することができ、制御が容易となる。
なお、図３１および図３２に示す構成において、各データ読出または書込ごとに、読出コマンドまたは書込コマンドが与えられるように動作を示している。しかしながら、この読出コマンドおよび書込コマンドとしてバーストアクセスモードが指定され、連続的にデータの読出または書込が実行されてもよい。この場合、信号ＲＹＩＢＹ＿ＲＷは、このバーストアクセス期間中アサート状態に維持される。
図３３は、図３０に示すコマンドレジスタ／制御回路２４Ａの構成を概略的に示す図である。この図３３に示すコマンドレジスタ／制御回路２４Ａの構成は、以下の点で、図２８に示すコマンドレジスタ／制御回路２４の構成と異なる。すなわち、書込ベリファイ制御部７７Ａが、書込ベリファイ指示信号ＷＶＲを生成し、消去ベリファイ制御部４３Ａが、消去ベリファイ指示信号ＥＶＲを生成する。この信号ＷＶＲおよびＥＶＲのアサート時、ベリファイ動作が実行される。
消去制御部４２は、消去電圧印加期間中および消去ベリファイ動作期間中、信号ＲＹＩＢＹ＿ＥＲをアサートして外部へ出力する。これらの信号ＷＶＲ、ＥＶＲ、読出モードイネーブル信号ＲＥＡＤおよび書込モードイネーブル信号ＷＲＩＴＥを受ける信号発生器８４が、信号ＲＹＩＢＹ＿ＲＷを生成するために設けられる。この信号発生器８４は、与えられた信号ＷＶＲ、ＲＥＡＤ、ＥＶＲおよびＷＲＩＴＥのいずれかのアサート時、信号ＲＹＩＢＹ＿ＲＷをアサートして外部へ出力する。これにより、内部でデータの書込、読出およびベリファイが実行されている場合、信号ＲＹＩＢＹ＿ＲＷをアサートすることができる。
なお、信号発生器８４に対し、信号ＲＥＡＤおよびＷＲＩＴＥに代えて活性化信号ＷＲＥＮおよびＲＥＮＮが与えられてもよい。
消去ベリファイ制御部４３Ａは、消去制御部４２と同様、シーケンスコントローラで構成され、消去パルス印加後、所定のシーケンスで消去ベリファイ動作を実行する。これによりに、信号ＲＹＩＢＹ＿ＲＷを利用することにより、このベリファイ動作と外部からのデータ読出アクセスとが衝突するのを防止することができる。
以上のように、この発明の実施の形態５に従えば、内部消去状態を示す信号と内部の読出、書込およびベリファイ動作を示す信号とを外部の装置に出力している。したがって、内部でのベリファイ動作時に、外部からの書込および読出アクセスを禁止することにより、データの外部アクセスとベリファイ動作が競合するのを防止することができる。応じて、正確かつ効率的に、消去パルス印加時においても、データアクセスを行なうことができる。
本実施の形態５においては、消去電圧（パルス）印加期間中の消去ベリファイは行なわれていない。この消去パルス印加中の消去ベリファイは、以下の実施の形態において説明するように、外部アクセスとの間でタイミング調整が行われて実行されてもよい。
［実施の形態６］
図３４は、この発明の実施の形態６に従う半導体装置の消去時のデータアクセスシーケンスの一例を示す図である。図３４に示す動作シーケンスにおいて、消去ベリファイ動作中に、読出アクセス要求が発行されたとき、消去ベリファイ動作ＶＲを停止させ、要求された読出動作を実行する。データ読出アクセス完了後、停止した消去ベリファイ動作を残りのベリファイアドレス領域ＶＡについて実行する。
これにより、読出データアクセス時、待ち時間を生じさせることなく、データ読出アクセスを実行することができる。
図３５は、この発明の実施の形態６に従う半導体装置のコマンドレジスタ／制御回路の構成を概略的に示す図である。半導体装置の全体の構成は、図２３に示す半導体装置の構成と同じである。
図３５に示すコマンドレジスタ／制御回路２４Ａは、以下の点で、その構成が図３３に示すコマンドレジスタ／制御回路２４Ａと異なる。すなわち、信号発生器８４は、設けられない。すなわち、内部ステータスを外部に報知する信号は、本実施の形態６においては利用されない。消去ベリファイ制御部４３Ｂは、読出制御部５４Ａからの読出モードイネーブル信号ＲＥＡＤを受け、この読出モードイネーブル信号ＲＥＡＤがアサートされると、実行中のベリファイ動作を停止させ、読出制御回路５４Ａに対して外部読出アクセス許可を報知する。また、カウント更新指示信号ＶＲＣＮＴをネゲートしてベリファイカウンタ８０のカウント動作を停止させる。
読出制御回路５４Ａは、消去ブロックと異なるメモリブロックへの読出アクセス時、この消去ベリファイ制御部４３Ｂからの読出アクセス許可を受けると、読出動作活性化信号ＲＥＮＮをアサートしてデータの外部読出動作を実行する。読出アクセスが完了すると、読出制御部５４Ａは、読出モードイネーブル信号ＲＥＡＤをネゲートする。この読出モードイネーブル信号ＲＥＡＤのネゲートに従って、カウント更新指示信号ＶＲＣＮＴをアサートして消去ベリファイを停止したベリファイアドレスから再開する。
また、この消去ベリファイ制御部４３Ｂは、消去制御部４２から、消去ベリファイ開始指示が与えられた時に、読出モードイネーブル信号ＲＥＡＤがアサートされ、外部読出アクセスが実行されている場合には、この消去ベリファイを外部データ読出アクセスが完了するのを待つ。消去ベリファイ制御部４３Ｂは、この読出モードイネーブル信号ＲＥＡＤがネゲートされると、ベリファイカウンタ８０へカウント更新信号ＶＲＣＮＴを与え、このベリファイカウンタ８０からのベリファイアドレスカウントをマルチプレクサ８２に選択させて、このベリファイカウンタ８０からのカウント値に従って消去ベリファイ動作を実行する。
この図３５に示すコマンドレジスタ／制御回路２４Ａの他の構成は、図３３に示すコマンドレジスタ／制御回路２４Ａの構成と同様であり、その詳細説明は省略する。
以上のように、この発明の実施の形態６に従えば、消去時にベリファイ動作実行時外部からの読出アクセス要求が与えられたとき、または、その逆に外部読出アクセス中に消去ベリファイ指示がアサートされると、消去ベリファイ動作を停止または待ち合わせ、外部からの読出アクセスを実行している。外部読出アクセスに対して消去ベリファイ動作よりも高い優先順位を与えている。これにより、外部からの読出アクセスの待ち時間を短縮することができ、高速のデータ読出を行なうことができる。
［実施の形態７］
図３６は、この発明の実施の形態７に従う半導体装置の全体の構成を概略的に示す図である。図３６に示す半導体装置は、図３０に示す半導体装置と以下の点で、その構成が異なる。すなわち、消去ブロックを特定する消去アドレスを複数個格納する消去アドレスレジスタファイル９０が設けられる。消去アドレスレジスタファイル９０は、コマンドレジスタ／制御回路２４Ｂの制御の基に、格納した消去アドレスを順次読出し、その消去ブロックアドレスＥＡＤをＥＧ制御回路７０へ与える。この図３６に示す半導体装置の他の構成は、図３０に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図３７は、図３６に示す消去アドレスレジスタファイル９０の構成の一例を概略的に示す図である。消去アドレスレジスタファイル９０は、複数のレジスタを含み、各レジスタが、それぞれ消去アドレス格納領域９０ａおよび有効フラグ格納領域９０ｂを含む。レジスタＲＥＧ０−ＲＥＧａは、シフト動作により、その記憶データを順次。ＦＩＦＯ８ファーストイン・ファーストアウト）態様で読出す。
有効フラグ格納領域９０ｂに格納されるフラグＦＧ（ＦＧ０−ＦＧｊ）が有効状態を示すとき、この対応の消去アドレス格納領域９０ａに含まれる消去アドレスＥＡＤ（ＥＡＤ０−ＥＡＤｊ）が消去ブロックを指定するアドレスとしてＥＧ制御回路７０へ与えられ、指定された消去ブロックに対する消去が実行される。
図３８は、この発明の実施の形態７におけるメモリアレイ内のメモリブロックの消去シーケンスを概略的に示す図である。メモリアレイ（メモリマット）２０において、複数のメモリブロックが設けられる。ここで、メモリマットは、行デコーダおよび列選択ゲート回路により囲まれるメモリアレイの部分であり、単一のバンクを構成する部分を示す。
図３８において、メモリブロックＢＫａに対してデータアクセスが行なわれるとき、消去アドレスレジスタファイル９０において、ブロック♯１、ＢＫ♯２、ＢＫ♯４を特定する消去アドレスが順次格納され、メモリブロックＢＫ♯３に対しては、消去非実行を示すスキップフラグ（リセット状態とされた有効フラグ）が格納される。この場合、メモリブロックＢＫａに対するデータアクセス（読出または書込）と並行して、メモリブロックＢＫ♯１、ＢＫ♯２に対する消去が行なわれ、メモリブロックＢＫ♯３に対しては消去はスキップされて実行されない。メモリブロックＢＫ♯３に対して割当てられた消去時間の経過後、メモリブロックＢＫ♯４に対する消去が実行される。
スキップアドレスを消去アドレスレジスタファイルにおいて格納することにより、データアクセスのバックグラウンドで消去を行なう期間を停止させる。この消去アドレスおよびスキップアドレスは、外部からのコマンドにより指定される。
電源遮断時においては、消去アドレスレジスタファイル９０に格納された未実行の消去アドレスが、メモリアレイ２０の特定の領域に格納される。
図３９は、この発明の実施の形態７における消去およびデータアクセス動作シーケンスを概略的に示す図である。すなわち、メモリアレイの図３８に示すメモリブロックＢＫａに対するデータアクセスを実行中、メモリブロックＢＫ♯１に対する消去（♯１）が実行される。消去ベリファイ動作時には、外部からの読出アクセスは禁止される。このベリファイ動作が完了し、メモリブロックＢＫ♯１の消去が完了すると、次のメモリブロックＢＫ♯２に対する消去（♯２）が実行される。メモリブロックＢＫ♯３が特定されるとき、そのメモリブロックは消去スキップブロックであり、消去は実行されない。この間を消去停止期間とし、所定期間経過後（消去が必要な期間）、次のメモリブロックＢＫ♯４に対する消去（♯３）が実行される。
したがって、この外部からのデータアクセス（データ読出時）時、外部に対してほぼ消去動作を見えなくすることができ、アクセス効率を改善することができる。
図４０は、図３６に示すコマンドレジスタ／制御回路２４Ｂの構成を概略的に示す図である。図４０に示すコマンドレジスタ／制御回路２４Ｂは、以下の点で、図３３に示すコマンドレジスタ／制御回路２４Ａの構成とその構成が異なる。すなわち、図４０において、比較回路５２Ａからのデータアクセス活性化信号ＥＮＡが、消去制御部４２へ与えられる。消去アドレスレジスタファイル９０に対するアドレスおよびフラグの書込が、消去制御部４２の制御の下に行なわれる。消去制御部４２は、消去／スキップコマンドレジスタ４１ｅｅからのコマンドに従って消去に必要な動作を制御する。
消去アドレスレジスタファイル９０に対し、電源遮断検出制御部９４と消去アドレスロード／セーブ制御部９６が設けられる。電源遮断検出制御部９４は、外部からの電源ＶＤＤの遮断時に、消去アドレスロード／セーブ制御部９６に電源遮断検出信号を与える。消去アドレスロード／セーブ制御部９６は、電源遮断検出信号のアサート時、セーブ書込イネーブル信号ＳＷＥＮをアサートして書込制御部７５へ与え、電源回復時、ロード読出イネーブル信号ＬＲＥＮをアサートして読出制御部５４Ｂへ与える。すなわち、消去アドレスロード／セーブ制御部９６は、電源遮断および回復時の消去アドレスレジスタファイル９０に対するデータの書込および読出を制御する。
書込制御部７５Ａは、書込モード指示Ｃｗｒｉｔｅのアサート時の動作制御に加えて、セーブ書込イネーブル信号ＳＷＥＮのアサート時、書込モードイネーブル信号ＷＲＩＴＥおよび書込動作活性化信号ＷＲＥＮをアサートし、消去アドレスレジスタファイル９０に格納される消去アドレスおよびフラグのメモリアレイの所定のメモリ領域への書込動作を制御する。
読出制御部５４Ｂは、ロード読出イネーブル信号ＬＲＥＮのアサート時、また読出モードイネーブル信号ＲＥＡＤおよび読出活性化信号ＲＥＮＮをアサートし、このロードされた消去アドレスおよびフラグのメモリアレイの所定の領域からの読出動作を制御する。この読出されたロード消去アドレスおよびフラグは、消去アドレスロード／セーブ制御部９６により、消去アドレスレジスタファイル９０に順次格納される。
なお、図４０において、信号発生器８４は設けられず、また、信号ＲＹＩＢＹ＿ＥＲは発生されなくてもよい。消去は、外部データアクセスのバックグランドで実行されるため、外部装置に対して消去パルス印加期間を報知することは特に要求されないためである。消去コマンドとして、通常の消去モードとバックグランドで消去を行なうバックグランド消去モードが準備されている場合には、信号ＲＹＩＢＹ＿ＥＲが利用されてもよい。
この図４２に示すコマンドレジスタ／制御回路２４Ｂの他の構成は、図３３に示すコマンドレジスタ／制御回路２４Ａの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図４１は、図４０に示すコマンドレジスタ／制御回路２４Ｂの消去アドレスレジスタファイル９０への格納動作を示すフロー図である。以下、図４１を参照して、図４０に示すコマンドレジスタ／制御回路２４Ｂの消去レジスタファイル格納動作について説明する。
まず、コマンドレジスタ／制御回路２４Ｂは、外部からコマンドが印加されるのを待つ（ステップＳＴ１）。外部からのコマンドが印加されると、消去制御部４２は、この消去／スキップコマンドレジスタ４１ｅｅに格納されたコマンドが消去コマンドであるか（ステップＳＴ２）またはスキップコマンドであるか（ＳＴ４）を判別する。
与えられたコマンドが消去コマンドの場合（ステップＳＴ２）、消去制御部４２は、与えられた消去アドレスを消去アドレスレジスタファイル９０に格納するとともに、対応のレジスタの有効フラグＦＬＧをセットする。消去アドレスレジスタへのアドレス格納およびフラグセット後、レジスタファイル９０のレジスタのシフト動作を実行する（ステップＳＴ３）。
一方、与えられたコマンドがスキップコマンドの場合（ステップＳＴ４）、消去制御部４２は、レジスタファイル９０にスキップアドレスを格納し、対応の有効フラグをリセット状態に維持する。この後、レジスタファイルのレジスタを１段シフトする。これにより、消去アドレスおよびスキップアドレス格納が完了する。このとき、単にスキップフラグのみが格納されてもよい（有効フラグをリセット状態に維持する）。次いで、レジスタを１段シフトする。
与えられたコマンドが消去コマンド（バックグラウンド消去コマンドでもなく、また消去スキップコマンドでもない場合には（ステップＳＴ２およびＳＴ４において判定結果がＮＯのとき）、このコマンドが指定する動作の実行を、書込コマンドレジスタ４１ｗまたは読出コマンドレジスタ４１ｒに格納される動作モード指示ＣｗｒｉｔｅおよびＣｒｅａｄのいずれかに従って、書込制御部７５Ａまたは読出制御部５４Ｂにより、指定された動作の実行が制御される。
消去アドレスレジスタファイル９０がシフトレジスタで構成される場合、最終段のレジスタから先頭消去アドレスを読出すには、レジスタファイルのレジスタ段数コマンドが印加される必要がある。しかしながら、消去アドレスレジスタファイル９０が、書込アドレスおよび読出アドレスに従ってＦＩＦＯ態様でデータの書込および読出を行なう構成の場合、最初に１回格納された消去アドレスに従って消去を実行することができる。
なお、消去コマンドとしては、外部から消去のみが指定されて通常の消去動作を行なうモードを指定する通常消去コマンドと、外部からのデータアクセスと並行してバックグラウンドモードで消去を行なうバックグラウンド消去モードを指定するコマンドがそれぞれ別々に設けられており、バックグラウンド消去コマンドが印加されたときに、消去アドレスレジスタファイル９０への消去アドレスの格納動作が実行されるように構成されてもよい。
図４２は、図４０に示すコマンドレジスタ／制御回路２４Ｂのバックグラウンド消去モード時の動作を示すフロー図である。以下、図４２を参照して、図４０に示すコマンドレジスタ／制御回路２４Ｂのバックグラウンド消去動作について説明する。
消去制御部４２は、消去アドレスレジスタファイル９０から、最も古く格納されたレジスタの内容をレジスタのシフト動作により読出す（ステップＳＴ１０）。このレジスタファイルから与えられたレジスタの内容に対して有効フラグがセット状態であるかリセット状態であるかの判定が行なわれる（ステップＳＴ１１）。
有効フラグがセット状態でなく、リセット状態の場合には、消去アドレスが指定するメモリブロックに対する消去は実行されない。所定期間の待機の後（ステップＳＴ１２）、再びステップＳＴ１０に戻る。一方、有効フラグがセット状態の場合には、対応の消去アドレスが指定するメモリブロックに対する消去を実行する必要がある。このときには、先ず、比較回路５２Ａにおいて消去アドレスが示す消去対象ブロックとデータアクセスが行なわれているメモリブロックが同じであるかの判定が行なわれる（ステップＳＴ１３）。消去対象メモリブロックとデータアクセスメモリブロックとが同一の場合、この消去対象のメモリブロックに対する消去を行なうことができないため（アクセス対象のデータが変更されるため）、データアクセス（読出または書込）が完了するのを待つ（ステップＳＴ１４）。このデータアクセス完了後、再びステップＳＴ１３に戻る。
一方、消去メモリブロックとデータアクセスメモリブロックとが異なるメモリブロックの場合には、その消去アドレスが指定するメモリブロックに対する消去を実行する（ステップＳＴ１５）。
この消去が完了すると（ステップＳＴ１６）、再び、ステップＳＴ１０に戻り、消去アドレスレジスタファイル９０からのレジスタの内容のシフトアウト読出以降の動作を実行する。これにより、データアクセスのバックグラウンドでデータアクセスメモリブロックと異なるメモリブロックに対する消去を実行することができる。
また、スキップアドレスが指定するメモリブロックに対しては、有効フラグがリセット状態のとき、所定期間待機することにより、このスキップアドレスが指定するメモリブロックに対する消去期間消去を実行する必要がなく、不必要な消去を停止させて消費電流を低減する。
なお、この図４０に示すコマンドレジスタ／制御回路２４Ｂの構成においては、消去ベリファイ動作（ＶＲ動作）においては、外部からのデータアクセスを停止させている。しかしながら、この場合、外部からのデータアクセスが完了するまで、消去ベリファイ動作を中断させて、データアクセス完了後、消去ベリファイを実行するように構成してもよい（実施の形態６参照）。
図４３は、図４０に示すコマンドレジスタ／制御回路２４Ｂの電源遮断時の動作を示すフロー図である。以下、図４３を参照して、図４０に示すコマンドレジスタ／制御回路２４Ｂの電源遮断時の動作について説明する。
電源遮断検出制御部９４は、外部からの電源ＶＤＤが遮断されたかを判断する（ステップＳＴ２０）。電源遮断時においては、例えば、外部の電源管理ユニットに設けられる電源切換回路により、補助電源に電源が切換えられる。この補助電源を用いて、消去アドレスロード／セーブ制御部９６は、電源遮断検出制御部９４からの電源遮断検出信号に従ってセーブ書込イネーブル信号ＳＷＥＮをアサートするとともに、消去アドレスレジスタファイル９０から、各レジスタに格納された内容を読出す。書込制御部７５Ａが、セーブ書込イネーブル信号ＳＷＥＮに従ってイネーブルされ、所定のメモリアレイの領域に、消去アドレスレジスタファイル９０から順次読出されたレジスタ内容を格納する（ステップＳＴ２１）。
消去アドレスロード／セーブ制御部９６から、すべてのレジスタ内容のロードが完了したことが報知されると、外部の電源管理ユニットにおいて、補助電源を遮断する（ステップＳＴ２２）。次いで、この状態で、電源が回復するのを待つ（ステップＳＴ２３）。
電源が回復すると、消去アドレスロード／セーブ制御部９６は、電源遮断検出制御部９４からの電源回復指示信号に従ってロード読出イネーブル信号ＬＲＥＮをアサートして読出制御部５４Ｂへ与える。読出制御部５４Ｂは、ロード読出イネーブル信号に従ってメモリアレイの所定領域にセーブされたレジスタ内容を読出す。この消去アドレスのセーブ／ロード時においては、特定のアドレス領域を指定するアドレスがこの消去アドレスロード／セーブ制御部９６から発生されて図３６に示すマルチプレクサ８２を介してアドレスレジスタ２２へ与えられて、特定のセーブ／ロード領域が指定される。
消去アドレスロード／セーブ制御部９６は、この読出制御部５４Ｂの制御の下に読出された消去アドレス、スキップアドレスおよびフラグを順次消去アドレスレジスタファイル９０に格納する（ステップＳＴ２４）。この消去アドレスレジスタファイル９０へのレジスタ内容のロード完了後、消去アドレスロード／セーブ制御部９６は、消去制御部４２へ報知する（ステップＳＴ２５）。この消去制御部４２は、消去アドレスレジスタファイル９０のロード完了指示に従って、バックグラウンドモードで、残りのアドレスが指定するメモリブロックに対する消去動作を実行する。
なお、このバックグラウンドモードで消去を実行している際に、電源が遮断された場合、この中断された消去対象のメモリブロックは不完全な消去状態となる可能性がある。この場合、図４０に示す消去ブロックアドレスレジスタファイル５０に格納される消去ブロックアドレスも、併せてロード／セーブするように構成すればよい。電源回復後、再度この中断されたメモリブロックに対して消去を実行する。
以上のように、この発明の実施の形態７に従えば、データアクセス中に、バックグラウンドモードで消去をデータアクセスメモリブロックと異なるメモリブロックに対して実行している。これにより、データアクセスを中断させることなく内部で消去を実行することができる。したがって、消去時間を外部に対して隠すことができ、外部装置は、消去動作制御が不要となり、データアクセスを自由に実行することができる。
［実施の形態８］
図４４は、この発明の実施の形態８に従う半導体装置のコマンドレジスタ／制御回路の要部の構成を概略的に示す図である。図４４において、コマンドレジスタ／制御回路は、複数の並列に設けられるレジスタ１００ａ−１００ｄと、消去パルスタイマ１１２、およびベリファイ周期タイマ１１４を含む。消去制御部１１０は、図３５に示す消去制御部４２に対応し、消去ベリファイ制御部１１６は、図３５に示す消去ベリファイ制御部４３Ｂに対応する。半導体装置全体の構成は、図３６に示す半導体装置の構成と同じであり、メモリブロック単位で消去が実行され、異なるメモリブロックに対して消去およびデータアクセスを並行して実行することができる。
レジスタ１００ｅ−１００ｄは、各々、アドレス格納フィールド１０２ａおよびフラグ格納フィールド１０２ｂを含む。
レジスタ１００ａ−１００ｄにおいては、消去用コマンドが印加されるごとに順次異なるレジスタに消去アドレスＥＡＤ♯が格納されるとともに、有効フラグＦＬＧがセットされる。これらのレジスタ１００ａ−１００ｄから並列に格納内容を読出すことができる。
消去パルスタイマ１１２は、消去メモリブロックに対する消去パルスの印加期間を規定し、新たな消去アドレスが与えられてフラグＦＬＧがセットされるごとに、そのカウント値が初期値にリセットされて、この初期値から再度カウントする。
ベリファイ周期タイマ１１４は、この消去パルスタイマ１１２の最初のカウント開始からカウント動作を行ない、所定の周期でベリファイ開始を指示する。消去ベリファイ制御部１１６は、消去制御部１１０からの消去パルス電圧印加時、ベリファイ周期タイマ１１４からのベリファイ開始指示に従って消去ベリファイを、レジスタ１００ａ−１００ｄに格納される有効消去アドレスに対して実行する。この消去ベリファイが完了した消去メモリブロックに対しては対応のフラグＦＬＧがリセットされ、消去が完了したことが示される。
この消去完了指示は、また消去制御部１１０へ与えられ、このレジスタ１００ａ−１００ｄのフラグ格納フィールド１０２ｂの対応のフラグＦＬＧをリセットする。消去制御部１１０は、このフラグのセット／リセットを制御するとともに、レジスタ１００ａ−１００ｄへのアドレスの格納および読出を管理する。
図４５は、この発明の実施の形態８に従う半導体装置のＥＧ制御回路に含まれる消去ゲート線制御回路１２０の構成を概略的に示す図である。図４５において、消去ゲート線制御回路１２０は、ブロックデコーダ１２２と、消去ゲート線ドライバ１２４とラッチ回路１２６と、リセットデコーダ１２８とを含む。
ブロックデコーダ１２２は、レジスタ１００ａ−１００ｄに格納される消去アドレスＥＡＤ♯をデコードし、メモリブロックを指定するブロック選択信号を生成する。消去ゲート線ドライバ１２４は、消去高電圧ＶＰＥＧを受け、ブロックデコーダ１２２からのブロック選択信号に従ってブロック埋込消去ゲート線ＢＥＧに対し、消去高電圧ＶＰＥＧを伝達する。ラッチ回路１２６は、メモリブロックそれぞれに対応して設けられ、対応のブロック埋込消去ゲート線ＢＥＧの高電圧をラッチする。
リセットデコーダ１２８は、レジスタ１００ａ−１００ｄに格納される消去アドレスＥＡＤ♯０−ＥＡＤ♯３のうち、消去の完了したブロックアドレス（消去アドレス）ＥＡＤ♯ｉをデコードし、対応のメモリブロックに対して設けられたラッチ回路１２６に対しリセット信号ＲＳＴを与える。ラッチ回路１２６は、リセット信号ＲＳＴのアサートに従ってラッチ動作を停止する。したがって、このときには、ブロック埋込ゲート線ＢＥＧは、消去ゲート線ドライバ１２４の出力信号に従ってフローティング状態または接地電圧レベルに維持される。
これにより、各メモリブロック単位で、ブロック埋込消去ゲート線ＢＥＧを選択状態に駆動することができ、複数のメモリブロックにおいて並行して消去を実行することができる。また、リセットデコーダ１２８により、消去の完了したメモリブロックに対してのみリセット信号ＲＳＴをアサートして、消去動作を停止させることができる。
図４６は、この発明の実施の形態８に従う半導体装置のレジスタの格納内容と消去パルスタイマ１１２の動作の制御を概略的に示す図である。以下、図４６を参照して、図４４に示すコマンドレジスタ／制御回路の動作について説明する。
図４６において、初期状態では、レジスタ１００ａ−１００ｄは、すべてリセット状態にあり、また消去パルスタイマ１１２も動作停止状態にある。
時刻ＴＡにおいて、バックグラウンド消去コマンドが印加されると、レジスタ１００ａがセットされ、対応の消去アドレス（ＥＤＡ♯）が格納される。この時刻ＴＡにおいて、最初にバックグラウンド消去モードが指示されると、消去パルスタイマ１１２がカウント動作を開始する。消去パルスタイマ１１２のカウント期間消去動作が行なわれ、消去パルス（消去高電圧）が対応のブロック埋込消去ゲート線に印加される。
時刻ＴＢにおいて、再びバックグラウンド消去モードが指示され、レジスタ１００ｂがセットされ、対応の消去アドレスが格納される。この時刻ＴＢにおける２回目のバックグラウンド消去モード指示に従って、消去パルスカウンタ１１２が初期値にリセットされ、再び初期値からカウント動作を開始する。
時刻ＴＣにおいて、レジスタ１００ａに格納される消去アドレスが指定するメモリブロックの対する消去が完了する（消去ベリファイの結果）。応じて、レジスタ１００ａがリセットされる（フラグＦＬＧがリセットされる）。この時刻ＴＣにおいても、消去パルスタイマ１１２はカウント動作を継続しており、レジスタ１００ｂに格納された消去アドレスが指定するメモリブロックに対する消去が継続して実行される。
時刻ＴＤにおいて、バックグラウンド消去コマンドが印加され、レジスタ１００ｃおよび１００ｄに消去アドレスがそれぞれ格納され、レジスタ１００ｃおよび１００ｄのフラグがセットされる。この時刻ＴＤにおけるレジスタ１００ｃおよび１００ｄのセットにより、再び、消去パルスタイマ１１２がリセットされ、その初期値から再びカウント動作を開始する。
時刻ＴＥにおいて、レジスタ１００ｂに格納される消去アドレスが指定するメモリブロックが消去が完了し（消去ベリファイによる）、このレジスタ１００ｂがリセットされる。このとき、まだレジスタ１００ｃおよび１００ｄに対する消去は行なわれており、消去パルスタイマ１１２はカウント動作を継続する。消去パルスタイマ１１２は、そのカウント値が予め定められた最大値に到達すると、消去パルス印加を停止し、レジスタ１００ｃおよび１００ｄをリセットする。
以上のように、消去パルスタイマ１１２のカウント値を、新たに消去アドレスがセットされるごとに初期値にリセットし、最長、カウント値が最大値に到達するまで消去パルスを印加する。複数のメモリブロックに対して並行して消去を行なうことができる。また、消去パルスタイマ１１２のカウントが最大値に到達すると、消去電圧（パルス）の印加を停止させることにより、必要以上高電圧がメモリセルに印加されるのを防止することができ、消費電流が低減されるとともに絶縁膜の劣化を抑制することができる。
消去高電圧が長期間にわたって印加され、メモリセルが過消去状態（メモリトランジスタがデプレッション状態）となっても、アシストゲートトランジスタ（選択トランジスタ）が存在しており、何ら問題は生じない。
図４７は、図４６に示す消去動作時に行なわれる外部アクセスの動作シーケンスの一例を示す図である。図４７においては、外部からのデータアクセスとしてデータ読出を行うリード動作が一例として示される。以下、図４７を参照して、この発明の実施の形態８に従う半導体装置の直列消去動作モードについて説明する。
時刻ＴＡにおいて、バックグランド消去コマンドとともに消去アドレスが印加され、レジスタ１００ａに消去アドレスが格納され、このレジスタ１００ａに格納される消去アドレスが指定するメモリブロックに対する消去動作（♯１）が実行される。図４４に示すタイマ１１２および１１４がカウント動作を開始する。このとき、外部からデータ読出アクセスが行なわれており、消去ベリファイ動作を実行することができない。外部データアクセス（リードアクセス）が完了すると、消去ベリファイ動作を、レジスタ１００ａに格納されたアドレスに従って行なうことができる。
時刻ＴＢにおいて、新たなバックグランド消去コマンドが与えられ、レジスタ１００ｂに消去アドレスが格納され、かつレジスタ１００ｂのフラグがセットされる。この時刻ＴＢにおいて、消去パルスタイマ１１２がリセットされ、再び初期値からカウント動作を実行する。レジスタ１００ａの消去アドレスが示すメモリブロックは、消去ベリファイ（ＶＲ１）において消去未完了と判断され、再度、消去パルスが印加される。このベリファイ時においては、消去電圧印加と並行してベリファイ動作が実行されてもよい。
以後、外部からのデータ読出アクセスが行なわれない期間に、図４４に示すベリファイ周期タイマ１１４のカウント値に従って、消去ベリファイ動作が実行される。
時刻ＴＣにおいて、消去ベリファイ動作により、レジスタ１００ａに格納される消去アドレスが示すメモリブロックの消去が完了する。このとき、外部から読出アクセスが行なわれ、ベリファイ動作は禁止される。
時刻ＴＤにおいて、外部からのバックグラウンド消去コマンドに従って、レジスタ１００ｃおよび１００ｄに消去アドレスが格納され、これらのレジスタ１００ｃおよび１００ｄがセットされる。この時刻ＴＤにおいて消去パルスタイマ１１２がリセットされ、再びタイマ１１２が初期値からカウント動作を継続する。
外部からのデータ読出アクセスが完了すると、レジスタ１００ｂ−１００ｄに格納される消去アドレスに対する消去ベリファイＶＲ２−ＶＲ４が順次実行される。
時刻ＴＥにおいて、消去ベリファイ動作ＶＲ２により、レジスタ１００ｂに格納される消去アドレスが示すメモリブロックに対する消去動作（♯２）が完了する。一方、レジスタ１００ｃおよび１００ｄの消去アドレスについては、消去ベリファイ動作により消去未完了と判断され、消去パルス（消去高電圧）が継続して印加される。
この時刻ＴＥの経過後、消去ベリファイ動作ＶＲ４の完了後、外部から読出アクセスが実行され、その読出アクセスの間、消去ベリファイが禁止される。外部読出アクセスが存在しなくなると、レジスタ１００ｃおよび１００ｄに格納される消去アドレスのメモリブロックに対する消去ベリファイ動作（ＶＲ３，ＶＲ４）が実行される。
時刻ＴＦにおいて、消去ベリファイ動作ＶＲ３により、レジスタ１００ｃに格納される消去アドレスが示すメモリブロックの消去動作が完了する。以降、外部からのデータ読出アクセス（リード）が連続して実行され、レジスタ１００ｄに格納される消去アドレスが指定するメモリブロックに対して継続的に消去パルス（消去高電圧）が印加され、消去ベリファイ動作は実行されない。
時刻ＴＧにおいて、消去パルスタイマ１１２のカウント値が最大値に到達すると、消去パルス印加が停止され、レジスタ１００ｄのアドレスがリセットされ、消去動作が停止する。この消去の中断は、外部に対して信号で報知されてもよい。
図４４に示すベリファイ消去タイマ１１４を用いて、外部からのデータアクセスが行なわれていない期間、消去ベリファイ動作を実行する。これにより、外部からは、データアクセスを継続して行ない、外部に対し、内部で実行される消去動作を隠すことができ、データアクセスを容易に行なうことができる。
制御回路の構成としては、先の図３５に示す構成を用い、また、図４０に示す電源遮断検出制御部（９４）および消去アドレスロード／セーブ制御部（９６）を利用する。これにより、電源遮断時において、レジスタ１００ａ−１００ｄに格納される消去アドレスを、メモリアレイの特定の領域にセーブして、電源回復時に再びこれらのレジスタ１００ａ−１００ｄにロードすることができる。
図４８は、図４４に示すコマンドレジスタ／消去制御回路の動作を示すフロー図である。以下、図４８を参照して、図４４に示すコマンドレジスタ／消去制御回路の動作について説明する。このコマンドレジスタ／消去制御回路は、コマンドレジスタ／制御回路２４Ｂ（または２４Ａ）の消去動作制御に関連する部分を示す。
まず、消去コマンドが印加されるのを待つ（ステップＳＴ３０）。消去コマンドが印加されると、消去制御部１１０は、与えられたアドレスを消去レジスタに格納するとともに、フラグＦＬＧをセットする。また、消去コマンド印加に従って消去パルスタイマ１１２を初期値に設定して起動する。また、この消去コマンドが最初に与えられると、ベリファイ周期タイマ１１４を起動する。消去コマンドとともに与えられた消去アドレスに従って、消去制御部１１０は、図４５に示すＥＧ制御回路１２０においてブロックデコーダ１２２へ消去アドレス（ＥＡＤ♯）を与え、指定されたメモリブロックに対する消去動作を実行する（ステップＳＴ３１）。
この消去動作開始後、消去ベリファイ制御部１１６は、消去制御部１１０によりイネーブルされ、ベリファイ周期タイマ１１４のカウント値が所定値に到達するのを待つ（ステップＳＴ３２）。
図４４に示すベリファイ周期タイマ１１４のカウント値が所定値に到達し、ベリファイ動作を実行する場合、まず、消去制御部１１０は、外部アクセスが存在するかを識別する（ステップＳＴ３２）。これは、図３５に示す制御回路動作と同様、書込動作モード指示信号ＷＲＩＴＥまたは読出動作モード指示信号ＲＡＤがアサートされているかを基に判別される。
外部アクセスが存在する場合、外部アクセスの完了かどうかを判別する（ステップＳＴ３３）。外部アクセスが完了しないで継続して実行されている場合、次いで、消去制御部１１０は、消去ベリファイ制御部１１６のベリファイ開始を待たせて、消去パルスタイマ１１２のカウント値が最大値に到達したかを識別する（ステップＳＴ３０）。消去パルスタイマ１１２がまだカウントアップしていない場合には、ステップＳＴ３３に戻って外部アクセスが完了するのを待つ。一方、ステップＳＴ３４において、消去パルスタイマ１１２がカウントアップを完了した場合には、消去制御部１１０は、レジスタ１００ａ−１００ｄをすべてリセットし、また、フラグＦＬＧもリセットする（ステップＳＴ３５）。これにより、消去動作が完了する。
ステップＳＴ３２において外部アクセスが存在しないかまたはステップＳＴ３３において外部アクセスが完了すると、消去制御部１１０が、消去ベリファイ制御部１１６をイネーブルする。レジスタ１００ａ−１００ｄに格納される有効フラグがセットされた消去アドレスが逐次読出され、消去メモリブロックにおいてベリファイカウンタ（図３５）からのベリファイアドレスに従って、メモリブロックのメモリセルを逐次読出して消去ベリファイ動作を実行する。このとき、電圧発生部においては、消去ベリファイに必要なベリファイ電圧が選択されて行および列デコーダ（列選択ゲート回路に含まれる列デコーダ）へ与えられてメモリセルデータの読出が実行される。このベリファイカウンタは、一例として、読出された消去アドレスをブロックアドレスとして保持し、このメモリブロック内のアドレスを順次そのカウント値に従って生成する。これにより、消去メモリブロックに対するブロックアドレスおよびメモリセルアドレスを生成することができる。
消去ベリファイ制御部１１６は、読出されたデータの論理値をモニタし、すべてのメモリセルの記憶データが消去状態にあるかを識別し、その識別結果に従って対応のメモリブロックが消去状態にあるかを識別する（ステップＳＴ３７）。対応のメモリブロックがまだすべて消去状態にない場合には、消去ベリファイ制御部１１６は、消去継続を消去制御部１１０に知らせる。消去制御部１１０は、ステップＳＴ３２へ戻り、ベリファイ周期カウンタ１１４のカウント値に従って所定のベリファイ周期が完了するのを待つ。
一方、ステップＳＴ３７における消去ベリファイで、全てのメモリセルが消去状態であると識別された場合には、消去制御部１１０は、レジスタ１００ａ−１００ｄのうちの対応のレジスタをリセットし、また、図４５に示すリセットデコーダ１２８へ対応の消去アドレスＥＡＤ♯ｉを与え、対応のメモリブロックの消去高電圧をリセットする（ステップＳＴ３９）。
レジスタ１００ａ−１００ｄがすべてリセット状態にある場合には（ステップＳＴ３９）、消去制御部１１０は、消去動作を完了させる。一方、すべてのレジスタがリセット状態にない場合には、再び、ステップＳＴ３２へ戻り、消去制御部１１０は、消去パルスタイマ１１２のカウント値をモニタしつつ消去高電圧を継続して生成させて、ＥＧ選択回路１２０へ与える。
以上のように、この図４４に示すコマンドレジスタ／消去制御回路、より具体的には図３５に示す制御回路および図４０に示す電源遮断検出制御部および消去アドレスロード／セーブ制御部を利用することにより、複数のメモリブロックに対して並行して消去動作を行なうとともに、電源遮断時、このレジスタに格納された消去アドレスを特定のメモリ領域へ格納することができる。
電源遮断時におけるレジスタ１００ａ−１００ｄの内容のセーブおよびロード動作は、図４３に示すフロー図と同様の動作制御が、消去アドレスロード／セーブ制御部により実行される。
以上のように、この発明の実施の形態８に従えば、複数のメモリブロックに対し並行して、消去動作を行なうように構成しており、また、外部アクセスを優先させている。したがって外部に対して内部で実行される消去動作を完全に隠すことができ、データアクセスの制御が容易となる。
［実施の形態９］
図４９は、この発明の実施の形態９に従う半導体装置のメモリブロックへのアクセス態様を概略的に示す図である。図４９においてメモリアレイ２０には、複数のメモリブロックにおいて、パイプライン的に書込および消去を異なるメモリブロックに対して並行して実行する。
いま、メモリブロックＢＫｂに対して消去を行なっているとき、メモリブロックＢＫａに並行して書込を実行する。このメモリブロックＢＫｂの消去完了後、次に書込指示が与えられると、次のメモリブロックＢＫＡａに対する消去動作と並行してメモリブロックＢＫｂに対する書込を実行する。すなわち、書込は、常に消去が行なわれたメモリブロックに対して実行される。
図５０は、この発明の実施の形態９に従う半導体装置のアクセスシーケンスの一例を示す図である。図５０において、水平方向に整列して配置されるメモリブロックは同一メモリブロックを示す。
図５０において、まず１つのメモリブロックにおいて消去が実行される。続いて、書込および消去を同時に行なうコマンド（または、単なる書込コマンド）が印加され、異なるメモリブロックに対して消去および書込が並行して実行される。以後、複数のメモリブロックにおいて、消去後メモリブロックに対し書込が実行される。
書込および消去をパイプライン的に実行する。書込が、消去メモリブロックに対して行なわれるため、高速にデータの書込を行なうことができる。特に、ファームウェアなどの大量のデータを一度に書換える場合、高速に書換えを行なうことができる。また、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）からのデータのセーブを高速で行なうことができる。
なお、図５０に示す動作シーケンスにおいて書込および消去時においては、ベリファイ動作が実行される。このベリファイに対しては、書込ベリファイおよび消去ベリファイは、異なるタイミングで、すなわち異なる時間において実行することが要求される。
図５１は、この発明の実施の形態９に従う半導体装置のコマンドレジスタ／制御回路２４の構成を概略的に示す図である。この発明の実施の形態９に従う半導体装置の全体の構成は、図２３に示す半導体装置の構成と同じである。
図５１において、コマンドレジスタ／制御回路２４において、コマンドデコーダ１４０、消去コマンドレジスタ１４１ｅおよび書込コマンドレジスタ１４１ｗ、消去制御部１４２、書込制御部１７５、消去ベリファイ制御部１４３、書込ベリファイ制御部１７７が設けられる。
コマンドデコーダ１４０は、クロック発生器１６０からの内部クロック信号ＣＬＫに同期して外部からの制御信号／ＣＥ、／ＷＥおよび／ＯＥがある動作モードを指定しているとき、アドレスＡＤＤおよびデータＤＱから与えられたコマンドをデコードし、そのデコード結果を、デコード結果に従って、消去コマンドレジスタ１４１ｅおよび書込コマンドレジスタ１４１ｗのいずれかに与える。
消去コマンドレジスタ１４１ｅは、図２８に示す消去コマンドレジスタ４１ｅに対応し、コマンドデコーダ１４０からのデコード後の消去コマンドを格納する。書込コマンドレジスタ１４１ｗは、図２８に示す書込コマンドレジスタ４１ｗに対応し、コマンドデコーダ１４０からのデコード後の書込コマンドを格納する。
消去制御部１４２は、図２８に示す消去制御部４２に対応し、消去コマンドレジスタ１４１ｅに格納される消去コマンドに従って消去に必要な動作を制御する。消去ベリファイ制御部１４３は、図２８に示す消去ベリファイ制御部４３に対応し、消去制御部１４２からの消去電圧印加時、所定のシーケンスで消去ベリファイ動作を制御し、消去ベリファイ完了時、消去制御部１４２に消去電圧印加動作を停止させる。
書込制御部１７５は、図２８に示す書込制御部７５に対応し、書込コマンドレジスタ１４１ｗに格納される書込コマンドに従って書込動作を制御する。
書込ベリファイ制御部１７７は、図２８に示す書込ベリファイ制御部７７に対応し、書込制御部１７６からの書込完了指示に従ってイネーブルされて書込ベリファイ動作を制御する。書込ベリファイ制御部１７７は、書込データを保持する書込データレジスタを含み、書込ベリファイにより正確にメモリセルに対してデータ書込が行なわれることを検出すると、書込制御部１７５に対し、書込動作を停止させる。
この図５１に示すコマンドレジスタ／制御回路２４においては、さらに、書込ベリファイカウンタ１５０、および消去ベリファイカウンタ１５２が設けられる。アドレスレジスタ２２内において、アクセスアドレスレジスタ１５４および消去アドレスレジスタ１５６が設けられる。
アクセスアドレスレジスタ１５４は、書込制御部１７５からの制御のもとに、外部からのアドレス信号ＡＤＤをアクセスアドレスとして格納する。データ書込時、アクセスアドレスレジスタ１５４に格納された書込アドレスを先頭アドレスとしてベリファイを行うため、書込制御部１７５は、書込ベリファイカウンタ１５２の初期値として格納する。ここで、書込は連続アドレスに対して実行されるアクセスシーケンスを想定している。
書込ベリファイカウンタ１５０は、書込ベリファイ制御部１７７の制御のもとに、クロック信号ＣＬＫに同期して書込ベリファイカウントを順次更新し、書込ベリファイアドレスを生成し、アクセスアドレスレジスタ１５４へ与える。これにより、アクセスアドレスレジスタ１５４に格納されたベリファイアドレスが、図示しない行デコーダおよび列デコーダへ与えられ、メモリセルの選択およびデータ読出が実行される。
消去アドレスレジスタ１５６は、消去制御部１４２からの指示に従って、アドレス信号ＡＤＤを消去アドレスとして格納するとともに、その格納した消去アドレスを消去ベリファイカウンタ１５２にカウント初期値として格納する。この消去アドレスはメモリブロックを指定しており、消去ベリファイカウンタの上位ビット位置にベリファイブロックアドレスとして格納され、カウント動作により、このメモリブロック内のメモリセルが順次指定される。
消去ベリファイカウンタ１５２は、消去制御部１４２の制御のもとに、この消去アドレスレジスタ１５６に格納されたアドレスを先頭値として格納するとともに、消去ベリファイ制御部１２３の制御のもとに、消去ベリファイ時、内部クロック信号ＣＬＫに同期してそのカウント値を更新する。消去アドレスレジスタ１５６に格納される消去アドレスがＥＧ線制御回路へ与えられ、消去高電圧を印加するメモリブロックに対するブロック埋込消去ゲート線（ＢＥＧ）へ消去高電圧が印加される。
なお、この図５１に示すコマンドレジスタ／制御回路２４において、図２８に示す構成と同様、読出制御部５４（Ａ）が設けられ、消去ベリファイ制御部１４３および書込ベリファイ制御部１７７の制御のもとに、ベリファイカウンタのカウント値がマルチプレクサを介してデコーダへ与えられ、ベリファイ読出が実行される。
この図５１に示すコマンドレジスタ／制御回路２４の構成において、書込制御部１７５および消去制御部１４２は、それぞれ消去ベリファイおよび書込ベリファイが完了するまで、次の書込および消去動作を停止させる。消去ベリファイおよび書込ベリファイが完了すると、消去制御部１４２および書込制御部１７５は、アクセスアドレスレジスタ１５４および消去アドレスレジスタ１５６に、外部から与えられるアドレスをそれぞれ格納し、クロック信号ＣＬＫに同期して消去および書込を並行して実行する。
なお、このパイプライン態様でのデータアクセスは、所定の消去および書込時間が規定され、外部からの装置は、その所定間隔で、消去および書込コマンドを印加するとともに、消去アドレスおよび書込アドレスを印加する。
また、アクセスアドレスレジスタ１５０および消去アドレスレジスタ１５６が、複数のレジスタで構成され、ＦＩＦＯ態様でその格納アドレスを読出す構成とされてもよい。この場合、内部で、消去ベリファイおよび書込ベリファイがともに完了した後、アドレスレジスタ（ＦＩＦＯ）の格納値を更新して次のメモリブロックに対する消去および書込を実行する。
さらに、書込および消去の完了後に消去アドレスレジスタ１５６の格納するアドレスが書込アドレスレジスタ１５４に転送され、外部から書込アドレスが与えられると消去アドレスレジスタ１５６に格納されて、消去および書込が実行されてもよい。この場合、データ書込もメモリブロック単位でブロック内の先頭アドレスから実行することが要求される。
以上のように、この発明の実施の形態９に従えば、パイプライン態様で書込および消去を並行して実行しており、大量のファームウェアなどのデータを高速で書換えることができる。
また、書込時においては、消去が完了したメモリブロックに対する書込が実行されており、書込前に対応のメモリブロックの消去を行なう必要がなく、高速のデータ書込が実現される。
［変更例１］
図５２は、この発明の実施の形態９に従う半導体装置のアクセスシーケンスの変更例を示す図である。この図５２に示すアクセスシーケンスにおいては、２つのメモリブロックに対し並行して消去が行なわれる。その消去と並行して、消去後のメモリブロックに対してメモリブロックごとに書込が行なわれる。すなわち、図５２において、メモリブロック♯１および♯２に対し並行して消去が行なわれる。次のサイクルにおいて、メモリブロック♯３および♯４において消去が行なわれ、これと並行してメモリブロック♯１、♯２に対して順次書込が実行される。次のサイクルにおいては、消去されたメモリブロック♯３および♯４に対する書込が順次実行される。消去および書込はパイプライン的に実行される。
複数ブロック単位で消去を行なうことにより、消去時間が短縮され、書込を高速に行なうことができる。また、書込データ量が少ない場合、メモリブロック全体を消去する消去時間より短い時間で書込が完了する。したがって、書込データ量が少ない場合、１つの消去サイクル内で、複数メモリブロックに対して順次データ書込を行なうことができる。
図５３は、この変更例１における別のアクセスシーケンスを示す図である。この図５３に示すアクセスシーケンスにおいては、メモリブロックごとに消去が行なわれ、各消去と並行して書込が行なわれる。すなわち、メモリブロック♯１−♯４…に対して消去が行なわれると、最初の消去サイクル経過後の次のサイクルから、消去と並行してメモリブロック♯１−♯４に対してデータの書込が、並行して順次パイプライン的に実行される。
この図５３に示すアクセスシーケンスの場合、消去に要する時間よりも書込に要する時間が短い。しかしながら、書込データ量が多い場合、消去サイクル内に十分時間を取ってデータの書込を行なうことができる。
この図５２および図５３に示すように、消去メモリブロック単位を変更することにより、書込データ量に応じて書込に要する時間を変更することができ、消去メモリブロックと並行して書込データ量に応じて、消去および書込時間を最適化することができる。
この変更例におけるコマンドレジスタ／制御回路の構成としては、図５１に示す構成を利用することができる。コマンドデコーダ１４０から、消去単位ブロックを設定するコマンドが消去制御部１４２に与えられる。消去制御部１４２は、与えられた消去単位ブロック特定指示（消去単位のメモリブロック数を特定する指示）に応じて、消去アドレスレジスタ１５６に格納されるメモリブロックを特定するブロックアドレスの最下位ビットの縮退／有効を設定する。アドレス最下位ビットを縮退することにより、２つのメモリブロックに対して並行して消去を行なうことができる。最下位ビットを有効とすることにより、１つのメモリブロックが特定されて、この特定された１つのメモリブロックに対して消去が行なわれる。
また、このメモリブロックの消去単位のメモリブロック数に応じて、消去制御部１４２が、内部に含まれる消去パルス印加時間を規定する消去パルスタイマの時間を調整する。外部の装置は、この設定された消去ブロック単位数に応じて設定された書込サイクル（クロックサイクル）で書込アクセスを実行する。ここで、「クロックサイクル」は、パイプラインアクセスサイクルを規定するクロック信号のサイクル数を示す。
書込制御部１７５も、その設定された消去メモリブロック数（消去単位）に応じた書込サイクルの変更および書込ベリファイ期間の変更／設定は、特に要求されない。外部からのデータ書込完了指示に従って、書込ベリファイを実行する。ベリファイ用の書込データレジスタの全レジスタに書込データが保持されると書込を実行し、次いで、書込ベリファイを実行する。このとき、外部に対して実施の形態５のように内部ステータスを示す信号ＲＹＢＹ＿ＥＲおよびＲＹＩＢＹ＿ＲＷが出力されて、アクセスの調整が行われても良い。
これに代えて、図５１に示すアクセスアドレスレジスタ１５４をＦＩＦＯで構成し、２つの書込メモリブロックアドレスを順次格納し、書込制御部１７５の制御の基に逐次書込が実行されてもよい。図５１に示す書込ベリファイ制御部１７７においては、書込ベリファイを行なうための書込データを格納するレジスタが設けられており、このレジスタを複数段設け、各書込メモリブロックに対する書込データを順次格納して、データの書込およびベリファイが行なわれてもよい。
以上のように、この発明の実施の形態９に従えば、パイプライン態様で消去および書込を実行しており、高速のデータ書込を実現することができる。また、この消去単位のメモリブロック数を変更可能とすることにより、書込データ量に応じて最適な消去サイクル時間を設定することができる。
［実施の形態１０］
図５４は、この発明の実施の形態１０に従う半導体装置のメモリアレイ（マット）の構成を概略的に示す図である。図５４において、メモリアレイ（メモリマット）２０は、一例として５２Ｂ（バイト）の記憶容量を有する複数のメモリブロックＢＫ０−ＢＫｍに分割される。これらのメモリブロックＢＫ０−ＢＫｍは、２つのメモリブロックにより１つのメモリブロック対ＰＢＫを構成する。すなわち、メモリブロックＢＫｉおよびＢＫ（ｉ＋１）が、メモリブロック対ＰＢＫ（ｉ／２）を構成する。ここで、ｉは０からｍのいずれかである。図５４においては、メモリブロック対は隣接メモリブロックで構成されるように示すが、対を成すメモリブロックは、離れては位置されるメモリブロックであってもよい。例えば、上半分のメモリブロック領域と下半分のメモリブロック領域とに分割し、上半分のメモリブロック領域および下半分のメモリブロック領域において同一位置のメモリブロックにより、メモリブロック領域ＰＢＫが形成されても良い。
図５５は、この発明の実施の形態１０に従う半導体装置におけるデータアクセス時の書込動作を概略的に示す図である。図５５においては、メモリブロック対ＰＢＫ（ｉ／２）におけるメモリブロックＢＫｉおよびＢＫ（ｉ＋１）に対する書込シーケンスを一例として示す。
外部からデータ書込を指示する書込コマンドが印加されたとき、フェーズＰＨ１においては、メモリブロックＢＫｉに対するデータ書込が行なわれ、メモリブロックＢＫ（ｉ＋１）に対して消去が並行して行なわれる。一方、フェーズＰＨ１に続く次のフェーズＰＨ２において、メモリブロック対ＰＢＫ（ｉ／２）に対するデータ書込アクセスが要求されたとき、消去状態のメモリブロックＢＫ（ｉ＋１）に対しデータの書込を行ない、これと並行して、先に書込まれたメモリブロックＢＫｉに対する消去を実行する。データ読出は、書込が行なわれたメモリブロックに対して実行される。
この図５５に示すように、メモリブロック対ＰＢＫ（ｉ／２）において、書込および消去をメモリブロックＢＫｉおよびＢＫ（ｉ＋１）に対して交互に実行することにより、高速のデータ書込を、書込サイクル内において書込メモリブロックに対する消去動作を伴うことなく実行することができる。したがって、たとえば、電源遮断時におけるデータのセーブおよびＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）などの揮発性メモリに格納されたアプリケーションデータまたは命令を、高速で、この半導体装置へセーブすることができる（本実施の形態においては、書込は、常に消去状態のメモリブロックに対して実行されるため）。
図５６は、この発明の実施の形態１０に従う半導体装置の全体の構成を概略的に示す図である。この図５６に示す半導体装置は、図２３に示す半導体装置と以下の点でその構成が異なる。すなわち、コマンドレジスタ／制御回路２４Ｃにおいて、各メモリブロック対のフェーズを示すフラグを格納するテーブルメモリ１８０が設けられる。また、テーブルメモリ１８０の参照結果に従ってブロックアドレスの転送経路を設定するブロックアドレス変換器１８２が設けられる。ブロックアドレス変換器１８２からのブロックアドレスが行デコーダ２８およびＥＧ制御回路７０にそれぞれ与えられる。
図５６に示す半導体装置の他の構成は、図２３に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
なお、図５６において、列デコーダ３０は列選択ゲート回路３２に隣接して配置されるように示す。この列デコーダ３０および列選択ゲート回路３２の配置は、図２３に示す列デコーダ３０および列選択ゲート回路３２と同じ構成である。メモリアレイ２０は、行デコーダ２８および列デコーダ３０に囲まれており、メモリマットとも呼ばれる。
図５７は、図５６に示すコマンドレジスタ／制御回路２４Ｃおよびブロックアドレス変換器１８２の構成の一例を概略的に示す図である。図５７において、コマンドレジスタ／制御回路２４Ｃは、行から与えられるコマンドをデコードするコマンドデコーダ２００と、コマンドデコーダ２００からの書込コマンドを格納する書込コマンドレジスタ２０２と、コマンドデコーダ２００を介して与えられる書込アドレスを格納する書込アドレスレジスタ２０４と、書込／ベリファイ制御部２０６および消去／ベリファイ制御部２０８と、テーブルメモリ１８０とを含む。
コマンドデコーダ２００は、これまでのコマンドデコーダ（４０）と同様、制御信号／ＣＥ、／ＷＥおよび／ＯＥの指示に従って外部からのアドレスＡＤＤおよびデータＤＱをコマンドとして取り込んでデコードし、指定された動作モードを示す内部コマンドを生成する。
書込コマンドレジスタ２０２は、コマンドデコーダ２００からのコマンドがデータ書込を示す書込コマンドのとき、その書込コマンドを格納する。書込アドレスレジスタ２０４は、与えられたコマンドが書込コマンドのとき、書込／ベリファイ制御部２０６の制御のもとに、コマンドデコーダ２００を介して与えられるアドレスを書込アドレスとして格納する。この書込アドレスは、メモリブロック対ＰＢＫを特定するブロックアドレスを含むアドレスである。
書込／ベリファイ制御部２０６は、書込コマンドレジスタ２００に書込コマンドが格納されると、書込アドレスレジスタ２０４に格納された書込アドレスに従ってテーブルメモリ１８０を参照し、対応のフェーズフラグＰＦＬＧを参照し、フェーズを示すフェーズ指示信号ＰＨＹを生成するとともに、書込動作を指定する書込イネーブル信号ＷＥＮをアサートする。また、書込／ベリファイ制御部２０６は、後に説明するブロックアドレス変換器１８２からの書込ブロックアドレスＢＡＤＷを格納し、書込ベリファイ時のアドレスを生成するとともに書込および書込ベリファイに必要な動作を制御する。
消去／ベリファイ制御部２０８は、書込／ベリファイ制御部２０６からの書込イネーブル信号ＷＥＮに従って、消去／ベリファイ動作を実行する。消去／ベリファイ制御部２０８は、ブロックアドレス変換器１８２からの消去ブロックアドレスＢＡＤＥを格納し、消去ベリファイ時のベリファイアドレスを図示しない消去ベリファイカウンタを利用して順次生成する。この書込／ベリファイ制御部２０６および消去／ベリファイ制御部２０８の書込、消去およびベリファイ動作としては、これまでの実施の形態１から９において用いられた動作のいずれが用いられてもよい。
テーブルメモリ１８０には、各メモリブロック対に対応してフェーズフラグＰＦＬＧ０−ＰＦＬＧｋが格納される。ここで、ｋは、（ｉ−１）／２である。
ブロックアドレス変換器１８２は、書込イネーブル信号ＷＥＮのアサート時、アドレスレジスタ２２から与えられるブロックアドレスＢＡＤから２種類のブロックアドレスを生成するブロックアドレス生成部２１０と、フェーズ指示信号ＰＨＹに従ってブロックアドレス生成部２１０からのブロックアドレスの転送経路を設定する経路選択スイッチ２１２とを含む。
ブロックアドレス生成部２１０は、メモリブロック対を指定するブロックアドレスＢＡＤに対して２種類（“０”および“１”）の最下位ビットを付加し、メモリブロック対のメモリブロックをそれぞれ指定するブロックアドレスＢＡＤ０およびＢＡＤ１を生成する。経路選択スイッチ２１２は、フェーズ指示信号ＰＨＹに従って、生成されたブロックアドレスＢＡＤ０およびＢＡＤ１の転送経路を設定して、行デコーダへ与えられる書込ブロックアドレス信号ＢＡＤＷおよびＥＧ線制御部７０へ与えられる消去ブロックアドレスＢＡＤＥを生成する。
なお、消去または書込ベリファイ時においては、行デコーダへは、ブロックアドレスＢＡＤＥおよびＢＡＤＷに代えて、図示しないベリファイカウンタからのベリファイアドレスが与えられる（図示しないマルチプレクサを用いて）。このベリファイ時においては、ベリファイアドレスのメモリブロックを特定するブロックアドレスとしては、書込ブロックアドレスＢＡＤＷおよび消去ブロックアドレスＢＡＤＥが、カウンタにおいて初期設定され、ブロック内アドレスがカウンタの更新により生成される。
図５８は、図５７に示すコマンドレジスタ／制御部およびブロックアドレス変換器の動作を示すフロー図である。以下、図５８を参照して、図５７に示すコマンドレジスタ／制御回路２４Ｃおよびブロックアドレス変換器１８２の動作について説明する。
先ず、書込／ベリファイ制御部２０６は、外部からの書込コマンドが印加されるのを待つ（ステップＳＴ４０）。
外部から書込コマンドが与えられ、書込コマンドレジスタ２０２に書込を指示する信号が格納されると、書込／ベリファイ制御部２０６は、書込アドレスレジスタ２０４に、書込アドレスを格納するとともに、この書込アドレスレジスタ２０４に格納された書込アドレスに基づいてテーブルメモリ１８０を参照する。テーブルメモリ１８０の参照により、対応のフェーズフラグＰＦＬＧｉがフェーズＰＨ１およびＰＨ２のいずれの状態に設定されているかを判定する（ステップＳＴ４３）。このフェーズＰＨ１およびＰＨ２の判定は、フェーズフラグＰＦＬＧｉがセット状態にあるかリセット状態にあるかにより行う。
ブロックアドレス変換器１８２においては、書込／ベリファイ制御部２０６からの書込イネーブル信号ＷＥＮのアサートに従って外部アドレス信号ＡＤＤに含まれるブロックアドレスＢＡＤに対して最下位ビットを付加し、２つのブロックアドレスＢＡＤ０およびＢＡＤ１を生成する。最下位ビットの付加は、単に、書込イネーブル信号ＷＥＮのアサート時にビット“０”および“１”をブロックアドレスの最下位ビット位置に追加するだけである。一例として、ブロックアドレス信号ＢＡＤ０およびＢＡＤ１は、データ書込時においては、それぞれ、最下位アドレスビットが“０”および“１”に設定される。
このブロックアドレス生成部２１０におけるブロックアドレス生成と並行して、書込／ベリファイ制御部２０６においては、テーブルメモリ１８０のフェーズフラグＰＦＧｉの参照結果に基づいて識別されたフェーズに従ってフェーズ指示信号ＰＨＹを発生する（ステップＳＴ４４）。
このフェーズ指示信号ＰＨＹに従って、ブロックアドレス変換部１８２においては、経路選択スイッチ２１２が、内部ブロックアドレス信号ＢＡＤ０およびＢＡＤ１の転送経路を設定し、書込ブロックアドレス信号ＢＡＤＷおよび消去ブロックアドレス信号ＢＡＤＥを生成し、それぞれ行デコーダおよびＥＧ線制御部へ与える（ステップＳＴ４５）。
書込ベリファイ制御部２０６は、フェーズ指示信号ＰＨＹの発生後、消去／ベリファイ制御部２０８をイネーブルし、指定されたメモリブロックに対する書込、消去およびベリファイを実行する（ステップＳＴ４６）。このベリファイ時においては、書込／ベリファイ制御部２０６および消去／ベリファイ制御部２０８に、それぞれ書込ブロックアドレス信号ＢＡＤＷおよび消去ブロックアドレス信号ＢＡＤＥが与えられて格納されており、これらの格納アドレスに基づいてベリファイ動作が実行される。
このベリファイ時においては、ブロック書込アドレス信号ＢＡＤＷに従ってベリファイブロックアドレス信号がベリファイアドレス信号とともに行および列デコーダへ与えられる。このとき、ＥＧ線制御部へは、継続して、ブロック消去アドレス信号ＢＡＤＥが与えられ、消去電圧印加と書込および書込ベリファイとが並行して実行されてもよい。また、消去電圧印加および書込動作の完了後、書込ベリファイを実行し、続いて消去ベリファイが実行されてもよい。
この書込／消去ベリファイにおいて書込または消去不良が示されると、再び書込または消去が実行される（ステップＳＴ４８）。書込および消去ベリファイがともに書込および消去完了を示すと、書込／ベリファイ制御部２０６は、テーブルメモリ１８０の対応のフェーズフラグＰＨＬＧｉの状態を変更する（ステップＳＴ４９）。
次に、書込および消去の動作を、対応のメモリブロック対の異なるメモリブロックに対してそれぞれ並行して実行することができる。
なお、この書込および消去を行なう場合、先の実施の形態１から８において説明した書込および消去動作制御のいずれが用いられてもよい。
データ読出時においては、その詳細構成は示していないが、書込メモリブロックに対して読出アクセスを実行する必要がある。データ読出アクセス時には、以下の動作が実行される。読出コマンドが印加されると、読出制御部（例えば図３３参照）が、読出活性化信号ＲＥＮをアサートして、読出アドレスを読出アドレスレジスタに格納するとともに、この格納された読出アドレスに従って、テーブルメモリの対応のフェーズフラグＰＦＬＧを参照する。このフラグ参照結果に従って、対応のメモリブロック対のフェーズを判定する。ブロックアドレス変換器１８２においては、ブロックアドレス生成部２１０が、書込時と同様の態様でメモリブロックアドレスを生成する。
経路選択スイッチ２１２は、読出モード時においては、書込時と逆の態様で、ブロックアドレスの転送経路を設定する。例えば、フェーズＰＨ１のときには、メモリブロックＢＫｉに対して書込が行われ、メモリブロックＢＫ（ｉ＋１）に対して消去が行われ、書込完了後にフェーズは、ＰＨ２に変更される。従って、書込後に読出アクセスを行う場合には、フェーズＰＨ１と同じ態様でメモリブロックＢＫｉに対して読出アクセスを行なう必要がある。
従って、読出アクセス時に書込アクセス時と逆の態様で経路選択スイッチ２１２において経路設定を行うことにより、書込が行われたメモリブロックに対して読出アクセスを行なうことができる。書込／ベリファイ制御部２０６と読出制御部におけるフェーズ判定の論理を反対に設定することにより、フェーズ指示信号ＰＨＹに従って、経路選択スイッチ２１２において同一態様で経路選択を行って正確にアクセス対象のメモリブロックを選択することができる。この場合、動作モードに従って書込時のフェーズ指示信号と読出時のフェーズ指示信号の一方を選択して経路選択回路２１２へ与える回路を設けることにより、経路選択態様の変更は、容易に実現することができる。
以上のように、この発明の実施の形態１０に従えば、メモリブロックを対をなすように設け、この対をなすメモリブロックに対しデータ書込を行なう場合には、２つのメモリブロックに対して交互に書込を行ない、他方のメモリブロックに対して消去を実行する。これにより、大量のデータを常に、消去メモリブロックに対して書込むことができ、書込を高速で行なうことができる。
なお、電源遮断時にテーブルメモリ１８０の内容をメモリアレイ２０の特定の領域にセーブするとともに電源回復時または電源投入時にセーブしたフェーズフラグをテーブルメモリに対してロードする構成がさらに設けられてもよい（実施の形態７参照）。また、データアクセスが、実施の形態９と同様にパイプライン的に実行されてもよい。
［実施の形態１１］
図５９は、この発明の実施の形態１１に従う半導体装置の全体の構成を概略的に示す図である。この図５９においては、メモリアレイ２０におけるメモリセル行を選択する選択ゲート線ＳＧＬ、ブロック埋込消去ゲート線ＢＥＧおよびローカル埋込ゲート線ＬＥＧが、各メモリブロックＢＫ０−ＢＫｎに対応して配置される。ビット線ＢＬおよびソース線ＳＬは、メモリセル列に対応して列方向に延在して複数のメモリブロックＢＫ０−ＢＫｎに共通に配置される。
行デコーダ２８Ａおよびソース線デコーダ３００は、それぞれ、アドレスレジスタ２２からの行および列アドレスを受け、選択ゲート線ＳＧＬおよびソース線ＳＬを、書込動作および読出動作（ベリファイ動作を含む）に応じて選択状態へ駆動する。ＥＧ制御回路７０は、消去時、消去メモリブロックに対するブロック埋込消去ゲート線ＢＥＧに消去高電圧を印加する。
メモリブロックごとにウェルＷＬＬの電圧を設定するために、ウェル制御回路２２０が設けられる。このウェル制御回路２２０は、ＥＧ制御回路７０と同様、メモリブロック単位でウェル電位（ＷＥＬＬ）を制御するため、アドレスレジスタ２２から、メモリブロックアドレスを受け、電圧発生回路２６Ａからの電圧に応じたウェル電圧を選択メモリブロックおよび非選択メモリブロックへそれぞれ伝達する。
後に説明するように、メモリセルの構造が、実施の形態１から１０において用いたメモリセルの構造と異なるため、電圧発生回路２６Ａが、コマンドレジスタ／制御回路２４Ｄの制御のもとに生成する電圧レベルが、これまでの実施の形態１から１０の場合と異なる。この図５９に示す半導体装置の他の構成は、図２３に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。なお、以下の実施の形態においても、メモリアレイは、メモリマットと等価であり、単一バンク構成のメモリアレイを想定する。
図６０は、図５９に示すメモリアレイ２０におけるメモリセルの配置の一例を示す図である。図６０において、２行２列に配列されるメモリセルＭＣ００、ＭＣ０１、ＭＣ１０およびＭＣ１１を代表的に示す。これらのメモリセルＭＣ００、ＭＣ０１、ＭＣ１０およびＭＣ１１は、同じ構成を有するため、図６０においては、メモリセルＭＣ９９に対しその構成要素に参照符号を付す。
メモリセルＭＣ００は、ソース線ＳＬ０とビット線ＢＬ０の間に直列に接続されるＰチャネルＭＯＳトランジスタで構成されるアクセストランジスタＰＡＴと、フローティングゲートを有するメモリトランジスタＰＭＴを有する。メモリトランジスタＰＭＴは、ゲートがフローティング状態とされ、電荷が蓄積するフローティングゲートＦＧとして利用される。
メモリセル列に対応してビット線ＢＬ０、ＢＬ１が配置され、また、メモリセル列に対応してソース線ＳＬ０、ＳＬ１…が配置される。メモリセル行に対応して、選択ゲート線ＳＧＬ０、ＳＧＬ１…が配置される。ソース線ＳＬは、対応の列のメモリセルの選択トランジスタＰＡＴの不純物領域に結合される。選択ゲート線ＳＧＬは、対応の行のメモリセルの選択トランジスタＰＡＴのゲートに結合される。
メモリセル列に対応してメモリセル列の境界領域にローカル埋込ゲート線ＬＥＧ０、ＬＥＧ１…が配置される。これらのローカル埋込消去ゲート線ＬＥＧ０、ＬＥＧ１は、共通にブロック埋込消去ゲート線ＢＥＧに結合される。ソース線ＳＬ０、ＳＬ１は、アクセストランジスタＰＡＴの不純物領域および裏打ち用メタル配線（シャント配線）とで構成される。ローカル埋込消去ゲート線ＬＥＧ０、ＬＥＧ１は、メモリセル間の素子分離領域に形成されており、ソース線と埋め込み消去ゲート線との配線の衝突は生じない。
図６１は、メモリセルＭＣの平面レイアウトを概略的に示す図である。メモリセルは、同一の平面レイアウトを有するため、図６１においては、メモリセルを、代表的に示すために、符号ＭＣで参照する。
図６１において、メモリセルＭＣは、活性領域２３０を含む。この活性領域２３０は、ソース線に結合される不純物領域２３１ａと、不純物領域２３１ｂと、ビット線に結合される不純物領域２３１ｃとを含む。不純物領域２３１ａおよび不純物領域２３１ｃは、それぞれ、同一列の隣接メモリセルにより共有される。
不純物領域２３１ａおよび２３１ｂの間に、ＢＬ方向（ビット線延在方向）と直交する方向に選択ゲートＳＧを構成する選択ゲート配線２３２が配設される。この選択ゲート配線２３２により、選択ゲート線ＳＧＬが構成される。
不純物領域２３１ｂおよび２３１ｃの間に、フローティングゲートＦＧを構成する電荷蓄積層２３４が形成される。メモリセルＭＣの活性領域２３０のＢＬ方向と直交する方向において、隣接メモリセル間の素子分離領域においてＢＬ方向に連続的に延在する埋込消去ゲート配線２３８が形成され、各メモリセルＭＣに対する埋込消去ゲートＥＧを構成する。
この図６１に示すメモリセルの配置の場合、ソース不純物領域２３１ａが、ソース線ＳＬに結合され、ドレイン不純物領域２３１ｂがビット線ＢＬに結合される。ソースメタル配線を、メモリセル列間の素子分離領域上に埋込消去ゲート配線上に第１メタル配線を用いて形成し、ビット線を、活性領域２３０上に第１メタル配線上層の第２メタル配線を用いて形成する。これにより、ソース線およびビット線をＢＬ方向に平行に延在させる場合においても、配設の衝突は、生じない。
図６２は、図６１に示す線Ｌ６２−Ｌ６２に沿った断面構造を概略的に示す図である。図６２においては、埋込消去ゲート配線２３８を、対応を示すため、併せて示す。図６２において、Ｎウェル２４０の表面の活性領域にＰ型不純物領域２３１ａ、２３１ｂおよび２３１ｃがそれぞれ間をおいて形成される。不純物領域２３１ａおよび２３１ｂの間に、選択ゲートＳＧを形成する選択ゲート配線２３２が配設され、不純物領域２３１ｂおよび２３１ｃの間の領域に、フローティングゲートＦＧを構成する電荷蓄積層２３４が配置される。この電荷蓄積ゲート層２３４は、各メモリセルごとに分離して配置される。
なお、不純物領域２３１ａおよび２３１ｃがそれぞれソース線ＳＬおよびビット線ＢＬに結合され、埋込消去ゲート配線２３８が埋込消去ゲートＥＧに結合される。この場合、前述のように、埋込消去ゲートＥＧおよびソース線（ソースメタル配線）ＳＬは、ビット線ＢＬと異なる位置および配線層に配設されるため、図６２においては、接続配線に対する斜線で、その位置が異なることを示す。
図６３は、図６１に示す線Ｌ６３−Ｌ６３に沿った断面構造を概略的に示す図である。図６３において、メモリセルのＢＬ方向と直交する方向において隣接するメモリセルを分離するためにＳＴＩ分離膜２４２が設けられる。このＳＴＩ分離膜２４２表面に、埋込消去ゲート配線２３８が形成される。この埋込消去ゲート配線２３８は、その頂部に突出部を有し、フローティングゲートＦＧを構成する電荷蓄積層２３４に隣接する。消去時、これまでの実施の形態と同様、ＦＮ電流により、電荷蓄積層２３４（フローティングゲートＦＧ）に蓄積された電子を、埋込消去ゲート配線２３８（埋込消去ゲートＥＧ）に引抜く。
図６０から図６３に示すように、ＰチャネルＭＯＳトランジスタを用いてメモリセルを構成しても、消去および書込を実行することができる。消去電圧印加中は、以下に説明するように、読出動作が可能であるものの、書込動作は実行できない。
図６４は、この発明の実施の形態１１におけるメモリセルの書込時の印加電圧を示す図である。図６４において、メモリセルＭＣ００に対し書込を行なう場合を考える。この場合、選択行の選択ゲート線ＳＧＬ０が０Ｖに設定され、一方、非選択行の選択ゲート線ＳＧＬ１へは、８Ｖが印加される。選択列のビット線ＢＬ０には０Ｖが伝達され、また、選択列のソース線ＳＬ０に対し８Ｖが印加される。非選択列のビット線ＢＬ１は８Ｖに設定され、非選択ソース線ＳＬ１は０Ｖに設定される。このとき、ウェル領域（Ｎウェル２４０）に対するウェル電圧ＷＥＬＬは、８Ｖに設定され、埋込消去ゲート線ＢＥＧはオープン状態または０Ｖに設定される。
メモリセルＭＣ００においては、アクセストランジスタＰＡＴがＰチャネルＭＯＳトランジスタであり、オン状態となり、ソース線ＳＬ０からビット線ＢＬ０に向かって電流が流れる。このとき、メモリトランジスタＰＭＴおよびアクセストランジスタＰＡＴの間のＰ型不純物領域２３１ｂ（図６２参照）に、ソース線ＳＬからアクセストランジスタＰＡＴを介して電流が流れる。この場合、メモリトランジスタＰＭＴのドレイン高電界によりホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入される。
メモリトランジスタＰＭＴが、ＰチャネルＭＯＳトランジスタの場合、フローティングゲートに電子が注入されると、そのしきい値電圧が低くなり、メモリトランジスタＰＭＴがオン状態となる。これにより、メモリセルＭＣ００を、書込状態に設定することができる。
メモリセルＭＣ０１においては、メモリトランジスタは、ゲート（選択ゲート）およびソースが同一電位であり、オフ状態を維持し、書込電流はメモリセルＭＣ０１には流れない。メモリセルＭＣ１０に対しても、そのアクセストランジスタ（ＰＡＴ）がゲートおよびソースが同一電位でありオフ状態を維持する。また、メモリセルＭＣ１１は、アクセストランジスタ（ＰＡＴ）のゲート電位がソース電位よりも高くオフ状態にある。したがって、選択メモリセルに対してのみメモリ、データの書込を行なうことができる。
このとき、ウェル電位ＷＥＬＬを、８Ｖに設定することにより、Ｎウェルと不純物領域２１ａ−２３１ｃに印加される電圧は、最大８Ｖであり、基板領域と不純物領域の間のＰＮ接合を導通するのを防止することができ、正確な書込を行なうことができる。
図６５は、消去時のメモリセルへの印加電圧を示す図である。この消去モードにおいては、選択メモリブロックに対するブロック埋込消去ゲート線ＢＥＧが８Ｖに設定され、ローカル埋込消去ゲートＬＥＧ０、ＬＥＧ１、…すべてが、８Ｖに設定される。ウェル電圧ＷＥＬＬ、選択ゲート線ＳＧＬ０、ＳＧＬ１、およびソース線ＳＬ０およびＳＬ１は、すべて３Ｖに設定される。ビット線ＢＬ０およびＢＬ１は、消去と並行してデータの読出を行なう場合の電圧に応じて、０Ｖまたは３Ｖである。消去と並行して読出が行なわれない場合、ビット線ＢＬの電圧は、３Ｖに設定される。
この消去モード時においては、図６３に示すように、８Ｖの電圧が埋め込み消去ゲートＥＧに印加されるため、埋込消去ゲートＥＧとフローティングゲートＦＧの間のカップリングにより、ＦＮ電流が流れ、フローティングゲートＦＧに格納される電子が埋込消去ゲートＥＧに放出される。応じて、メモリトランジスタＰＭＴのしきい値電圧が、高くなる。一方、非選択メモリブロックに対しては、このブロック埋込消去ゲート線ＢＥＧは０Ｖに設定され、フローティングゲートＦＧから埋込消去ゲートＥＧへの電子の移動は生じず、消去は行なわれない。
従って、この消去動作時においては、消去メモリブロックと別のメモリブロックにおいて選択ゲート線を選択状態の０Ｖに設定することにより、ソース線からビット線に電流が流れ（メモリトランジスタがオン状態のとき）、ソース線の電圧とほぼ等しい電圧レベルとなる。一方、メモリセルが消去状態のときには、メモリトランジスタＰＭＴがオフ状態であり、ソース線からビット線に電流が流れず、ビット線ＢＬが、もとの接地電圧レベルである。この電圧レベルを検知することにより、読出を行なうことができ、１つのメモリブロックにおいて消去動作を行なっているとき、別のメモリブロックにおいてデータの読出を行なうことができる。消去メモリブロックにおいては、アクセストランジスタＰＡＴはオフ状態に維持されるため、ビット線ＢＬの電位は何ら消去動作に影響を及ぼさないためである。
図６６は、データ読出時のメモリセルの印加電圧を示す図である。図６６において、メモリセルＭＣ００に対しデータ読出を行なう場合を考える。この場合、選択ゲート線ＳＧＬ０は０Ｖに設定され、選択ゲート線ＳＧＬ１は３Ｖに設定される。ソース線ＳＬ０、ＳＬ１は３Ｖに設定され、ウェル電位ＷＥＬＬは３Ｖに設定される。ビット線ＢＬ０およびＢＬ１は、０Ｖにプリチャージされる。選択メモリセルＭＣ００は、対応の選択ゲート線ＳＧＬ０が０Ｖであり、ソース線ＳＬ０の電位は３Ｖであり、アクセストランジスタＰＡＴがオン状態となる。メモリトランジスタＰＭＴは、書込状態のときには、オン状態であり、ソース線ＳＬ０からビット線ＢＬ０に電流が流れ、このビット線ＢＬ０上の読出電圧Ｖｒｂは、ソース線ＳＬ０の電圧３Ｖとほぼ等しくなる。一方、メモリトランジスタＰＭＴは、消去状態のときには、オフ状態であり、ビット線ＢＬ０にはソース線ＳＬ０から電流が流れず、ビット線ＢＬ０は、プリチャージ電圧レベルの０Ｖを維持する。このビット線ＢＬ０の電圧を図示しないセンスアンプで検知することにより、メモリセルＭＣ００のデータの読出を行なうことができる。
メモリセルＭＣ０１においても、選択ゲート線ＳＧＬ０の電圧に従って、アクセストランジスタがオン状態であり、ビット線ＢＬ１にメモリトランジスタＰＭＴの記憶情報に応じて選択的に流れ、その電圧レベルが記憶情報に応じた読出電圧Ｖｒｖレベルとなる。
図６６に示すように、メモリセルのデータ読出時においては、１行のメモリセルから対応のビット線上にデータの読出が行なわれる。この後、ビット線ＢＬを列デコーダにより選択することにより、選択メモリセルのデータの読出を行なう。
この図６５および図６６に示すように、ビット線ＢＬ（ＢＬ０，ＢＬ１，…）が、複数のメモリブロックに共有されている場合、消去時に、ビット線電圧が、０Ｖまたは３Ｖの場合には、消去動作には何ら悪影響を及ぼさない（フローティングゲートＦＧと埋め込み消去ゲートＥＧの間のカップリングに対する影響は小さい）。したがって、１つのメモリブロックに対して消去動作を行なっている期間に並行して別のメモリブロックにおいてデータの読出を行なうことができる。
しかしながら、図６４および図６６に示すように、データ書込を行なう場合、ビット線電圧が０Ｖまたは８Ｖに設定され、また、ソース線ＳＬも０Ｖまたは８Ｖに設定される。ビット線ＢＬが８Ｖに設定される場合、メモリトランジスタＰＭＴに高電圧が印加され、フローティングゲートへの電子の注入が行なわれる可能性があり、特に８Ｖの高電圧がビット線ＢＬに印加された場合、ビット線に接続される不純物領域２３１ｃと埋め込み消去ゲートＥＧの電圧が等しくなり、消去ゲートとフローティングゲートとのカップリングが弱くなり、消去不良が生じる可能性がある。また、ソース線ＳＬが列方向に延在して複数のメモリブロックにより共有される場合、ソース線の電圧も書込データに応じて消去時の電圧と異なる電圧が印加され、消去時の電圧と書込時の電圧とが競合し、消去および書込を並行して行なうことができなくなる。したがって、消去動作と並行して別のメモリブロックにおいてデータの書込を行なうことは禁止される。
この場合、コマンドレジスタ／制御回路２４Ｄにおいて、消去動作時、書込コマンドが与えられた場合、その書込を禁止するように構成されればよい。またこれに代えて、実施の形態５と同様、消去動作実行中にフラグを外部装置に出力して、データの書込アクセスを禁止することを外部装置に通知するように構成されてよい。本実施の形態１１においては、したがって、先の実施の形態４，５または６と同様の構成を利用して、消去動作と読出動作を異なるメモリブロックにおいて並行して実行することができる。また、実施の形態１と同様、消去電圧印加中に消去ベリファイを実行することができる。また、メモリセルのトランジスタは、ともに、単層ゲートトランジスタであり、製造工程が簡略化される。
なお、ソース線ＳＬは、各メモリブロックにおいて行方向に延在して各メモリセル行に対応して配置されてもよい。
［実施の形態１２］
図６７は、この発明の実施の形態１２に従う半導体装置の全体の構成を概略的に示す図である。図６７に示す構成においては、メモリセルアレイ２０において、各メモリブロックＢＫ０−ＢＫｎにおいて、コントロールゲート線ＣＧＬ、選択ゲート線ＳＧＬ、ソース線ＳＬおよびブロック埋込消去ゲート線ＢＥＧおよびローカル埋込消去ゲート線ＬＥＧが配設される。ソース線ＳＬおよびウェル電位ＷＥＬＬは接地電位に固定される。
後に説明するように、メモリセルは、コントロールゲート線ＣＧＬ、選択ゲート線ＳＧＬ、ソース線ＳＬおよび埋込消去ゲート線を有するため、コマンドレジスタ／制御回路２４Ｂの書込動作、読出動作、および消去時ベリファイ動作時の制御態様は、これまでの実施の形態４から１０に示す実施の形態の態様と同様である。電圧発生回路２６Ｂは、メモリセル構造に応じて、その発生する電圧レベルが異なる。
図６７に示す半導体装置の他の構成は、図２３に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図６８は、図６７に示すメモリアレイ（メモリマット）２０におけるメモリセルの配置を概略的に示す図である。図６８においては、２行２列に配列されるメモリセルの配置を代表的に示す。メモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１の各々は同一構成を有するため、図６９においては、代表的に、メモリセルＭＣ００に対し、その構成要素に参照符号を付す。
メモリセルＭＣ００は、アクセストランジスタＮＡＴおよびメモリトランジスタＮＭＴとを有する。メモリトランジスタＮＭＴは、コントロールゲートＣＧおよびフローティングゲートＦＧを有する積層ゲートトランジスタである。一方、アクセストランジスタＮＡＴは、メモリトランジスタＮＭＴと同一の積層構造を有し、かつフローティングゲートおよびコントロールゲートが短絡されて選択ゲートＳＧとして用いられる。
メモリトランジスタＮＭＴのコントロールゲートＣＧは、行方向に延在する対応のコントロールゲート線ＣＧＬ（ＣＧＬ０、ＣＧＬ１）に結合される。また、メモリトランジスタＮＭＴの不純物領域が対応の列のビット線ＢＬ０、ＢＬ１に結合される。アクセストランジスタＮＡＴは、その選択ゲートＳＧが、対応の行方向に延在する選択ゲート線ＳＧＬ（ＳＧＬ０，ＳＧＬ１）に結合され、かつその不純物領域が対応のソース線ＳＬ（ＳＬ０，ＳＬ１）に結合される。
この図６８に示すメモリセルの配置において、各メモリセルに対し、ローカル埋込消去ゲート線ＬＥＧ０，ＬＥＧ１が配設される。これらのローカル埋込消去ゲート線ＬＥＧ０，ＬＥＧ１は、共通に、対応のブロック埋込消去ゲート線ＢＥＧに結合され、メモリセルの埋込消去ゲートＥＧとして機能する。
この図６８に示すメモリセルＭＣ（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）の構成においては、同一の構造のメモリセル（フラッシュメモリセル）を２つ直列に接続し、一方のフラッシュメモリセルのコントロールゲートおよびフローティングゲートを電気的に接続して選択ゲートＳＧとして利用する。したがって、これらのアクセストランジスタＮＡＴおよびメモリトランジスタＮＭＴを同一製造工程で形成することができ、また、アクセストランジスタＮＡＴの微細化時においても、そのコントロールゲート電極配線がゲート電極を突き抜ける現象を防止することができる。
図６９は、図６８に示すメモリセルＭＣ（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）の平面レイアウトを概略的に示す図である。図６９において、メモリセルＭＣは、活性領域２５０に形成される。活性領域２５０は、不純物領域２５１ａ、２５１ｂおよび２５１ｃを含む。不純物領域２５１ａおよび２５１ｂの間の活性領域上に、Ｘ方向に連続的に延在する選択ゲート配線２５２が配置され、不純物領域２５１ｂおよび２５１ｃの間の活性領域上に、Ｘ方向に連続的に延在するコントロールゲート配線２５３が配置される。この選択ゲート配線２５２は、選択ゲート線ＳＧＬを構成し、メモリセルの選択ゲートＳＧとして機能する。コントロールゲート配線２５３はコントロールゲート線ＣＧＬを構成し、メモリトランジスタＮＭＴのコントロールゲートＣＧを構成する。コントロールゲートＣＧ下部に、フローティングゲートＦＧが破線で示すように配置される。
メモリセルのＸ方向に隣接するメモリセル間の素子分離領域表面に埋込消去ゲートＥＧを構成する消去ゲート配線２５４が、Ｙ方向に連続的に延在して配設される。
この不純物領域２５１ａが図示しないソース線ＳＬに結合され、不純物領域２５１ｃが図示しないビット線ＢＬに結合される。ビット線ＢＬおよびソース線ＳＬが、Ｙ方向に平行して延在する場合、これらはそれぞれ、第２メタル配線および第１メタル配線で構成し、異なる位置に配置する（たとえばソース線を埋込ゲート配線２５４上層に配設する）。ソース線ＳＬは、接地電圧に固定されるため、ソース線ＳＬは、行方向に延在するように配置されてもよい。
図７０は、図７１に示す線Ｌ７０−Ｌ７０に沿った断面構造を概略的に示す図である。図７０においては、別の位置に配置される埋込消去ゲート配線２５４を、そのメモリセル構造を明確に示すために併せて示す。活性領域２５０は、Ｐウェル２６０表面に形成され、その表面に不純物領域２５１ａ、２５１ｂおよび２５１ｃが間をおいて配置される。不純物領域２５１ａおよび２５１ｂの間のＰウェル表面上に選択ゲート配線２５２が配設され、不純物領域２５１ｂおよび２５１ｃの間のＰウェル表面上に、コントロールゲートＣＧを構成するコントロールゲート配線２５３が配設される。
選択ゲート配線２５２およびコントロールゲート配線２５３下部に、ゲート配線２５７およびフローティングゲートＦＧを構成する電荷蓄積層２５６が配置される。ゲート配線２５７は、ビア２５８を介して選択ゲート配線２５２に結合され、選択ゲート配線２５２と同様、連続的にＸ方向に延在して配置される。一方、フローティングゲートＦＧを構成する電荷蓄積層２５６は、メモリセル領域内に各メモリセルに対応してメモリセル毎に分離して配置される。
埋込消去ゲート配線２５４が、埋込消去ゲートＥＧに結合され、不純物領域２５１ａがソース線ＳＬに結合され、不純物領域２５１ｃがビット線ＢＬに結合される。これらのソース線ＳＬおよび埋込消去ゲートＥＧは、ビット線ＢＬと異なる位置に配置されるためその接続線に斜線を付して示す。
図７１は、図６９に示す線Ｌ７１−Ｌ７１に沿った断面構造を概略的に示す図である。図７１に示すように、メモリセルは、Ｐウェル２６０表面にに形成され、図６９に示すＸ方向において隣接するメモリセルは、ＳＴＩ分離膜２６２ａおよび２６２ｂにより分離される。このＳＴＩ分離膜２６２ａおよび２６２ｂ表面に、埋込消去ゲート配線２５４ａおよび２５４ｂが配設される。これらの埋込消去ゲート配線２５４ａおよび２５４ｂは、これまでの実施の形態と同様、Ｐウェル２６０表面に突出する部分を有する。このＳＴＩ分離膜２６２ａおよび２６２ｂの間の領域上にフローティングゲートＦＧを構成する電荷蓄積層２５６が配置され、コントロールゲートＣＧを構成するコントロールゲート配線２５３が、ＳＴＩ分離膜２５４ａおよび２５４ｂを越えて行方向に連続的に延在して配置される。フローティングゲートＦＧおよびコントロールゲートＣＧは、図示しない層間絶縁膜により分離されている。
消去時においては、この埋込消去ゲートＥＧに消去高電圧を印加し、フローティングゲートＦＧから電子を引抜く。これにより、アクセストランジスタＮＡＴのしきい値電圧を低くする。
図７２は、この発明の実施の形態１２における半導体装置の書込時のメモリセルの印加電圧を示す図である。図７３においては、メモリセルＭＣ００に対し書込が行なわれる場合の印加電圧を一例として示す。この場合、選択ゲート線ＳＧＬ０には３Ｖが印加され、選択ゲート線ＳＧＬ１には０Ｖが印加される。コントロールゲート線ＣＧＬ０には１０Ｖが印加され、コントロールゲート線ＣＧＬ１には０Ｖが印加される。ビット線ＢＬ０に５Ｖが印加され、ビット線ＢＬ１、ソース線ＳＬ０およびＳＬ１は、すべて０Ｖに設定される。ブロック埋込消去ゲート線ＢＥＧはオープン状態または０Ｖに設定される。
この状態において、メモリセルＭＣ００においては、アクセストランジスタＮＡＴがオン状態となり、また、メモリトランジスタＮＭＴも、そのコントロールゲートＣＧに高電圧１０Ｖが印加され、オン状態となる。応じて、ビット線ＢＬ０からソース線ＳＬ０に対し電流が流れる。ビット線ＢＬ０から流入された電流は、図７０に示す不純物領域２５１ｃ−２５１ｄの間の高電界により加速され、チャネルホットエレクトロン（ＣＨＥ）が発生し、このチャネルホットエレクトロンが、コントロールゲートＣＧの正の高電圧上にコントロールゲート方向へ引寄せられ、フローティングゲートＦＧに注入される。したがって、書込状態においては、メモリトランジスタＮＭＴのしきい値電圧が高くなる。
チャネルホットエレクトロンが発生するのは、選択ゲート線ＳＧＬ０には１．５Ｖの電圧が印加され、ビット線ＢＬ０−ソース線ＳＬ０間の電圧が、大部分が、このメモリトランジスタＮＭＴのチャネル間に印加されるためである。
図７３は、消去時のメモリセルの印加電圧を示す図である。この場合、ブロック埋込消去ゲート線ＢＥＧに１０Ｖの高電圧が印加される。ソース線ＳＬ０，ＳＬ１、選択ゲート線ＳＧＬ０，ＳＧＬ１、コントロールゲート線ＣＧＬ０およびＣＧＬ１は、０Ｖに設定される。ビット線ＢＬ０およびＢＬ１は、他のメモリブロックで書込を行なう場合の電圧に応じてその電圧レベルが５Ｖまたは０Ｖに変化する可能性がある。この場合においても、消去メモリブロックにおいては、コントロールゲートＣＧに印加される電圧は０Ｖである。従って、消去中のメモリブロックにおいて、メモリトランジスタＮＭＴが消去状態にあり、オン状態となっても、選択ゲートＳＧの電圧は０Ｖであり、アクセストランジスタＮＡＴはオフ状態であり、ビット線およびソース線の間に電流は流れない。埋込消去ゲートＥＧ（ローカル埋込消去ゲート線ＬＥＧ０，ＬＥＧ１）の正の高電圧（１０Ｖ）によるフローティングゲートＦＧからの電荷の引抜きに対し、ビット線電圧は何ら悪影響を及ぼさない。したがって、１つの消去メモリブロックにおいて、フローティングゲートＦＧからファウラー−ノルドハイム電流に従って電荷を引抜いて消去を行ない、他のメモリブロックにおいて書込を行なっても、確実に消去メモリブロックにおいてメモリセルを消去状態に設定することができる。
図７４は、データ読出時のメモリセルの印加電圧を示す図である。図７４においては、メモリセルＭＣ００に対する読出を行なう場合の印加電圧を一例として示す。選択ゲート線ＳＧＬ０に１．５Ｖが印加され、コントロールゲート線ＣＧＬ０、選択ゲート線ＳＧＬ１、コントロールゲート線ＣＧＬ１およびソース線ＳＬ０，ＳＬ１は、０Ｖに設定される。ビット線ＢＬ１はフローティング状態または接地電圧（０Ｖ）レベルである。ビット線ＢＬ０には、図示しないセンスアンプからの読出電圧（たとえば１．５Ｖ）が印加される。この場合、メモリセルＭＣ００において、アクセストランジスタＮＡＴがオン状態となる。メモリトランジスタＮＭＴが、消去状態にあるか書込状態にあるかに応じて選択的にオン状態となり、ビット線ＢＬ０とソース線ＳＬ０との間に電流が流れる。このビット線電流を図示しないセンスアンプで検出することにより、データの読出を実行する。
したがってこの図７２から図７４に示すように、埋込消去ゲートは、ビット線と完全に分離されており、１つのメモリブロックにおいて消去動作を行なうときの他のメモリブロックにおいてデータの読出または書込を行なうことができる。したがって、この発明の実施の形態１２に従う半導体装置において、先の実施の形態１から１０に示す制御態様で、消去動作と並行して読出または書込アクセスを実行することができる。
以上のように、この発明の実施の形態１２に従えば、積層ゲート構造のトランジスタを２つ直列に接続し、１つのトランジスタにおいてコントロールゲートおよびフローティングゲート配線を電気的に接続して選択アクセストランジスタとして使用している。したがって、その製造工程を複雑化することなく、安定に動作するメモリセルを実現することができ、また、単層ゲートトランジスタの微細化時に、ゲート電極配線がゲート電極を突き抜け、短絡が生じるなどの不具合を防止することができ、安定に動作するメモリセルを実現することができる。また、消去動作と並行して書込および読出のいずれかを行なうことができ、高速アクセスが可能となる。
［実施の形態１３］
図７５は、この発明の実施の形態１３に従う半導体装置の全体の構成を概略的に示す図である。図７５に示す半導体装置は、以下の点で、先の図２３に示す半導体装置とその構成が異なる。すなわち、メモリアレイ２０のメモリブロックＢＫ０−ＢＫｎ各々において、行方向にローカル消去ゲート配線ＬＥＧＡが配設される。このローカル消去ゲート配線ＬＥＧＡは、埋込配線ではなく、基板上配線である。この各メモリブロックにおけるローカル消去ゲート配線ＬＥＧＡはブロック単位で結合され、ＥＧ制御回路７０の制御に、消去電圧または接地電圧またはオープン状態に設定される。
このメモリアレイ２０におけるメモリセルの構造に応じて、行デコーダ３０５からの行選択線ＣＷＬが配設される。すなわち、メモリセルが、後に説明するスプリットゲート構造のメモリセルである場合、この行選択線ＣＷＬは、ワード線ＷＬおよびカップリングゲート線ＣＰＧＬを有し、または、これに代えて、行選択線ＣＷＬは、コントロールゲート線ＣＧＬを含む。ソース線ＳＬは、接地電圧レベルに固定される。
このメモリアレイ２０におけるメモリセルの構造に応じて印加電圧レベルが異なり、コマンドレジスタ／制御回路２４Ｆは、これまでの実施の形態６から１０と同様の態様で消去動作を制御する。電圧発生回路２６Ｃは、その発生電圧が動作モードに応じて異なる。
図７５に示す半導体装置の他の構成は、図２３に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図７６は、この発明の実施の形態１２において用いられるメモリセルの平面レイアウトを概略的に示す図である。図７６において、不純物領域３１０ａおよび３１０ｂが対向してＹ方向（列方向）に連続的に延在して配置され、これらの不純物領域３１０ａおよび３１０ｂは、チャネル領域３１１により連結される。このチャネル領域３１１上にフローティングゲート３１２が配設される。フローティングゲート３１２上にフローティングゲート３１２と重なるように、コントロールゲート配線３１４がＸ方向に連続的に延在して配置される。コントロールゲート配線３１４およびフローティングゲート３１２と隣接して、コントロールゲート配線３１４とその一部が重なるように、Ｘ方向に連続的に延在して消去ゲート配線３１６が設けられる。
不純物領域３１０ａおよび３１０ｂは、図示しない領域（コントロールゲート配線３１４の間の領域において上層のビット線およびソース線とコンタクトを介して電気的に接続される。
この図７６に示すメモリセルは、コントロールゲートと消去用ゲートを有するいわゆるスプリットゲート構造のメモリセルである。
図７７は、図７６に示す線Ｌ７７−Ｌ７７に沿った断面構造を概略的に示す図である。図７７において、Ｐ型半導体基板領域３２０上に、フローティングゲート３１２、およびコントロールゲート配線３１４が重なり合うように配設される。このコントロールゲート配線３１４およびフローティングゲート３１２に隣接してかつ一部がコントロールゲート配線と重なり合うように消去ゲート配線３１６が形成される。この領域においては、チャネル領域３１１は、素子分離膜３２２によりその幅が規定される。消去ゲート配線３１６は、この素子分離膜３２２上に形成され、この素子分離膜３２２は、列方向において隣接するメモリセルを分離する。
これらのコントロールゲート配線３１４とフローティングゲート３１２の間には、ゲート絶縁膜が配設され、また、消去ゲート配線３１６がゲート絶縁膜により、コントロールゲート配線３１４およびフローティングゲート３１２と分離される。
図７８は、図７５に示すＬ７８−Ｌ７８に沿った断面構造を概略的に示す図である。図７８において、半導体基板領域３２０表面に、不純物領域３１０ａおよび３１０ｂが離れて配置される。不純物領域３１０ａに近接して、フローティングゲート３１２が基板領域３２０のチャネル形成領域３１１上に形成される。フローティングゲート層３１２上にコントロールゲート配線３１４が連続的に形成される。
図７９は、図７５に示すメモリアレイ２０におけるメモリセルの配置の一例を概略的に示す図である。図７９においては、２行２列に配置されるメモリセルＭＣ００、ＭＣ０１、ＭＣ１０およびＭＣ１１を代表的に示す。行方向に整列するメモリセルＭＣ００およびＭＣ０１に対しコントロールゲート線ＣＧＬ０およびローカル消去ゲート線ＬＥＧＡ０が配設され、また、行方向に配列するメモリセルＭＣ１０およびＭＣ１１に対しローカル消去ゲート線ＬＥＧＡ１およびコントロールゲート線ＣＧＬ１が配設される。このコントロールゲート線ＣＧＬ０およびＣＧＬ１は、対応の行のメモリセルＭＣ（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）のコントロールゲートＣＧに結合される。
一方、ローカル消去ゲート線ＬＥＧＡ０は、対応の行のメモリセルＭＣの消去ゲートＥＧに結合される。コントロールゲートＣＧ下部にフローティングゲートＦＧが配置される。消去ゲートＥＧは、このフローティングゲートＦＧに隣接して配設される。
列方向に整列するメモリセルＭＣに対し、ビット線ＢＬ（ＢＬ０，ＢＬ１）およびソース線ＳＬ０が配設される。このソース線ＳＬ０は、消去ゲートＥＧに近接して配置される不純物領域に接続される。
消去時においては、選択メモリセルが接続する行のローカル消去ゲート線ＬＥＧＡ（ＬＥＧＡ０，ＬＥＧＡ１のいずれか）にたとえば１０Ｖの高電圧が印加される。残りのビット線ＢＬ、ソース線ＳＬおよびコントロールゲート線ＣＧは、０Ｖに設定される。この状態においては、消去ゲートＥＧとフローティングゲートＦＧの間でファウラノルドハイムトンネル電流が流れ、フローティングゲートＦＧに蓄積された電子が消去ゲートＥＧを介してローカル消去ゲート線ＬＥＧＡへ放出されて消去が行なわれる。消去時のメモリセルトランジスタのしきい値電圧は低くなる。
書込時においては、選択行のコントロールゲート線ＣＧＬ（たとえばＣＧＬ０）にたとえば１０Ｖの高電圧が印加され、選択列のビット線ＢＬ（たとえばＢＬ０）に例えば５Ｖの書込高電圧が印加される。ソース線ＳＬ０は接地電圧レベルに維持される。また、消去ゲート線ＬＥＧＡ（ＬＥＧＡ０，ＬＥＧＡ１）は０Ｖに設定される。消去ゲートＥＧは、メモリセルＭＣのトランジスタの不純物領域上に形成され、チャネル領域上では消去ゲートＥＧは、フローティングゲートＦＧとは重なっていない。したがって、メモリトランジスタにおいて図７８に示す不純物領域３１０ｂから不純物領域３１０ａに電流が流れ、ドレイン高電界により、チャネルホットエレクトロンが生成され、フローティングゲートＦＧへ電子が注入される。
非選択のメモリセルにおいては，コントロールゲート線ＣＧＬが０Ｖであるかビット線ＢＬが０Ｖであり、書込電流は流れず、データの書込は行なわれない。
データ読出時においては、消去ゲート線ＬＥＧＡ（ＬＥＧＡ０、ＬＥＧＡ１）を０Ｖに設定し、選択行のコントロールゲート線ＣＧＬに読出電圧（たとえば１．５Ｖ）を供給する。選択列のビット線ＢＬに、読出電圧（たとえば１Ｖ）を与える。選択メモリセルを介してビット線からソース線へ電流をセンスアンプで検出してデータの読出を行なう。非選択のメモリセルは、対応のコントロールゲート線ＣＧＬが０Ｖであるかビット線ＢＬが接地電圧レベルまたはフローティング状態であり、非選択メモリセルを介しては電流は流れない。
図７９に示すメモリブロックの構成において、図７９に示すようにローカル消去ゲート線ＬＥＧＡ０およびＬＥＧＡ１にたとえば１０Ｖの消去高電圧を印加した状態を考える。その場合、ローカル消去ゲート線ＬＥＧＡ０およびＬＥＧＡ１を含む消去メモリブロックにおいては、コントロールゲート線ＣＧＬ０、ＣＧＬ１…はすべて０Ｖに設定され、メモリトランジスタがオフ状態となる。図７８に示すように、不純物領域３１０ｂとフローティングゲート３１２の間には距離があり、コントロールゲート配線３１４が接地電圧レベルである場合には、チャネルは形成されない。従って、ビット線に、たとえば書込高電圧５Ｖが印加されても、消去対象のメモリセルには電流は流れない。したがって、１つのメモリブロックにおいて消去を行なっているとき、別のメモリブロックに対してデータの書込／読出を行なうことができる。
したがって、この図７６から図７８に示すようなスプリットゲート構造のメモリセルを用いて、メモリブロックにおける消去動作と並行して別のメモリブロックにおいて書込または読出のデータアクセスを行なうことができる。この場合、制御シーケンスとしては、先の実施の形態１から１１のいずれの構成が用いられてもよい。
なお、この図７９に示す構成において、ローカル消去ゲート線ＬＥＧＡ０、ＬＥＧＡ１が全て分離されており、個々にその電圧を設定することが可能な場合には、メモリセル行単位で消去を実行することができる。
［変更例］
図８０は、この発明の実施の形態１２に従う半導体装置の変更例のメモリセルの断面構造を概略的に示す図である。図８０において、メモリセルは、半導体基板領域４００表面に間をおいて形成されるビット線不純物領域４０２ａおよびソース線不純物領域４０２ｂと、ビット線不純物領域４０２ａに近接して基板領域上に図示しないゲート絶縁膜を介して形成されるワードゲート配線４０３と、ソース線不純物領域４０２ｂに隣接して配置されるフローティングゲート層４０５と、フローティングゲート層４０５上にワードゲート配線４０３に近接して配置されるカップリングゲート配線４０６と、カップリングゲート配線４０６およびフローティングゲート配線層４０５に近接してソース線不純物領域４０２ｂ上に形成される消去ゲート配線４０４を含む。
ワードゲート配線４０３がワード線ＷＬを構成する。フローティングゲート層４０５が、フローティングゲートＦＧを構成し、メモリセルごとに分離して設けられる。消去ゲート配線４０４は、消去ゲートＥＧを構成し、ビット線不純物領域４０２ａがビット線ＢＬに接続され、ソース線不純物領域４０２ｂがソース線ＳＬに結合される。
この図８０に示すメモリセルにおいては、ワード線ＷＬおよび消去ゲートＥＧが行方向に連続して延在して配置され、また、カップリングゲートＣＰＧも行方向に連続的に延在して配置される。
図８１は、メモリセルのアレイの配置の一例を示す図である。図８１においては、２行２列に配置されるメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１を代表的に示す。メモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１の各々は同一構成を有するため、図８１においては、メモリセルＭＣ００に対してその構成図に参照符号を付す。
メモリセルＭＣ００は、アクセストランジスタＡＴＡとメモリトランジスタＭＴＡの直列体で構成される。このアクセストランジスタＡＴＡは、単層ゲート構造のＭＯＳトランジスタで構成され、メモリトランジスタＭＴＡが、積層構造のＭＯＳトランジスタで構成され、カップリングゲートＣＰＧおよびフローティングゲートＦＧを含む。
アクセストランジスタＡＴＡは、対応の行に配置されるワード線ＷＬ（ＷＬ０，ＷＬ１）にそのゲートが接続され、ビット線不純物領域がビット線ＢＬ（ＢＬ０．ＢＬ１）に接続される。ソース不純物領域がソース線ＳＬ（ＳＬ０、ＳＬ１）に接続される。
メモリトランジスタＭＴＡは、そのカップリングゲートＣＰＧが対応のカップリングゲート線ＣＰＧＬ（ＣＰＧＬ０，ＣＰＧＬ１）に結合され、フローティングゲートＦＧは、フローティング状態に維持される。消去ゲートＥＧが、対応の行に配設される消去ゲート線ＬＥＧＢ（ＬＥＧＢ０，ＬＥＧＢ１）に結合される。
この図８１に示すメモリセルのデータの書込、消去および読出は以下のように行なわれる。すなわち、書込時においては、選択メモリセルに対し、ビット線ＢＬに、書込高電圧（たとえば５Ｖ）が印加され、ワード線ＷＬに書込高電圧（たとえば５Ｖ）が印加される。カップリングゲートＣＰＧに書込高電圧（たとえば１０Ｖ）が印加される。消去ゲートＥＧおよびソース線ＳＬは、接地電圧レベルに維持される。この状態において、図８０に示すワード線ＷＬの下部のチャネル形成領域４０７に、チャネルが形成される。ワード線ＷＬとフローティングゲートＦＧの間にはギャップ領域４０８が存在しており、チャネル抵抗が高くなる。したがって、ビット線ＢＬからソース線ＳＬへ電流が流れたときにこのギャップ領域４０８における高電界によりホットエレクトロンが発生し、カップリングゲートＣＰＧの高電圧に、ホットエレクトロンが引かれ、フローティングゲートＦＧに電子が注入される。書込状態においては、従って、メモリトランジスタのしきい値電圧が高くなる。
データ消去時においては、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬおよびカップリングゲートＣＰＧが、接地電圧（０Ｖ）に維持され、消去ゲートＥＧに消去高電圧（たとえば１０Ｖ）が印加される。この状態においては、消去ゲートＥＧとフローティングゲートＦＧの間にファウラノルドハイムトンネル電流が流れ、フローティングゲートＦＧに蓄積された電子が、消去ゲートＥＧに引抜かれる。
消去対象のメモリブロックにおいては、図８１に示すように、消去ゲート線ＬＥＧＢ０およびＬＥＧＢ１が、たとえば１０Ｖの消去高電圧に設定される。一方、残りのカップリングゲート線ＣＰＧＬ（ＣＰＧＬ０，ＣＰＧＬ１）およびワード線ＷＬ（ＷＬ０，ＷＬ１）は０Ｖに維持され、アクセストランジスタＡＴＡはオフ状態に維持される。したがって、別のメモリブロックでデータの書込が行なわれ、たとえばビット線ＢＬ０に書込高電圧（たとえば５Ｖ）に印加されても、消去対象のメモリブロックにおいてアクセストランジスタＡＴＡはオフ状態であり、消去メモリブロックの消去動作に対して別メモリブロックの書込動作は何ら悪影響を及ぼさない。
データ読出時においては、ビット線ＢＬに読出電圧（たとえば１．５Ｖ）が印加され、ワード線ＷＬに読出電圧（たとえば１．５Ｖ）が印加される。カップリングゲートＣＰＧは、接地電圧レベルに維持され、ソース線ＳＬおよび消去ゲートＥＧも接地電圧に維持される。このとき、このメモリセルが消去状態にあると、フローティングゲートの蓄積電荷量は少なく、チャネル形成領域４０７のフローティングゲートＦＧ下部には、チャネルが形成される。ワード線ＷＬが選択されると、ビット線ＢＬからソース線ＳＬへ電流が流れる。一方、メモリセルが書込状態のときには、フローティングゲートＦＧに電子が注入されており、フローティングゲートＦＧ下部のチャネル形成領域４０７にはチャネルが形成されない。したがって、対応のワード線ＷＬが選択状態とされても、ビット線ＢＬからソース線ＳＬに電流は流れない。このビット線ＢＬの電流をセンスアンプで検出してデータ読出を行う。
この読出において、ビット線の読出電圧は、たとえば１．５Ｖであり、消去対象のメモリブロックにおける消去動作に対し何ら悪影響を及ぼさない。
したがって、この図８０に示すように、ワード線ＷＬと消去ゲートＥＧが行方向に並行して連続的に延在して配設される場合においても、これまでの実施の形態１から１０と同様、消去メモリブロックの消去動作と並行して別のメモリブロックにおいて書込アクセスまたは読出アクセスを実行することができる。この場合、実施の形態１から１０のいずれのアクセス制御シーケンスが用いられてもよい。
したがって、メモリセル構造として消去ゲートがビット線ＢＬと完全に分離されるメモリセル構造であれば、メモリブロック単位で消去を行なう際、別のメモリブロックで消去動作と並行して書込または読出を実行することができる。
このとき、ローカル消去ゲート線がそれぞれ分離され、個々に電圧を設定することができる場合には、消去単位として１行のメモリセルを設定することができる。
以上のように、この発明の実施の形態１３に従えば、行方向にワード線と消去ゲート線が並行して配設される構成においても、メモリブロック単位で消去を実行することにより、１つのメモリブロックにおいて消去を実行し、他のメモリブロックで書込または読出アクセスを実行することができ、高速の書込／読出を行なうことができ、アクセス効率が改善される。
この発明に係る半導体装置は、個別メモリ装置およびプロセッサなどのロジックと同一の半導体基板上に集積化される混在メモリに適用することにより、効率的に消去時間を短縮してデータアクセスを行なうことのできるメモリ装置およびメモリシステムを実現することができる。
１ メモリトランジスタ、２ アクセストランジスタ、３ａ，３ｂ 活性領域、４ａ，４ｂ 埋込消去ゲート配線、１０ａ，１０ｂ 導電線、５ａ−５ｄ メモリゲート配線、６ａ−６ｄ アシストゲート配線、ＡＧ アシストゲート、ＭＧ メモリゲート、ＦＧ フローティングゲート、２０ メモリアレイ、２２ アドレスレジスタ、２４ コマンドレジスタ／制御回路、２６ 電圧発生回路、２８ 行デコーダ、３０ 列デコーダ、３２ 列選択ゲート回路、３４ ＥＧ制御回路、４０ コマンドデコーダ、４１ コマンドレジスタ、４２ 消去制御部、４３ 消去ベリファイ制御部、４４ ＥＧ制御回路、ＹＧ０，ＹＧ１ 列選択ゲート、４５ ＡＧ読出電圧発生回路、４６ 消去高電圧発生回路、４７ ＥＧ線選択回路、５６ アシストゲート線デコーダ、５８ メモリゲート線デコーダ、５９ ソース線デコーダ、６５ タイマ、７０ ＥＧ制御回路、ＢＫ０−ＢＫｎ メモリブロック、ＢＥＧ ブロック埋込消去ゲート線、ＬＥＧ ローカル埋込消去ゲート線、２４Ａ コマンドレジスタ／制御回路、８０ ベリファイカウンタ、８２ マルチプレクサ、９０ 消去アドレスレジスタファイル、２４Ｂ コマンドレジスタ／制御回路、２４ 電源線検出制御部、９６ 消去アドレスロード／セーブ制御部、１２０ ＥＧ制御回路、１２２ ブロックデコーダ、１２４ 消去ゲート線ドライバ、１２６ ラッチ回路、１２８ リセットデコーダ、１５４ アクセスアドレスレジスタ、１５６ 消去アドレスレジスタ、１５２ 消去ベリファイカウンタ、１８０ テーブルメモリ、１８２ ブロックアドレス変換器、２０６ 書込／ベリファイ制御部、２０８ 消去／ベリファイ制御部、２４Ｄ コマンドレジスタ／制御回路、２２０ ウェル制御回路、ＰＭＴ メモリトランジスタ、ＰＡＴ アクセストランジスタ、ＭＣ，ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１ メモリセル、２４Ｅ コマンドレジスタ／制御回路、２６ｂ 電圧発生回路、２８Ｂ 行デコーダ、２４Ｆ コマンドレジスタ／制御回路、２６Ｃ 電圧発生回路、３００ 行デコーダ、ＬＥＧＡ ローカル消去ゲート線、ＬＥＧＢ０，ＬＥＧＢ１ ローカル消去ゲート線、ＣＰＧＬ０，ＣＰＬＧ１ カップリングゲート線、ＷＬ０，ＷＬ１ ワード線、ＬＥＧＡ０，ＬＥＧＡ１ ローカル消去ゲート線、ＣＧＬ０，ＣＧＬ１ コントロールゲート線、ＡＴＡ アクセストランジスタ、ＮＴＡ メモリトランジスタ。

Claims (18)

  1. 行列状に配列され、各々が基板領域上に形成されるフローティングゲートと、前記フローティングゲート上に配置されるメモリゲートとを有するメモリトランジスタと、前記フローティングゲートおよびメモリゲートに隣接して配置されるアシストゲートとを有し、前記メモリトランジスタと直列に接続されるアシストゲートトランジスタと、前記基板領域表面に形成される素子分離領域表面に形成される埋込消去ゲートとを有し、該フローティングゲートの蓄積電荷量に応じて不揮発的にデータを記憶する複数のメモリセル、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルのメモリゲートに結合される複数のメモリゲート線、
    各前記メモリセル行に対応して配置され、各々が対応の行のアシストゲートに結合される複数のアシストゲート線、
    各前記メモリセル列に対応して配置され、各々が対応の列の埋込消去ゲートに結合される複数の埋込消去ゲート配線、
    各前記メモリセル列に対応して配置され，各々が対応の列のメモリセルのメモリトランジスタの第１の導通ノードに結合される複数のソース線、
    各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルのアシストゲートトランジスタの第２の導通ノードに結合される複数のビット線、および
    動作モード指示とアドレス信号とに従って指定されたメモリセルに対して指定された動作を制御する制御回路を備え、前記制御回路は、消去動作が指定されたとき、選択メモリセルに対するソース線、メモリゲート線および埋込消去ゲート配線それぞれに供給される電圧を指定するとともに消去動作を制御する消去制御部と、前記選択メモリセルに対するアシストゲート線およびビット線に対して供給される読出に必要な電圧を指定するとともに読出動作を制御する読出制御部とを含み、前記消去制御部および前記読出制御部は、並行して動作可能であり、
    前記消去制御部および読出制御部からの電圧選択信号に従って指定された電圧を発生する電圧発生回路、
    前記電圧発生回路からの消去電圧を選択されたメモリセルの埋込消去ゲート配線に伝達する消去回路、および
    前記電圧発生回路からの読出電圧を選択されたメモリセルへ供給して前記選択メモリセルの記憶データを読出す読出回路を備え、前記読出回路は前記消去回路の消去電圧印加中に前記記憶データの読出を行うように前記制御回路により動作制御される、半導体装置。
    半導体装置。
  2. 前記読出回路は、前記消去動作を行なうために選択されたメモリセルの消去状態を検証するためのデータ読出を行う、請求項１記載の半導体装置。
  3. 前記読出制御部は、前記選択メモリセルが接続するビット線と異なるビット線に接続される非選択メモリセルに対する記憶データの読出を制御する、請求項１記載の半導体装置。
  4. 前記制御回路は、前記消去動作を行なうために選択されたメモリセルの消去状態を検証するベリファイ読出動作を制御する消去ベリファイ制御回路をさらに備え、
    前記読出制御部は、前記動作モード指示が消去動作を指示しているときに前記動作モード指示に従って読出動作が指定されると前記選択メモリセルのアシストゲート線に接続される非選択メモリセルに対する記憶データの読出を制御する、請求項１記載の半導体装置。
  5. 前記複数のメモリセルは、複数の消去単位に分割され、前記ビット線は前記複数の消去単位に対して共通に配置され、
    前記埋込消去ゲート配線は、各前記消去単位に分割され、
    前記制御回路は、動作モード指示とアドレス信号とに応答して前記消去のために選択されたメモリセルが含まれる消去単位と異なる消去単位の非選択メモリセルに対して、前記消去制御部による前記消去のために選択されたメモリセルへの消去電圧の印加と並行して書込を行なうように前記書込回路を制御する書込制御部をさらに備える、請求項１記載の半導体装置。
  6. 前記消去電圧の印加中に読出すとき、前記読出制御部は、読出電圧を、前記消去のための消去電圧パルス印加期間よりも短い期間印加するとともに前記消去パルス印加期間よりも短い間隔で前記読出電圧を印加するように前記読出回路を制御する、請求項１記載の半導体装置。
  7. 行列状に配列され、各々がデータを記憶する電荷蓄積層とデータを消去する消去ゲートとを少なくとも備える複数の不揮発性メモリセルを有し、かつ複数のブロックに分割されるメモリアレイ、
    前記複数のブロックに対して共通に設けられ、消去モード指示に応答して前記メモリアレイの選択ブロックに対して消去電圧を少なくとも前記消去ゲートに印加して該選択ブロックの不揮発性メモリセルの記憶データの消去を行なう動作を制御する消去制御回路、および
    前記複数のブロックに対して共通に設けられ、アクセス指示に応答して、前記選択ブロックへの消去電圧印加期間中に前記選択ブロックと異なるブロックの不揮発性メモリセルに対してデータアクセスを行なう動作を制御するデータアクセス制御回路を備える、半導体装置。
  8. 前記消去制御回路は、消去ベリファイ動作を実行時、該消去ベリファイを示す信号を外部へ出力し、
    前記データアクセス制御回路は、内部でのデータアクセスを示す信号を外部へ出力する、請求項７記載の半導体装置。
  9. 前記消去制御回路は、消去時に前記選択ブロックのメモリセルが消去状態にあるかを検証する動作を制御する消去ベリファイ制御部を備え、
    前記データアクセス制御回路は、外部からのデータアクセス要求時、前記消去ベリファイ制御部が消去ベリファイ制御を実行中のときには前記ベリファイ制御部の消去ベリファイ動作を停止させて前記データアクセス要求に応じたアクセス動作を実行するように動作制御し、前記データアクセス要求に応じたアクセス動作完了後、前記消去ベリファイ部の制御動作停止を解除して消去ベリファイ動作を継続させる、請求項７記載の半導体装置。
  10. 前記メモリアレイの消去対象を特定するブロックを指定する消去アドレスを順次格納するファーストインファーストアウトレジスタをさらに備え、
    前記消去制御回路は、前記ファーストインファーストアウトレジスタに格納された消去アドレスに従って消去対象のブロックに対する消去動作制御を順次実行する、請求項７記載の半導体装置。
  11. 各々が前記メモリアレイの消去対象のブロックを指定する消去アドレスを格納するとともに格納内容を並列に出力する複数のレジスタと、
    消去期間を規定する時間をカウントするタイマとをさらに備え、
    前記消去制御回路は、前記複数のレジスタに格納された消去アドレスに従って消去対象のブロックに対する消去動作を並行して実行し、該消去動作の最長期間は前記タイマのカウント値により規定される、請求項７記載の半導体装置。
  12. 前記消去制御回路は、前記レジスタへの消去アドレスの格納時に前記タイマを初期値にリセットして該初期値からカウント動作を行わせる、請求項１１記載の半導体装置。
  13. 前記複数のブロックは、２つのブロックが対をなすように配置され、
    前記消去制御回路および前記データアクセス制御回路は、外部からのデータ書込指示に応答して前記選択ブロックと対をなすように予め定められたブロックを並行して選択して前記選択ブロックに対する消去と前記予め定められたブロックに対して書込を並行して実行するように制御するとともに、前記対をなすブロックにおいては書込および消去を行うブロックが交互に切換えられる、請求項７記載の半導体装置。
  14. 前記不揮発性メモリセルは、
    単層選択ゲートを有し、選択信号に応答して選択的に導通する選択トランジスタと、
    前記選択トランジスタと直列に接続され、電荷を蓄積するフローティング状態の電荷蓄積層とを有する単層ゲート構造のメモリトランジスタと、
    メモリセル境界領域に配置されて隣接メモリセルを分離する素子分離膜上に形成され、消去動作時、前記電荷蓄積層との間で電荷を移動させる消去ゲートとを備える、請求項７記載の半導体装置。
  15. 前記不揮発性メモリセルは、
    互いに積層されるとともに電気的に短絡される第１および第２の選択ゲート層を有し、選択信号に応答して選択的に導通する選択トランジスタと、
    前記選択トランジスタと直列に接続され、電荷を蓄積するフローティング状態の電荷蓄積層と、前記電荷蓄積層上に形成され、前記電荷蓄積層への電荷の移動を制御する制御ゲートを有する積層ゲート構造のメモリトランジスタと、
    メモリセル境界領域に配置されて隣接メモリセルを分離する絶縁膜上に形成され、消去動作時、前記電荷蓄積層との間で電荷を移動させる消去ゲートとを備える、請求項７記載の半導体装置。
  16. 各前記不揮発性メモリセルは、
    基板領域上に形成され、電荷を蓄積するフローティング状態の電荷蓄積層と、
    少なくともデータ読出時に該不揮発性メモリセルを選択する信号が印加される選択ゲートと、
    前記基板領域上に前記選択ゲートと平行に配置され、消去時に前記電荷蓄積層との間で電荷を移動させる消去ゲートとを備える、請求項７記載の半導体装置。
  17. 行列状に配列され、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイを備え、各前記不揮発性メモリセルは、単層選択ゲートを有し、選択信号に応答して選択的に導通する選択トランジスタと、前記選択トランジスタと直列に接続され、電荷を蓄積するフローティング状態の電荷蓄積層と、ソース線に結合される第１の不純物領域とを有する単層ゲート構造のメモリトランジスタと、隣接メモリセルを分離する分離膜表面に配置され、消去動作時、前記電荷蓄積層との間で電荷を移動させる消去ゲートとを備え、
    各前記メモリセル行に対応して配置され、各々に対応の行の不揮発性メモリセルの選択ゲートが接続される複数のワード線、および
    各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルの選択トランジスタの第２の不純物領域が接続される複数のビット線を備える、半導体装置。
  18. 行列状に配列され、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイを備え、各前記不揮発性メモリセルは、互いに積層されるとともに電気的に短絡される第１および第２の選択ゲート層を有し選択信号に応答して選択的に導通する選択トランジスタと、前記選択トランジスタと直列に接続され、電荷を蓄積するフローティング状態の電荷蓄積層と、前記電荷蓄積層上に形成されて前記電荷蓄積層への電荷の移動を制御する制御ゲートとを有する積層ゲート構造のメモリトランジスタと、隣接メモリセルを分離する分離膜表面に形成され、消去動作時、前記電荷蓄積層との間で電荷を移動させる消去ゲートとを備え、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの選択トランジスタの選択ゲートに接続される複数のワード線、および
    各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの選択トランジスタの不純物領域に接続される複数のビット線とを備える、半導体装置。
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