JP2010261863A - 試験装置および試験方法 - Google Patents

Abstract

【課題】高速信号のジッタおよびアイ開口測定の精度を向上する。
【解決手段】所定の観測期間において繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生部と、被試験デバイスの外部において外部サンプリングクロックの位相を順次シフトさせて、被試験デバイスに入力する位相制御部と、内部回路におけるサンプリングクロックを、内部サンプリングクロックから外部サンプリングクロックに切り替えさせる切替制御部と、内部回路が繰返信号を外部サンプリングクロックに応じてサンプリングした結果に基づいて、内部回路の特性を測定する測定部とを備える試験装置を提供する。
【選択図】図１

Description

本発明は、試験装置および試験方法に関する。

従来、デバイスが生成する信号のジッタ量およびアイ開口の特性を測定する方法として、被測定信号を遅延させる可変遅延回路をデバイス内部に設け、遅延量ごとにビット誤り率を測定する方法が知られている。また、被測定信号の周波数の非整数倍の周波数を有する信号で被測定信号をサンプリングすることにより、ジッタを測定する方法も知られている。関連する技術として、以下の先行技術文献に記載された発明を認識している。

特開２００７−１２７６４５号公報

ところが、デバイス内部に可変遅延回路を設ける場合には、デバイスのプロセス、電圧、および、温度等の影響により、高精度で遅延時間を設定することが困難である。その結果、ジッタ等の測定結果に誤差が生じるという課題が生じている。被測定信号の周波数の非整数倍の周波数を有する信号で被測定信号をサンプリングする場合には、サンプリング後にデータ演算処理が必要になるので、回路規模が大きくなるという課題が生じている。さらに、いずれの方法においても、サンプリングクロックの周波数が高い場合には、サンプリングクロックが発生するノイズが、周辺回路に影響を与えるという問題が生じる。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスは、所定のパターン周期で所定のパターンが繰り返される繰返信号を、繰返信号のビット周期と略同一周期の内部サンプリングクロックでサンプリングする内部回路を有し、試験装置は、所定の観測期間において繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生部と、被試験デバイスの外部において外部サンプリングクロックの位相を順次シフトさせて、被試験デバイスに入力する位相制御部と、内部回路におけるサンプリングクロックを、内部サンプリングクロックから外部サンプリングクロックに切り替えさせる切替制御部と、内部回路が繰返信号を外部サンプリングクロックに応じてサンプリングした結果に基づいて、内部回路の特性を測定する測定部とを備える試験装置を提供する。

本発明の第２の態様においては、クロック発生部は、繰返信号のビット周期の整数倍の周期を有する外部サンプリングクロックを生成する試験装置を提供する。

本発明の第３の態様においては、測定部は、内部回路におけるサンプリング結果と、所定の期待値パターンとを比較した比較結果に基づいて、内部回路におけるジッタ耐性またはアイ開口の少なくとも一方を測定する試験装置を提供する。

本発明の第４の態様においては、被試験デバイスは、内部回路に内部サンプリングクロックおよび外部サンプリングクロックのいずれかを選択して入力するクロック選択部と、内部回路を試験するＢＩＳＴ部と、ＢＩＳＴ部およびデバイス外部の間でデータを受け渡す入出力ポートとを更に有し、切替制御部は、入出力ポートおよびＢＩＳＴ部を介してクロック選択部を制御して、クロック選択部に外部サンプリングクロックを選択させる試験装置を提供する。

本発明の第５の態様においては、繰返信号を生成して被試験デバイスに入力する入力側ＬＦＳＲ回路と、入力側ＬＦＳＲ回路と同一構成のフリップフロップおよび論理回路が設けられ、内部回路のサンプリング結果が初段のフリップフロップに入力されることで、サンプリング結果に同期した期待値パターンを生成する期待値側ＬＦＳＲ回路とを更に備える試験装置を提供する。

本発明の第６の態様においては、被試験デバイスは、与えられる動作クロックに応じて動作し、繰返信号を生成して内部回路にループバックする信号発生部を更に有し、試験装置は、動作クロックを生成して信号発生部に入力する動作クロック生成部と、動作クロックと同期した外部サンプリングクロックを生成して位相制御部に入力するサンプリングクロック生成部とを更に備える試験装置を提供する。

本発明の第７の態様においては、サンプリングクロック生成部は、動作クロック生成部よりジッタの小さいクロックを生成する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 繰返信号およびサンプリングクロックの関係を示す。 サンプリングクロックの位相が順次シフトされた場合の繰返信号とサンプリング結果との関係を示す。 測定部１４０におけるジッタ特性の測定手順を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 入力側ＬＦＳＲ回路１５０の構成を示す。 期待値側ＬＦＳＲ回路１６０の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 他の実施形態に係る試験装置１００、試験用デバイス２５０、および、外部デバイス５００の構成を示す。 他の実施形態に係る試験装置１００、試験用デバイス２５０、および、外部デバイス５００の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。試験装置１００は、被試験デバイス２００を試験する。試験装置１００は、所定のパターンを有する繰返信号等の入力信号を被試験デバイス２００に入力してよい。試験装置１００は、被試験デバイス２００が繰返信号に応じて出力する信号に基づいて、被試験デバイス２００の良否を判定してよい。

被試験デバイス２００は、内部回路３００を備える。また、被試験デバイス２００は、入力ピン２０２、入力ピン２０４、入力ピン２０６、および、出力ピン２０８を備える。入力ピン２０６は、被試験デバイス２００の通常動作時には使用されず、試験装置１００が被試験デバイス２００を試験する場合にのみ使用される。内部回路３００は、サンプリング部３１０、内部クロック発生部３２０、および、クロック選択部３３０を有する。内部回路３００は、所定のパターン周期で所定のパターンが繰り返される繰返信号を、繰返信号のビット周期と略同一周期の内部サンプリングクロックでサンプリングする。

内部クロック発生部３２０は、繰返信号からクロック成分を抽出して、内部サンプリングクロックを発生してよい。例えば、内部クロック発生部３２０は、フェーズロックループ回路を有してよい。内部クロック発生部３２０は、繰返信号の論理値の遷移タイミングに応じて内部クロックを生成することにより、繰返信号に同期したクロックを再生してよい。

被試験デバイス２００に入力される繰返信号は、「１」または「０」のいずれかの論理値を有するデータ列である。繰返信号は、所定のパターンが繰り返される擬似ランダムビットシーケンス（Pseudorandom Bit Sequence, ＰＲＢＳ）であってよい。

パターン周期は、当該データ列内で繰り返される所定のパターンが有するビット数である。例えば、データ列において、Ｎビット（Ｎは２以上の整数）のパターンが繰り返される場合のパターン周期はＮである。繰返信号が、パターン周期ＮのパターンがＬ回繰り返されるデータ列を有する場合、当該データ列の長さはＮ×Ｌビットとなる。

ビット周期Ｔ_ｄは、繰返信号に含まれるデータの単位長である。例えば、データ１ビットごとに発生するクロックの周波数がｆ_ｄ（Ｈｚ）である場合には、ビット周期は、Ｔ_ｄ＝１／ｆ_ｄとなる。内部回路３００は、内部クロック発生部３２０において、繰返信号のビット周期と略同一周期の内部サンプリングクロックを生成する。例えば、繰返信号のビット周期が１／ｆ_ｄの場合には、内部サンプリングクロックの周波数は、略ｆ_ｄとなる。

サンプリング部３１０は、通常動作時には、繰返信号を当該内部サンプリングクロックでサンプリングする。内部サンプリングクロックの周期が繰返信号の周期と略等しいので、サンプリング部３１０は、ビットごとに繰返信号をサンプリングすることができる。サンプリング部３１０は、被試験デバイス２００内の他の回路にサンプリング結果を出力してよい。被試験デバイス２００が試験装置１００により試験される場合には、サンプリング部３１０は、出力ピン２０８を介して、サンプリング結果を試験装置１００に対して出力する。

クロック選択部３３０は、サンプリング部３１０にサンプリングクロックを供給する。クロック選択部３３０は、内部クロック発生部３２０が発生する内部サンプリングクロック、および、入力ピン２０４から入力される外部サンプリングクロックのいずれか１つを選択して、サンプリング部３１０に入力する。

試験装置１００は、クロック発生部１１０、位相制御部１２０、切替制御部１３０、および、測定部１４０を備える。クロック発生部１１０は、所定の観測期間において繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成する。外部サンプリングクロックの周期は、繰返信号のビット周期の整数倍の周期を有する。例えば、繰返信号のビット周期が１００ｐｓである場合には、外部サンプリングクロックの周期は、４００ｐｓであってよい。

ここで、繰返信号のパターン周期に対してコヒーレントな周期とは、以下の関係を有する周期をいう。外部サンプリングクロックの周期Ｍ（Ｍは２以上の整数）が繰返信号のパターン周期Ｎに対してコヒーレントな周期である場合には、互いに素である整数ＡおよびＢに対して、Ｎ×Ａ＝Ｍ×Ｂの関係を有する。例えば、外部サンプリングクロックの周期Ｍが４であり、繰返信号のパターン周期Ｎが７の場合、Ｎ×Ａ＝Ｍ×Ｂの関係を満たすＡおよびＢは、それぞれ４および７である。４および７は互いに素である整数なので、当該外部サンプリングクロックは繰返信号に対してコヒーレントな周期を有する。

繰返信号のパターン周期がＮであり、外部サンプリングクロックの周期がＭの場合、サンプリング部３１０は、繰返パターンがＭ回発生する期間に渡って繰返信号をサンプリングすることにより、繰返信号が含む繰返パターン内の全てのビット位置のデータをサンプリングすることができる。具体的には、サンプリング部３１０は、１番目、（１＋Ｍ）番目、・・・、１＋Ｍ×（Ｎ−１）番目のデータをサンプリングすることにより、繰返信号に含まれるＮビットの全ての位置において、データをサンプリングすることができる。

例えば、繰返信号のパターン周期が７であり、外部サンプリングクロックの周期が４であるとする。繰返信号パターンが「ａｂｃｄｅｆｇａｂｃｄ・・・」（ａ〜ｇのそれぞれは「１」または「０」の論理値）である場合に、サンプリング部３１０は、１番目、５番目、・・・、２５番目のデータをサンプリングする。サンプリング部３１０は、繰返信号の４パターン周期に渡って４ビットごとにサンプリングをすることにより、ａｅｂｆｃｇｄの順番にサンプリングすることができる。

位相制御部１２０は、被試験デバイス２００の外部において外部サンプリングクロックの位相を順次シフトさせて、被試験デバイス２００に入力する。位相制御部１２０は、被試験デバイス２００に入力される繰返信号のビット周期Ｔ_ｄよりも小さな間隔で、ビット周期Ｔ_ｄ以上の期間に渡って、サンプリングクロックの位相を順次シフトしてよい。例えば、繰返信号のビット周期が１００ｐｓの場合、位相制御部１２０は、１ｐｓ単位でサンプリングクロックの位相を順次シフトしてよい。位相制御部１２０は、被試験デバイス２００の外部で位相を順次シフトするので、被試験デバイス２００のプロセスおよび温度等の影響を受けることなく、高精度で位相をシフトすることができる。

切替制御部１３０は、内部回路３００におけるサンプリングクロックを、内部サンプリングクロックから外部サンプリングクロックに切り替えさせる。具体的には、切替制御部１３０は、クロック選択部３３０を制御して、サンプリング部３１０に入力するクロックを切り替える。例えば、切替制御部１３０は、被試験デバイス２００のジッタ耐性、あるいは、被試験デバイス２００に入力される信号のアイ開口及びジッタ量等の特性を測定する場合に、位相制御部１２０が出力する外部サンプリングクロックがサンプリング部３１０に入力されるべく、クロック選択部３３０を制御してよい。切替制御部１３０は、論理信号をクロック選択部３３０に入力することにより、サンプリング部３１０に入力するサンプリングクロックを切り替えてよい。

測定部１４０は、内部回路３００が繰返信号を外部サンプリングクロックに応じてサンプリングした結果に基づいて、内部回路３００の特性を測定する。具体的には、測定部１４０は、切替制御部１３０が、内部回路３００におけるサンプリングクロックを、内部サンプリングクロックから外部サンプリングクロックに切り替えさせた状態で、内部回路３００におけるサンプリング結果に基づいて内部回路３００の特性を測定する。例えば、測定部１４０は、サンプリング部３１０が出力するサンプリング結果を所定の期待値と比較した結果に基づいて、内部回路３００のジッタ耐性を測定してよい。具体的には、測定部１４０は、内部回路３００が、サンプリング結果のビット誤り率が所定値以下となるサンプリングクロックの位相範囲に応じたジッタ耐性を有すると判定してよい。

測定部１４０は、内部回路３００におけるサンプリング結果と、所定の期待値パターンとを比較した結果に基づいて、内部回路３００におけるジッタ耐性またはアイ開口の少なくとも一方を測定してもよい。例えば、測定部１４０は、ビット誤り率に基づいてアイ開口を測定する代わりに、繰返信号が有するパターン周期ごとに、当該パターン長に等しい長さのデータ列のサンプリング結果が所定の期待値パターンと一致する確率に基づいて、内部回路３００のジッタ耐性またはアイ開口を測定してよい。

以上のように、本実施形態に係るサンプリング部３１０は、繰返信号のビット周期よりも長い周期でサンプリングしながらも、繰返信号が有する繰返パターンにおける全てのビット位置において、繰返信号をサンプリングできる。従って、サンプリング部３１０は、サンプリング周波数を低くすることができる。その結果、試験装置１００および被試験デバイス２００は、被試験デバイス２００内の他の回路および外部回路に対して影響を与えるノイズの発生を抑制することができる。

図２は、繰返信号およびサンプリングクロックの関係の一例を示す。繰返信号のパターン周期は７ビットであり、「１０１１１００」のデータパターンが繰り返されている。同図におけるサンプリングクロックは、繰返信号の各データの略中心位置において立ち上がる。サンプリングクロックの周期は、繰返信号４ビット分のデータ長に等しいので、繰返信号の１番目のビット、５番目のビット、９番目、・・・、１＋４×（ｋ−１）番目（ｋは１以上の整数）のビットを順次サンプリングする。

期待値は、繰返信号の１番目、５番目、９番目、・・・、１＋４×（ｋ−１）番目のデータの論理値に等しい。図２においては、繰返信号のデータの略中心位置においてサンプリングするので、サンプリング結果は期待値と等しい値となっている。

ところが、サンプリングクロックの位相が繰返信号のビット中心位置から離れると、サンプリング結果が期待値と異なる場合が生じる。特に、繰返信号がジッタを有する場合には、繰返信号のデータ端部付近におけるビット誤り率が高くなる。そこで、試験装置１００は、位相制御部１２０においてサンプリングクロックの位相を順次シフトして、それぞれの位相におけるビット誤り率を測定することにより、繰返信号のジッタおよびアイ開口を測定することができる。

図３は、サンプリングクロックの位相が順次シフトされた場合の繰返信号とサンプリング結果との関係を示す。同図における期待値は、点線で示すタイミング直後の繰返信号の値に相当する。位相制御部１２０は、点線で示すタイミングの前後のタイミングにおいて、サンプリングクロックの位相をＴ１からＴ６まで順次シフトする。

サンプリングクロックの位相がＴ１、Ｔ２、Ｔ３である場合には、点線で示すタイミングの前のデータがサンプリングされる。その結果、Ｔ１、Ｔ２、Ｔ３における「サンプリング結果１」が示す値は期待値と一致していない。これに対して、サンプリングクロックの位相がＴ４、Ｔ５、Ｔ６である場合には、点線で示すタイミングの後のデータがサンプリングされる。その結果、Ｔ４、Ｔ５、Ｔ６における「サンプリング結果２」が示す値は、期待値と一致している。

試験装置１００は、所定の期間に渡って、異なる位相を有するサンプリングクロックごとにビット誤り率を測定することにより、アイ開口を測定する。例えば、Ｔ４、Ｔ５、Ｔ６のサンプリングタイミングにおけるビット誤り率が零の場合に、測定部１４０は、Ｔ４、Ｔ５、Ｔ６の範囲内においてアイが開いていると判断してよい。試験装置１００は、ビット誤り率が所定値以下の場合に、アイが開いていると判断してもよい。試験装置１００は、それぞれのサンプリングクロックの位相差を繰返信号のビット周期よりも小さな間隔とした上で、ビット周期以上の範囲で位相をシフトすることにより、アイ開口の両端を検出することができる。

図４は、測定部１４０におけるジッタ特性の測定手順を示す。同図において、「期待値」は、測定部１４０において発生される「１」または「０」の論理値である。測定部１４０は、サンプリング部３１０から入力されるサンプリング結果に応じて、当該期待値を発生する。図４においては、繰返信号パターンに同期して、「１」、「０」、「１」、「１」の順番に期待値が変化している。

図４における「繰返信号」は、サンプリング部３１０に入力される、論理値「１」および「０」のいずれかを有する信号である。繰返信号の論理値は、所定の周期で遷移する。繰返信号の論理値が切り替わるタイミングにおいては、ジッタが生じている。

図４における「サンプリングクロック」は、位相制御部１２０が出力するサンプリングクロックを示す。位相制御部１２０は、試験装置１００が被試験デバイス２００を試験する間に、繰返信号の周期に対して小さい間隔で順次位相をシフトする。その結果、サンプリングクロックは、繰返信号に対して複数の異なる位相で発生している。

図４における「比較結果」は、繰返信号をサンプリングクロックでサンプリングした結果と、期待値とを比較した結果を示す。繰返信号の論理値が遷移するタイミング付近においては、繰返信号が期待値と異なる場合が生じるので、比較結果が「Ｆ（フェイル）」となる。繰返信号の論理値が遷移しないタイミングにおいては、繰返信号が期待値と一致するので、比較結果が「Ｐ（パス）」となる。

図４における「確率密度関数」は、繰返信号を複数回に渡って測定した場合に生じる、それぞれのサンプリングタイミングにおける「フェイル」の発生確率のヒストグラムを示す。「フェイル」が発生する確率は、繰返信号のデータ遷移タイミング付近において最も高い。当該確率は、繰返信号のデータ遷移タイミングから離れると共に低くなる。

測定部１４０は、サンプリング部３１０から取得するサンプリング結果を所定の期待値と比較することにより、サンプリング結果に生じるビット誤りの確率密度関数を算出してよい。また、測定部１４０は、算出した確率密度関数に基づいて、ジッタ分布、ジッタ量、および、ジッタの種別等を解析してよい。例えば、測定部１４０は、確率密度関数の分布を所定の分布と比較して確定ジッタ成分を特定することにより、ランダムジッタ成分と確定ジッタ成分とを分離してよい。

図５は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。本実施形態に係る被試験デバイス２００は、図１に示す構成に対して、ＢＩＳＴ部４００および入出力ポート２１０を更に有する。ＢＩＳＴ部４００は、内部回路３００を試験する。入出力ポート２１０は、ＢＩＳＴ部４００およびデバイス外部の間でデータを受け渡す。ＢＩＳＴ部４００は、被試験デバイス２００の自己診断試験をする。

ＢＩＳＴ部４００は、図５に示すように、比較部４１０および期待値発生部４２０を有してよい。比較部４１０は、サンプリング部３１０が出力するサンプリング結果の論理値を期待値発生部４２０が発生する期待値と比較して、比較結果を測定部１４０に入力する。ＢＩＳＴ部４００は、比較結果が不一致であるサンプリング結果の数を計数するカウンタを有してもよい。測定部１４０は、ＢＩＳＴ部４００から取得した計数結果に基づいて、繰返信号の特性を測定してもよい。

また、ＢＩＳＴ部４００は、クロック選択部３３０を制御して、自己診断試験に用いるサンプリングクロックを選択する。切替制御部１３０は、入出力ポート２１０およびＢＩＳＴ部４００を介してクロック選択部３３０を制御して、クロック選択部３３０に外部サンプリングクロックを選択させてよい。入出力ポート２１０は、データバス等の汎用インターフェイスであってもよい。切替制御部１３０が、ＢＩＳＴ部４００を介してクロックを選択することにより、切替制御部１３０とクロック選択部３３０との接続に用いる専用の入力ピン２０６を設ける必要がなくなる。

図６は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。本実施形態に係る試験装置１００は、図１に示す試験装置１００に対して、入力側ＬＦＳＲ回路１５０、期待値側ＬＦＳＲ回路１６０、および、動作クロック生成部１８０を更に備える。入力側ＬＦＳＲ回路１５０は、繰返信号を生成して被試験デバイス２００に入力する。期待値側ＬＦＳＲ回路１６０は、入力側ＬＦＳＲ（Linear Feedback Shift Register）回路１５０と同一構成のフリップフロップおよび論理回路を有する。期待値側ＬＦＳＲ回路１６０は、サンプリング部３１０におけるサンプリング結果が初段のフリップフロップに入力されることで、サンプリング結果に同期した期待値パターンを生成する。動作クロック生成部１８０は、入力側ＬＦＳＲ回路１５０および期待値側ＬＦＳＲ回路１６０を動作させる動作クロックを生成する。動作クロック生成部１８０は、クロック発生部１１０が出力するクロックを逓倍して動作クロックを生成してよい。

図７は、入力側ＬＦＳＲ回路１５０の構成を示す。入力側ＬＦＳＲ回路１５０は、リニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いて、擬似ランダムビットシーケンス（ＰＲＢＳ）から成る論理パターンを有する繰返信号を生成する。入力側ＬＦＳＲ回路１５０は、複数のフリップフロップ１５２（フリップフロップ１５２−１、フリップフロップ１５２−２、・・・、フリップフロップ１５２−（ｎ−１）、フリップフロップ１５２−ｎ）および排他的論理和回路１５４を有する。

それぞれのフリップフロップ１５２には、発生すべき論理パターンに応じた初期値が設定される。それぞれのフリップフロップ１５２は、動作クロック生成部１８０が発生する動作クロックの立ち上がりエッジに応じて前段のフリップフロップ１５２が出力するデータをラッチする。

フリップフロップ１５２−（ｎ−１）およびフリップフロップ１５２−ｎの出力は、排他的論理和回路１５４に入力される。排他的論理和回路１５４の出力はフリップフロップ１５２−１に入力される。排他的論理和回路１５４に接続されるフリップフロップ１５２は、リニアフィードバックシフトレジスタの生成多項式に応じて選択されてよい。排他的論理和回路１５４は、擬似ランダムビットシーケンスから成る繰返信号を生成する。排他的論理和回路１５４が生成する繰返信号は、入力ピン２０２を介して、サンプリング部３１０に入力される。

図８は、期待値側ＬＦＳＲ回路１６０の構成を示す。期待値側ＬＦＳＲ回路１６０は、複数のフリップフロップ１６２（フリップフロップ１６２−１、フリップフロップ１６２−２、・・・、フリップフロップ１６２−（ｎ−１）、フリップフロップ１６２−ｎ）、排他的論理和回路１６４、および、切替部１６６を有する。期待値側ＬＦＳＲ回路１６０は、入力側ＬＦＳＲ回路１５０と同様に、リニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いて、擬似ランダムビットシーケンス（ＰＲＢＳ）から成る論理パターンを有する信号を生成する。それぞれのフリップフロップ１６２は、動作クロック生成部１８０が発生する動作クロックの立ち上がりエッジに応じて前段のフリップフロップ１６２が出力するデータをラッチする。フリップフロップ１６２−（ｎ−１）およびフリップフロップ１６２−ｎの出力は、排他的論理和回路１６４に入力される。フリップフロップ１６２と排他的論理和回路１６４との接続関係は、入力側ＬＦＳＲ回路１５０内のフリップフロップ１５２と排他的論理和回路１５４との接続関係に等しい。

フリップフロップ１６２−１には、サンプリング部３１０のサンプリング結果が入力される。フリップフロップ１６２−１に入力されたサンプリング結果は、動作クロックの立ち上がりエッジに応じて、順次後段のフリップフロップ１６２に出力される。フリップフロップ１６２−１が、サンプリング部３１０が出力する最初のサンプリング結果を取得した動作クロックから起算して、ｎ番目の動作クロックにおいて、フリップフロップ１６２−ｎが当該サンプリング結果をラッチする。

その後、排他的論理和回路１６４は、入力側ＬＦＳＲ回路１５０が生成する擬似ランダム系列の繰返信号と等しいパターンの期待値パターンの出力を開始する。排他的論理和回路１６４は、生成した期待値パターンを測定部１４０に入力すると共に、切替部１６６を介して、フリップフロップ１６２−１に入力する。

切替部１６６は、フリップフロップ１６２−１に入力するデータを選択する。具体的には、切替部１６６は、サンプリング部３１０が出力するサンプリング結果、または、排他的論理和回路１６４が出力するデータのいずれかを選択する。切替部１６６は、フリップフロップ１６２−１が最初のサンプリング結果を取得したクロックから起算して、ｎ番目の動作クロックが入力されるまでの間は、サンプリング部３１０が出力するデータをフリップフロップ１６２−１に入力する。切替部１６６は、当該ｎ番目の動作クロックの入力後、排他的論理和回路１６４が出力するデータをフリップフロップ１６２−１に入力するべく選択を切り替えてよい。

位相制御部１２０は、少なくとも、フリップフロップ１６２−１が最初のサンプリング結果を取得した動作クロックから起算してｎ番目の動作クロックがフリップフロップ１６２−１に入力されるまでは、サンプリング部３１０が繰返信号の各データの略中央位置でサンプリングするべく、サンプリングクロックの位相を制御する。これにより、期待値側ＬＦＳＲ回路１６０は、繰返信号の先頭から所定数のデータを誤りなく取得することができる。

期待値側ＬＦＳＲ回路１６０は、排他的論理和回路１６４の出力がフリップフロップ１６２−１に入力されるべく切替部１６６が接続を切り替えた後には、サンプリング部３１０が出力するサンプリング結果の値によらず、サンプリング部３１０に入力される繰返信号と等しいパターンを有する期待値パターンを生成できる。排他的論理和回路１６４の出力がフリップフロップ１６２−１に入力され始めた後に、位相制御部１２０は、サンプリングクロックの位相シフトを開始してよい。

試験装置１００は、入力側ＬＦＳＲ回路１５０に入力する動作クロックに所定のジッタを印加することにより、入力側ＬＦＳＲ回路１５０が生成する繰返信号にジッタを印加してよい。測定部１４０は、サンプリング部３１０が出力したサンプリング結果を期待値側ＬＦＳＲ回路１６０が出力する期待値と比較することにより、ジッタが印加された繰返信号をサンプリングした場合のアイ開口を測定する。測定部１４０は、アイ開口の測定結果に基づいて、内部回路３００のジッタ耐性を測定してよい。

サンプリング部３１０および期待値側ＬＦＳＲ回路１６０は、生成したデータをシリアル／パラレル変換した上で出力してよい。測定部１４０は、サンプリング部３１０が出力するパラレルデータと、期待値側ＬＦＳＲ回路１６０が出力する期待値のパラレルデータとを比較することによって、サンプリング結果に基づいて繰返信号の特性を測定してよい。

図９は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。同図においては、図６に示す試験装置１００が備える入力側ＬＦＳＲ回路１５０および期待値側ＬＦＳＲ回路１６０を、被試験デバイス２００が備える。入力側ＬＦＳＲ回路１５０は、入力ピン２１２を介して動作クロック生成部１８０から入力される動作クロックに同期して、擬似ランダムビットシーケンス（ＰＲＢＳ）から成る論理パターンを有する繰返信号を生成する。入力側ＬＦＳＲ回路１５０は、生成した繰返信号をサンプリング部３１０に入力する。

期待値側ＬＦＳＲ回路１６０は、入力側ＬＦＳＲ回路１５０と同一構成のフリップフロップおよび論理回路を有する。期待値側ＬＦＳＲ回路１６０は、サンプリング部３１０におけるサンプリング結果が初段のフリップフロップに入力されることにより、サンプリング結果に同期した期待値パターンを生成する。期待値側ＬＦＳＲ回路１６０は、動作クロック生成部１８０から入力される動作クロックに同期して、期待値を生成してよい。また、期待値側ＬＦＳＲ回路１６０は、所定数の動作クロックが入力される間にサンプリング結果を取得した後に、入力側ＬＦＳＲ回路１５０が出力する繰返信号のパターンと同一のパターンを有する期待値の生成を開始してよい。

期待値側ＬＦＳＲ回路１６０は、生成した期待値を比較部４１０に入力する。比較部４１０は、サンプリング部３１０から入力されたサンプリング結果を当該期待値と比較する。比較部４１０は、比較結果を測定部１４０に入力する。測定部１４０は、比較部４１０から取得した比較結果に基づいて、繰返信号のアイ開口、ならびに、内部回路３００のジッタ耐性を測定してよい。

図１０は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。本実施形態に係る試験装置１００は、図５に示す構成に対して、信号発生部１７０、動作クロック生成部１８０、および、サンプリングクロック生成部１９０を更に備える。信号発生部１７０は、与えられる動作クロックに応じて動作し、繰返信号を生成して被試験デバイス２００に入力する。動作クロック生成部１８０は、動作クロックを生成して信号発生部１７０に入力する。信号発生部１７０は、動作クロック生成部１８０が生成する動作クロックに応じて擬似ランダムビットシーケンス（ＰＲＢＳ）を発生してよい。

サンプリングクロック生成部１９０は、動作クロックと同期した外部サンプリングクロックを生成して位相制御部１２０に入力する。サンプリングクロック生成部１９０は、動作クロック生成部１８０が生成する同期クロックをフェーズロックループ回路に入力することにより、動作クロックと同期したサンプリングクロックを生成してよい。以上の構成により、サンプリング部３１０に入力される繰返信号とサンプリングクロックとを同期させることができる。

試験装置１００は、位相制御部１２０においてサンプリングクロックの位相をシフトさせる代わりに、繰返信号の位相をシフトさせてもよい。具体的には、動作クロック生成部１８０は、サンプリングクロック生成部１９０が生成するサンプリングクロックに対して、順次位相をシフトさせた動作クロックを発生してよい。例えば、繰返信号の周期が１００ｐｓの場合、動作クロック生成部１８０は、１ｐｓ単位で動作クロックを順次シフトさせてよい。また、動作クロック生成部１８０は、少なくとも繰返信号の１周期以上の期間に渡って、動作クロックの位相を順次シフトしてよい。

信号発生部１７０が、入力される動作クロックに対して所定の時間だけ遅延させたタイミングで信号を発生することにより、繰返信号の位相を順次シフトさせてもよい。信号発生部１７０は、遅延させる時間を順次切り替えることにより、サンプリングクロックに対する繰返信号の位相を順次シフトさせることができる。

また、試験装置１００は、サンプリングクロックおよび繰返信号の位相を同時に順次シフトさせてもよい。試験装置１００は、サンプリングクロックおよび繰返信号の最小位相シフト間隔として、互いに素となる異なる値を選択することにより、サンプリングクロックおよび繰返信号の間の相対位相を、より柔軟に設定することができる。例えば、サンプリングクロックの最小位相シフト間隔が２ｐｓであり、繰返信号の最小位相シフト間隔が３ｐｓである場合には、相対位相を５ｐｓ、７ｐｓなどの値に設定することができる。

図１１は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。本実施形態に係る試験装置１００は、図５に示す構成に対して、動作クロック生成部１８０およびサンプリングクロック生成部１９０を更に備える。被試験デバイス２００は、図５に示す構成に対して、出力ピン２１４および信号発生部４３０を更に備える。

動作クロック生成部１８０は、動作クロックを生成して信号発生部４３０に入力する。サンプリングクロック生成部１９０は、動作クロックと同期した外部サンプリングクロックを生成して位相制御部１２０に入力する。信号発生部４３０は、与えられる動作クロックに応じて動作し、繰返信号を生成して内部回路３００にループバックする。

信号発生部４３０は、動作クロック生成部１８０が生成する動作クロックに応じて擬似ランダムビットシーケンス（ＰＲＢＳ）を発生してよい。信号発生部４３０は、発生した繰返信号を出力ピン２１４に出力する。出力ピン２１４が被試験デバイス２００の外部で入力ピン２０２に接続されれば、信号発生部４３０が発生した繰返信号は、出力ピン２１４および入力ピン２０２を介して、サンプリング部３１０に入力される。信号発生部４３０は、出力ピン２１４および入力ピン２０２を介することなく、サンプリング部３１０に繰返信号を入力してもよい。

サンプリングクロック生成部１９０は、動作クロック生成部１８０よりジッタの小さいクロックを生成してもよい。繰返信号のジッタ特性を測定する場合に、サンプリングクロックがジッタを有すると、測定結果に生じる誤差が大きくなる。そこで、サンプリングクロック生成部１９０が、繰返信号を発生する基準となる動作クロックのジッタよりも小さいジッタを有するサンプリングクロックを生成することにより、測定精度を高めることができる。

内部回路３００は、位相制御部１２０から入力されるサンプリングクロックを逓倍するフェーズロックループ回路を更に有してもよい。この場合には、入力ピン２０４を介して入力されるサンプリングクロックの周波数を下げることができるので、試験装置１００および被試験デバイス２００の外部に放射されるノイズが更に低減される。

図１２は、他の実施形態に係る試験装置１００、試験用デバイス２５０、および、外部デバイス５００の構成を示す。外部デバイス５００は、動作クロック生成部１８０が出力する動作クロックに応じて、繰返信号を出力する。外部デバイス５００は、試験用デバイス２５０の入力ピン２０２を介して、サンプリング部３１０に繰返信号を入力する。試験装置１００は、試験用デバイス２５０を制御することにより、外部デバイス５００が出力する繰返信号のジッタ量等の特性を試験することができる。

例えば、試験用デバイス２５０として、内部回路３００のジッタ耐性等の特性が既知のデバイスを用いれば、試験装置１００は、試験用デバイス２５０が出力するサンプリング結果を測定することにより、外部デバイス５００の出力信号の特性を試験することができる。具体的には、比較部４１０は、外部デバイス５００が出力する繰返信号のサンプリング結果を、期待値発生部４２０が発生する期待値と比較する。本実施形態に係る構成においては、外部デバイス５００の動作周波数が試験装置１００の測定可能周波数を上回る場合であっても、試験用デバイス２５０の動作周波数が十分に高い場合には、試験装置１００は、外部デバイス５００が出力する繰返信号の特性を測定することができる。なお、試験装置１００は、試験用デバイス２５０を内蔵してもよい。

図１３は、他の実施形態に係る試験装置１００、試験用デバイス２５０、および、外部デバイス５００の構成を示す。外部デバイス５００は、入力側ＬＦＳＲ回路１５０を有する。入力側ＬＦＳＲ回路１５０は、擬似ランダムビットシーケンス（ＰＲＢＳ）から成る論理パターンを有する繰返信号を生成する。入力側ＬＦＳＲ回路１５０は、入力ピン２０２を介して、生成した繰返信号を内部回路３００に入力する。

試験用デバイス２５０は、図１２に示す期待値発生部４２０を期待値側ＬＦＳＲ回路１６０により構成する。期待値側ＬＦＳＲ回路１６０は、入力側ＬＦＳＲ回路１５０と同一構成のフリップフロップおよび論理回路を有する。期待値側ＬＦＳＲ回路１６０は、サンプリング部３１０が出力するサンプリング結果が初段のフリップフロップに入力されることにより、サンプリング結果に同期した期待値パターンを生成する。期待値側ＬＦＳＲ回路１６０は、内部クロック発生部３２０が出力するクロックに同期して、期待値パターンを生成してよい。また、期待値側ＬＦＳＲ回路１６０は、所定数のクロックが入力される間にサンプリング結果を取得した後に、入力側ＬＦＳＲ回路１５０が出力する繰返信号のパターンと同一のパターンを有する期待値の生成を開始してよい。

期待値側ＬＦＳＲ回路１６０は、生成した期待値を比較部４１０に入力する。比較部４１０は、サンプリング部３１０から入力されたサンプリング結果を当該期待値と比較する。比較部４１０は、比較結果を測定部１４０に入力する。測定部１４０は、比較部４１０から取得した比較結果に基づいて、外部デバイス５００が出力する繰返信号のジッタ量等の特性を測定してよい。

なお、図１０、図１１、図１２、および、図１３における動作クロック生成部１８０は、図６に示す構成と同様に、クロック発生部１１０が出力するクロックを逓倍することにより動作クロックを生成してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 試験装置、１１０ クロック発生部、１２０ 位相制御部、１３０ 切替制御部、１４０ 測定部、１５０ 入力側ＬＦＳＲ回路、１５２ フリップフロップ、１５４ 排他的論理和回路、１６０ 期待値側ＬＦＳＲ回路、１６２ フリップフロップ、１６４ 排他的論理和回路、１６６ 切替部、１７０ 信号発生部、１８０ 動作クロック生成部、１９０ サンプリングクロック生成部、２００ 被試験デバイス、２０２ 入力ピン、２０４ 入力ピン、２０６ 入力ピン、２０８ 出力ピン、２１０ 入出力ポート、２１２ 入力ピン、２１４ 出力ピン、２５０ 試験用デバイス、３００ 内部回路、３１０ サンプリング部、３２０ 内部クロック発生部、３３０ クロック選択部、４００ ＢＩＳＴ部、４１０ 比較部、４２０ 期待値発生部、４３０ 信号発生部、５００ 外部デバイス

Claims (14)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスは、所定のパターン周期で所定のパターンが繰り返される繰返信号を、前記繰返信号のビット周期と略同一周期の内部サンプリングクロックでサンプリングする内部回路を有し、
   前記試験装置は、
   所定の観測期間において前記繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生部と、
   前記被試験デバイスの外部において前記外部サンプリングクロックの位相を順次シフトさせて、前記被試験デバイスに入力する位相制御部と、
   前記内部回路におけるサンプリングクロックを、前記内部サンプリングクロックから前記外部サンプリングクロックに切り替えさせる切替制御部と、
   前記内部回路が前記繰返信号を前記外部サンプリングクロックに応じてサンプリングした結果に基づいて、前記内部回路の特性を測定する測定部と
   を備える試験装置。
2. 前記クロック発生部は、前記繰返信号の前記ビット周期の整数倍の周期を有する前記外部サンプリングクロックを生成する
   請求項１に記載の試験装置。
3. 前記測定部は、前記内部回路におけるサンプリング結果と、所定の期待値パターンとを比較した比較結果に基づいて、前記内部回路におけるジッタ耐性またはアイ開口の少なくとも一方を測定する
   請求項１または２に記載の試験装置。
4. 前記被試験デバイスは、前記内部回路に前記内部サンプリングクロックおよび前記外部サンプリングクロックのいずれかを選択して入力するクロック選択部と、前記内部回路を試験するＢＩＳＴ部と、前記ＢＩＳＴ部およびデバイス外部の間でデータを受け渡す入出力ポートとを更に有し、
   前記切替制御部は、前記入出力ポートおよび前記ＢＩＳＴ部を介して前記クロック選択部を制御して、前記クロック選択部に前記外部サンプリングクロックを選択させる
   請求項１から３のいずれかに記載の試験装置。
5. 前記繰返信号を生成して前記被試験デバイスに入力する入力側ＬＦＳＲ回路と、
   前記入力側ＬＦＳＲ回路と同一構成のフリップフロップおよび論理回路が設けられ、前記内部回路のサンプリング結果が初段の前記フリップフロップに入力されることで、前記サンプリング結果に同期した前記期待値パターンを生成する期待値側ＬＦＳＲ回路と
   を更に備える請求項３に記載の試験装置。
6. 与えられる動作クロックに応じて動作し、前記繰返信号を生成して前記被試験デバイスに入力する信号発生部と、
   前記動作クロックを生成して前記信号発生部に入力する動作クロック生成部と、
   前記動作クロックと同期した前記外部サンプリングクロックを生成して前記位相制御部に入力するサンプリングクロック生成部と
   を更に備える請求項１から４のいずれかに記載の試験装置。
7. 前記被試験デバイスは、与えられる動作クロックに応じて動作し、前記繰返信号を生成して前記内部回路にループバックする信号発生部を更に有し、
   前記試験装置は、
   前記動作クロックを生成して前記信号発生部に入力する動作クロック生成部と、
   前記動作クロックと同期した前記外部サンプリングクロックを生成して前記位相制御部に入力するサンプリングクロック生成部と
   を更に備える請求項１から４のいずれかに記載の試験装置。
8. 前記サンプリングクロック生成部は、前記動作クロック生成部よりジッタの小さいクロックを生成する
   請求項６または７に記載の試験装置。
9. 前記被試験デバイスは、前記繰返信号を生成して前記内部回路に入力する入力側ＬＦＳＲ回路と、
   前記入力側ＬＦＳＲ回路と同一構成のフリップフロップおよび論理回路が設けられ、前記内部回路のサンプリング結果が初段の前記フリップフロップに入力されることで、前記サンプリング結果に同期した前記期待値パターンを生成する期待値側ＬＦＳＲ回路と
   を更に備える請求項３に記載の試験装置。
10. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスは、所定のパターン周期で所定のパターンが繰り返される繰返信号を、前記繰返信号のビット周期と略同一周期の内部サンプリングクロックでサンプリングする内部回路を有し、
    前記試験装置は、
    所定の観測期間において前記繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生部と、
    前記被試験デバイスの外部において前記繰返信号の位相を順次シフトさせて前記被試験デバイスに入力することで、前記繰返信号と前記内部サンプリングクロックとの間の位相を順次シフトさせる動作クロック生成部と、
    前記内部回路におけるサンプリングクロックを、前記内部サンプリングクロックから前記外部サンプリングクロックに切り替えさせる切替制御部と、
    前記内部回路が前記繰返信号を前記外部サンプリングクロックに応じてサンプリングした結果に基づいて、前記内部回路の特性を測定する測定部と
    を備える試験装置。
11. 被試験デバイスを試験する試験方法であって、
    前記被試験デバイスは、所定のパターン周期で所定のパターンが繰り返される繰返信号を、前記繰返信号のビット周期と略同一周期の内部サンプリングクロックでサンプリングする内部回路を有し、
    所定の観測期間において前記繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生段階と、
    前記被試験デバイスの外部において前記外部サンプリングクロックの位相を順次シフトさせて、前記被試験デバイスに入力する位相制御段階と、
    前記内部回路におけるサンプリングクロックを、前記内部サンプリングクロックから前記外部サンプリングクロックに切り替えさせる切替制御段階と、
    前記内部回路が前記繰返信号を前記外部サンプリングクロックに応じてサンプリングした結果に基づいて、前記内部回路の特性を測定する測定段階と
    を備える試験方法。
12. 試験用デバイスを制御して外部デバイスを試験する試験装置であって、
    前記試験用デバイスは、前記外部デバイスが出力する所定のパターン周期で所定のパターンが繰り返される繰返信号を、前記繰返信号のビット周期と略同一周期の内部サンプリングクロックでサンプリングする内部回路を有し、
    前記試験装置は、
    所定の観測期間において前記繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生部と、
    前記試験用デバイスの外部において前記外部サンプリングクロックの位相を順次シフトさせて、前記試験用デバイスに入力する位相制御部と、
    前記内部回路におけるサンプリングクロックを、前記内部サンプリングクロックから前記外部サンプリングクロックに切り替えさせる切替制御部と、
    前記内部回路が前記繰返信号を前記外部サンプリングクロックに応じてサンプリングした結果に基づいて、前記繰返信号の特性を測定する測定部と
    を備える試験装置。
13. 前記外部デバイスは、前記繰返信号を生成して前記内部回路に入力する入力側ＬＦＳＲ回路を有し、
    前記試験用デバイスは、前記入力側ＬＦＳＲ回路と同一構成のフリップフロップおよび論理回路が設けられ、前記内部回路のサンプリング結果が初段の前記フリップフロップに入力されることで、前記サンプリング結果に同期した期待値パターンを生成する期待値側ＬＦＳＲ回路を有し、
    前記測定部は、前記内部回路におけるサンプリング結果と、前記期待値パターンとを比較した比較結果に基づいて、前記繰返信号の特性を測定する、請求項１２に記載の試験装置。
14. 試験用デバイスを制御して外部デバイスを試験する試験方法であって、
    前記試験用デバイスは、前記外部デバイスが出力する所定のパターン周期で所定のパターンが繰り返される繰返信号を、前記繰返信号のビット周期と略同一周期の内部サンプリングクロックでサンプリングする内部回路を有し、
    所定の観測期間において前記繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生段階と、
    前記試験用デバイスの外部において前記外部サンプリングクロックの位相を順次シフトさせて、前記試験用デバイスに入力する位相制御段階と、
    前記内部回路におけるサンプリングクロックを、前記内部サンプリングクロックから前記外部サンプリングクロックに切り替えさせる切替制御段階と、
    前記内部回路が前記繰返信号を前記外部サンプリングクロックに応じてサンプリングした結果に基づいて、前記繰返信号の特性を測定する測定段階と
    を備える試験方法。

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