JP2010258678A

JP2010258678A - Clock / data recovery circuit, recovery method, and station side apparatus

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Publication number: JP2010258678A
Application number: JP2009105220A
Authority: JP
Inventors: Daisuke Umeda; 大助梅田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2009-04-23
Filing date: 2009-04-23
Publication date: 2010-11-11
Anticipated expiration: 2029-04-23
Also published as: JP5446425B2

Abstract

【課題】バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。
【解決手段】周波数逓倍部１１０により、参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号とする他、入力選択部１１１を用いて入力を選択する。すなわち、データ信号としてのバースト信号が入力されているときは、入力されたバースト信号と位相が同期するように再生クロック信号を生成し、バースト信号が入力されていないときは逓倍クロック信号と位相が同期するように再生クロック信号を生成する。
【選択図】図４A clock / data recovery circuit, a recovery method, and a recovery circuit capable of preventing the occurrence of a phenomenon that a frequency is temporarily shifted greatly from a reference clock signal when a no-signal section between burst signals is entered. The station-side device that was present is provided.
A frequency multiplier 110 multiplies a frequency of a reference clock signal to a frequency corresponding to a data signal to obtain a multiplied clock signal, and selects an input using an input selector 111. That is, when a burst signal as a data signal is input, a reproduction clock signal is generated so that the phase is synchronized with the input burst signal, and when the burst signal is not input, the phase of the multiplied clock signal is A reproduction clock signal is generated so as to be synchronized.
[Selection] Figure 4

Description

本発明は、局側装置と複数の宅側装置とが互いに光ファイバで結ばれるＰＯＮ（ Passive Optical Network ）システムにおける、上りバースト信号の受信側である局側装置内で好適に使用可能な、クロック・データ再生（ CDR: Clock and Data Recovery ）回路及び再生方法に関する。 The present invention provides a clock that can be suitably used in a station-side device that is an upstream burst signal reception side in a PON (Passive Optical Network) system in which a station-side device and a plurality of home-side devices are connected to each other by optical fibers. -It relates to a data recovery (CDR: Clock and Data Recovery) circuit and a playback method.

一般的に使用されているＰＬＬ方式のクロック・データ再生回路では、アレキサンダー位相比較器等の位相比較器を用いて、入力データ信号と電圧制御型発振器（ＶＣＯ）の発振するクロック信号との位相比較を行い、双方の位相が等しくなるように電圧制御型発振器の制御電圧をフィードバック制御する（例えば、特許文献１参照。）。 In a commonly used PLL clock / data recovery circuit, a phase comparator such as an Alexander phase comparator is used to compare the phase of an input data signal and a clock signal generated by a voltage controlled oscillator (VCO). The feedback control is performed on the control voltage of the voltage controlled oscillator so that both phases are equal (see, for example, Patent Document 1).

しかし、入力データ信号と、電圧制御型発振器の出力との位相差が±１８０度を超えると、位相比較器では正常な位相比較ができない。そこで、電圧制御型発振器の発振周波数を、予め入力データ信号の周波数に近い値に初期化しておく必要がある。例えば、位相周波数比較器を用いたフィードバックループを別に設け、電圧制御型発振器の発信周波数を参照クロック信号の周波数に初期化しておくことが考えられる（例えば、特願２００８−２７６５２参照。）。 However, if the phase difference between the input data signal and the output of the voltage controlled oscillator exceeds ± 180 degrees, the phase comparator cannot perform a normal phase comparison. Therefore, it is necessary to initialize the oscillation frequency of the voltage controlled oscillator to a value close to the frequency of the input data signal in advance. For example, a feedback loop using a phase frequency comparator may be separately provided, and the oscillation frequency of the voltage controlled oscillator may be initialized to the frequency of the reference clock signal (see, for example, Japanese Patent Application No. 2008-27652).

位相周波数比較器はクロック信号に合わせて動作可能であり、広い同期範囲を有している。例えば電圧制御型発振器の起動時に、発振周波数と入力データ信号の周波数とが互いに大きく異なる場合に、発振周波数を参照クロック信号に同期させることで、初期化を行うことができる。なお、位相周波数比較器は高速（例えば１０ＧＨｚ）動作に難があるため、分周して得た分周クロック信号の周波数を参照クロック信号の周波数と比較することが好ましい。この分周比は、例えば１／６４という大きな比となる。 The phase frequency comparator can operate according to the clock signal and has a wide synchronization range. For example, when the voltage-controlled oscillator is started up, if the oscillation frequency and the frequency of the input data signal are greatly different from each other, initialization can be performed by synchronizing the oscillation frequency with the reference clock signal. Since the phase frequency comparator is difficult to operate at high speed (for example, 10 GHz), it is preferable to compare the frequency of the divided clock signal obtained by frequency division with the frequency of the reference clock signal. This division ratio is a large ratio of 1/64, for example.

特開２０００−３４９６２７号公報（図１）JP 2000-349627 A (FIG. 1)

上記のような従来のクロック・データ再生回路でバースト信号を受信する場合、バースト信号間の無信号区間では、電圧制御型発振器の発振周波数が、次に来るバースト信号の周波数から大きく外れないように、分周クロック信号の周波数を参照クロック信号の周波数に合わせておく必要がある。しかしながら、分周比を大きくすると、分周クロック信号と参照クロック信号とで周波数が同じであっても、位相が大きく異なることがあった。 When receiving a burst signal with the conventional clock / data recovery circuit as described above, the oscillation frequency of the voltage controlled oscillator does not deviate significantly from the frequency of the next burst signal in the no-signal interval between burst signals. Therefore, it is necessary to match the frequency of the divided clock signal with the frequency of the reference clock signal. However, when the frequency division ratio is increased, the phase may be greatly different even if the frequency is the same between the frequency-divided clock signal and the reference clock signal.

位相が大きく異なると、その差を無くそうとして、電圧制御型発振器の発振周波数が大きく変化し、一時的に参照クロック信号の周波数から大きく外れる。従って、再び電圧制御型発振器の発振周波数が参照クロック信号と同期して安定するまでに長い時間が必要となる。そのため、バースト信号間の無信号区間を長く確保しないと、次のバースト信号が受信できないという問題点があった。 If the phases are greatly different, the oscillation frequency of the voltage controlled oscillator changes greatly in an attempt to eliminate the difference and temporarily deviates greatly from the frequency of the reference clock signal. Therefore, it takes a long time for the oscillation frequency of the voltage controlled oscillator to stabilize again in synchronization with the reference clock signal. Therefore, there is a problem that the next burst signal cannot be received unless a long no-signal section between burst signals is secured.

かかる従来の問題点に鑑み、本発明は、バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供することを目的とする。 In view of such a conventional problem, the present invention provides a clock / data recovery circuit capable of preventing the occurrence of a phenomenon in which a frequency is temporarily shifted greatly from a reference clock signal when entering a no-signal section between burst signals. Another object of the present invention is to provide a reproducing apparatus and a station apparatus using the reproducing circuit.

（１）本発明は、入力されたデータ信号に基づいてクロック信号及びデータ信号を再生するクロック・データ再生回路であって、
入力された信号と位相が同期するように再生クロック信号を生成する再生クロック信号生成手段と、参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号を生成する周波数逓倍部と、前記データ信号としてのバースト信号が入力されているときは当該バースト信号を前記再生クロック信号生成手段に入力として与え、バースト信号が入力されていないときは前記逓倍クロック信号を前記再生クロック信号生成手段に入力として与える入力選択部とを備えたものである。 (1) The present invention is a clock / data recovery circuit for recovering a clock signal and a data signal based on an input data signal,
A regenerated clock signal generating means for generating a regenerated clock signal so that the phase of the input signal is synchronized, and a frequency multiplying unit for generating a multiplied clock signal by multiplying the frequency of the reference clock signal to a frequency corresponding to the data signal, When a burst signal as the data signal is input, the burst signal is given as an input to the reproduction clock signal generation means, and when the burst signal is not input, the multiplied clock signal is supplied to the reproduction clock signal generation means. And an input selection unit to be given as an input.

上記のように構成されたクロック・データ再生回路では、バースト信号が入力されているときは当該バースト信号が再生クロック信号生成手段に入力として与えられ、再生クロック信号が生成される。一方、バースト信号が入力されていないときは、参照クロック信号の周波数を逓倍した逓倍クロック信号と再生クロック信号との位相同期を図るので、再生クロック信号を分周して参照クロック信号に初期化するという分周を用いた処理をしなくてよい。すなわち、分周に起因して発生しやすい、再生クロック信号の周波数が一時的に大きくずれるという現象の発生を防止することができる。 In the clock / data recovery circuit configured as described above, when a burst signal is input, the burst signal is supplied as input to the recovery clock signal generation means, and a recovery clock signal is generated. On the other hand, when no burst signal is input, the recovered clock signal is frequency-divided and initialized to the reference clock signal in order to achieve phase synchronization between the multiplied clock signal obtained by multiplying the frequency of the reference clock signal and the recovered clock signal. It is not necessary to perform processing using the frequency division. In other words, it is possible to prevent the occurrence of a phenomenon that the frequency of the recovered clock signal that is easily generated due to the frequency division is temporarily greatly shifted.

（２）一方、他の視点からの本発明は、入力されたデータ信号に基づいてクロック信号及びデータ信号を再生するクロック・データ再生回路であって、
位相比較器を含み、入力された信号と位相が同期するように再生クロック信号を生成する再生クロック信号生成手段と、位相周波数比較器を含み、出力信号となるべき再生クロック信号を分周して得た分周クロック信号の周波数が参照クロック信号の周波数に近づくように再生クロック信号を生成する再生クロック信号初期化手段と、前記参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号を生成する周波数逓倍部と、前記再生クロック信号の周波数が所定範囲外にあるときは前記再生クロック信号初期化手段により再生クロック信号を生成させ、前記再生クロック信号の周波数が所定範囲内にあるときは前記再生クロック信号生成手段により再生クロック信号を生成させる切替制御部と、前記再生クロック信号の周波数が所定範囲内にあって前記データ信号としてのバースト信号が入力されている状態では当該バースト信号を前記再生クロック信号生成手段に入力として与え、前記再生クロック信号の周波数が所定範囲内にあってバースト信号が入力されていない状態では前記逓倍クロック信号を前記再生クロック信号生成手段に入力として与える入力選択部とを備えたものである。 (2) On the other hand, the present invention from another viewpoint is a clock and data recovery circuit for recovering a clock signal and a data signal based on an input data signal,
A reproduction clock signal generation means that includes a phase comparator and generates a reproduction clock signal so that the phase is synchronized with the input signal, and a phase frequency comparator that divides the reproduction clock signal to be an output signal. Regenerated clock signal initialization means for generating a recovered clock signal so that the frequency of the obtained divided clock signal approaches the frequency of the reference clock signal, and the frequency of the reference clock signal is multiplied by a frequency corresponding to the data signal to multiply the clock When a frequency multiplier that generates a signal and the frequency of the recovered clock signal are outside a predetermined range, the recovered clock signal is generated by the recovered clock signal initialization unit, and the frequency of the recovered clock signal is within the predetermined range. A switching control unit for generating a reproduction clock signal by the reproduction clock signal generation means, and the reproduction clock signal. When the burst signal as the data signal is input, the burst signal is given as an input to the reproduction clock signal generation means, and the frequency of the reproduction clock signal is within the predetermined range. When no burst signal is input, an input selection unit for supplying the multiplied clock signal as an input to the regenerated clock signal generation means is provided.

上記のように構成されたクロック・データ再生回路では、バースト信号が入力されているときは当該バースト信号が再生クロック信号生成手段に入力として与えられ、再生クロック信号が生成される。一方、バースト信号が入力されていないときは、参照クロック信号の周波数を逓倍した逓倍クロック信号と再生クロック信号との位相同期を図るので、再生クロック信号を分周して参照クロック信号に初期化するという分周を用いた処理をしなくてよい。すなわち、分周に起因して発生しやすい、再生クロック信号の周波数が一時的に大きくずれるという現象の発生を防止することができる。一方、起動時等で、再生クロック信号の周波数が、本来の周波数より大きくずれている場合には、再生クロック信号初期化手段を動作させ、同期範囲の広い位相周波数比較器を活用することができる。 In the clock / data recovery circuit configured as described above, when a burst signal is input, the burst signal is supplied as input to the recovery clock signal generation means, and a recovery clock signal is generated. On the other hand, when no burst signal is input, the recovered clock signal is frequency-divided and initialized to the reference clock signal in order to achieve phase synchronization between the multiplied clock signal obtained by multiplying the frequency of the reference clock signal and the recovered clock signal. It is not necessary to perform processing using the frequency division. In other words, it is possible to prevent the occurrence of a phenomenon that the frequency of the recovered clock signal that is easily generated due to the frequency division is temporarily greatly shifted. On the other hand, when the frequency of the recovered clock signal is greatly deviated from the original frequency at the time of start-up or the like, the recovered clock signal initialization means can be operated to use a phase frequency comparator with a wide synchronization range. .

（３）また、上記クロック・データ再生回路において、データ信号相当の周波数とは、データ信号が１／０交番信号であるとしたときの周波数であることが好ましい。
この場合、エッジ数（１／０変化）が多く確保されるので、迅速な同期が可能になる。 (3) In the clock / data recovery circuit, the frequency corresponding to the data signal is preferably a frequency when the data signal is a 1/0 alternating signal.
In this case, since a large number of edges (change of 1/0) is secured, quick synchronization becomes possible.

（４）また、上記（２）、（３）のクロック・データ再生回路は、再生クロック信号を出力する電圧制御型発振器と、再生クロック信号の周波数を監視するモニタ部とを備えたものであってもよい。
この場合、起動直後等で、電圧制御型発振器の出力する再生クロック信号の周波数が安定しない状態を、モニタ部によって検出することができる。また、モニタ部で周波数がずれた異常なバースト信号の受信を検出した場合には、再生クロック信号の周波数が所定範囲から外れる前にバースト信号への位相同期を中断し、逓倍クロックへの位相同期に切り替えることで、電圧制御型発振器の発振周波数を安定させ、次に来る正常なバースト信号を確実に受信することができる。 (4) The clock and data recovery circuit of (2) and (3) above includes a voltage controlled oscillator that outputs a recovered clock signal and a monitor that monitors the frequency of the recovered clock signal. May be.
In this case, a state where the frequency of the recovered clock signal output from the voltage controlled oscillator is not stable immediately after startup or the like can be detected by the monitor unit. In addition, when the reception of an abnormal burst signal whose frequency is shifted is detected by the monitor unit, phase synchronization with the burst signal is interrupted before the frequency of the recovered clock signal falls outside the predetermined range, and phase synchronization with the multiplied clock is performed. By switching to, the oscillation frequency of the voltage controlled oscillator can be stabilized and the next normal burst signal can be reliably received.

（５）また、上記（２）、（３）のクロック・データ再生回路は、再生クロック信号を出力する電圧制御型発振器と、電圧制御型発振器の制御電圧を監視するモニタ部とを備えたものであってもよい。
この場合、起動直後等で、電圧制御型発振器の出力する再生クロック信号の周波数が安定しない状態を、モニタ部によって検出することができる。また、再生クロック信号の周波数と対応した制御電圧の監視により、簡易に、再生クロック信号の周波数を概ね等価的に監視することができる。また、発振周波数を調べるのに再生クロックをカウントする場合と比べると、高速に、発振周波数を検出することができる。 (5) The clock and data recovery circuit of (2) and (3) above includes a voltage controlled oscillator that outputs a recovered clock signal and a monitor that monitors the control voltage of the voltage controlled oscillator. It may be.
In this case, the monitor unit can detect a state in which the frequency of the recovered clock signal output from the voltage controlled oscillator is not stable immediately after startup or the like. In addition, by monitoring the control voltage corresponding to the frequency of the recovered clock signal, the frequency of the recovered clock signal can be monitored approximately equivalently. In addition, the oscillation frequency can be detected at a higher speed than when the reproduction clock is counted to check the oscillation frequency.

（６）一方、本発明は、光ファイバを介して複数の宅側装置と接続され、当該宅側装置が送信したデータ信号に基づいてクロック信号及びデータ信号を再生する局側装置であって、上記（１）〜（５）のいずれかに記載のクロック・データ再生回路を備えたものでもある。
この場合、局側装置において再生クロック信号を生成するに当たって、一時的に周波数が大きくずれるという現象の発生を防止することができるので、再生クロック信号は迅速に安定し、確実に次のバースト信号を受信することができる。 (6) On the other hand, the present invention is a station-side device that is connected to a plurality of home-side devices via an optical fiber and reproduces a clock signal and a data signal based on a data signal transmitted by the home-side device, The clock / data recovery circuit according to any one of the above (1) to (5) is also provided.
In this case, when generating the recovered clock signal in the station side device, it is possible to prevent the phenomenon that the frequency temporarily shifts greatly, so that the recovered clock signal is quickly stabilized and surely receives the next burst signal. Can be received.

（７）また、本発明は、入力されたデータ信号に基づいてクロック信号及びデータ信号を再生するクロック・データ再生方法であって、
参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号を生成し、前記データ信号としてのバースト信号が入力されているときは当該バースト信号と位相が同期するように再生クロック信号を生成し、バースト信号が入力されていないときは前記逓倍クロック信号と位相が同期するように再生クロック信号を生成することを特徴とする。 (7) Further, the present invention is a clock data reproduction method for reproducing a clock signal and a data signal based on an input data signal,
The frequency of the reference clock signal is multiplied to the frequency equivalent to the data signal to generate a multiplied clock signal. When the burst signal as the data signal is input, the recovered clock signal is synchronized so that the phase of the burst signal is synchronized When the burst signal is not input, the recovered clock signal is generated so that the phase is synchronized with the multiplied clock signal.

上記のようなクロック・データ再生方法では、バースト信号が入力されているときは当該バースト信号と位相が同期するように再生クロック信号が生成される。一方、バースト信号が入力されていないときは、参照クロック信号の周波数を逓倍した逓倍クロック信号と再生クロック信号との位相同期を図るので、再生クロック信号を分周して参照クロック信号に初期化するという分周を用いた処理をしなくてよい。すなわち、分周に起因して発生しやすい、再生クロック信号の周波数が一時的に大きくずれるという現象の発生を防止することができる。 In the clock data recovery method as described above, when a burst signal is input, a recovered clock signal is generated so that the phase is synchronized with the burst signal. On the other hand, when no burst signal is input, the recovered clock signal is frequency-divided and initialized to the reference clock signal in order to achieve phase synchronization between the multiplied clock signal obtained by multiplying the frequency of the reference clock signal and the recovered clock signal. It is not necessary to perform processing using the frequency division. In other words, it is possible to prevent the occurrence of a phenomenon that the frequency of the recovered clock signal that is easily generated due to the frequency division is temporarily greatly shifted.

本発明のクロック・データ再生回路及び再生方法によれば、バースト信号の無信号区間に入ったとき、再生クロック信号の周波数が一時的に大きくずれるという現象の発生を防止することができる。その結果として再生クロック信号は迅速に安定し、確実に次のバースト信号を受信することができる。また、かかるクロック・データ再生回路を含む局側装置は、宅側装置からの上りバースト信号を確実に受信することができる。 According to the clock / data recovery circuit and the recovery method of the present invention, it is possible to prevent the occurrence of a phenomenon in which the frequency of the recovered clock signal temporarily shifts greatly when entering the no-signal section of the burst signal. As a result, the recovered clock signal is quickly stabilized, and the next burst signal can be reliably received. Further, the station side device including the clock / data recovery circuit can reliably receive the upstream burst signal from the home side device.

本発明の一実施形態に係る局側装置を含む、ＰＯＮシステムの概略構成図である。1 is a schematic configuration diagram of a PON system including a station-side device according to an embodiment of the present invention. 局側装置のＰＯＮ側受信部の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the PON side receiving part of a station side apparatus. バースト信号及び切替信号を示す図である。It is a figure which shows a burst signal and a switching signal. 本発明の第１実施形態に係るクロック・データ再生回路の内部構成を示すブロック図である。1 is a block diagram showing an internal configuration of a clock / data recovery circuit according to a first embodiment of the present invention. FIG. 位相比較器の一例として、アレキサンダータイプの位相比較器を示す回路図である。It is a circuit diagram which shows an Alexander type phase comparator as an example of a phase comparator. 位相周波数比較器の一例を示す回路図である。It is a circuit diagram which shows an example of a phase frequency comparator. 本発明の第２実施形態に係るクロック・データ再生回路の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the clock data reproduction circuit which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係るクロック・データ再生回路の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the clock data reproduction circuit which concerns on 3rd Embodiment of this invention.

《ＰＯＮシステムの全体構成》
図１は、本発明の一実施形態に係る局側装置を含む、ＰＯＮシステムの概略構成図である。
図において、局側装置１は複数の宅側装置２に対する集約局として設置され、宅側装置２はそれぞれＰＯＮシステムの加入者宅に設置されている。
局側装置１に接続された伝送路である１本の光ファイバ３（幹線）は光カプラ４を介して複数の光ファイバ（支線）５に分岐しており、分岐した各光ファイバ５の終端に、それぞれ宅側装置２が接続されている。 << Overall configuration of PON system >>
FIG. 1 is a schematic configuration diagram of a PON system including a station-side device according to an embodiment of the present invention.
In the figure, the station-side device 1 is installed as a central station for a plurality of home-side devices 2, and each home-side device 2 is installed in a subscriber home of the PON system.
One optical fiber 3 (trunk line), which is a transmission line connected to the station-side device 1, is branched into a plurality of optical fibers (branch lines) 5 via an optical coupler 4, and the end of each branched optical fiber 5. In addition, each home-side device 2 is connected.

局側装置１はさらに、上位ネットワーク６と接続され、宅側装置２はそれぞれのユーザネットワーク７と接続されている。
なお、図１では３個の宅側装置２を示しているが、１つの光カプラ４から例えば３２分岐して３２個の宅側装置を接続することが可能である。また、図１では、光カプラ４を１個だけ使用しているが、光カプラを縦列に複数段設けることにより、さらに多くの宅側装置２を局側装置１と接続することができる。 The station side device 1 is further connected to the host network 6, and the home side device 2 is connected to each user network 7.
In FIG. 1, three home-side devices 2 are shown, but it is possible to connect 32 home-side devices by branching, for example, 32 from one optical coupler 4. In FIG. 1, only one optical coupler 4 is used. However, more home-side devices 2 can be connected to the station-side device 1 by providing a plurality of optical couplers in a column.

図１において、各宅側装置２から局側装置１への上り方向には、波長λｕの光信号が送信される。逆に、局側装置１から宅側装置２への下り方向には、波長λｄの光信号が送信される。例えば、ＰＯＮの一種であるＧＥ−ＰＯＮの規格として、ＩＥＥＥ規格８０２．３ａｈ−２００４のＣｌａｕｓｅ６０があり、この場合、これら上り方向及び下り方向の波長λｕ及びλｄは、以下の範囲の値とすることができる。
１２６０ｎｍ≦λｕ≦１３６０ｎｍ
１４８０ｎｍ≦λｄ≦１５００ｎｍ In FIG. 1, an optical signal having a wavelength λu is transmitted in the upstream direction from each home-side device 2 to the station-side device 1. Conversely, an optical signal having a wavelength λd is transmitted in the downstream direction from the station-side device 1 to the home-side device 2. For example, as a standard of GE-PON which is a kind of PON, there is a Clause 60 of IEEE standard 802.3ah-2004. In this case, the wavelengths λu and λd in the upstream and downstream directions are set to values in the following ranges. Can do.
1260nm ≦ λu ≦ 1360nm
1480 nm ≦ λd ≦ 1500 nm

また、本実施形態では、光信号における上り方向通信の伝送レートＲｕ［Ｇｂｐｓ］が１種類の場合を想定しており、Ｒｕの値は例えば１．２５である。
一方、下り方向通信の伝送レートＲｄ［Ｇｂｐｓ］も１種類であり、Ｒｄの値は例えば１．２５である。 Further, in the present embodiment, it is assumed that the transmission rate Ru [Gbps] of the upstream communication in the optical signal is one type, and the value of Ru is, for example, 1.25.
On the other hand, the transmission rate Rd [Gbps] of the downlink communication is also one type, and the value of Rd is, for example, 1.25.

《局側装置の概略構成》
図１に示すように、局側装置１は、ＰＯＮ側送信部１ｓ及びＰＯＮ側受信部１ｒと、これらに対する通信制御を行う制御部１ｃとを備えている。
局側装置１のＰＯＮ側送信部１ｓは、電気光変換素子を内部に含み、宅側装置２に対するデータ送信を時分割多重された下り光信号ＤＯとして光ファイバ３に送出する。この下り光信号ＤＯは、光カプラ４で分岐されて各宅側装置２で受信される。各宅側装置２は、自身宛の下り光信号ＤＯに含まれるデータのみを受信処理する。 << Schematic configuration of station side equipment >>
As shown in FIG. 1, the station-side device 1 includes a PON-side transmission unit 1s and a PON-side reception unit 1r, and a control unit 1c that performs communication control on these.
The PON-side transmitter 1s of the station-side device 1 includes an electro-optical conversion element inside, and transmits data transmission to the home-side device 2 to the optical fiber 3 as a time-division multiplexed downstream optical signal DO. The downstream optical signal DO is branched by the optical coupler 4 and received by each home device 2. Each home device 2 receives only data included in the downstream optical signal DO addressed to itself.

また、局側装置１のＰＯＮ側受信部１ｒは、光電気変換素子を内部に含み、各宅側装置２から光ファイバ５に送出された上り光信号ＵＯを受信する。局側装置１の制御部１ｃは、各宅側装置２からの上り光信号ＵＯが光カプラ４において合波された時に、それらが衝突しないように送信タイミングを時分割で多重制御する。
具体的には、各宅側装置２は、自身のユーザネットワーク７から上りデータを受信すると、一旦自身のキューにデータを蓄積し、そのキューに溜まったデータ量をレポート（Report）フレームに記して局側装置１に送信する（送信要求）。 Moreover, the PON side receiving part 1r of the station side apparatus 1 contains a photoelectric conversion element inside, and receives the upstream optical signal UO sent from each home side apparatus 2 to the optical fiber 5. When the upstream optical signal UO from each home apparatus 2 is multiplexed in the optical coupler 4, the control unit 1c of the station apparatus 1 multiplex-controls the transmission timing by time division so that they do not collide.
Specifically, when each home device 2 receives upstream data from its own user network 7, it temporarily accumulates the data in its own queue, and records the amount of data accumulated in the queue in a Report frame. Transmit to the station side device 1 (transmission request).

局側装置１の制御部１ｃは、上記レポートフレームを受信すると、そのレポートフレームのデータ量と他の宅側装置２の使用帯域から、当該宅側装置２に割り当てるべき上りデータの送信時間長と送信開始時刻を算出し（動的帯域割当）、その算出値をゲート（Gate）フレームに記して当該宅側装置２に送信する（送信許可）。
上記ゲートフレームを受信した宅側装置２は、そのゲートフレームの指示に従って、指定された送信開始時刻に指定された送信時間長で上りデータを送信する。このため、図１に示すように、各宅側装置２が送出した上り光信号ＵＯは、それぞれガードタイムを挟んで時間軸上に配列されたものとなる。 Upon receiving the report frame, the control unit 1c of the station side device 1 determines the transmission time length of the uplink data to be allocated to the home side device 2 from the data amount of the report frame and the use band of the other home side device 2. A transmission start time is calculated (dynamic bandwidth allocation), and the calculated value is recorded in a Gate frame and transmitted to the home device 2 (transmission permission).
Receiving the gate frame, home-side apparatus 2 transmits uplink data with the specified transmission time length at the specified transmission start time in accordance with the instruction of the gate frame. For this reason, as shown in FIG. 1, the upstream optical signal UO transmitted by each home-side apparatus 2 is arranged on the time axis with the guard time interposed therebetween.

図３に示すように、上り光信号ＵＯを光電変換した上りバースト信号ＢＳには、先頭部分の同期信号ＢＳ１と、それ以降のデータ信号ＢＳ２とが含まれており、同期信号ＢＳ１は、例えば、ＧＰＯＮ（ＩＴＵ−ＴＧ．９８４．２）の規格では、１と０の値が交互に現れる１／０交番の信号パターンになっている。本実施形態の局側装置１でも同期信号ＢＳ１の信号パターンとして、１／０交番の信号パターンを扱うものとする。 As shown in FIG. 3, the upstream burst signal BS obtained by photoelectrically converting the upstream optical signal UO includes a synchronization signal BS1 at the head portion and a data signal BS2 after that. The synchronization signal BS1 is, for example, In the GPON (ITU-T G.984.2) standard, a 1/0 alternating signal pattern in which values of 1 and 0 alternately appear. It is assumed that the station side apparatus 1 of the present embodiment also handles a 1/0 alternating signal pattern as the signal pattern of the synchronization signal BS1.

局側装置１の制御部１ｃは、宅側装置２による上り送信のタイミングを時分割で多重制御するために、宅側装置２からの上り光信号ＵＯを自身が受信するタイミングと、上り光信号ＵＯのバースト中に含まれる同期信号ＢＳ１（図３参照）の受信期間とを把握している。
一方、局側装置１から各宅側装置２までの伝送距離はそれぞれ相違しており、光カプラ４は単に上り光信号ＵＯを合波する受動素子であるから、局側装置１が受信する各上り光信号ＵＯのレベル及び受信タイミングもそれぞれ相違している。 The control unit 1c of the station side apparatus 1 receives the upstream optical signal UO from the home side apparatus 2 and the upstream optical signal in order to multiplex control the upstream transmission timing by the home side apparatus 2 in a time division manner. The reception period of the synchronization signal BS1 (see FIG. 3) included in the UO burst is grasped.
On the other hand, the transmission distances from the station-side device 1 to the home-side devices 2 are different, and the optical coupler 4 is simply a passive element that combines the upstream optical signal UO. The level of the upstream optical signal UO and the reception timing are also different.

このため、局側装置１のＰＯＮ側受信部１ｒには、各上り光信号ＵＯにそれぞれ同期して受信処理すべく、後述するクロック・データ再生回路１０が設けられている。
なお、図示していないが、本実施形態のＰＯＮ側受信部１ｒは、上記クロック・データ再生回路１０で再生された再生データＤＳに対して前方誤り訂正を行って復号する、ＦＥＣ機能を有する物理層の復号部を備えている。 For this reason, the PON-side receiver 1r of the station-side device 1 is provided with a clock / data recovery circuit 10 to be described later in order to perform reception processing in synchronization with each upstream optical signal UO.
Although not shown, the PON-side receiving unit 1r of this embodiment has a FEC function that performs forward error correction and decodes the reproduction data DS reproduced by the clock / data reproduction circuit 10. A layer decoding unit is provided.

《局側装置のＰＯＮ側受信部》
図２は、局側装置１のＰＯＮ側受信部１ｒの内部構成を示すブロック図である。
本実施形態のＰＯＮ側受信部１ｒは、ＲＯＳＡ（ Receiver Optical Sub-Assembly ）８と、ポストアンプ９と、クロック・データ再生回路１０とを備えている。 << PON side receiver of station side equipment >>
FIG. 2 is a block diagram showing an internal configuration of the PON side receiving unit 1r of the station side device 1. As shown in FIG.
The PON-side receiving unit 1r of this embodiment includes a ROSA (Receiver Optical Sub-Assembly) 8, a post amplifier 9, and a clock / data recovery circuit 10.

ＲＯＳＡ８は、宅側装置２からの上り光信号ＵＯを受信する光デバイスである。このＲＯＳＡ８は、光コネクタ（図示せず）と、フォトダイオード８１と、プリアンプ８２とを有し、光コネクタはフォトダイオード８１に光学的に結合されている。
フォトダイオード８１は、上り光信号ＵＯを電流信号に変換する光検出器であり、その出力端にプリアンプ８２が接続されている。プリアンプ８２は、フォトダイオード８１で生成された電流信号を所定のゲインで増幅し、電圧信号に変換するトランスインピーダンスアンプよりなる。 The ROSA 8 is an optical device that receives the upstream optical signal UO from the home apparatus 2. The ROSA 8 includes an optical connector (not shown), a photodiode 81, and a preamplifier 82, and the optical connector is optically coupled to the photodiode 81.
The photodiode 81 is a photodetector that converts the upstream optical signal UO into a current signal, and a preamplifier 82 is connected to the output end thereof. The preamplifier 82 includes a transimpedance amplifier that amplifies the current signal generated by the photodiode 81 with a predetermined gain and converts it into a voltage signal.

プリアンプ８２の後段には、ポストアンプ９が接続されており、このポストアンプ９の出力端子がクロック・データ再生回路１０の入力端子に接続されている。
すなわち、プリアンプ８２の出力信号は、ポストアンプ９においてさらに増幅されたあと、後段のクロック・データ再生回路１０に入力される。この他、クロック・データ再生回路１０には切替信号と、参照クロック信号とが入力される。切替信号は、制御部１ｃ（図１）から、図３に示すタイミングで与えられる。 A post-amplifier 9 is connected to the subsequent stage of the preamplifier 82, and an output terminal of the post-amplifier 9 is connected to an input terminal of the clock / data recovery circuit 10.
That is, the output signal of the preamplifier 82 is further amplified by the postamplifier 9 and then input to the clock / data recovery circuit 10 at the subsequent stage. In addition, a switching signal and a reference clock signal are input to the clock / data recovery circuit 10. The switching signal is given from the control unit 1c (FIG. 1) at the timing shown in FIG.

《クロック・データ再生回路：第１実施形態》
図４は、本発明の第１実施形態に係るクロック・データ再生回路１０の内部構成を示すブロック図である。図において、クロック・データ再生回路１０は、ポストアンプ９（図２）からの入力データ信号と、参照クロック信号と、切替信号とを入力信号とし、これらに基づいて、再生クロック信号及び再生データ信号を出力する。 << Clock / Data Recovery Circuit: First Embodiment >>
FIG. 4 is a block diagram showing the internal configuration of the clock / data recovery circuit 10 according to the first embodiment of the present invention. In the figure, a clock / data recovery circuit 10 uses an input data signal from a post-amplifier 9 (FIG. 2), a reference clock signal, and a switching signal as input signals, and based on these, a recovery clock signal and a recovery data signal are input. Is output.

このクロック・データ再生回路１０は、位相比較器１０１、チャージポンプ１０２、ローパスフィルタ１０３、電圧制御型発振器（ＶＣＯ又はＶＣＸＯ）１０４、位相周波数比較器１０５、分周器１０６、切替制御部１０７、リタイミング回路１０８、及び、モニタ部１０９を備えている。また、位相比較器１０１より前段に、スイッチからなる入力選択部１１１が設けられている。入力選択部１１１には、入力データ信号の他、ＰＬＬ回路からなる周波数逓倍部１１０の出力が与えられる。 The clock / data recovery circuit 10 includes a phase comparator 101, a charge pump 102, a low-pass filter 103, a voltage controlled oscillator (VCO or VCXO) 104, a phase frequency comparator 105, a frequency divider 106, a switching control unit 107, A timing circuit 108 and a monitor unit 109 are provided. Further, an input selection unit 111 including a switch is provided before the phase comparator 101. In addition to the input data signal, the input selection unit 111 is supplied with the output of the frequency multiplication unit 110 including a PLL circuit.

周波数逓倍部１１０の逓倍数は、例えば、分周器１０６の分周比の逆数／２である。参照クロック信号は、周波数逓倍部１１０を通ることによって、周波数が逓倍された逓倍クロック信号となる。入力選択部１１１は、切替信号に基づいて、２つの入力（入力データ信号／逓倍クロック信号）のいずれか一方を選択出力することができる。なお、逓倍クロック信号の周波数は、入力データ信号相当の周波数、すなわち、入力データ信号が１／０交番信号であるとしたときの周波数であることが好ましい。この場合、エッジ数（１／０変化）が多く確保されるので、迅速な同期が可能になる。 The multiplication number of the frequency multiplication unit 110 is, for example, the inverse number / 2 of the division ratio of the frequency divider 106. The reference clock signal passes through the frequency multiplier 110 and becomes a multiplied clock signal having a frequency multiplied. The input selection unit 111 can selectively output one of the two inputs (input data signal / multiplied clock signal) based on the switching signal. The frequency of the multiplied clock signal is preferably a frequency corresponding to the input data signal, that is, a frequency when the input data signal is a 1/0 alternating signal. In this case, since a large number of edges (change of 1/0) is secured, quick synchronization becomes possible.

図５は、位相比較器１０１の一例として、アレキサンダータイプの位相比較器を示す回路図である。図において、この位相比較器１０１は、４つのフリップフロップＦＦ１〜ＦＦ４と、ＥＯＲゲート１０１１，１０１２を備えており、これらは図示のように接続されている。アレキサンダータイプの位相比較器では、クロック信号ＣＫの立ち上がりが、データ信号Ｄｉｎの立ち上がりに対して進んでいるか遅れているかに基づいて、アップ信号又はダウン信号を出力することができる。 FIG. 5 is a circuit diagram showing an Alexander type phase comparator as an example of the phase comparator 101. In the figure, the phase comparator 101 includes four flip-flops FF1 to FF4 and EOR gates 1011 and 1012, which are connected as shown. The Alexander type phase comparator can output an up signal or a down signal based on whether the rising edge of the clock signal CK is advanced or delayed with respect to the rising edge of the data signal Din.

図４に戻り、入力選択部１１１が、入力データ信号を出力する状態であるとすると、位相比較器１０１は、入力データ信号と、電圧制御型発振器１０４からフィードバックされる信号との位相とを比較し、その比較結果に基づいてアップ信号又はダウン信号を出力する。例えば、フィードバックされて来た信号の位相が入力データ信号の位相よりも遅れている場合はアップ信号が出力され、進んでいる場合はダウン信号が出力される。チャージポンプ１０２は、位相比較器１０１からのアップ信号又はダウン信号に対応してチャージポンプ電流を生成する。ローパスフィルタ１０３は、チャージポンプ１０２が生成したチャージポンプ電流を積分することで、電圧制御型発振器１０４の制御電圧を生成する。電圧制御型発振器１０４は、制御電圧に応じて発振周波数を制御し、再生クロック信号を出力する。 Returning to FIG. 4, if the input selection unit 111 is in a state of outputting an input data signal, the phase comparator 101 compares the phase of the input data signal with the signal fed back from the voltage controlled oscillator 104. Then, an up signal or a down signal is output based on the comparison result. For example, an up signal is output when the phase of the signal fed back is delayed from the phase of the input data signal, and a down signal is output when the signal is advanced. The charge pump 102 generates a charge pump current corresponding to the up signal or the down signal from the phase comparator 101. The low-pass filter 103 integrates the charge pump current generated by the charge pump 102 to generate a control voltage for the voltage controlled oscillator 104. The voltage-controlled oscillator 104 controls the oscillation frequency according to the control voltage and outputs a recovered clock signal.

すなわち、上記位相比較器１０１、チャージポンプ１０２、ローパスフィルタ１０３、及び、電圧制御型発振器１０４は、フィードバックによる制御ループ１を構成するものであり、また、入力された信号と位相が同期するように再生クロック信号を生成する再生クロック信号生成手段１０Ａを構成している。
入力選択部１１１が、周波数逓倍部１１０からの入力信号を出力する場合も同様に、再生クロック信号生成手段１０Ａは、入力された信号と位相が同期するように再生クロック信号を生成する。 That is, the phase comparator 101, the charge pump 102, the low-pass filter 103, and the voltage-controlled oscillator 104 constitute the control loop 1 based on feedback, and the phase is synchronized with the input signal. The reproduction clock signal generation means 10A for generating the reproduction clock signal is configured.
Similarly, when the input selection unit 111 outputs the input signal from the frequency multiplication unit 110, the reproduction clock signal generation unit 10A generates the reproduction clock signal so that the phase is synchronized with the input signal.

一方、電圧制御型発振器１０４の出力する再生クロック信号は、分周器１０６（分周比は例えば１／６４）を介して位相周波数比較器１０５において、参照クロック信号と比較される。すなわち、位相周波数比較器１０５、チャージポンプ１０２、ローパスフィルタ１０３、電圧制御型発振器１０４及び分周器１０６は、フィードバックによる制御ループ２を構成するものであり、また、これらは、再生クロック信号の周波数を分周して得た分周クロック信号の周波数が参照クロック信号の周波数に近づくように再生クロック信号を生成する再生クロック信号初期化手段１０Ｂを構成している。 On the other hand, the recovered clock signal output from the voltage controlled oscillator 104 is compared with the reference clock signal in the phase frequency comparator 105 via the frequency divider 106 (frequency division ratio is, for example, 1/64). That is, the phase frequency comparator 105, the charge pump 102, the low-pass filter 103, the voltage controlled oscillator 104, and the frequency divider 106 constitute the feedback control loop 2, and these are the frequencies of the recovered clock signal. The reproduction clock signal initialization means 10B for generating the reproduction clock signal is configured so that the frequency of the divided clock signal obtained by dividing the frequency of the signal approaches the frequency of the reference clock signal.

この再生クロック信号初期化手段１０Ｂは、位相同期のための、いわば粗調整を行うものであり、再生クロック信号生成手段１０Ａとは別の手法で再生クロック信号を生成する。両手段（１０Ａ，１０Ｂ）は、構成要素が一部共通するが、制御ループ１，２で同時に再生クロック信号が生成されることはなく、択一的な動作となる。
なお、位相周波数比較器１０５は、同期範囲が広く、再生クロック信号の周波数が参照クロック信号の周波数と大きくずれた状態からでも同期できるという特徴がある。 The regenerated clock signal initialization means 10B performs so-called rough adjustment for phase synchronization, and generates a regenerated clock signal by a technique different from the regenerated clock signal generation means 10A. Both means (10A, 10B) share some components, but the regenerative clock signal is not generated at the same time in the control loops 1 and 2, and an alternative operation is performed.
Note that the phase frequency comparator 105 has a wide synchronization range and can be synchronized even when the frequency of the recovered clock signal is significantly different from the frequency of the reference clock signal.

図６は、位相周波数比較器１０５の一例を示す回路図である。図において、この位相周波数比較器１０５は、一対のリセット付きＤＦＦ（Ｄ−フリップフロップ）１０５１，１０５２と、アンドゲート１０５３とを備え、これらが、図示のように接続されている。端子Ａ，Ｂの一方には参照クロック信号が、他方には分周クロック信号（分周されたクロック信号）がそれぞれ与えられる。これらの２信号の立ち上がりのずれに応じて、出力端子ＱＡ，ＱＢの一方からアップ信号、他方からダウン信号を出力することができる。 FIG. 6 is a circuit diagram illustrating an example of the phase frequency comparator 105. In the figure, the phase frequency comparator 105 includes a pair of DFFs with reset (D-flip flops) 1051 and 1052, and an AND gate 1053, which are connected as shown in the figure. A reference clock signal is supplied to one of the terminals A and B, and a frequency-divided clock signal (frequency-divided clock signal) is supplied to the other. In accordance with the rising difference between these two signals, an up signal can be output from one of the output terminals QA and QB, and a down signal can be output from the other.

なお、周波数の一例を挙げると、入力データ信号は１０．３１２５Ｇｂｐｓ、逓倍クロック信号は５．１５６２５ＧＨｚ（１０．３１２５Ｇｂｐｓの１／０交番信号に相等）、再生クロック信号の周波数は１０．３１２５ＧＨｚ、参照クロック信号や、分周器１０６の出力する分周クロック信号の周波数は、１６１．１３２８１２ＭＨｚである。すなわち、分周器１０６の分周比は１／６４、周波数逓倍部１１０の逓倍数は３２である。 As an example of the frequency, the input data signal is 10.3125 Gbps, the multiplied clock signal is 5.15625 GHz (equivalent to 10.3125 Gbps 1/0 alternating signal), the frequency of the recovered clock signal is 10.3125 GHz, the reference clock The frequency of the signal and the divided clock signal output from the frequency divider 106 is 161.132812 MHz. That is, the frequency division ratio of the frequency divider 106 is 1/64, and the frequency multiplier 110 is 32.

前述のように、上記制御ループ１による再生クロック信号生成手段１０Ａと、制御ループ２による再生クロック信号初期化手段１０Ｂとは、制御ループとしては択一的に動作する。この択一の制御を行っているのが、切替制御部１０７である。切替制御部１０７は、制御部１ｃ（図１）から受けた切替信号に基づいて、チャージポンプ１０２及び入力選択部１１１にそれぞれ切替信号を送ることができる。チャージポンプ１０２は、切替信号に応じて、いずれか１つの制御ループ（１又は２）を有効に動作させる。また、入力切替部１１１は、切替信号に応じて、いずれか一方の入力信号を位相比較器１０１に与える。モニタ部１０９は、再生クロック信号の周波数を監視して、所定範囲内（例えば１０．３１２５ＧＨｚを中心とした実用的正常範囲）にあるか、又は、範囲外であるかを、切替制御部１０７に知らせる機能を有している。 As described above, the reproduction clock signal generation means 10A by the control loop 1 and the reproduction clock signal initialization means 10B by the control loop 2 operate alternatively as a control loop. It is the switching control unit 107 that performs this alternative control. The switching control unit 107 can send a switching signal to the charge pump 102 and the input selection unit 111 based on the switching signal received from the control unit 1c (FIG. 1). The charge pump 102 effectively operates any one control loop (1 or 2) in accordance with the switching signal. In addition, the input switching unit 111 provides one of the input signals to the phase comparator 101 in accordance with the switching signal. The monitor unit 109 monitors the frequency of the recovered clock signal, and determines whether the frequency is within a predetermined range (for example, a practical normal range centered on 10.3125 GHz) or out of the range. It has a function to inform.

上記のように構成されたクロック・データ再生回路１０において、例えば起動時には、電圧制御型発振器１０４の発振周波数（再生クロック信号の周波数）が、入力データ信号や逓倍クロック信号の周波数とは大きくずれている。この場合、同期可能範囲の狭い位相比較器１０１では所望の再生クロック信号を立ち上げることはできない。そこで、切替制御部１０７は、モニタ部１０９からの通知により再生クロック信号の周波数が所定範囲外であると認識した場合、制御ループ２（再生クロック信号初期化手段１０Ｂ）を動作させるようチャージポンプ１０２を制御する。これにより、同期範囲の広い位相周波数比較器１０５を用いて、再生クロック信号を分周した分周クロック信号の周波数が、参照クロック信号の周波数に近づくよう、再生クロック信号を生成することができる。 In the clock / data recovery circuit 10 configured as described above, for example, at the time of start-up, the oscillation frequency of the voltage-controlled oscillator 104 (frequency of the recovered clock signal) greatly deviates from the frequency of the input data signal or the multiplied clock signal. Yes. In this case, a desired recovered clock signal cannot be raised by the phase comparator 101 having a narrow synchronizable range. Therefore, when the switching control unit 107 recognizes that the frequency of the recovered clock signal is out of the predetermined range based on the notification from the monitor unit 109, the charge pump 102 operates the control loop 2 (regenerated clock signal initialization unit 10B). To control. Thus, the reproduction clock signal can be generated using the phase frequency comparator 105 having a wide synchronization range so that the frequency of the divided clock signal obtained by dividing the reproduction clock signal approaches the frequency of the reference clock signal.

次に、再生クロック信号の周波数が所定範囲内となった後は、入力データ信号としてのバースト信号が、入力されているか、入力されていない（すなわちバースト信号間の無信号区間）かによって、制御が異なる。
バースト信号が入力されているか否かは、切替信号により切替制御部１０７に通知される。そこで、切替制御部１０７は、バースト信号が入力されているときは、制御ループ１（再生クロック信号生成手段１０Ａ）を動作させ、また、入力選択部１１１に対しては入力データ信号を通過させる。これにより、入力されたバースト信号と位相が同期するように再生クロック信号が生成される。また、この再生クロック信号に基づいて、リタイミング回路１０８において入力データ信号のリタイミング処理が行われ、再生データ信号となる。 Next, after the frequency of the recovered clock signal falls within a predetermined range, control is performed depending on whether the burst signal as the input data signal is input or not (that is, no signal interval between burst signals). Is different.
Whether or not a burst signal is input is notified to the switching control unit 107 by a switching signal. Therefore, the switching control unit 107 operates the control loop 1 (regenerated clock signal generation means 10A) when a burst signal is input, and passes the input data signal to the input selection unit 111. As a result, a recovered clock signal is generated so that the phase is synchronized with the input burst signal. Further, based on the regenerated clock signal, the retiming circuit 108 performs a retiming process on the input data signal to obtain a regenerated data signal.

一方、バースト信号が入力されていないとき、すなわちバースト信号間の無信号区間に入ったときは、切替制御部１０７は、制御ループ１（再生クロック信号生成手段１０Ａ）の動作を継続しつつ、入力選択部１１１に対しては周波数逓倍部１１０を経た逓倍クロック信号を通過させる。これにより、逓倍クロック信号と位相が同期するように再生クロック信号が生成され、次のバースト信号を迎える準備が行われる。 On the other hand, when no burst signal is input, that is, when a no-signal interval between burst signals is entered, the switching control unit 107 continues the operation of the control loop 1 (regenerated clock signal generation means 10A) and continues input. A frequency-multiplied clock signal that has passed through the frequency multiplier 110 is passed through the selector 111. As a result, a recovered clock signal is generated so that the phase is synchronized with the multiplied clock signal, and preparations for the next burst signal are made.

以上のように、上記クロック・データ再生回路１０では、バースト信号が入力されているときは当該バースト信号が再生クロック信号生成手段１０Ａに入力として与えられ、再生クロック信号が生成される。一方、バースト信号が入力されていないときは、参照クロック信号の周波数を逓倍した逓倍クロック信号と再生クロック信号との位相同期を図るので、再生クロック信号を分周して参照クロック信号に初期化するという分周を用いた処理をしなくてよい。すなわち、分周に起因して発生しやすい、再生クロック信号の周波数が一時的に大きくずれるという現象の発生を防止することができる。 As described above, in the clock / data recovery circuit 10, when a burst signal is input, the burst signal is supplied as an input to the recovery clock signal generation means 10A to generate a recovery clock signal. On the other hand, when no burst signal is input, the recovered clock signal is frequency-divided and initialized to the reference clock signal in order to achieve phase synchronization between the multiplied clock signal obtained by multiplying the frequency of the reference clock signal and the recovered clock signal. It is not necessary to perform processing using the frequency division. In other words, it is possible to prevent the occurrence of a phenomenon that the frequency of the recovered clock signal that is easily generated due to the frequency division is temporarily greatly shifted.

一方、起動時等で、再生クロック信号の周波数が安定せず、本来の周波数より大きくずれている場合には、再生クロック信号初期化手段１０Ｂを動作させ、同期範囲の広い位相周波数比較器１０５を活用することができる。なお、モニタ部１０９の存在によって、起動直後等で、電圧制御型発振器の出力する再生クロック信号の周波数が安定しない状態を確実に検出することができる。 On the other hand, when the frequency of the recovered clock signal is not stable at the time of startup or the like and deviates greatly from the original frequency, the recovered clock signal initialization unit 10B is operated, and the phase frequency comparator 105 having a wide synchronization range is set. Can be used. Note that the presence of the monitor unit 109 can reliably detect a state in which the frequency of the recovered clock signal output from the voltage-controlled oscillator is not stable immediately after startup.

また、故障した宅側装置から周波数がずれたバースト信号を受信した場合、当該バースト信号を再生クロック信号生成手段１０Ａの入力として与え続けると、電圧制御型発振器１０４の発振周波数が外れていく可能性がある。このような状態をモニタ部１０９で検出した場合には、電圧制御型発振器１０４の発振周波数が所定範囲から外れる前に、再生クロック信号生成手段１０Ａの入力を、参照クロック信号の周波数を逓倍した逓倍クロック信号に切り替えてやればよい。これにより、電圧制御型発振器１０４の発振周波数が所定範囲から外れることを防止でき、他の正常な宅側装置からのバースト信号を確実に受信することができる。 Further, when a burst signal having a frequency shift is received from the failed home device, if the burst signal is continuously applied as an input to the regenerated clock signal generation means 10A, the oscillation frequency of the voltage controlled oscillator 104 may deviate. There is. When such a state is detected by the monitor unit 109, before the oscillation frequency of the voltage controlled oscillator 104 deviates from a predetermined range, the input of the reproduction clock signal generation means 10A is multiplied by multiplying the frequency of the reference clock signal. What is necessary is just to switch to a clock signal. As a result, the oscillation frequency of the voltage controlled oscillator 104 can be prevented from deviating from the predetermined range, and burst signals from other normal home devices can be reliably received.

かかるクロック・データ再生回路１０を備えた局側装置１（図１）は、再生クロック信号を生成するに当たって、一時的に周波数が大きくずれるという現象の発生を防止することができるので、再生クロック信号は迅速に安定し、確実に次のバースト信号を受信することができる。 The station side device 1 (FIG. 1) provided with the clock / data recovery circuit 10 can prevent the phenomenon that the frequency is temporarily shifted greatly when generating the recovered clock signal. Can stabilize quickly and reliably receive the next burst signal.

《クロック・データ再生回路：第２実施形態》
図７は、本発明の第２実施形態に係るクロック・データ再生回路１０の内部構成を示すブロック図である。図４との違いは、モニタ部１０９に対する入出力である。すなわち、このモニタ部１０９は、分周器１０６の出力と、参照クロック信号とを受け取るよう接続されており、分周クロック信号の周波数と参照クロック信号の周波数とを監視する。また、モニタ部１０９の出力は、切替制御部１０７に付与される。 << Clock / Data Recovery Circuit: Second Embodiment >>
FIG. 7 is a block diagram showing an internal configuration of the clock / data recovery circuit 10 according to the second embodiment of the present invention. The difference from FIG. 4 is the input / output with respect to the monitor unit 109. That is, the monitor unit 109 is connected to receive the output of the frequency divider 106 and the reference clock signal, and monitors the frequency of the divided clock signal and the frequency of the reference clock signal. The output of the monitor unit 109 is given to the switching control unit 107.

この場合、モニタ部１０９は、例えばクロック・データ再生回路１０の起動直後で再生クロック信号の発振周波数が安定しないとき、分周クロック信号の周波数が参照クロック信号の周波数に近づいて安定するまでは、切替制御部１０７による制御ループの選択動作を抑制して、再生クロック信号初期化手段１０Ｂを動作させる。分周クロック信号の周波数が安定すると、モニタ部１０９は、切替制御部１０７に対して制御ループ１の選択を許可（enable信号出力）して、再生クロック信号生成手段１０Ａを動作させる。 In this case, for example, when the oscillation frequency of the recovered clock signal is not stable immediately after the clock / data recovery circuit 10 is started, the monitor unit 109 is until the frequency of the divided clock signal approaches and stabilizes the frequency of the reference clock signal. The selection operation of the control loop by the switching control unit 107 is suppressed, and the reproduction clock signal initialization unit 10B is operated. When the frequency of the divided clock signal is stabilized, the monitor unit 109 permits the switching control unit 107 to select the control loop 1 (outputs an enable signal) and operates the reproduction clock signal generation unit 10A.

このようにして、起動直後等において電圧制御型発振器１０４の出力する再生クロック信号の周波数が安定しない（大きくずれている）ときには、同期範囲の広い再生クロック信号初期化手段１０Ｂを動作させて、分周クロック信号の周波数が参照クロック信号の周波数に近づくよう、再生クロック信号を生成することができる。なお、監視する周波数が第１実施形態より低い点で、モニタ部１０９の設計が容易である。 In this way, when the frequency of the recovered clock signal output from the voltage controlled oscillator 104 is not stable immediately after startup, etc., the recovered clock signal initialization means 10B having a wide synchronization range is operated to separate the recovered clock signal. The recovered clock signal can be generated so that the frequency of the peripheral clock signal approaches the frequency of the reference clock signal. Note that the monitor 109 is easy to design in that the frequency to be monitored is lower than in the first embodiment.

《クロック・データ再生回路：第３実施形態》
図８は、本発明の第３実施形態に係るクロック・データ再生回路１０の内部構成を示すブロック図である。図４との違いは、モニタ部１０９に対する入力の違いにある。すなわち、図８におけるモニタ部１０９は、クロック・データ再生回路１０への入力（制御電圧）を受け取るよう接続されている。また、モニタ部１０９の出力は、切替制御部１０７に与えられる。 << Clock / Data Recovery Circuit: Third Embodiment >>
FIG. 8 is a block diagram showing an internal configuration of the clock / data recovery circuit 10 according to the third embodiment of the present invention. The difference from FIG. 4 is the input to the monitor unit 109. That is, the monitor unit 109 in FIG. 8 is connected to receive an input (control voltage) to the clock / data recovery circuit 10. The output of the monitor unit 109 is given to the switching control unit 107.

このモニタ部１０９は、周波数ではなく電圧を監視している。すなわち、このモニタ部１０９は、電圧制御型発振器１０４の制御電圧が所定範囲内にある場合にのみ、切替制御部１０７に対して制御ループ１の選択を許可し、再生クロック信号生成手段１０Ａを動作させることができる。制御電圧が所定範囲内になければ、切替制御部１０７に対して制御ループ１の選択は許可されず、制御ループ２の再生クロック信号初期化手段１０Ｂが動作する。 The monitor unit 109 monitors voltage, not frequency. That is, the monitor unit 109 permits the switching control unit 107 to select the control loop 1 and operates the reproduction clock signal generation unit 10A only when the control voltage of the voltage controlled oscillator 104 is within a predetermined range. Can be made. If the control voltage is not within the predetermined range, the switching control unit 107 is not permitted to select the control loop 1, and the reproduction clock signal initialization unit 10B of the control loop 2 operates.

このような構成によれば、再生クロック信号の周波数と対応した制御電圧の監視により、簡易に、再生クロック信号の周波数を概ね等価的に監視することができる。また、制御電圧が所定範囲内にある場合にのみ、周波数が初期化されているものとして、切替制御部１０７による動作選択を許可することができる。なお、再生クロック信号を監視する場合、発振周波数を調べるのに再生クロックをカウント（積分）する必要があるが、制御電圧を監視する場合には、制御電圧が発振周波数に対応するため、高速に発振周波数を検出することができる。 According to such a configuration, the frequency of the recovered clock signal can be monitored approximately equivalently simply by monitoring the control voltage corresponding to the frequency of the recovered clock signal. Further, only when the control voltage is within the predetermined range, the operation selection by the switching control unit 107 can be permitted assuming that the frequency is initialized. When monitoring the regenerative clock signal, it is necessary to count (integrate) the regenerative clock to check the oscillation frequency. However, when monitoring the control voltage, the control voltage corresponds to the oscillation frequency. The oscillation frequency can be detected.

《その他》
なお、上記各実施形態に係るクロック・データ再生回路１０における分周器１０６は、分周比を１／６４とするものであるが、これは一例であり、分周比は、位相周波数比較器１０５の動作可能速度を考慮して選択することができる。 <Others>
The frequency divider 106 in the clock / data recovery circuit 10 according to each of the above embodiments has a frequency division ratio of 1/64, but this is an example, and the frequency division ratio is a phase frequency comparator. The selection can be made in consideration of 105 operable speeds.

なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１局側装置
２宅側装置
３，５光ファイバ
１０クロック・データ再生回路
１０Ａ再生クロック信号生成手段
１０Ｂ再生クロック信号初期化手段
１０１位相比較器
１０４電圧制御型発振器
１０５位相周波数比較器
１０６分周器
１０７切替制御部
１０９モニタ部
１１０周波数逓倍部
１１１入力選択部 DESCRIPTION OF SYMBOLS 1 Station side apparatus 2 Home side apparatuses 3, 5 Optical fiber 10 Clock data reproduction circuit 10A Reproduction clock signal generation means 10B Reproduction clock signal initialization means 101 Phase comparator 104 Voltage control type oscillator 105 Phase frequency comparator 106 Frequency divider 107 switching control unit 109 monitor unit 110 frequency multiplication unit 111 input selection unit

Claims

A clock / data recovery circuit for recovering a clock signal and a data signal based on an input data signal,
Regenerated clock signal generating means for generating a recovered clock signal so that the phase is synchronized with the input signal;
A frequency multiplier that multiplies the frequency of the reference clock signal to a frequency equivalent to the data signal to generate a multiplied clock signal;
When a burst signal as the data signal is input, the burst signal is given as an input to the reproduction clock signal generation means, and when the burst signal is not input, the multiplied clock signal is supplied to the reproduction clock signal generation means. And a clock data recovery circuit comprising: an input selection unit for giving as an input.

A clock / data recovery circuit for recovering a clock signal and a data signal based on an input data signal,
A regenerated clock signal generating means that includes a phase comparator and generates a regenerated clock signal so that the phase is synchronized with the input signal;
Regenerated clock signal initialization means that includes a phase frequency comparator and generates a recovered clock signal so that the frequency of the divided clock signal obtained by dividing the recovered clock signal to be the output signal approaches the frequency of the reference clock signal When,
A frequency multiplier that multiplies the frequency of the reference clock signal to a frequency corresponding to a data signal to generate a multiplied clock signal;
When the frequency of the recovered clock signal is outside the predetermined range, the recovered clock signal is generated by the recovered clock signal initialization means, and when the frequency of the recovered clock signal is within the predetermined range, the recovered clock signal generation means A switching control unit for generating a recovered clock signal;
In a state where the frequency of the reproduction clock signal is within a predetermined range and the burst signal as the data signal is input, the burst signal is given as an input to the reproduction clock signal generation means, and the frequency of the reproduction clock signal is predetermined. A clock / data recovery circuit comprising: an input selection unit that provides the multiplied clock signal as an input to the recovery clock signal generation means when no burst signal is input within the range.

3. The clock / data recovery circuit according to claim 1, wherein the frequency corresponding to the data signal is a frequency when the data signal is a 1/0 alternating signal.

4. The clock / data recovery circuit according to claim 2, further comprising: a voltage-controlled oscillator that outputs the recovered clock signal; and a monitor that monitors a frequency of the recovered clock signal.

4. The clock / data recovery circuit according to claim 2, further comprising: a voltage-controlled oscillator that outputs the recovered clock signal; and a monitor that monitors a control voltage of the voltage-controlled oscillator.

A station-side device that is connected to a plurality of home-side devices via an optical fiber and reproduces a clock signal and a data signal based on a data signal transmitted by the home-side device,
A station apparatus comprising the clock / data recovery circuit according to claim 1.

A clock data recovery method for recovering a clock signal and a data signal based on an input data signal,
Multiply the frequency of the reference clock signal to the frequency equivalent to the data signal to generate a multiplied clock signal,
When the burst signal as the data signal is input, a reproduction clock signal is generated so that the phase is synchronized with the burst signal, and when the burst signal is not input, the phase is synchronized with the multiplied clock signal. A clock data recovery method characterized by generating a recovered clock signal.