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JP2010258320A - Wiring board and manufacturing method thereof - Google Patents

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JP2010258320A
JP2010258320A JP2009108692A JP2009108692A JP2010258320A JP 2010258320 A JP2010258320 A JP 2010258320A JP 2009108692 A JP2009108692 A JP 2009108692A JP 2009108692 A JP2009108692 A JP 2009108692A JP 2010258320 A JP2010258320 A JP 2010258320A
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Japan
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ceramic
wiring board
layer
resin
conductive layer
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JP2009108692A
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Katsura Hayashi
桂 林
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Kyocera Corp
Original Assignee
Kyocera Corp
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Publication date
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    • H01ELECTRIC ELEMENTS
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

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Abstract

【課題】本発明は、電気的信頼性を向上させる要求に応える配線基板を提供するものである。
【解決手段】本発明の一実施形態にかかる配線基板3は、絶縁層と、絶縁層上に位置し、互いに離間した複数の導電層11と、隣接する導電層11の間に位置するセラミック構造体13と、導電層11とセラミック構造体8とを被覆するように絶縁層上に形成された樹脂層10と、を備える。また、本発明の一形態にかかる配線基板の製造方法は、上面に導電層11が形成された絶縁層を準備する工程と、絶縁層上面に、セラミック粒子と溶剤とを含むセラミックゾルを塗布する工程と、溶剤を乾燥させることにより、セラミック粒子を有するセラミック構造体13を形成する工程と、絶縁層上面に樹脂層10を形成する工程と、を備える。
【選択図】 図2
An object of the present invention is to provide a wiring board that meets the demand for improving electrical reliability.
A wiring board according to an embodiment of the present invention includes an insulating layer, a plurality of conductive layers located on the insulating layer and spaced apart from each other, and a ceramic structure located between adjacent conductive layers. And a resin layer 10 formed on the insulating layer so as to cover the conductive layer 11 and the ceramic structure 8. According to another aspect of the present invention, there is provided a method of manufacturing a wiring substrate, comprising: preparing an insulating layer having a conductive layer 11 formed on an upper surface; and applying a ceramic sol containing ceramic particles and a solvent on the upper surface of the insulating layer. And a step of forming a ceramic structure 13 having ceramic particles by drying the solvent, and a step of forming the resin layer 10 on the upper surface of the insulating layer.
[Selection] Figure 2

Description

本発明は、電子機器(たとえば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ機器及びその周辺機器)等に使用される配線基板及びその製造方法に関するものである。   The present invention relates to a wiring board used for an electronic device (for example, various audiovisual devices, home appliances, communication devices, computer devices, and peripheral devices thereof) and a manufacturing method thereof.

従来、電子機器における実装構造体としては、配線基板に電子部品を実装したものが使用されている。   2. Description of the Related Art Conventionally, as a mounting structure in an electronic device, an electronic component mounted on a wiring board is used.

特許文献1には、複数の樹脂層と、前記樹脂層間に位置し、互いに離間した複数の導電層と、を備えた配線基板が記載されている。   Patent Document 1 describes a wiring board including a plurality of resin layers and a plurality of conductive layers located between the resin layers and spaced apart from each other.

導電層を被覆する樹脂層は、比較的水分に弱く、水分が内部に侵入しやすい性質を有する。このため、高湿環境下で配線基板を使用すると、樹脂層が多くの水分を含んでしまう。この場合、隣接する導電層間に電界が印加されると、樹脂層に含まれる水分に起因して導電層に含まれる導電材料がイオン化することにより、導電層の一部が樹脂層に向って伸長することがある(イオンマイグレーション)。その結果、隣接する導電層が短絡しやすくなり、配線基板の電気的信頼性が低下しやすくなる。   The resin layer covering the conductive layer is relatively weak against moisture and has a property that moisture easily enters the inside. For this reason, when the wiring board is used in a high humidity environment, the resin layer contains a large amount of moisture. In this case, when an electric field is applied between adjacent conductive layers, the conductive material contained in the conductive layer is ionized due to moisture contained in the resin layer, so that a part of the conductive layer extends toward the resin layer. (Ion migration). As a result, adjacent conductive layers are easily short-circuited, and the electrical reliability of the wiring board is likely to be reduced.

特開平8−116174号公報JP-A-8-116174

本発明は、電気的信頼性を向上させる要求に応える配線基板を提供するものである。   The present invention provides a wiring board that meets the demand for improving electrical reliability.

本発明の一形態にかかる配線基板は、絶縁層と、前記絶縁層上に位置し、互いに離間した複数の導電層と、隣接する前記導電層の間に位置するセラミック構造体と、前記導電層と前記セラミック構造体とを被覆するように前記絶縁層上に形成された樹脂層と、を備える。   A wiring board according to an embodiment of the present invention includes an insulating layer, a plurality of conductive layers positioned on the insulating layer and spaced apart from each other, a ceramic structure positioned between the adjacent conductive layers, and the conductive layer And a resin layer formed on the insulating layer so as to cover the ceramic structure.

本発明の一形態にかかる配線基板の製造方法は、上面に導電層が形成された絶縁層を準備する工程と、前記絶縁層上面に、セラミック粒子と溶剤とを含むセラミックゾルを塗布する工程と、前記溶剤を乾燥させることにより、前記セラミック粒子を有するセラミック構造体を形成する工程と、前記絶縁層上面に樹脂層を形成する工程と、を備える。   A method of manufacturing a wiring board according to an aspect of the present invention includes a step of preparing an insulating layer having a conductive layer formed on an upper surface, and a step of applying a ceramic sol containing ceramic particles and a solvent to the upper surface of the insulating layer. And a step of forming a ceramic structure having the ceramic particles by drying the solvent, and a step of forming a resin layer on the upper surface of the insulating layer.

本発明の一形態にかかる配線基板によれば、隣接する導電層の短絡を低減できる。その結果、電気的信頼性に優れた配線基板を得ることができる。   According to the wiring board according to one embodiment of the present invention, short-circuit between adjacent conductive layers can be reduced. As a result, a wiring board having excellent electrical reliability can be obtained.

本発明の第1実施形態にかかる実装構造体の断面図である。It is sectional drawing of the mounting structure concerning 1st Embodiment of this invention. 図1に示す実装構造体のR部分の拡大図である。It is an enlarged view of R part of the mounting structure shown in FIG. 図3a、図3b及び図3cは、図1に示す実装構造体の製造工程を説明する断面図である。3a, 3b, and 3c are cross-sectional views illustrating a manufacturing process of the mounting structure shown in FIG. 図1に示す実装構造体のR部分における製造工程を説明する拡大図である。It is an enlarged view explaining the manufacturing process in R part of the mounting structure shown in FIG. 図1に示す実装構造体のR部分における製造工程を説明する拡大図である。It is an enlarged view explaining the manufacturing process in R part of the mounting structure shown in FIG. 図1に示す実装構造体の製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process of the mounting structure shown in FIG. 図1に示す実装構造体のR部分における製造工程を説明する拡大図である。It is an enlarged view explaining the manufacturing process in R part of the mounting structure shown in FIG. 図8a及び図8bは、図1に示す実装構造体の製造工程を説明する断面図である8a and 8b are cross-sectional views illustrating a manufacturing process of the mounting structure shown in FIG. 本発明の第2実施形態にかかる実装構造体の部分拡大断面図である。It is a partial expanded sectional view of the mounting structure concerning a 2nd embodiment of the present invention.

(第1実施形態)
以下に、本発明の第1実施形態に係る配線基板を含む実装構造体を、図面に基づいて詳細に説明する。
(First embodiment)
Hereinafter, a mounting structure including a wiring board according to a first embodiment of the present invention will be described in detail based on the drawings.

図1に示した実装構造体1は、例えば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ装置又はその周辺機器などの電子機器に使用されるものである。この実装構造体1は、電子部品2及び配線基板3を含んでいる。   The mounting structure 1 shown in FIG. 1 is used for electronic devices such as various audiovisual devices, home appliances, communication devices, computer devices, and peripheral devices thereof. The mounting structure 1 includes an electronic component 2 and a wiring board 3.

電子部品2は、例えばIC又はLSI等の半導体素子であり、配線基板3に半田等の導電バンプ4を介してフリップチップ実装されている。この電子部品2は、母材が、例えばシリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウム又は炭化珪素等の半導体材料により形成されている。電子部品2としては、例えば、厚みが0.1mm以上1mm以下のものを使用することができる。   The electronic component 2 is a semiconductor element such as an IC or LSI, and is flip-chip mounted on the wiring substrate 3 via conductive bumps 4 such as solder. The base material of the electronic component 2 is formed of a semiconductor material such as silicon, germanium, gallium arsenide, gallium arsenide phosphorus, gallium nitride, or silicon carbide. As the electronic component 2, for example, one having a thickness of 0.1 mm to 1 mm can be used.

配線基板3は、コア基板5とコア基板5の両側に形成された一対の配線層6とを含んでいる。   The wiring substrate 3 includes a core substrate 5 and a pair of wiring layers 6 formed on both sides of the core substrate 5.

コア基板5は、配線基板3の強度を高めつつ一対の配線層6間の導通を図るものであり、厚みが例えば0.3mm以上1.5mm以下に形成されている。このコア基板5は、基体7、スルーホールT、スルーホール導体8、及び絶縁体9を含んでいる。   The core substrate 5 is intended to increase the strength of the wiring substrate 3 while achieving conduction between the pair of wiring layers 6 and has a thickness of, for example, 0.3 mm to 1.5 mm. The core substrate 5 includes a base body 7, a through hole T, a through hole conductor 8, and an insulator 9.

基体7は、例えば樹脂により形成され、樹脂としては、例えばエポキシ樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂、ポリパラフェニレンベンズビスオキサゾール樹脂、全芳香族ポリアミド樹脂、ポリイミド樹脂、芳香族液晶ポリエステル樹脂、ポリエーテルエーテルケトン樹脂又はポリエーテルケトン樹脂等を使用することができる。   The substrate 7 is formed of, for example, a resin. Examples of the resin include an epoxy resin, a bismaleimide triazine resin, a cyanate resin, a polyparaphenylene benzbisoxazole resin, a wholly aromatic polyamide resin, a polyimide resin, an aromatic liquid crystal polyester resin, a poly Ether ether ketone resin or polyether ketone resin can be used.

また、基体7は、樹脂に被覆された基材を含んでも構わない。基材としては、繊維により構成された織布若しくは不織布又は繊維を一方向に配列したものを使用することができる。繊維としては、例えばガラス繊維、樹脂繊維、炭素繊維又は金属繊維等を使用することができる。また、基体7の熱膨張率は、例えば1ppm/℃以上16ppm/℃以下に設定されている。かかる熱膨張率は、ISO11359‐2:1999に準ずる。   Further, the base body 7 may include a base material coated with a resin. As the base material, a woven fabric or a non-woven fabric composed of fibers or a fiber in which fibers are arranged in one direction can be used. As the fiber, for example, glass fiber, resin fiber, carbon fiber or metal fiber can be used. The coefficient of thermal expansion of the substrate 7 is set to, for example, 1 ppm / ° C. or more and 16 ppm / ° C. or less. Such a coefficient of thermal expansion conforms to ISO11359-2: 1999.

基体7には、該基体7を厚み方向(Z方向)に貫通する複数のスルーホールTが設けられている。スルーホールTは、例えば直径が0.1mm以上1mm以下の円柱状に形成されており、その内部にスルーホール導体8が形成される。   The base body 7 is provided with a plurality of through holes T penetrating the base body 7 in the thickness direction (Z direction). The through hole T is formed in a cylindrical shape having a diameter of 0.1 mm or more and 1 mm or less, for example, and the through hole conductor 8 is formed therein.

スルーホール導体8は、コア基板5の上下の配線層6を電気的に接続するものであり、スルーホールTの内壁に沿って円筒状に形成されている。このスルーホール導体8としては、例えば銅、銀、金、アルミニウム、ニッケル又はクロムの導電材料により形成されたものを使用することができる。また、スルーホール導体8の熱膨張率は、例えば14ppm/℃以上18ppm/℃以下に設定されている。   The through-hole conductor 8 is for electrically connecting the upper and lower wiring layers 6 of the core substrate 5 and is formed in a cylindrical shape along the inner wall of the through-hole T. As this through-hole conductor 8, for example, a conductor formed of a conductive material such as copper, silver, gold, aluminum, nickel, or chromium can be used. The coefficient of thermal expansion of the through-hole conductor 8 is set to, for example, 14 ppm / ° C. or more and 18 ppm / ° C. or less.

絶縁体9は、柱状に形成されており、その端面とスルーホール導体8の端面とで、後述するビア導体12の支持面を形成している。絶縁体9としては、例えばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シアネート樹脂、フッ素樹脂、シリコン樹脂、ポリフェニレンエーテル樹脂又はビスマレイミドトリアジン樹脂等の樹脂材料により形成されたものを使用することができる。   The insulator 9 is formed in a columnar shape, and the end surface of the insulator 9 and the end surface of the through-hole conductor 8 form a support surface for a via conductor 12 described later. As the insulator 9, what was formed with resin materials, such as a polyimide resin, an acrylic resin, an epoxy resin, cyanate resin, a fluororesin, a silicon resin, a polyphenylene ether resin, or a bismaleimide triazine resin, can be used, for example.

一方、コア基板5の両側には、上述した如く、一対の配線層6が形成されている。配線層6は、複数の樹脂層10と、基体7上又は樹脂層10間又は樹脂層10上に形成された導電層11と、樹脂層10を貫通する複数のビア孔Vと、ビア孔Vの内部に形成されたビア導体12と、を含んでいる。導電層11及びビア導体12は、互いに電気的に接続されており、配線部を構成している。この配線部は、接地用配線、電力供給用配線及び/又は信号用配線を含む。   On the other hand, a pair of wiring layers 6 are formed on both sides of the core substrate 5 as described above. The wiring layer 6 includes a plurality of resin layers 10, a conductive layer 11 formed on the substrate 7 or between the resin layers 10 or on the resin layer 10, a plurality of via holes V penetrating the resin layer 10, and via holes V And via conductors 12 formed inside. The conductive layer 11 and the via conductor 12 are electrically connected to each other and constitute a wiring part. The wiring portion includes a ground wiring, a power supply wiring, and / or a signal wiring.

複数の樹脂層10は、導電層11を支持する支持部材として機能するだけでなく、導電層11同士の短絡を防ぐ絶縁部材として機能するものであり、厚みが例えば1μm以上15μm以下となるように形成されている。   The plurality of resin layers 10 not only function as a support member that supports the conductive layer 11 but also function as an insulating member that prevents a short circuit between the conductive layers 11 so that the thickness is, for example, 1 μm or more and 15 μm or less. Is formed.

複数の樹脂層10は、本実施形態では、第1樹脂層10aと、該第1樹脂層10aによって下地に対して接着される第2樹脂層10bと、を有する。   In the present embodiment, the plurality of resin layers 10 include a first resin layer 10a and a second resin layer 10b that is bonded to the base by the first resin layer 10a.

第1樹脂層10aは、第2樹脂層10bとコア基板5との間に介され、第2樹脂層10bとコア基板5とを接着するためのものである。この第1樹脂層10aとしては、例えばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、ウレタン樹脂、シアネート樹脂、シリコン樹脂又はビスマレイミドトリアジン樹脂等の熱硬化性樹脂から形成されたものを使用することができる。なお、第1樹脂層10aの熱膨張率は、例えば16ppm/℃以上40ppm/℃以下に設定されている。   The first resin layer 10 a is interposed between the second resin layer 10 b and the core substrate 5, and adheres the second resin layer 10 b and the core substrate 5. As this 1st resin layer 10a, what was formed from thermosetting resins, such as a polyimide resin, an acrylic resin, an epoxy resin, a urethane resin, cyanate resin, a silicon resin, or a bismaleimide triazine resin, can be used, for example. The coefficient of thermal expansion of the first resin layer 10a is set to, for example, 16 ppm / ° C. or more and 40 ppm / ° C. or less.

第2樹脂層10bは、導電層11を支持しており、基材を備えておらず、低熱膨張の樹脂を含むことにより、配線基板2と電子部品3との熱膨脹率の差を低減している。この第2樹脂層10bとしては、例えば液晶ポリマー、ポリベンゾオキサゾール樹脂、ポリイミドベンゾオキサゾール樹脂、ポリイミド樹脂又はポリエーテルエーテルケトン樹脂等の低熱膨張の樹脂から形成されたものを使用することが望ましい。なお、第2樹脂層10bの熱膨張率は、例えば−10ppm/℃以上5ppm/℃以下に設定されている。   The second resin layer 10b supports the conductive layer 11, does not include a base material, and includes a low thermal expansion resin, thereby reducing the difference in thermal expansion coefficient between the wiring board 2 and the electronic component 3. Yes. As this 2nd resin layer 10b, it is desirable to use what was formed from resin of low thermal expansion, such as liquid crystal polymer, polybenzoxazole resin, polyimide benzoxazole resin, polyimide resin, or polyetheretherketone resin, for example. In addition, the thermal expansion coefficient of the 2nd resin layer 10b is set to -10 ppm / degrees C or more and 5 ppm / degrees C or less, for example.

樹脂層10は、フィラーを含有していることが望ましい。フィラーの材料としては、熱膨張率が−5ppm/℃以上5ppm/℃以下のもの、例えば酸化ケイ素、炭化ケイ素、酸化アルミニウム、窒化アルミニウム又は水酸化アルミニウムを用いることができる。フィラーの粒子径は、例えば0.5μm以上15μm以下に設定されている。   The resin layer 10 desirably contains a filler. As the filler material, a material having a thermal expansion coefficient of −5 ppm / ° C. or more and 5 ppm / ° C. or less, for example, silicon oxide, silicon carbide, aluminum oxide, aluminum nitride, or aluminum hydroxide can be used. The particle diameter of the filler is set to, for example, 0.5 μm or more and 15 μm or less.

複数の導電層11は、基体7上及び第2樹脂層10b上に間隙を空けて配置されており、その表面が第1樹脂層10aに被覆されている。導電層11としては、例えば銅、銀、金、アルミニウム、ニッケル又はクロム等の金属材料により形成されたものを使用することができる。導電層11の厚みは、3μm以上20μm以下に設定されている。また、導電層11の熱膨張率は、例えば14ppm/℃以上18ppm/℃以下に設定されている。   The plurality of conductive layers 11 are arranged on the base 7 and the second resin layer 10b with a gap therebetween, and the surfaces thereof are covered with the first resin layer 10a. As the conductive layer 11, for example, a layer formed of a metal material such as copper, silver, gold, aluminum, nickel, or chromium can be used. The thickness of the conductive layer 11 is set to 3 μm or more and 20 μm or less. The thermal expansion coefficient of the conductive layer 11 is set to, for example, 14 ppm / ° C. or more and 18 ppm / ° C. or less.

一方、導電層11に電気的に接続されるビア導体12は、第1樹脂層10aの厚み方向に離間した導電層11同士を相互に接続するものであり、コア基板5に向って幅狭となる形成されている。ビア導体12としては、例えば銅、銀、金、アルミニウム、ニッケル又はクロムの導電材料により形成されたものを使用することができる。また、ビア導体の熱膨張率は、例えば14ppm/℃以上18ppm/℃以下に設定されている。   On the other hand, the via conductor 12 electrically connected to the conductive layer 11 connects the conductive layers 11 separated in the thickness direction of the first resin layer 10 a to each other, and is narrow toward the core substrate 5. Is formed. As the via conductor 12, for example, a conductor formed of a conductive material such as copper, silver, gold, aluminum, nickel, or chromium can be used. The thermal expansion coefficient of the via conductor is set to, for example, 14 ppm / ° C. or more and 18 ppm / ° C. or less.

そして、図2に示すように、第1実施形態の実装構造体1においては、同一の第2樹脂層10b上で隣接した導電層11の間に、セラミック構造体13が形成されている。   As shown in FIG. 2, in the mounting structure 1 of the first embodiment, the ceramic structure 13 is formed between the conductive layers 11 adjacent on the same second resin layer 10b.

セラミック構造体13は、例えば互いに結合した複数のセラミック粒子を有し、該粒子が互いに結合することによって、内部が緻密に形成されている。   The ceramic structure 13 has, for example, a plurality of ceramic particles bonded to each other, and the inside is densely formed by bonding the particles to each other.

かかるセラミック構造体13は、樹脂と比較して低分子のセラミックにより構成されており、水分が侵入しにくい性質を有しているため、第1樹脂層10a内の水分に起因して導電層11でイオンマイグレーションが発生し、導電層11の一部が隣接する導電層11に向って伸長しようとしても、かかる伸長がセラミック構造体13により良好に抑制される。その結果、隣接した導電層11の短絡を低減し、配線基板3の電気的信頼性が向上させることができる。また、隣接した導電層11の短絡を低減することにより、隣接した導電層11を近接させることができ、配線基板3を小型化することができる。   Since the ceramic structure 13 is made of a low molecular weight ceramic compared to the resin and has a property that moisture hardly penetrates, the conductive layer 11 is caused by moisture in the first resin layer 10a. Thus, even if ion migration occurs and a part of the conductive layer 11 tries to expand toward the adjacent conductive layer 11, the expansion is satisfactorily suppressed by the ceramic structure 13. As a result, the short circuit between the adjacent conductive layers 11 can be reduced, and the electrical reliability of the wiring board 3 can be improved. Further, by reducing the short circuit between the adjacent conductive layers 11, the adjacent conductive layers 11 can be brought close to each other, and the wiring board 3 can be reduced in size.

なお、セラミック粒子は、球状であることが望ましい。その結果、セラミック構造体13の内部構造を緻密にすることにより、セラミック構造体13内に導電層11が伸長する可能性を低減するとともに、セラミック構造体13の機械的強度を向上させることができる。セラミック粒子の粒子径は、3nm以上50nm以下に設定されていることが望ましい。   The ceramic particles are preferably spherical. As a result, by densifying the internal structure of the ceramic structure 13, the possibility that the conductive layer 11 extends in the ceramic structure 13 can be reduced, and the mechanical strength of the ceramic structure 13 can be improved. . The particle diameter of the ceramic particles is preferably set to 3 nm or more and 50 nm or less.

また、セラミック粒子は、第1樹脂層10a又は第2樹脂層10bに含まれるフィラーと結合していることが望ましい。その結果、セラミック構造体13と第1樹脂層10a又は第2樹脂層10bとの接着強度を向上させることができる。   Moreover, it is desirable that the ceramic particles are bonded to a filler contained in the first resin layer 10a or the second resin layer 10b. As a result, the adhesive strength between the ceramic structure 13 and the first resin layer 10a or the second resin layer 10b can be improved.

また、セラミック構造体13は、第1樹脂層10aと第2樹脂層10bとの界面に位置することが望ましい。その結果、導電層11が伸長しやすい隙間の生じる界面において、導電層11の伸長を低減することができる。   The ceramic structure 13 is preferably located at the interface between the first resin layer 10a and the second resin layer 10b. As a result, the elongation of the conductive layer 11 can be reduced at the interface where a gap is formed where the conductive layer 11 is easily elongated.

また、セラミック構造体13は、導電層11の長手方向(Y方向)に沿って形成されていることが望ましい。その結果、マイグレーションの成長抑制効果をより向上できる。   The ceramic structure 13 is preferably formed along the longitudinal direction (Y direction) of the conductive layer 11. As a result, the migration growth suppressing effect can be further improved.

また、セラミック構造体13は、導電層11の側面に接触していることが望ましい。その結果、セラミック構造体13が接触した導電層11の側面から導電層11の伸長が発生することを低減することができる。なお、セラミック構造体13は、導電層11の側面の下端から上端にかけて形成されていることが望ましい。   The ceramic structure 13 is preferably in contact with the side surface of the conductive layer 11. As a result, it is possible to reduce the elongation of the conductive layer 11 from the side surface of the conductive layer 11 with which the ceramic structure 13 is in contact. The ceramic structure 13 is preferably formed from the lower end to the upper end of the side surface of the conductive layer 11.

また、セラミック構造体13は、導電層11の側面から第2樹脂層10bの上面にかけて連続的に被着されていることが望ましい。その結果、セラミック構造体13を、導電層11の側面に被着させるとともに、第1樹脂層10aと第2樹脂層10bとの界面に位置させることができる。また、導電層11の側面と第2樹脂層10bの上面との間は隙間が生じやすいが、かかる隙間をセラミック構造体13により低減することができ、かかる隙間に起因した導電層11の伸長を低減できる。また、セラミック構造体13により、導電層11と第2樹脂層10bとの接着強度を高めことができる。   The ceramic structure 13 is preferably continuously applied from the side surface of the conductive layer 11 to the upper surface of the second resin layer 10b. As a result, the ceramic structure 13 can be deposited on the side surface of the conductive layer 11 and can be positioned at the interface between the first resin layer 10a and the second resin layer 10b. In addition, a gap is easily generated between the side surface of the conductive layer 11 and the upper surface of the second resin layer 10b. However, the gap can be reduced by the ceramic structure 13, and the extension of the conductive layer 11 due to the gap is prevented. Can be reduced. Moreover, the ceramic structure 13 can increase the adhesive strength between the conductive layer 11 and the second resin layer 10b.

また、セラミック構造体13は、その表面が、導電層11の側面と第2樹脂層10bの上面との間で凹曲面状となることが望ましい。その結果、セラミック構造体13を、効率良く、導電層11の側面に被着させるとともに、第1樹脂層10aと第2樹脂層10bとの界面に位置させることができる。また、セラミック構造体13と第1樹脂層10aとの間の接着性を向上して剥離を低減できる。   Further, the ceramic structure 13 preferably has a concave curved surface between the side surface of the conductive layer 11 and the upper surface of the second resin layer 10b. As a result, the ceramic structure 13 can be efficiently deposited on the side surface of the conductive layer 11 and positioned at the interface between the first resin layer 10a and the second resin layer 10b. Further, it is possible to improve the adhesion between the ceramic structure 13 and the first resin layer 10a and reduce the peeling.

また、セラミック構造体13は、隣接する導電層11同士の間隔が最短となる領域に少なくとも形成されていることが望ましい。その結果、導電層11の伸長に起因した導電層11同士の短絡が発生しやすい領域に、セラミック構造体13を形成することにより、導電層11同士の短絡を低減できる。   The ceramic structure 13 is desirably formed at least in a region where the distance between adjacent conductive layers 11 is the shortest. As a result, the short circuit between the conductive layers 11 can be reduced by forming the ceramic structure 13 in a region where the short circuit between the conductive layers 11 due to the elongation of the conductive layer 11 is likely to occur.

セラミック構造体13としては、例えば酸化ケイ素、酸化アルミニウム、酸化ホウ素、酸化マグネシウム又は酸化カルシウム等のセラミック材料により形成されたものを使用することができる。   As the ceramic structure 13, for example, one formed of a ceramic material such as silicon oxide, aluminum oxide, boron oxide, magnesium oxide, or calcium oxide can be used.

また、セラミック構造体13は、熱膨張率が1ppm/℃以上15ppm/℃以下に設定されていることが望ましい。その結果、第1樹脂層10aと導電層11との熱膨張率の違いにより生じる熱応力を緩和することができる。このような熱膨張率のセラミック構造体13としては、酸化ケイ素、酸化アルミニウム、酸化ホウ素、酸化マグネシウム又は酸化カルシウム等のセラミック材料から形成されたものを使用することができる。   Moreover, as for the ceramic structure 13, it is desirable for the coefficient of thermal expansion to be set to 1 ppm / ° C. or more and 15 ppm / ° C. or less. As a result, the thermal stress caused by the difference in thermal expansion coefficient between the first resin layer 10a and the conductive layer 11 can be relaxed. As the ceramic structure 13 having such a thermal expansion coefficient, one formed from a ceramic material such as silicon oxide, aluminum oxide, boron oxide, magnesium oxide or calcium oxide can be used.

また、セラミック構造体13は、誘電正接が0.001以上0.01以下に設定されていることが望ましい。その結果、導電層11における高周波信号の伝送特性を向上させることができる。このような誘電正接のセラミック構造体13としては、酸化ケイ素、酸化アルミニウム、酸化ホウ素、酸化マグネシウム又は酸化カルシウム等のセラミック材料から形成されたものを使用することができる。なお、誘電正接は、JISK6911:1995に準ずる。   The ceramic structure 13 preferably has a dielectric loss tangent of 0.001 or more and 0.01 or less. As a result, the transmission characteristic of the high frequency signal in the conductive layer 11 can be improved. As such a dielectric loss tangent ceramic structure 13, one formed from a ceramic material such as silicon oxide, aluminum oxide, boron oxide, magnesium oxide or calcium oxide can be used. The dielectric loss tangent conforms to JISK6911: 1995.

かくして、上述した実装構造体1は、配線基板3を介して供給される電源や信号に基づいて電子部品を駆動若しくは制御することにより、所望の機能を発揮する。   Thus, the mounting structure 1 described above exhibits a desired function by driving or controlling an electronic component based on a power supply or a signal supplied via the wiring board 3.

次に、上述した実装構造体1の製造方法を、図3から図8に基づいて説明する。   Next, the manufacturing method of the mounting structure 1 mentioned above is demonstrated based on FIGS.

(1)図3aに示すように、コア基板5を準備する。具体的には、以下のように行う。   (1) As shown in FIG. 3A, a core substrate 5 is prepared. Specifically, this is performed as follows.

まず、基体7を準備する。基体7は、例えば、未硬化樹脂と基材とを含む複数の樹脂シートを積層し、加熱加圧して未硬化樹脂を硬化させることにより、作製することができる。なお、未硬化は、ISO472:1999に準ずるA‐ステージ又はB‐ステージの状態である。   First, the base body 7 is prepared. The base body 7 can be produced, for example, by laminating a plurality of resin sheets including an uncured resin and a base material and curing the uncured resin by heating and pressing. The uncured state is an A-stage or B-stage according to ISO 472: 1999.

次に、基体7をその厚み方向に貫通したスルーホールTを複数形成する。スルーホールTは、例えばドリル加工やレーザー加工等により形成することができる。   Next, a plurality of through holes T penetrating the base body 7 in the thickness direction are formed. The through hole T can be formed by, for example, drilling or laser processing.

次に、スルーホールTの内壁に導電材料を被着させて、円筒状のスルーホール導体8を形成する。また、基体7の上面及び下面に導電材料を被着させて、導電材料層を形成する。導電材料の被着は、例えば無電解めっき、蒸着法、CVD法又はスパッタリング法等により行われる。   Next, a conductive material is deposited on the inner wall of the through hole T to form a cylindrical through hole conductor 8. Further, a conductive material layer is formed by depositing a conductive material on the upper surface and the lower surface of the substrate 7. The conductive material is deposited by, for example, electroless plating, vapor deposition, CVD, or sputtering.

次に、円筒状のスルーホール導体8の内部に、樹脂材料等を充填し、絶縁体9を形成する。   Next, the inside of the cylindrical through-hole conductor 8 is filled with a resin material or the like to form an insulator 9.

次に、導電材料を絶縁体9の露出部に被着させた後、導電層材料層をパターニングすることにより、導電層11を形成する。導電材料の被着は、例えば無電解めっき法、蒸着法、CVD法又はスパッタリング法等により被着される。また、導電材料層15xのパターニングは、例えば、従来周知のフォトリソグラフィー技術、エッチング等を用いて行われる。   Next, after the conductive material is deposited on the exposed portion of the insulator 9, the conductive layer 11 is formed by patterning the conductive layer material layer. The conductive material is deposited by, for example, an electroless plating method, a vapor deposition method, a CVD method, or a sputtering method. The patterning of the conductive material layer 15x is performed using, for example, a conventionally known photolithography technique or etching.

以上のようにして、コア基板5を作製することができる。   The core substrate 5 can be manufactured as described above.

(2)図3bに示すように、導電層11上に、樹脂層10を形成する。樹脂層10は、例えば、未硬化の第1樹脂層10aを介して第2樹脂層10bを導電層11上に配置し、加熱プレス機を用いて加熱加圧して第1樹脂層10aを硬化させることにより形成される。   (2) As shown in FIG. 3 b, the resin layer 10 is formed on the conductive layer 11. In the resin layer 10, for example, the second resin layer 10b is disposed on the conductive layer 11 via the uncured first resin layer 10a, and the first resin layer 10a is cured by heating and pressurization using a heating press. Is formed.

(3)図3cに示すように、樹脂層10に、ビア導体12及び導電層11を形成する。具体的には、以下のように行う。   (3) As shown in FIG. 3 c, the via conductor 12 and the conductive layer 11 are formed in the resin layer 10. Specifically, this is performed as follows.

まず、樹脂層10にビア孔Vを形成し、ビア孔V内に導電層11の少なくとも一部を露出させる。ビア孔Vの形成は、例えばレーザー加工又はフォトリソグラフィにより、行うことができる。なお、ビア孔Vは、レーザー光の出力を調整することによって、コア基板5に向かって開口幅が狭くなるように形成することができる。   First, a via hole V is formed in the resin layer 10, and at least a part of the conductive layer 11 is exposed in the via hole V. The via hole V can be formed by, for example, laser processing or photolithography. The via hole V can be formed so that the opening width becomes narrower toward the core substrate 5 by adjusting the output of the laser beam.

次に、ビア孔Vにビア導体12を形成し、樹脂層10の上面に導電層11を形成する。ビア導体12及び導電層11は、従来周知のセミアディティブ法、サブトラクティブ法又はフルアディティブ法等により形成され、なかでもセミアディティブ法により形成されることが望ましい。   Next, the via conductor 12 is formed in the via hole V, and the conductive layer 11 is formed on the upper surface of the resin layer 10. The via conductor 12 and the conductive layer 11 are formed by a conventionally known semi-additive method, subtractive method, full-additive method, or the like, and it is preferable that the via conductor 12 and the conductive layer 11 are formed by the semi-additive method.

(4)図4及び図5に示すように、樹脂層10上面にセラミック構造体13を形成する。具体的には、以下のように行う。   (4) As shown in FIGS. 4 and 5, the ceramic structure 13 is formed on the upper surface of the resin layer 10. Specifically, this is performed as follows.

まず、セラミック粒子と溶剤とを含むセラミックゾルを準備する。次に、セラミックゾルを樹脂層10の上面に塗布する。次に、セラミックゾルを乾燥し、溶剤を蒸発させる。その結果、樹脂層10の上面にセラミック粒子が残存し、セラミック粒子を有するセラミック構造体13を形成することができる。   First, a ceramic sol containing ceramic particles and a solvent is prepared. Next, a ceramic sol is applied to the upper surface of the resin layer 10. Next, the ceramic sol is dried and the solvent is evaporated. As a result, the ceramic particles remain on the upper surface of the resin layer 10, and the ceramic structure 13 having the ceramic particles can be formed.

セラミックゾルは、セラミック粒子を1%以上50%以下含み、溶剤を50%以上98%以下ことが望ましい。その結果、セラミック粒子を1%以上含むことにより、セラミック構造体13の内部構造を緻密にし、且つ厚みを大きく形成することができる。また、溶剤を50%以上含むことにより、セラミックゾルの粘度の低減し、セラミック構造体13の上面の平坦性を向上させて、配線基板2の上面の平坦性を向上させることができる。   The ceramic sol preferably contains 1% to 50% ceramic particles and 50% to 98% solvent. As a result, by containing 1% or more of ceramic particles, the internal structure of the ceramic structure 13 can be made dense and thick. Further, by containing 50% or more of the solvent, the viscosity of the ceramic sol can be reduced, the flatness of the upper surface of the ceramic structure 13 can be improved, and the flatness of the upper surface of the wiring board 2 can be improved.

セラミック粒子は、セラミック構造体13を構成するセラミック材料からなる。また、セラミック粒子は、球状であることが望ましい。その結果、溶剤を蒸発させる際、セラミック粒子同士を緻密に凝集させることができるため、樹脂層10の上面にセラミック粒子を効率良く残存させることができる。   The ceramic particles are made of a ceramic material constituting the ceramic structure 13. The ceramic particles are preferably spherical. As a result, when the solvent is evaporated, the ceramic particles can be densely aggregated, so that the ceramic particles can be efficiently left on the upper surface of the resin layer 10.

また、セラミック粒子の粒子径は、3nm以上50nm以下に設定されていることが望ましい。セラミック粒子の粒子径を3nm以上に設定することにより、セラミックゾルの粘度を低減し、生産性を向上させることができる。また、セラミック粒子の粒子径を50nm以下に設定することにより、後述するように、セラミック粒子を樹脂層10に含まれる樹脂の熱分解温度未満の温度にて互いに結合させることができる。   The particle diameter of the ceramic particles is preferably set to 3 nm or more and 50 nm or less. By setting the particle diameter of the ceramic particles to 3 nm or more, the viscosity of the ceramic sol can be reduced and the productivity can be improved. Further, by setting the particle diameter of the ceramic particles to 50 nm or less, the ceramic particles can be bonded to each other at a temperature lower than the thermal decomposition temperature of the resin contained in the resin layer 10 as described later.

溶剤としては、例えばメタノール、イソプロパノール、メチルエチルケトン、メチルイソブチルケトン、プロピレングリコールモノメチルエーテル又はジメチルアセトアミド等の有機溶剤を含むものを使用することができる。なかでも、メタノール又はプロピレングリコールモノメチルエーテルを含むものを使用することが望ましい。その結果、セラミックゾルを均一に塗布することができ、且つ溶剤を効率良く蒸発させることができる。   As the solvent, for example, a solvent containing an organic solvent such as methanol, isopropanol, methyl ethyl ketone, methyl isobutyl ketone, propylene glycol monomethyl ether or dimethylacetamide can be used. Among these, it is desirable to use one containing methanol or propylene glycol monomethyl ether. As a result, the ceramic sol can be uniformly applied and the solvent can be efficiently evaporated.

セラミックゾルの塗布は、例えば、ディスペンサー又はスクリーン印刷を用いて行うことができる。なお、所定の場所への塗布は、ディスペンサーを用いる場合には、塗布量を調節することにより、スクリーン印刷を用いる場合には、マスクを用いることにより、行うことができる。セラミックゾルの塗布は、導電層11上面のビア導体12が接続する領域以外に行われることが望ましい。その結果、セラミック構造体13を導電層11上面のビア導体12が接続する領域以外に形成することができる。   The ceramic sol can be applied using, for example, a dispenser or screen printing. In addition, application | coating to a predetermined place can be performed by adjusting a coating amount, when using a dispenser, and using a mask when using screen printing. The application of the ceramic sol is desirably performed in a region other than the region where the via conductor 12 on the upper surface of the conductive layer 11 is connected. As a result, the ceramic structure 13 can be formed in a region other than the region where the via conductor 12 on the upper surface of the conductive layer 11 is connected.

セラミックゾルの乾燥は、例えば窒素ガス等の不活性ガス中にて行うことができる。ここで、セラミックゾルの乾燥時又は乾燥後にセラミック構造体13を加熱することが望ましい。その結果、セラミック粒子同士を結合させることができる。ここで、セラミック粒子の粒子径が50nm以下に設定されている場合、セラミック構造体13を樹脂層10に含まれる樹脂の熱分解温度未満に加熱することにより、セラミック粒子同士を結合させることができる。これは、セラミック粒子の粒子径が50nm以下と超微小に設定されているため、セラミック粒子の原子、特に表面の原子が活発に運動するため、かかる低温でもセラミック粒子同士が結合することに起因すると推測される。このようにセラミック粒子同士を結合させることにより、加熱に起因した樹脂層10に含まれる樹脂の損傷を低減しつつ、セラミック構造体13の機械的強度を向上させることができる。   The ceramic sol can be dried in an inert gas such as nitrogen gas. Here, it is desirable to heat the ceramic structure 13 during or after drying the ceramic sol. As a result, the ceramic particles can be bonded to each other. Here, when the particle diameter of the ceramic particles is set to 50 nm or less, the ceramic particles can be bonded to each other by heating the ceramic structure 13 below the thermal decomposition temperature of the resin contained in the resin layer 10. . This is because the ceramic particles have a particle diameter of 50 nm or less, and the ceramic particles atoms, particularly the surface atoms, actively move, so that the ceramic particles bond even at such low temperatures. I guess that. By bonding the ceramic particles in this manner, the mechanical strength of the ceramic structure 13 can be improved while reducing damage to the resin contained in the resin layer 10 due to heating.

また、低温でセラミック粒子同士を結合させることができるため、セラミック粒子の結晶化を低減し、アモルファス状態の割合を高めることができる。その結果、セラミック粒子は、結晶構造異方性に起因した熱膨張率の異方性を低減することにより、クラックの発生を低減できる。特に、セラミック粒子のセラミック材料として酸化ケイ素を使用した場合、セラミック粒子の結晶化を効果的に低減することができる。また、かかる加熱が低温で行われるため、セラミック粒子と樹脂層10との熱膨張差に起因した、加熱時に発生する応力が低減され、かかる応力に起因したクラックや剥離を防止できる。   Moreover, since the ceramic particles can be bonded at a low temperature, crystallization of the ceramic particles can be reduced and the proportion of the amorphous state can be increased. As a result, the ceramic particles can reduce the occurrence of cracks by reducing the anisotropy of the thermal expansion coefficient due to the crystal structure anisotropy. In particular, when silicon oxide is used as the ceramic material of the ceramic particles, crystallization of the ceramic particles can be effectively reduced. Further, since the heating is performed at a low temperature, the stress generated during heating due to the difference in thermal expansion between the ceramic particles and the resin layer 10 is reduced, and cracks and peeling due to the stress can be prevented.

(5)図6及び図7に示すように、導電層11上に、樹脂層10を形成する。樹脂層10の形成は、(2)の工程と同様に行う。   (5) As shown in FIGS. 6 and 7, the resin layer 10 is formed on the conductive layer 11. The resin layer 10 is formed in the same manner as the step (2).

ここで、(4)の工程にて、セラミック構造体13を導電層11の側面から第2樹脂層10bの上面にかけて連続的に被着させていると、導電層11の側面と第2樹脂層10bとの間にセラミック構造体13が充填されているため、第2樹脂層10b上に未硬化の第1樹脂層10aを配置する際、導電層11の側面と第2樹脂層10bとの間に未硬化の第1樹脂層10aが充填せずに生じる隙間を低減できる。   Here, in the step (4), when the ceramic structure 13 is continuously applied from the side surface of the conductive layer 11 to the upper surface of the second resin layer 10b, the side surface of the conductive layer 11 and the second resin layer Since the ceramic structure 13 is filled between the first resin layer 10b and the uncured first resin layer 10a on the second resin layer 10b, the gap between the side surface of the conductive layer 11 and the second resin layer 10b is set. It is possible to reduce gaps that occur without being filled with the uncured first resin layer 10a.

また、(4)の工程にて、セラミック構造体13を導電層11の側面から第2樹脂層10bの上面にかけて連続的に被着させていると、導電層11と第2樹脂層10bとの接着強度を向上させることができるため、第2樹脂層10b上に未硬化の第1樹脂層10aを配置する際、導電層11が第2樹脂層10bから剥離することを低減し、剥離した導電層11が他の導電層11と接触することを低減できる。   In the step (4), when the ceramic structure 13 is continuously applied from the side surface of the conductive layer 11 to the upper surface of the second resin layer 10b, the conductive layer 11 and the second resin layer 10b Since the adhesive strength can be improved, when the uncured first resin layer 10a is disposed on the second resin layer 10b, the conductive layer 11 is reduced from peeling from the second resin layer 10b, and the peeled conductive The contact of the layer 11 with another conductive layer 11 can be reduced.

(6)図8aに示すように、樹脂層10に、ビア導体12及び導電層11を形成する。ビア導体12及び導電層11を形成は、(3)の工程と同様に行う。   (6) As shown in FIG. 8 a, the via conductor 12 and the conductive layer 11 are formed in the resin layer 10. The via conductor 12 and the conductive layer 11 are formed in the same manner as the step (3).

なお、ビア孔Vを形成する際にレーザー加工を用いると、導電層11上面に形成されたセラミック構造体13の一部を除去するとともに導電層11上面をビア孔V内に露出させることができる。また、ビア孔Vを形成する際にフォトリソグラフィを用いた場合、(4)の工程にて、ビア孔Vが形成される領域以外にセラミック構造体13を形成することにより、導電層11上面をビア孔V内に露出させることができる。   When laser processing is used when forming the via hole V, a part of the ceramic structure 13 formed on the upper surface of the conductive layer 11 can be removed and the upper surface of the conductive layer 11 can be exposed in the via hole V. . When photolithography is used when forming the via hole V, the upper surface of the conductive layer 11 is formed by forming the ceramic structure 13 in the step (4) in a region other than the region where the via hole V is formed. The via hole V can be exposed.

以上のようにして、コア基板5に配線層6を形成するができ、配線基板3を作製することができる。なお、(4)乃至(6)の工程を繰り返すことにより、配線層6を更に多層にすることができる。   As described above, the wiring layer 6 can be formed on the core substrate 5, and the wiring substrate 3 can be manufactured. The wiring layer 6 can be further multilayered by repeating the steps (4) to (6).

(7)図8bに示すように、配線基板3に電子部品2を、バンプ4を介してフリップチップ実装する。   (7) As shown in FIG. 8 b, the electronic component 2 is flip-chip mounted on the wiring board 3 via the bumps 4.

以上のようにして、実装構造体1を作製することができる。   As described above, the mounting structure 1 can be manufactured.

(第2実施形態)
次に、本発明の第2実施形態に係る配線基板を備えた実装構造体を、図9に基づいて詳細に説明する。なお、上述した第1実施形態と同様の構成に関しては、記載を省略する。
(Second Embodiment)
Next, the mounting structure provided with the wiring board according to the second embodiment of the present invention will be described in detail with reference to FIG. In addition, description is abbreviate | omitted regarding the structure similar to 1st Embodiment mentioned above.

第2実施形態は第1実施形態と異なり、セラミック構造体13Xが隣接する導電層11X同士を接続するように形成されている。その結果、セラミック構造体13Xが形成された領域にて、隣接する導電層11Xの間に第1樹脂層10Xaが位置しないため、隣接した導電層11Xの短絡を低減できる。   Unlike the first embodiment, the second embodiment is formed so that the ceramic structures 13X connect adjacent conductive layers 11X. As a result, since the first resin layer 10Xa is not located between the adjacent conductive layers 11X in the region where the ceramic structure 13X is formed, a short circuit between the adjacent conductive layers 11X can be reduced.

また、セラミック構造体13Xは、導電層11X上面から導電層11X側面を介して第2樹脂層10Xb上面にかけて連続的に被着されている。その結果、導電層11X上に樹脂層10Xを形成する際、セラミック構造体13Xにより、導電層11Xの厚み方向への移動を低減することにより、導電層11Xと第2樹脂層10Xbとの接着強度を向上させることができるため、導電層11Xが第2樹脂層10Xbから剥離することを低減し、剥離した導電層11Xが他の導電層11Xと接触することを低減できる。なお、セラミック構造体13Xは、導電層11X上面のビア導体12Xが形成される領域以外に被着されていることが望ましい
また、セラミック構造体13Xは、第2樹脂層10Xb上面の第1領域から導電層11Xの上面を介して第2樹脂層10Xb上面の第2領域にかけて連続的に形成されていることが望ましい。なお、第1領域と第2領域とは、導電層11に対して対称的に位置する。その結果、導電層11Xの移動を低減することにより、導電層11Xと第2樹脂層10Xbとの接着強度を向上させることができる。
The ceramic structure 13X is continuously applied from the upper surface of the conductive layer 11X to the upper surface of the second resin layer 10Xb through the side surface of the conductive layer 11X. As a result, when the resin layer 10X is formed on the conductive layer 11X, the ceramic structure 13X reduces the movement in the thickness direction of the conductive layer 11X, whereby the adhesive strength between the conductive layer 11X and the second resin layer 10Xb. Therefore, it is possible to reduce peeling of the conductive layer 11X from the second resin layer 10Xb, and to reduce contact of the peeled conductive layer 11X with another conductive layer 11X. The ceramic structure 13X is preferably attached to a region other than the region where the via conductors 12X on the upper surface of the conductive layer 11X are formed. The ceramic structure 13X is formed from the first region on the upper surface of the second resin layer 10Xb. It is desirable that the conductive layer 11X is continuously formed over the second region on the upper surface of the second resin layer 10Xb via the upper surface of the conductive layer 11X. Note that the first region and the second region are positioned symmetrically with respect to the conductive layer 11. As a result, the adhesive strength between the conductive layer 11X and the second resin layer 10Xb can be improved by reducing the movement of the conductive layer 11X.

第2実施形態に係るセラミック構造体13Xは、第1実施形態に係るセラミック構造体13と同様に形成することができる。   The ceramic structure 13X according to the second embodiment can be formed in the same manner as the ceramic structure 13 according to the first embodiment.

本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良、組み合わせ等が可能である。   The present invention is not limited to the above-described embodiments, and various modifications, improvements, combinations, and the like can be made without departing from the spirit of the present invention.

例えば、上述した第1乃至第2実施形態において、樹脂層上にセラミック構造体を形成した構成を例に説明したが、セラミック構造体は絶縁層上に形成すればよく、例えば基体の上面にセラミック構造体を形成しても構わない。また、基体は上面に絶縁性があればよく、例えばセラミック材料から形成した基体を使用しても構わないし、導電材料を絶縁材料で被覆して形成した基体を使用しても構わない。   For example, in the first and second embodiments described above, the configuration in which the ceramic structure is formed on the resin layer has been described as an example. However, the ceramic structure may be formed on the insulating layer. A structure may be formed. Further, the base body only needs to have insulating properties on the upper surface. For example, a base formed from a ceramic material may be used, or a base formed by coating a conductive material with an insulating material may be used.

1 実装構造体
2 電子部品
3 配線基板
4 バンプ
5 コア基板
6 配線層
7 基体
8 スルーホール導体
9 絶縁体
10 樹脂層
11 導電層
12 ビア導体
13 セラミック構造体
T スルーホール
V ビア孔
DESCRIPTION OF SYMBOLS 1 Mounting structure 2 Electronic component 3 Wiring board 4 Bump 5 Core board 6 Wiring layer 7 Base body 8 Through-hole conductor
9 Insulator 10 Resin layer 11 Conductive layer 12 Via conductor 13 Ceramic structure T Through hole V Via hole

Claims (10)

絶縁層と、
前記絶縁層上に位置し、互いに離間した複数の導電層と、
隣接する前記導電層の間に位置するセラミック構造体と、
前記導電層と前記セラミック構造体とを被覆するように前記絶縁層上に形成された樹脂層と、を備えたことを特徴する配線基板。
An insulating layer;
A plurality of conductive layers positioned on the insulating layer and spaced apart from each other;
A ceramic structure located between adjacent conductive layers;
A wiring board comprising: a resin layer formed on the insulating layer so as to cover the conductive layer and the ceramic structure.
請求項1に記載の配線基板において、
前記セラミック構造体は、互いに結合した複数のセラミック粒子を有することを特徴とする配線基板。
The wiring board according to claim 1,
The wiring board according to claim 1, wherein the ceramic structure has a plurality of ceramic particles bonded to each other.
請求項1に記載の配線基板において、
前記セラミック構造体は、前記樹脂層と前記絶縁層との界面に位置することを特徴とする配線基板。
The wiring board according to claim 1,
The wiring board according to claim 1, wherein the ceramic structure is located at an interface between the resin layer and the insulating layer.
請求項1に記載の配線基板において、
前記セラミック構造体は、前記隣接する導電層同士を接続するように形成されていることを特徴とする配線基板。
The wiring board according to claim 1,
The ceramic substrate is formed so as to connect the adjacent conductive layers to each other.
請求項1に記載の配線基板において、
前記セラミック構造体は、前記導電層の長手方向に沿って形成されていることを特徴とする配線基板。
The wiring board according to claim 1,
The wiring board according to claim 1, wherein the ceramic structure is formed along a longitudinal direction of the conductive layer.
請求項1に記載の配線基板において、
前記セラミック構造体は、前記隣接する導電層同士の間隔が最短となる領域に少なくとも形成されていることを特徴とする配線基板。
The wiring board according to claim 1,
The wiring board according to claim 1, wherein the ceramic structure is formed at least in a region where a distance between the adjacent conductive layers is shortest.
請求項1に記載の配線基板において、
前記セラミック構造体は、前記導電層の側面に接触していることを特徴とする配線基板。
The wiring board according to claim 1,
The ceramic substrate is in contact with a side surface of the conductive layer.
請求項6に記載の配線基板において、
前記セラミック構造体は、前記導電層の側面から前記絶縁層の上面にかけて連続的に被着されていることを特徴とする配線基板。
The wiring board according to claim 6,
The wiring board according to claim 1, wherein the ceramic structure is continuously applied from a side surface of the conductive layer to an upper surface of the insulating layer.
請求項1に記載の配線基板と、
前記配線基板に搭載され、前記導電層と電気的に接続された電子部品と、
を備えたことを特徴とする実装構造体。
The wiring board according to claim 1;
An electronic component mounted on the wiring board and electrically connected to the conductive layer;
A mounting structure characterized by comprising:
上面に導電層が形成された絶縁層を準備する工程と、
前記絶縁層上面に、セラミック粒子と溶剤とを含むセラミックゾルを塗布する工程と、
前記溶剤を乾燥させることにより、前記セラミック粒子を有するセラミック構造体を形成する工程と、
前記絶縁層上面に樹脂層を形成する工程と、
を備えたことを特徴とする配線基板の製造方法。
Preparing an insulating layer having a conductive layer formed on the upper surface;
Applying a ceramic sol containing ceramic particles and a solvent to the upper surface of the insulating layer;
Forming the ceramic structure having the ceramic particles by drying the solvent; and
Forming a resin layer on the upper surface of the insulating layer;
A method of manufacturing a wiring board, comprising:
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018026002A1 (en) * 2016-08-04 2018-02-08 大日本印刷株式会社 Through electrode substrate and mounting board
WO2018043184A1 (en) * 2016-08-31 2018-03-08 大日本印刷株式会社 Through electrode substrate, method for producing through electrode substrate and mounted board
WO2024225396A1 (en) * 2023-04-25 2024-10-31 大日本印刷株式会社 Wiring device, method for manufacturing wiring device, and rewiring layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129765A (en) * 1991-11-05 1993-05-25 Furukawa Electric Co Ltd:The Wiring board
JPH08116174A (en) * 1994-08-25 1996-05-07 Matsushita Electric Ind Co Ltd Circuit forming substrate and manufacturing method thereof
JP2001168500A (en) * 1999-12-08 2001-06-22 Yamaichi Electronics Co Ltd Wiring board
JP2006228908A (en) * 2005-02-16 2006-08-31 Seiko Epson Corp Insulating film forming method, multilayer wiring board, electronic device and electronic apparatus
JP2007048856A (en) * 2005-08-09 2007-02-22 Hitachi Ltd Wiring board and structural member using the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129765A (en) * 1991-11-05 1993-05-25 Furukawa Electric Co Ltd:The Wiring board
JPH08116174A (en) * 1994-08-25 1996-05-07 Matsushita Electric Ind Co Ltd Circuit forming substrate and manufacturing method thereof
JP2001168500A (en) * 1999-12-08 2001-06-22 Yamaichi Electronics Co Ltd Wiring board
JP2006228908A (en) * 2005-02-16 2006-08-31 Seiko Epson Corp Insulating film forming method, multilayer wiring board, electronic device and electronic apparatus
JP2007048856A (en) * 2005-08-09 2007-02-22 Hitachi Ltd Wiring board and structural member using the same

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018026002A1 (en) * 2016-08-04 2018-02-08 大日本印刷株式会社 Through electrode substrate and mounting board
US12119293B2 (en) 2016-08-04 2024-10-15 Dai Nippon Printing Co., Ltd. Through electrode substrate and mounting substrate
JPWO2018026002A1 (en) * 2016-08-04 2019-06-06 大日本印刷株式会社 Through electrode substrate and mounting substrate
TWI807259B (en) * 2016-08-04 2023-07-01 日商大日本印刷股份有限公司 Through electrode substrate and mounting substrate
TWI722227B (en) * 2016-08-04 2021-03-21 日商大日本印刷股份有限公司 Through electrode substrate and mounting substrate
JP7075625B2 (en) 2016-08-31 2022-05-26 大日本印刷株式会社 Through Silicon Via Board, Through Silicon Via Manufacturing Method and Mounting Board
TWI724224B (en) * 2016-08-31 2021-04-11 日商大日本印刷股份有限公司 Through electrode substrate, manufacturing method of through electrode substrate, and mounting substrate
TWI765595B (en) * 2016-08-31 2022-05-21 日商大日本印刷股份有限公司 Through-electrode substrate, method of manufacturing through-electrode substrate, and mounting substrate
US10957592B2 (en) 2016-08-31 2021-03-23 Dai Nippon Printing Co., Ltd. Through electrode substrate, method of manufacturing through electrode substrate, and mounting substrate
US11373906B2 (en) 2016-08-31 2022-06-28 Dai Nippon Printing Co., Ltd. Through electrode substrate, method of manufacturing through electrode substrate, and mounting substrate
JP2022107008A (en) * 2016-08-31 2022-07-20 大日本印刷株式会社 Through Silicon Via, Through Silicon Via Manufacturing Method and Mounting Board
JPWO2018043184A1 (en) * 2016-08-31 2019-06-24 大日本印刷株式会社 Through electrode substrate, method of manufacturing through electrode substrate, and mounting substrate
US11810820B2 (en) 2016-08-31 2023-11-07 Dai Nippon Printing Co., Ltd. Through electrode substrate, method of manufacturing through electrode substrate, and mounting substrate
JP7400873B2 (en) 2016-08-31 2023-12-19 大日本印刷株式会社 Through electrode board, method for manufacturing through electrode board, and mounting board
WO2018043184A1 (en) * 2016-08-31 2018-03-08 大日本印刷株式会社 Through electrode substrate, method for producing through electrode substrate and mounted board
WO2024225396A1 (en) * 2023-04-25 2024-10-31 大日本印刷株式会社 Wiring device, method for manufacturing wiring device, and rewiring layer

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