JP2010250048A - Transmission device, reception device, data transmission system, and image display device - Google Patents
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Abstract
【課題】回路規模の増大を抑えつつ、１クロックで伝送できるデータ容量を増加させる。
【解決手段】多値表示データ信号Ｓ１の桁ごとにオフセットを付与するためのオフセット値Ｍ１を生成する変換部１２ａを設ける。さらに、オフセット値Ｍ１と直前に送信された１桁の多値表示データ信号Ｓ１の値とで加算又は減算を行った算出値を示す選択信号ＳＥＬを出力する演算部１２ｂを設ける。そして、送信回路１３によって、選択信号ＳＥＬが示す算出値に対応した信号強度の多値表示データ信号Ｓ１を送信する。
【選択図】図７An object of the present invention is to increase a data capacity that can be transmitted in one clock while suppressing an increase in circuit scale.
A conversion unit 12a for generating an offset value M1 for providing an offset for each digit of a multi-value display data signal S1 is provided. Further, a calculation unit 12b is provided that outputs a selection signal SEL indicating a calculated value obtained by adding or subtracting the offset value M1 and the value of the one-digit multi-value display data signal S1 transmitted immediately before. Then, the transmission circuit 13 transmits a multi-value display data signal S1 having a signal intensity corresponding to the calculated value indicated by the selection signal SEL.
[Selection] Figure 7
Description
本発明は、論理データを送信する送信装置、前記送信装置が送信した論理データを受信する受信装置等に関し、詳しくはクロック信号、及び前記クロック信号に同期した論理データ信号を伝送する技術に関するものである。 The present invention relates to a transmitting device that transmits logical data, a receiving device that receives logical data transmitted by the transmitting device, and the like, and more particularly to a technique for transmitting a clock signal and a logical data signal synchronized with the clock signal. is there.
例えば、液晶表示パネルを有した画像表示装置では、表示パネルを駆動するための駆動回路を備えており、この駆動回路には制御回路などから表示データ信号（論理データ）等が伝送される。そして、このような液晶パネルなどの表示パネルでは大型化や高精細化が進んでおり、表示データ信号等の周波数がますます高くなる方向にある。そのため、論理回路間（例えば制御回路と駆動回路などの間）では、より高速な論理データの伝送が要望されている。この要望に対しては、例えば、２つの２値のデータと２値のクロック信号とを、４値の多値論理信号に合成して送信する信号伝送システムの例がある（例えば特許文献１を参照）。すなわち、この例ではクロック信号の１周期で２ビットのデータ信号を伝送できる。 For example, an image display device having a liquid crystal display panel includes a drive circuit for driving the display panel, and a display data signal (logic data) or the like is transmitted to the drive circuit from a control circuit or the like. Such display panels such as liquid crystal panels have been increased in size and definition, and the frequency of display data signals and the like is becoming higher and higher. For this reason, there is a demand for transmission of logic data at a higher speed between logic circuits (for example, between a control circuit and a drive circuit). In response to this demand, for example, there is an example of a signal transmission system that synthesizes two binary data and a binary clock signal into a quaternary multi-value logic signal and transmits it (for example, Patent Document 1). reference). That is, in this example, a 2-bit data signal can be transmitted in one cycle of the clock signal.
特許文献１のシステムで論理データをより多く伝送するにはクロック信号をより高速化させるか、あるいは多値論理信号の信号強度源の数を増加させる必要がある。しかしながら、このように、クロック信号を高速化したり信号強度源の数を増加させたりすると回路規模が増大し、延いてはシステムのコストも増大する。
In order to transmit more logic data in the system of
本発明は上記の問題に着目してなされたものであり、回路規模の増大を抑えつつ、１クロックで伝送できるデータ容量を増加させることを目的としている。 The present invention has been made paying attention to the above-described problem, and aims to increase the data capacity that can be transmitted in one clock while suppressing an increase in circuit scale.
上記の課題を解決するため、第１の発明は、
クロック信号と前記クロック信号に同期した２値論理の送信データとを多値論理データに変換して送信する送信装置であって、
前記多値論理データの桁ごとにオフセットを付与するためのオフセット値を生成する変換部と、
前記オフセット値と、直前に送信された１桁の前記多値論理データの値とで加算又は減算を行った算出値を示す選択信号を出力する演算部と、
前記選択信号が示す算出値に対応した信号強度の多値論理データを送信する送信回路と、
を備え、
前記変換部は、前記クロック信号の１周期に送信される前記送信データを単位として、該単位の前記送信データから２つの前記オフセット値を生成することを特徴とする。
In order to solve the above problems, the first invention is
A transmission device that converts a clock signal and transmission data of binary logic synchronized with the clock signal into multi-valued logic data and transmits the converted data.
A conversion unit that generates an offset value for giving an offset for each digit of the multi-valued logical data;
An arithmetic unit that outputs a selection signal indicating a calculated value obtained by adding or subtracting the offset value and the value of the one-digit multi-value logical data transmitted immediately before;
A transmission circuit for transmitting multi-valued logic data of signal strength corresponding to the calculated value indicated by the selection signal;
With
The conversion unit generates the two offset values from the transmission data in units of the transmission data transmitted in one cycle of the clock signal.
この構成により、変換部が求めたオフセット値と、直前に送信された１桁の多値論理データの値とで加算又は減算が行われ、その算出値に対応した信号強度の多値論理データが送信回路から出力される。すなわち、多値論理データは、出力のステップごとに値が異なる信号になる。そして、例えば、多値論理データを４値論理信号とすれば、３ビットの送信データをクロック信号の１サイクル中に送信できる。 With this configuration, addition or subtraction is performed between the offset value obtained by the conversion unit and the value of the one-digit multi-value logic data transmitted immediately before, and multi-value logic data of signal strength corresponding to the calculated value is obtained. Output from the transmission circuit. That is, the multi-valued logic data becomes a signal having a different value for each output step. For example, if the multi-value logic data is a quaternary logic signal, 3-bit transmission data can be transmitted during one cycle of the clock signal.
また、第２の発明は、
第１の発明の送信装置が送信した多値論理データを受信する受信装置であって、
前記多値論理データの桁毎の信号強度を判別した判定信号を生成するとともに、前記多値論理データの変化点を抽出して、抽出した変化点で遷移する受信クロック信号ＣＬＫ２を生成する受信回路と、
前記判定信号と、該判定信号の直前の判定信号とを比較して前記オフセット値を求め、求めたオフセット値を前記単位の送信データに変換するデコード回路と、
を備えていることを特徴とする。
In addition, the second invention,
A receiving apparatus for receiving multi-valued logical data transmitted by a transmitting apparatus according to a first invention,
A receiving circuit that generates a determination signal that discriminates the signal strength of each digit of the multi-level logic data, extracts a change point of the multi-value logic data, and generates a reception clock signal CLK2 that transitions at the extracted change point When,
A decoding circuit that compares the determination signal with a determination signal immediately before the determination signal to determine the offset value, and converts the determined offset value into transmission data of the unit;
It is characterized by having.
この構成により、上記の送信装置が送信した送信データとクロック信号とが復元される。 With this configuration, the transmission data and the clock signal transmitted by the transmission device are restored.
本発明によれば、回路規模の増大を抑えつつ、１クロックで伝送できるデータ容量を増加させることが可能になる。 According to the present invention, it is possible to increase the data capacity that can be transmitted in one clock while suppressing an increase in circuit scale.
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態は、本質的に好ましい例示であって、本発明、その適用物、あるいはその用途の範囲を制限することを意図するものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The following embodiments are essentially preferable examples, and are not intended to limit the scope of the present invention, its application, or its use.
《実施形態の概要》
本発明の実施形態として、複数の画素を有した表示パネルを備えた画像表示装置について説明する。図１は、本発明の実施形態に係る画像表示装置１の全体概略図である。この画像表示装置１は、表示パネル２０、コントローラ回路１６、ゲートドライバ１８、ソースドライバ１７、及び電源回路１９を備えている。図１では、各構成要素や信号のうち、複数あるものについては、必要に応じて符号に枝番を付してある（例えばソースドライバ１７-１、１７-２等）。
<< Summary of Embodiment >>
As an embodiment of the present invention, an image display device including a display panel having a plurality of pixels will be described. FIG. 1 is an overall schematic diagram of an
表示パネル２０は、複数の画素、複数のデータ信号線、及び複数のゲート信号線を備えている。それぞれの画素は、各データ信号線に入力されたデータ信号と、各ゲート信号線に入力された走査信号とによって表示状態が制御される。本実施形態の画像表示装置１では、表示パネル２０として液晶表示パネルを採用している。
The
また、コントローラ回路１６は、表示パネル２０に表示する画像を表示するための表示データ信号Ｓ０（送信データ）が入力され、その表示データ信号Ｓ０に基づいて、前記データ信号、走査信号、及び制御信号をソースドライバ１７やゲートドライバ１８に送信する回路である。ソースドライバ１７とゲートドライバ１８とは、表示データ信号線Ｌ１及び制御信号線Ｌ２によって、コントローラ回路１６にそれぞれ接続されている。また、ソースドライバ１７とゲートドライバ１８は、電源回路１９から電力が供給されている。
The
ゲートドライバ１８は、制御信号線Ｌ２を介してコントローラ回路１６から走査信号を受信し、表示パネル２０の走査を行うようになっている。この例では、ｍ個のゲートドライバ１８が設けられている。
The
また、ソースドライバ１７は、表示データ信号線Ｌ１を介してコントローラ回路１６から表示データ信号（多値表示データ信号Ｓ１）を受信し、表示データ信号処理回路（図示は省略）を介して表示パネル２０を駆動する。本実施形態では、ｎ個のソースドライバ１７が設けられている。本実施形態の多値表示データ信号Ｓ１は４値論理信号（多値論理データ）である。そして、この画像表示装置１では、コントローラ回路１６内に本発明の送信装置が用いられ、ソースドライバ１７内に本発明の受信装置が用いられている。以下では、コントローラ回路１６とソースドライバ１７の構成について詳述する。
The
《コントローラ回路１６の構成》
図２は、コントローラ回路１６及びソースドライバ１７の構成を示すブロック図である。このコントローラ回路１６は、図２に示すように、複数の送信部１０を備えている。この送信部１０は、本発明の送信装置の一例である。なお、図２でも、各構成要素や信号のうち、複数あるものについては、必要に応じて符号に枝番を付してある（例えば送信部１０-１、１０-２等）。
<< Configuration of
FIG. 2 is a block diagram showing the configuration of the
この送信部１０は、２値論理の表示データ信号Ｓ０が入力され、該表示データ信号Ｓ０を、所定ビット数（この例では３ビット）ずつ、多値論理データ（多値表示データ信号Ｓ１）に順次変換する。この送信部１０は、本発明の送信装置の一例である。本実施形態の各送信部１０は、エンコード回路１２、及び送信回路１３を備えている。また、各送信部１０には、さらにクロック信号ＣＬＫ（２値論理）が入力され、表示データ信号Ｓ０とクロック信号ＣＬＫとは、送信部１０内部のエンコード回路１２へ転送されている。
The
〈エンコード回路１２〉
図３は、エンコード回路１２の構成例を示すブロック図である。エンコード回路１２は、同図に示すように、変換部１２ａ、及び演算部１２ｂを備え、表示データ信号Ｓ０とクロック信号ＣＬＫを合成して送信回路１３へ転送する。詳しくは、クロック信号ＣＬＫの１周期に送信される表示データ信号Ｓ０（すなわち、３ビット）を単位として、該単位の表示データ信号Ｓ０の値に応じ、２桁の多値表示データ信号Ｓ１の値を示す選択信号ＳＥＬを、多値表示データ信号Ｓ１の桁毎に生成する。この選択信号ＳＥＬは、多値表示データ信号Ｓ１の信号強度を示す信号である。具体的に、本実施形態の選択信号ＳＥＬは、２値論理の４ビットの信号であり、何れか１つの桁のみが「１」になる。以下、エンコード回路１２の各部の構成について説明する。
<
FIG. 3 is a block diagram illustrating a configuration example of the
-変換部１２ａ-
変換部１２ａは、多値表示データ信号Ｓ１の桁ごとにオフセットを付与するためのオフセット値Ｍ１を生成する。詳しくは、変換部１２ａは、クロック信号ＣＬＫの１周期に送信される表示データ信号Ｓ０を単位として、該単位の表示データ信号Ｓ０から２つのオフセット値Ｍ１を生成する。１つのオフセット値Ｍ１は、多値表示データ信号Ｓ１の一桁に対応している。
-
The
本実施形態の変換部１２ａは具体的には、図４に示した真理値表に基づいて、表示データ信号Ｓ０の３ビットを前記単位として、２つのオフセット値Ｍ１に変換する。変換部１２ａは、上記の変換を繰り返して行い、変換部１２ａからは、第１オフセット値Ｍ１と第２オフセット値Ｍ１が交互に出力される。例えば、最初に変換する３ビットのデータが「００１」であれば、変換部１２ａは、「００１」を、第１オフセット値Ｍ１＝「１」、第２オフセット値Ｍ１＝「２」の２つに変換し、「１」、「２」の順に出力する。そして、次の３ビットのデータが「０１０」であれば、変換部１２ａは、「０１０」を、第１オフセット値Ｍ１＝「１」、第２オフセット値Ｍ１＝「３」の２つに変換し、「１」、「３」の順に出力する。なお、第１及び第２オフセット値Ｍ１は、後述するように、演算部１２ｂにおいて加算に用いられるので、以下では加算値（第１加算値、及び第２加算値）とも呼ぶ。
Specifically, the
-演算部１２ｂ-
演算部１２ｂは、オフセット値Ｍ１と、直前に送信された１桁の多値表示データ信号Ｓ１の値とで加算を行った算出値（加算値）を示す選択信号ＳＥＬを出力する。具体的には、演算部１２ｂは、第１及び第２加算値のそれぞれについて、該加算値と、その直前の加算値が対応した１桁の多値表示データ信号Ｓ１とを加算する。そして、加算結果を前記選択信号ＳＥＬに変換して出力する。例えば、第１加算値の値が「１」、その加算値の直前の加算値（第２加算値）に対応した多値論理データの値が「１」であれば、加算結果は、「２」であり、演算部１２ｂは、値が「２」の多値論理データに対応した選択信号ＳＥＬを出力する。すなわち、加算値（オフセット値Ｍ１）は、直前の１桁の多値表示データ信号Ｓ１に対するオフセット量を示している。
-
The
演算部１２ｂは、このように生成した選択信号ＳＥＬを、順次クロック信号ＣＬＫの立ち上がりエッジのタイミングと、立下りエッジのタイミングで出力する。このように、直前の多値論理データの値にオフセット値Ｍ１を加算することで、出力された選択信号ＳＥＬは、出力のステップ毎に値が必ず変化する信号になる。
The
〈送信回路１３〉
送信回路１３は、選択信号ＳＥＬが示す算出値に対応した信号強度の多値表示データ信号Ｓ１を、出力端子Ｔ１を介して送信する。図５は、送信回路１３の構成例を示すブロック図である。この送信回路１３は、４つのスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を備え、互いに電圧が異なる４つの電圧（信号強度電圧Ｖ１，…，Ｖ４）が入力されている。本実施形態では、４つの信号強度電圧Ｖ１，…，Ｖ４は、送信部１０内に設けられた信号強度源（図示は省略）から供給されるようになっている。
<Transmitting
The
この送信回路１３では、それぞれのスイッチＳＷ１，…，ＳＷ４は、一端に、互いに異なる４つの信号強度電圧Ｖ１，…，Ｖ４がそれぞれ印加され、他の一端は出力端子Ｔ１において互いに繋がっている。各スイッチＳＷ１，…，ＳＷ４は、選択信号ＳＥＬにより、オンオフがそれぞれ制御されている。選択信号ＳＥＬは、何れか１つの桁のみが「１」になる２値論理の４ビットの信号なので、送信回路１３では、選択信号ＳＥＬに応じ、何れか１つのスイッチのみがオンになる。すなわち、送信回路１３は、選択信号ＳＥＬに応じ、４つの信号強度電圧Ｖ１，…，Ｖ４の何れか１つを出力端子Ｔ１から出力する。この出力端子Ｔ１から出力される信号（多値表示データ信号Ｓ１）は、４段階の信号強度（信号強度１…４）の信号、すなわち４値論理信号となる。そして、選択信号ＳＥＬは、ステップ毎に値が変化する信号なので、多値表示データ信号Ｓ１も出力のステップ毎（すなわち桁毎）に値（信号強度）が異なる４値論理信号になる。なお、選択信号ＳＥＬがクロック信号ＣＬＫの立ち上がりエッジのタイミングと、立下りエッジのタイミングで出力されるので、この多値表示データ信号Ｓ１の変化点はクロック信号ＣＬＫの立ち上がりエッジのタイミングと、立下りエッジのタイミングになる。
In the
以上のように、送信部１０では、表示データ信号Ｓ０とクロック信号ＣＬＫとが合成されて多値論理信号（多値表示データ信号Ｓ１）として１つの伝送路（Ｌ１）で伝送される。
As described above, in the
《ソースドライバ１７の構成》
ソースドライバ１７は、図２に示すように、１つ以上の受信部１１を備えている。各受信部１１は、送信回路１３が送信した多値表示データ信号Ｓ１から、表示データ信号Ｓ０とクロック信号ＣＬＫを抽出する。それぞれの受信部１１は、本発明の受信装置の一例である。本実施形態では、前記の送信部１０（送信装置）と、この受信部１１（受信装置）とで、表示パネル２０を駆動する表示駆動装置を構成している。この表示駆動装置は、本発明のデータ伝送システムの一例である。
<< Configuration of
As illustrated in FIG. 2, the
図６は、本実施形態に係る受信部１１の構成を示すブロック図である。この受信部１１は、受信回路１４、及びデコード回路１５を備えている。以下、受信部１１の各部の構成について説明する。
FIG. 6 is a block diagram illustrating a configuration of the receiving
〈受信回路１４〉
受信回路１４は、送信部１０が送信した多値表示データ信号Ｓ１を受信する。そして、受信回路１４は、多値表示データ信号Ｓ１の桁毎の信号強度を判別した判定信号Ｓ２を生成するとともに、多値表示データ信号Ｓ１の変化点を抽出して、抽出した変化点で遷移するクロック信号を生成する。
<Receiving
The
具体的には、２つの比較器１４ａ，１４ｂを備えている。比較器１４ａには、送信回路１３から送信された多値表示データ信号Ｓ１（４値論理信号）と基準電圧とが入力され、入力された多値表示データ信号Ｓ１の値と、基準電圧とを桁毎に比較し、桁毎の信号強度を判別した判定信号Ｓ２に変換する。なお、基準電圧は、受信回路１４内に設けられた基準電圧源１４ｃから与えられる。
Specifically, two
一方、比較器１４ｂは、多値表示データ信号Ｓ１（４値論理信号）の変化点を抽出し、抽出した変化点で遷移する信号を生成する。このようにして生成した信号は、ある一定周期のクロック信号となる。これは、多値表示データ信号Ｓ１がステップ毎に変化、すなわち前記クロック信号ＣＬＫのエッジ毎に変化する信号だからである。このようにして受信回路１４が生成した一定周期のクロック信号（受信クロック信号ＣＬＫ２）は、送信部１０におけるクロック信号ＣＬＫと同一周期とみなしてよい。すなわち、受信回路１４によって、クロック信号ＣＬＫが復元されることになる。
On the other hand, the
〈デコード回路１５〉
デコード回路１５は、判定信号Ｓ２と、該判定信号Ｓ２の直前の判定信号Ｓ２とを比較してオフセット値Ｍ１を求める。さらに、デコード回路１５は、求めたオフセット値Ｍ１を前記単位の受信データ信号Ｓ３に変換する。本実施形態のデコード回路１５は、具体的には、図４に示した真理値表に基づいて、オフセット値Ｍ１を３ビットのデータに変換する。
<
The
《送信部１０及び受信部１１の動作》
以下では、３ビットのデータが３組分送受信される過程を例に、送信部１０、受信部１１の動作を説明する。なお、以下の説明では、３組のデータの送受信が行われる期間をそれぞれ時系列順に、第１周期、第２周期、及び第３周期と呼ぶ。
<< Operation of
Hereinafter, operations of the
《送信部１０の動作》
〈１〉第１周期
図７は、送信部１０及び受信部１１の動作時の各信号の波形図である。同図に示すように、第１周期に送信部１０に入力された表示データ信号Ｓ０（３ビット）が例えば（０００）であった場合には、エンコード回路１２の変換部１２ａは、この３ビットの表示データ信号Ｓ０を、図４の真理値表に基づいて、第１加算値＝（＋１）と、第２加算値＝（＋１）とに変換する。演算部１２ｂは、この第１加算値と、直前の加算値が対応した多値論理データ（以下、直前の多値論理データ）とを加算する。例えば、直前の多値表示データ信号Ｓ１が信号強度１であったとすれば、加算結果は「２」であり、演算部１２ｂは、加算結果「２」に対応した選択信号ＳＥＬを送信回路１３に出力する。これにより、送信回路１３は、信号強度電圧Ｖ２に対応したスイッチＳＷ２をオンにする。その結果、出力端子Ｔ１から出力される４値論理信号の信号強度は、信号強度２へと遷移する（図７を参照）。
<< Operation of
<1> First Period FIG. 7 is a waveform diagram of signals during operation of the
信号強度２へ遷移した４値論理信号は、この第１周期における第２加算値＝（＋１）から見ると、直前の多値論理データに相当する。そこで、演算部１２ｂは、この信号強度２の４値論理信号と、第２加算値＝（＋１）とを加算する。そして、演算部１２ｂは、加算結果である「３」に対応した選択信号ＳＥＬを送信回路１３に出力する。これにより、送信回路１３は、信号強度電圧Ｖ３に対応したスイッチＳＷ３をオンにする。その結果、出力端子Ｔ１から出力される４値論理信号の信号強度は、信号強度３へと遷移する。
The quaternary logic signal transitioned to the
〈第２周期〉
次の第２周期に送信部１０に入力された表示データ信号Ｓ０（３ビット）が例えば（００１）であった場合には、変換部１２ａは、この３ビットの表示データ信号Ｓ０を、図４の真理値表に基づいて、第１加算値＝（＋１）と、第２加算値＝（＋２）とに変換する。
<Second period>
When the display data signal S0 (3 bits) input to the
演算部１２ｂは、この第１加算値と、直前の加算値が対応した多値論理データ（以下、直前の多値論理データ）とを加算する。第２周期では、直前の多値表示データ信号Ｓ１が信号強度３なので、加算結果は「４」であり、演算部１２ｂは、加算結果「４」に対応した選択信号ＳＥＬを送信回路１３に出力する。これにより、送信回路１３は、信号強度電圧Ｖ４に対応したスイッチＳＷ４をオンにする。その結果、出力端子Ｔ１から出力される４値論理信号の信号強度は、信号強度４へと遷移する。
The
演算部１２ｂは、この信号強度４の４値論理信号と、第２加算値＝（＋２）とを加算する。このときは加算結果が「６」となるが、多値表示データ信号Ｓ１は４値論理信号なので、演算部１２ｂは加算結果の下位２ビットを用いて、「２」に対応した選択信号ＳＥＬを送信回路１３に出力する。これにより、送信回路１３は、信号強度電圧Ｖ２に対応したスイッチＳＷ２をオンにする。その結果、出力端子Ｔ１から出力される４値論理信号の信号強度は、信号強度２へと遷移する。
The
〈第３周期〉
第３周期に、送信部１０に入力された表示データ信号Ｓ０（３ビット）が例えば（０１０）であった場合には、変換部１２ａは、この３ビットの表示データ信号Ｓ０を、図４の真理値表に基づいて、第１加算値＝（＋１）と、第２加算値＝（＋３）とに変換する。
<Third cycle>
In the third period, when the display data signal S0 (3 bits) input to the
以下、上記と同様に、演算部１２ｂは、第１加算値＝（＋１）と、直前の４値論理信号の値「２」とを加算する。これにより、演算部１２ｂは、加算結果「３」に対応した選択信号ＳＥＬを送信回路１３に出力する。これにより、送信回路１３は、信号強度電圧Ｖ３に対応したスイッチＳＷ３をオンにする。その結果、出力端子Ｔ１から出力される４値論理信号の信号強度は、信号強度３へと遷移する。
Hereinafter, similarly to the above, the
演算部１２ｂは、この信号強度３の４値論理信号と、第２加算値＝（＋３）とを加算する。このときも加算結果が「６」となるが、多値表示データ信号Ｓ１は４値論理信号なので、演算部１２ｂは加算結果の下位２ビットを用いて、「２」に対応した選択信号ＳＥＬを送信回路１３に出力する。送信回路１３は、信号強度電圧Ｖ２に対応したスイッチＳＷ２をオンにする。その結果、出力端子Ｔ１から出力される４値論理信号の信号強度は信号強度２へと遷移する。
The
《受信部１１の動作》
次に、受信部１１の動作を説明する。
<< Operation of
Next, the operation of the receiving
〈１〉第１周期
第１周期に受信部１１が受信した多値表示データ信号Ｓ１は、１桁目（第１ステップ）が信号強度２である。そのため、受信回路１４は、信号強度２示す判定信号Ｓ２をデコード回路１５に出力する。また、第１ステップの直前のステップの多値表示データ信号Ｓ１は信号強度１なので、直前のステップの判定信号Ｓ２は信号強度１を示している。
<1> First Period The multi-value display data signal S1 received by the receiving
デコード回路１５は、直前のステップの判定信号Ｓ２（信号強度１）と、第１周期の第１ステップにおける判定信号Ｓ２（信号強度２）とを比較して、第１オフセット値Ｍ１として（＋１）を得る。また、第１周期における多値表示データ信号Ｓ１は、２桁目（第２ステップ）が信号強度３である。そのため、受信回路１４は、信号強度３示す判定信号Ｓ２をデコード回路１５に出力する。デコード回路１５は、第１ステップの判定信号Ｓ２（信号強度２）と、第２ステップの判定信号Ｓ２（信号強度３）とを比較して、第２オフセット値Ｍ１として（＋１）を得る。
The
すなわち、第１周期において得られた第１及び第２のオフセット値Ｍ１は、それぞれ（＋１）及び（＋１）となる。デコード回路１５は、これらのオフセット値Ｍ１と、図４の真理値表とに基づいて、３ビットの２値論理データ（０００）を復元する。デコード回路１５は、復元した３ビットの２値論理データ（０００）を受信データ信号Ｓ３として出力する。
That is, the first and second offset values M1 obtained in the first period are (+1) and (+1), respectively. The
〈第２周期〉
第２周期に受信部１１が受信した多値表示データ信号Ｓ１は、第１ステップが信号強度４である。そのため、受信回路１４は、信号強度４示す判定信号Ｓ２を出力する。
<Second period>
The multi-level display data signal S1 received by the receiving
デコード回路１５は、直前のステップ（第１周期の第２ステップ）の判定信号Ｓ２（信号強度３）と、第２周期の第１ステップにおける判定信号Ｓ２（信号強度４）とを比較して、第１オフセット値Ｍ１として（＋１）を得る。また、第２周期における多値表示データ信号Ｓ１は、第２ステップが信号強度２である。そのため、受信回路１４は、信号強度２示す判定信号Ｓ２をデコード回路１５に出力する。デコード回路１５は、第１ステップの判定信号Ｓ２（信号強度４）と、第２ステップの判定信号Ｓ２（信号強度２）とを比較して、第２オフセット値Ｍ１として（＋２）を得る。
The
すなわち、第２周期において得られた第１及び第２のオフセット値Ｍ１は、それぞれ（＋１）及び（＋２）となる。デコード回路１５は、これらのオフセット値Ｍ１と、図４の真理値表とに基づいて、３ビットの２値論理データ（００１）を復元する。デコード回路１５は、復元した３ビットの２値論理データ（００１）を受信データ信号Ｓ３として出力する。
That is, the first and second offset values M1 obtained in the second period are (+1) and (+2), respectively. The
〈第３周期〉
第３周期に受信部１１が受信した多値表示データ信号Ｓ１は、第１ステップが信号強度３である。そのため、受信回路１４は、信号強度３示す判定信号Ｓ２を出力する。
<Third cycle>
The multi-level display data signal S1 received by the receiving
デコード回路１５は、直前のステップ（第２周期の第２ステップ）の判定信号Ｓ２（信号強度２）と、第２周期の第１ステップにおける判定信号Ｓ２（信号強度３）とを比較して、第１オフセット値Ｍ１として（＋１）を得る。また、第３周期における多値表示データ信号Ｓ１は、第２ステップが信号強度２である。そのため、受信回路１４は、信号強度２示す判定信号Ｓ２をデコード回路１５に出力する。デコード回路１５は、第１ステップの判定信号Ｓ２（信号強度３）と、第２ステップの判定信号Ｓ２（信号強度２）とを比較して、第２オフセット値Ｍ１として（＋３）を得る。
The
すなわち、第３周期において得られた第１及び第２のオフセット値Ｍ１は、それぞれ（＋１）及び（＋３）となる。デコード回路１５は、これらのオフセット値Ｍ１と、図４の真理値表とに基づいて、３ビットの２値論理データ（０１０）を復元する。デコード回路１５は、復元した３ビットの２値論理データ（０１０）を受信データ信号Ｓ３として出力する。
That is, the first and second offset values M1 obtained in the third period are (+1) and (+3), respectively. The
〈クロック信号ＣＬＫの抽出〉
上記の第１から第３周期において、受信回路１４は、多値表示データ信号Ｓ１（４値論理信号）の変化点を抽出する。そして、抽出した変化点で遷移する信号を生成する。多値表示データ信号Ｓ１は、前記クロック信号ＣＬＫのエッジ毎に変化しているので、４値論理信号の変化点は一定周期で現れる。そのため、受信回路１４が生成する信号（抽出した変化点で遷移する信号）も、一定周期の信号（受信クロック信号ＣＬＫ２）となる。多値表示データ信号Ｓ１（４値論理信号）の変化点は、前記クロック信号ＣＬＫと同期しているので、受信回路１４が抽出した受信クロック信号ＣＬＫ２も、前記クロック信号ＣＬＫと同一周期となる。すなわち、受信回路１４は、多値表示データ信号Ｓ１からクロック信号ＣＬＫを抽出したことになる。
<Extraction of clock signal CLK>
In the first to third periods, the receiving
以上のように、この受信部１１では、送信部１０が送信した４値論理信号を受信回路１４によって判定信号Ｓ２に変換する。そして、その判定信号Ｓ２と、直前のステップの判定信号Ｓ２とを比較して加算値（オフセット値Ｍ１）を求め、２ステップ（２桁）の多値論理データを１サイクルとして、オフセット値Ｍ１を３ビットのデータ信号へ変換する。さらに、受信部１１は、多値表示データ信号Ｓ１からクロック信号ＣＬＫを復元する。
As described above, in the
《本実施形態の効果》
以上のように、本実施形態によれば、４値論理信号を用いて、クロック信号ＣＬＫの１サイクル中に、３ビットの２値論理の信号をクロック信号ＣＬＫとともに伝送できる。すなわち、多値論理信号の信号強度、言い換えると送信回路１３の回路規模を増加させることなく、より多くのデータを伝送することが可能となる。つまり、本実施形態によれば、回路規模の増大を抑えつつ、１クロックで伝送できるデータ容量を増加させることが可能になる。
<< Effect of this embodiment >>
As described above, according to the present embodiment, it is possible to transmit a 3-bit binary logic signal together with the clock signal CLK during one cycle of the clock signal CLK by using the quaternary logic signal. That is, more data can be transmitted without increasing the signal strength of the multilevel logic signal, in other words, the circuit scale of the
しかも、本実施形態に係る画像表示装置１（データ転送システム）は、送信部１０によってクロック信号とデータとを１本の伝送路で送るので、送信部１０の大型化にともなうデータ伝送線路の長大化を実現することが可能になる。
Moreover, since the image display device 1 (data transfer system) according to the present embodiment transmits the clock signal and the data through one transmission path by the
また、１本の伝送路で送信が行われることにより、受信装置において、クロック信号とデータとの間で、セットアップホールド時間を容易に確保することができる。すなわち、本実施形態では、容易にタイミング設計を行うことが可能になる。 Further, by performing transmission through one transmission path, a setup hold time can be easily ensured between the clock signal and the data in the receiving apparatus. That is, in this embodiment, it is possible to easily perform timing design.
さらには、伝送線路の製造工程ばらつき起因によるデータ信号・クロック信号間のタイミングずれを排除することが可能になる。これにより、クロック信号のエッジでデータ信号を拾えなかったり、あるいは異なるエッジでデータ信号を拾ってしまったりする不具合を防止することが可能になる。 Furthermore, it becomes possible to eliminate timing deviation between the data signal and the clock signal due to variations in the manufacturing process of the transmission line. As a result, it is possible to prevent a problem that the data signal cannot be picked up at the edge of the clock signal or the data signal is picked up at a different edge.
《その他の実施形態》
なお、エンコード回路１２では、オフセット値Ｍ１と、直前に送信された１桁の多値表示データ信号Ｓ１の値とで減算を行って算出値を求め、その算出結果に応じて前記選択信号ＳＥＬを出力する用にしてもよい。このようにしても、上記の画像表示装置１と同様に、４値論理信号を用いて、クロック信号ＣＬＫの１サイクルに、３ビットの２値論理の信号を伝送できる。エンコード回路１２で減算を行う場合にオフセット値Ｍ１を求める真理値表として図８に示すものを採用できる。勿論、この図８及び従前の図４の真理値表は例示である。
<< Other Embodiments >>
The
また、前記の例では送信部１０より送信される信号を電圧信号としたが、これは電流信号とすることもできる。例えば、４つの異なった値の電流を出力することのできる電流源を、前記信号強度源の代わりに送信部１０に設ける。一方、受信部１１には基準電圧源の代わりに基準電流源を設ける。そして、受信部１１では、受信した電流信号をその基準電流源と比較して判定信号Ｓ２に変換する。また、受信部１１に電流―電圧変換回路を設け、受信した電流信号を電流―電圧変換回路によって電圧変換した結果と、受信部１１に設けた基準電圧源とを比較して判定信号Ｓ２に変換することでも実現できる。
In the above example, the signal transmitted from the
本発明は、回路規模の増大を抑えつつ、１クロックで伝送できるデータ容量を増加させるという効果を有し、論理データを送信する送信装置、前記送信装置が送信した論理データを受信する受信装置等として有用である。 The present invention has an effect of increasing the data capacity that can be transmitted in one clock while suppressing an increase in circuit scale, a transmission device that transmits logical data, a reception device that receives logical data transmitted by the transmission device, and the like Useful as.
１ 画像表示装置
１０ 送信部（送信装置）
１１ 受信部（受信装置）
１２ａ 変換部
１２ｂ 演算部
１３ 送信回路
１４ 受信回路
１５ デコード回路
１６ コントローラ回路
１７ ソースドライバ
２０ 表示パネル
Ｓ０ 表示データ信号（送信データ）
Ｓ１ 多値表示データ信号（多値論理データ）
Ｓ２ 判定信号
ＣＬＫ クロック信号
ＣＬＫ２ 受信クロック信号
1
11 Receiver (Receiver)
S1 Multi-value display data signal (multi-value logic data)
S2 determination signal CLK clock signal CLK2 reception clock signal
Claims (5)
前記多値論理データの桁ごとにオフセットを付与するためのオフセット値を生成する変換部と、
前記オフセット値と、直前に送信された１桁の前記多値論理データの値とで加算又は減算を行った算出値を示す選択信号を出力する演算部と、
前記選択信号が示す算出値に対応した信号強度の多値論理データを送信する送信回路と、
を備え、
前記変換部は、前記クロック信号の１周期に送信される前記送信データを単位として、該単位の前記送信データから２つの前記オフセット値を生成することを特徴とする送信装置。 A transmission device that converts a clock signal and transmission data of binary logic synchronized with the clock signal into multi-valued logic data and transmits the converted data.
A conversion unit that generates an offset value for giving an offset for each digit of the multi-valued logical data;
A calculation unit that outputs a selection signal indicating a calculated value obtained by adding or subtracting the offset value and the value of the one-digit multi-valued logical data transmitted immediately before;
A transmission circuit for transmitting multi-valued logic data of signal strength corresponding to the calculated value indicated by the selection signal;
With
The said conversion part produces | generates two said offset values from the said transmission data of this unit by making the said transmission data transmitted in 1 period of the said clock signal into a unit.
前記多値論理データの桁毎の信号強度を判別した判定信号を生成するとともに、前記多値論理データの変化点を抽出して、抽出した変化点で遷移する受信クロック信号ＣＬＫ２を生成する受信回路と、
前記判定信号と、該判定信号の直前の判定信号とを比較して前記オフセット値を求め、求めたオフセット値を前記単位の送信データに変換するデコード回路と、
を備えていることを特徴とする受信装置。 A receiving device for receiving multi-valued logical data transmitted by the transmitting device according to claim 1,
A receiving circuit that generates a determination signal that discriminates the signal strength of each digit of the multilevel logic data, extracts a change point of the multilevel logic data, and generates a reception clock signal CLK2 that transitions at the extracted change point When,
A decoding circuit that compares the determination signal with a determination signal immediately before the determination signal to determine the offset value, and converts the determined offset value into transmission data of the unit;
A receiving apparatus comprising:
請求項２の受信装置と、
を備えたことを特徴とするデータ伝送システム。 A transmission device according to claim 1;
A receiving device according to claim 2;
A data transmission system comprising:
請求項１の送信装置を有して、前記表示パネルに表示する画像を示す表示データ信号を該送信装置で送信するコントローラ回路と、
請求項２の受信装置を有して、前記表示データ信号を該受信装置で受信し、前記表示パネルを駆動するソースドライバと、
を備えていることを特徴とする画像表示装置。 A display panel having a plurality of pixels;
A controller circuit comprising the transmission device according to claim 1 and transmitting a display data signal indicating an image to be displayed on the display panel by the transmission device;
A source driver that has the receiving device according to claim 2, receives the display data signal by the receiving device, and drives the display panel;
An image display device comprising:
前記表示パネルは、液晶表示パネルであることを特徴とする画像表示装置。 The image display device according to claim 4.
The image display device, wherein the display panel is a liquid crystal display panel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2009098802A JP2010250048A (en) | 2009-04-15 | 2009-04-15 | Transmission device, reception device, data transmission system, and image display device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017501493A (en) * | 2013-12-18 | 2017-01-12 | クアルコム，インコーポレイテッド | CCIe receiver logic register write using only receiver clock |
| JP2017511044A (en) * | 2014-02-28 | 2017-04-13 | クアルコム，インコーポレイテッド | Bit allocation via shared bus to facilitate error detection optimization |
| US10353837B2 (en) | 2013-09-09 | 2019-07-16 | Qualcomm Incorporated | Method and apparatus to enable multiple masters to operate in a single master bus architecture |
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2009
- 2009-04-15 JP JP2009098802A patent/JP2010250048A/en active Pending
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| JP2017511044A (en) * | 2014-02-28 | 2017-04-13 | クアルコム，インコーポレイテッド | Bit allocation via shared bus to facilitate error detection optimization |
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