JP2010245951A - 撮像素子及び撮像装置 - Google Patents

Abstract

【課題】 １つのＦＤを複数の光電変換素子で共有すること無く、複数の画素が出力する画素値を加算することによって、高Ｓ／Ｎ比の画像信号を取得することができる技術を提供することを目的とする。
【解決手段】 受光面にマトリックス状に配列され入射光の光量に応じて電荷を生成する複数の画素と、複数の画素の各々から電荷を伝送する複数の信号線と、複数の信号線の各々における浮遊容量の影響を抑制する抑制部と、複数の画素の各々からの電荷を加算して平均する加算平均部と、を備える。
【選択図】 図１

Description

本発明は、画素値を加算平均して出力する撮像素子及び撮像装置に関する。

近年、撮像素子の画素の微細化に伴い、１つの画素の受光面積が小さくなり、受光できる光量が減少してしまう。それにより、１つの画素の出力する画素値のＳ／Ｎ比が減少してしまう。そこで、撮像素子の画素の微細化が図られても、各画素からの画素値を加算等を行うことにより高Ｓ／Ｎ比を実現するための様々な技術がこれまでに開発されている。

例えば、特許文献１は、４つの画素の各々に設けられているフローティングディフージョン（ＦＤ）を、転送スイッチを介して接続するとともに、リセットスイッチを介して垂直出力線に接続する。そして、４つの画素の画素値を加算することで、高Ｓ／Ｎ比及びワイドダイナミックレンジの画像信号を出力する技術を開示している。

特開２００５−１９８００１号公報

しかしながら、従来技術である特許文献１のように、複数の画素のＦＤを垂直出力線に接続して、高Ｓ／Ｎ比の画像信号を出力させるためには、ＦＤの静電容量をできる限り小さくする必要がある。しかしながら、複数の光電変換素子を１つのＦＤで転送スイッチを介して接続する画素共有する構造では、共有線路の浮遊容量のために、ＦＤの静電容量を小さくすることができず、あまり高Ｓ／Ｎ比の画像信号を出力することができない。

上記従来技術が有する問題に鑑み、本発明の目的は、１つのＦＤを複数の光電変換素子で共有すること無く、複数の画素が出力する画素値を加算することによって、高Ｓ／Ｎ比の画像信号を取得することができる技術を提供することにある。

上記課題を解決するために、本発明の撮像素子は、受光面にマトリックス状に配列され入射光の光量に応じて電荷を生成する複数の画素と、複数の画素の各々から電荷を伝送する複数の信号線と、複数の信号線の各々における浮遊容量の影響を抑制する抑制部と、複数の画素の各々からの電荷を加算して平均する加算平均部と、を備える。

また、抑制部は、複数の画素の各々に設けられても良い。

また、抑制部は、加算平均部に設けられても良い。

また、複数の画素の前面に複数の画素の各々に対応するように分光特性が異なる複数のカラーフィルタが配列されて構成されるカラーフィルタアレイをさらに備え、加算平均部は、マトリックス状に配列された複数の画素のうち、一の方向上にあり同じ分光特性のカラーフィルタを有した画素の電荷を所定の数毎に、又は所定の大きさの領域毎で各領域に含まれる同じ分光特性のカラーフィルタを有した画素の電荷毎に加算して平均しても良い。

本発明の撮像装置は、本発明の撮像素子と、撮像素子を制御する制御部と、を備える。

本発明によれば、１つのＦＤを共有することなく、複数の画素が出力する画素値を加算することによって、高Ｓ／Ｎ比の画像信号を取得することができる。

第１の実施形態に係る撮像素子１００のブロック図 画素１１の回路図 画素加算平均回路１３及びＣＤＳ回路１４の回路図 第２の実施形態に係る撮像素子２００のブロック図 第３の実施形態に係る撮像素子３００のブロック図 画素１１’の回路図 ブロック（ｎ，ｍ）におけるカラーフィルタＲを有する４つの画素１１’と画素加算平均回路１３’との配線の一例を示す図 画素加算平均回路１３’の回路図 画素加算平均回路１３”の回路図と時系列に対する画素加算平均回路１３”の動作を示す図 第４の実施形態に係る撮像素子４００のブロック図 画素１１”の回路図 画素加算平均回路１７及び１７’の回路図

≪第１の実施形態≫
図１は第１の実施形態に係る撮像素子１００の構成を示すブロック図である。

図１に示すように、撮像素子１００は、その受光面に光を電荷に変換するＮ行Ｍ列のマトリクス状に配置された複数の画素１１を有し、その画素１１の各々の前面にはカラーフィルタＲ（赤）、Ｇｒ（Ｇｂ、緑）及びＢ（青）がベイヤ型配列で構成されるカラーフィルタアレイが設けられている。図１は、そのＮ×Ｍ個の画素１１のうちの一部を示す。ここで、ｎは１からＮまでの自然数、ｍは１からＭまでの自然数である。また、撮像素子１００は、１からＭまでの列毎に、各画素１１の電荷である画素値の画像信号を伝送する垂直信号線ＶＬＩＮＥ（ｍ）、画素加算平均回路１３、ＣＤＳ（Correlated Double Sampling）回路１４及びＡ／Ｄ変換部１５が配置されている。そして、各Ａ／Ｄ変換部１５からは、アナログ信号である画像信号をデジタル信号に変換して、それぞれ出力する。

したがって、撮像素子１００は、撮像レンズ、絞り、シャッタ等で構成される撮影光学系と、絞りやシャッタを用いて撮像素子１００に対して、タイミングジェネレータを介して、撮像制御や画像信号の出力制御を行う制御部とを設けることで、本実施形態の特徴を有するデジタルカメラを実現することができる。

ここで、本実施形態の撮像素子１００は、垂直信号線ＶＬＩＮＥ（ｍ）とＶＬＩＮＥ（ｍ＋２）とに接続されている画素１１のうち、同じ色のカラーフィルタを有する４つの画素１１（例えば、Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２））の画素値毎に加算平均回路１３で加算平均するための信号線１２、スイッチＳＷ１及びＳＷ２が設けられている。ここで、スイッチＳＷ１及びＳＷ２は、スイッチＳＷ１がＯＮ及びスイッチＳＷ２がＯＦＦに制御された時、本実施形態における４つの画素加算の平均処理を、垂直信号線ＶＬＩＮＥ（ｍ）に接続されている画素加算平均回路１３で行うために設けられている。そして、これらのスイッチＳＷ１及びＳＷ２は、例えば、上述したような、デジタルカメラ等の制御部からの撮像指令に応じて、不図示のタイミングジェネレータが発するタイミングパルスに基づいて、ＯＮ／ＯＦＦ動作を行う。スイッチＳＷ１及びＳＷ２は、電界効果（ＦＥＴ）トランジスタ等のスイッチング素子等を適宜選択して用いる。

さらに、本実施形態に係る撮像素子１００全体の動作を制御する回路として、垂直操作回路１０が設けられている。垂直操作回路１０は、各画素１１から出力される画素値である画像信号を行単位で各列の垂直信号線ＶＬＩＮＥ（ｍ）に読み出すためのタイミング信号を出力する。例えば、垂直操作回路１０は、ｎ行目にあるＭ個の画素１１に、タイミング信号φＴＸ（ｎ）、タイミング信号φＳＥＬ（ｎ）又はタイミング信号φＲＥＳ（ｎ）を出力する。なお、各タイミング信号の動作については後で詳しく説明する。

次に、本実施形態に係る撮像素子１００の各画素１１の回路構成について図２を用いて説明する。図２において、画素１１は、フォトダイオードＰＤと、転送用トランジスタＴＸ、増幅用トランジスタＡＭＰ、選択用トランジスタＳＥＬ及びリセット用トランジスタＲＥＳで構成される。そして、ＶＤＤは電源であり、ＦＤはフローティングディフュージョン（浮遊拡散領域）でありコンデンサで示している。また、本実施形態における画素１１では、増幅用トランジスタＡＭＰで増幅された画素の画素値を、選択用トランジスタＳＥＬとコンデンサＣ_０とを介して、垂直信号線ＶＬＩＮＥ（ｍ）に出力する。このように、各画素１１にコンデンサＣ_０を設けることによって、容量性カップリング（又は、ＡＣカップリング）で画素値の信号を出力することにより、従来のコンデンサＣ_０のない場合と比較して、垂直信号線ＶＬＩＮＥ（ｍ）に複数画素の信号電荷を同時に出力できる。つまり、各画素１１にコンデンサＣ_０を設けることによって、同じ垂直信号線ＶＬＩＮＥ（ｍ）及びＶＬＩＮＥ（ｍ＋２）にある加算したい画素１１同士の間での電気的短絡を回避して、画素値を出力させることができる。

各画素１１の具体的な動作は、フォトダイオードＰＤにおいて入射した光は光電変換され電荷として蓄積される。フォトダイオードＰＤに蓄積された電荷は、垂直操作回路１０からのタイミング信号φＴＸ（ｎ）が転送用トランジスタＴＸのゲートに入力されることにより、コンデンサＦＤに転送されて増幅用トランジスタＡＭＰによって増幅される。増幅用トランジスタＡＭＰによって増幅された信号は、タイミング信号φＳＥＬ（ｎ）が選択用トランジスタＳＥＬのゲートに入力されことにより、コンデンサＣ_０を介して、垂直信号線ＶＬＩＮＥ（ｍ）に画像信号として出力される。なお、リセット用トランジスタＲＥＳのゲートにタイミング信号φＲＥＳ（ｎ）が入力されると、ＦＤをリセット電圧（ＶＤＤ）にリセットする。この時、垂直信号線ＶＬＩＮＥ（ｍ）に出力される信号がダーク信号である。

例えば、ユーザによって、不図示であるが、デジタルカメラの撮像部材のモード設定釦によって、ポートレート等の撮像モードが選択されて、全画素１１の画素値による静止画像の撮像する場合について説明する。即ち、不図示ではあるが、ユーザによって操作部材のレリーズ釦が押されると、デジタルカメラの制御部は、ユーザにより被写体の撮像指示が出されたと判定し、タイミングジェネレータに対して、撮像素子１００に被写体像を撮像させる。そして、タイミングジェネレータ（不図示）は、タイミングパルスを発して、撮像素子１００に全画素１１の画素値を出力させる指令を出す。撮像素子１００は、タイミングジェネレータが発するタイミングパルスに応じて、スイッチＳＷ１をＯＦＦしてスイッチＳＷ２をＯＮするとともに、垂直操作回路１０に対して、ｎ行目のタイミング信号φＴＸ（ｎ）及びタイミング信号φＳＥＬ（ｎ）を出力し、ｎ行目にある全画素１１の画素値を垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）に画像信号として出力させる。次に、垂直操作回路１０は、タイミング信号φＲＥＳ（ｎ）を出力することにより、ｎ行目の全画素１１のダーク信号を垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）に出力させる。

次に、行毎に画素１１から垂直信号線ＶＬＩＮＥ（ｍ）に出力された画像信号及びダーク信号は、それぞれ画素加算平均回路１３に入力される。図３（ａ）は、本実施形態における画素加算平均回路１３の構成を示す。垂直信号線ＶＬＩＮＥ（ｍ）からの画像信号及びダーク信号は、ＯＰアンプＯＰ１の−端子に入力され、その電位はイマジナリーショートによって、一方の＋端子と同電位に保たれる。ここで、本実施形態では、一方の＋端子は接地されているものとする。その結果、＋端子との電位差分の電流が、画像信号又はダーク信号として垂直信号線ＶＬＩＮＥ（ｍ）を流れ、ＯＰアンプＯＰ１のフィードバックコンデンサＣ_１に充電される。なお、本実施形態では、コンデンサＣ_０とフィードバックコンデンサＣ_１との静電容量は等しいとする。また、画素加算平均回路１３は、さらに、スイッチＳＷ３及びフィードバックコンデンサ３×Ｃ_１を備える。これは、後述する４つの画素１１の画素値を加算平均する場合に用いられるもので、不図示であるタイミングジェネレータからのタイミングパルスに応じて、スイッチＳＷ３がＯＦＦからＯＮに切り替えられることで、上記フィードバックコンデンサＣ_１とともに、フィードバックコンデンサ３×Ｃ_１に４つの画素１１分の画像信号又はダーク信号が充電される。スイッチＳＷ３には、ＦＥＴトランジスタ等のスイッチング素子が適宜選択して用いられる。

画素加算平均回路１３によって加算平均された画像信号及びダーク信号のそれぞれは、図３（ｂ）に示すＣＤＳ回路１４に入力され、不図示であるデジタルカメラのタイミングジェネレータのタイミングパルスに応じて、スイッチＳＷ４及びスイッチＳＷ５がそれぞれＯＮ／ＯＦＦ制御され、画像信号はコンデンサＣ_ｓｉｇに、ダーク信号はコンデンサＣ_ｄａｒｋにそれぞれ時分割で入力される。ＣＤＳ回路１４は、ダーク信号成分を差し引いた画像信号を、ＯＰアンプＯＰ２を介して、Ａ／Ｄ変換部１５へ出力する。なお、スイッチＳＷ４及びＳＷ５には、ＦＥＴトランジスタ等のスイッチング素子が適宜選択して用いられる。

そして、ＣＤＳ回路１４から出力された画像信号は、Ａ／Ｄ変換部１５に入力されて、アナログからデジタルの信号に変換されて、撮像素子１００の外部へ出力される。なお、本実施形態の図１では、各垂直信号線ＶＬＩＮＥ（ｍ）にＡ／Ｄ変換部１５が接続されているが、１つのＡ／Ｄ変換部で、垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）からの信号を一括して受け付けてデジタル信号に変換しても良いし、撮像素子１００はアナログの画像信号を出力して、外部に設けられるＡ／Ｄ変換部でデジタル信号に変換しても良い。このような、撮像素子１００による全画素１１の画素値を出力させる処理が、１行目からＮ行目まで順次行われる。

次に、４つの画素１１の画素値を加算平均して出力する場合について説明する。なお、以下の説明では、Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）の４つの画素の場合についての加算平均処理について説明する。そして、他のＧｒ、Ｇｂ及びＢのカラーフィルタを有する４つの画素１１の加算平均処理についても同様に行われる。

ユーザにより、不図示であるが、デジタルカメラの撮像部材のモード設定釦によって、夜景等の撮像モードや動画等が選択されて、４画素加算のモードが選択されたとする。そして、ユーザによってレリーズ釦が押されると、不図示のデジタルカメラの制御部は、タイミングジェネレータに対して、撮像素子１００に４画素ずつ加算平均して撮像する指令を出す。撮像素子１００は、タイミングジェネレータからのタイミングパルスに応じて、撮像素子１００のスイッチＳＷ１及びスイッチＳＷ２をＯＮ及びＯＦＦするとともに、画素加算平均回路１３のスイッチＳＷ３をＯＮ、及びＣＤＳ回路１４のスイッチＳＷ４とスイッチＳＷ５とをそれぞれＯＦＦ及びＯＮして、被写体像を撮像する。

そして、垂直操作回路１０は、ｎ行目とn＋２行目のタイミング信号φＴＸ（ｎ）及びφＴＸ（ｎ＋２）とタイミング信号φＳＥＬ（ｎ）及びφＳＥＬ（ｎ＋２）とを出力して、ｎ行及びｎ＋２行目にある、例えば、画素Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）の４つの画素値を垂直信号線ＶＬＩＮＥ（ｍ）及びＶＬＩＮＥ（ｍ＋２）に画像信号としてそれぞれ出力させる。

そして、出力された４つの画素Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）の画像信号は、信号線１２を介して、垂直信号線ＶＬＩＮＥ（ｍ）に接続されている画素加算平均回路１３に入力されて、次式（１）に示されるように、４つの画素１１からの画素信号に対する加算平均が行われる。

＜Ｒ_ｓｉｇ＞ｎｍ＝（Ｒ（ｎ，ｍ）＋Ｒ（ｎ，ｍ＋２）＋Ｒ（ｎ＋２，ｍ）＋Ｒ（ｎ＋２，ｍ＋２））／４ …（１）
ここで、＜Ｒ_ｓｉｇ＞は、画像信号の加算平均の値を示し、ｎｍは加算平均を行った領域の位置を、左上に位置する画素Ｒ（ｎ，ｍ）の座標で示す。加算平均された＜Ｒ_ｓｉｇ＞ｎｍの画像信号は、ＣＤＳ回路１４に伝送されて、コンデンサＣ_ｓｉｇに蓄積される。

次に、タイミングジェネレータのタイミングパルスに基づいて、ＣＤＳ回路１４のスイッチＳＷ４及びＳＷ５はＯＮ及びＯＦＦに切り替えられる。垂直操作回路１０は、タイミング信号φＲＥＳ（ｎ）及びφＲＥＳ（ｎ＋２）を出力して、ｎ行及びｎ＋２行目にある画素Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）の４つのダーク信号を垂直信号線ＶＬＩＮＥ（ｍ）及びＶＬＩＮＥ（ｍ＋２）に出力する。そして、出力された４つの画素Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）のダーク信号は、信号線１２を介して、垂直信号線ＶＬＩＮＥ（ｍ）に接続されている画素加算平均回路１３に入力されて、式（１）の場合と同様に、加算平均された４つの画素のダーク信号＜Ｒ_ｄａｒｋ＞ｎｍが、ＣＤＳ回路１４に伝送されて、コンデンサＣ_ｄａｒｋに蓄積される。

そして、ＣＤＳ回路１４のＯＰアンプＯＰ２において、＜Ｒ_ｓｉｇ＞ｎｍ−＜Ｒ_ｄａｒｋ＞ｎｍの演算処理された画像信号が、Ａ／Ｄ変換部１５に入力されて、アナログからデジタルの信号に変換されて、撮像素子１００の外部に出力される。このような、撮像素子１００による、４つの画素１１の画素値である画像信号に対する加算平均処理が、１行目からＮ行目まで順次行われる。

以上が、全画素１１の画素値を出力する場合と４つの画素１１の画素値を加算平均して出力する場合における、撮像素子１００の撮像動作である。

このように、本実施形態では、撮像素子１００の画素１１にコンデンサＣ_０を設けることにより、加算平均したい同一の垂直信号線ＶＬＩＮＥ（ｍ）又は他の垂直信号線ＶＬＩＮＥ（ｍ＋２）等に接続されている複数の画素１１の画素値を加算平均することにより、高Ｓ／Ｎ比の画像信号を取得することができる。

さらに、動画の場合において、画素加算することで高Ｓ／Ｎ比の画像信号を出力するとともに、高フレームレートを実現することができ、間引き読み出しすることによる、画像のエッジ部分にジャギーの発生や画像の解像度又は画像エリア制限等の弊害等を解消することができる。

また、画素１１の画素値である画像信号を、撮像素子１００の内部でアナログ信号の状態で加算平均することから、一画素ずつ処理して画像信号を出力するのと同じ時間処理で、４画素等の加算平均処理を行うことができる。

また、画素加算平均回路１３は、４つの画素１１の画素値である画像信号の加算平均を行うことにより、１画素が出力する画像信号と同じ電圧範囲で出力することができることから、後段のＣＤＳ回路１４及びＡ／Ｄ変換部１５として同じ回路のものが使用でき、撮像素子１００の回路を大規模化することなく、コスト低下を図ることができる。
≪第１の実施形態の補足事項≫
第１の実施形態では、信号線１２を垂直信号線ＶＬＩＮＥ（ｍ）とＶＬＩＮＥ（ｍ＋２）との間等を接続することにより、４つの画素１１の画素値である画像信号の加算平均を行ったが、本発明はこれに限定されない。例えば、信号線１２を垂直信号線ＶＬＩＮＥ（ｍ）とＶＬＩＮＥ（ｍ＋２）とだけでなく、垂直信号線ＶＬＩＮＥ（ｍ＋４）等のさらに多くの垂直信号線ＶＬＩＮＥとを接続することによって、９画素や１６画素等のより多くの画素１１の画素値である画像信号を加算平均しても良い。なお、この場合、加算平均する画素数に応じて、フィードバックコンデンサＣ_１の容量を適宜調整することが好ましい。

なお、第１の実施形態では、画素１１のコンデンサＣ_０と画素加算平均回路１３のフィードバックコンデンサＣ_１との静電容量は等しいとしたが、本発明はこれに限定されない。例えば、画素加算平均回路１３を、入力信号に対して２倍増幅するアンプとして動作させたい場合には、Ｃ_０＝２×Ｃ_１の関係を満たす静電容量を選択すれば良い。また、４倍に増幅させたい場合には、Ｃ_０＝４×Ｃ_１の関係を満たす静電容量を選択すれば良い。

なお、第１の実施形態では、各垂直信号線ＶＬＩＮＥ（ｍ）にＡ／Ｄ変換部１５を配置し、画像信号をアナログからデジタルの信号に変換してから、撮像素子１００の外部へ出力させたが、本発明はこれに限定されず、１つのＡ／Ｄ変換部で、垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）からの信号を一括して受け付けて、デジタル信号に変換しても良いし、撮像素子１００はアナログの画像信号を出力するようにして、外部に設けられるＡ／Ｄ変換部でデジタル信号に変換しても良い。
≪第２の実施形態≫
図４は、第２の実施形態に係る撮像素子２００の構成を示すブロック図である。そして、本実施形態に係る撮像素子２００は、図１ないし図３で示した第１の実施形態に係る撮像素子１００と基本的な構成は同じである。したがって、本実施形態に係る撮像素子２００の構成要素において、図１ないし図３に示す第１の実施形態に係る撮像素子１００の構成要素と同じものについては同じ符号を用い、各構成要素の詳細な説明は省略する。

本実施形態に係る撮像素子２００の構成が、第１の実施形態に係るものと異なる点は、垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）において、ｎ行目とn＋１行目との間で分割している点にある。したがって、１行目からｎ行目までの画素１１の画素値は、垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）に画像信号として出力されると、図４の撮像素子２００の上方に設けられた画素加算平均回路１３、ＣＤＳ回路１４及びＡ／Ｄ変換部１５へ伝送され、撮像素子２００の外部に出力される。一方、ｎ＋１行目からＮ行目までの画素１１の画素値は、垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）に画像信号として出力されると、撮像素子２００の下方に設けられた画素加算平均回路１３、ＣＤＳ回路１４及びＡ／Ｄ変換部１５へ伝送され、撮像素子２００の外部に出力される。

このように、本実施形態では、撮像素子２００の画素１１にコンデンサＣ_０を設けるとともに、垂直信号線ＶＬＩＮＥ（ｍ）を２つに分割して短くすることにより、垂直信号線ＶＬＩＮＥ（ｍ）における浮遊容量の影響を抑制することができ、加算平均したい同一の垂直信号線ＶＬＩＮＥ（ｍ）又は他の垂直信号線ＶＬＩＮＥ（ｍ＋２）等に接続されている複数の画素１１の画素値を加算平均することにより、高Ｓ／Ｎ比の画像信号を取得することができる。

また、垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）を２つの領域に分割することにより、浮遊容量の影響が小さいことから、浮遊容量による画素加算平均回路１３における演算誤差を小さくすることができる。

さらに、動画の場合において、高Ｓ／Ｎ比の画像信号を出力することができることから、高フレームレートを実現することができ、間引き読み出しすることによる、画像のエッジ部分にジャギーの発生や画像の解像度又は画像エリア制限等の弊害等を解消することができる。

また、画素１１の画素値である画像信号を、撮像素子２００の内部でアナログ信号の状態で加算平均することから、一画素ずつ処理して画像信号を出力するのと同じ処理時間で、４画素等の加算平均処理を行うことができる。

また、画素加算平均回路１３は、４つの画素１１の画素値である画像信号の加算平均を行うことにより、１画素が出力する画像信号と同じ電圧範囲で出力することができることから、後段のＣＤＳ回路１４及びＡ／Ｄ変換部１５として同じ回路のものが使用でき、撮像素子２００の回路を大規模化することなく、コスト低下を図ることができる。
≪第２の実施形態の補足事項≫
第２の実施形態では、ｎ行目とｎ＋１行目との間で２領域に分割することにより、垂直信号線ＶＬＩＮＥ（ｍ）における浮遊容量の影響を小さくするように図ったが、本発明はこれに限定されず、２以上の複数の行間で分割することにより、垂直信号線ＶＬＩＮＥ（ｍ）における浮遊容量の影響をより小さくするようにしても良い。

なお、第２の実施形態では、信号線１２を垂直信号線ＶＬＩＮＥ（ｍ）とＶＬＩＮＥ（ｍ＋２）との間等を接続することにより、４つの画素１１の画素値である画像信号の加算平均を行ったが、本発明はこれに限定されない。例えば、信号線１２を垂直信号線ＶＬＩＮＥ（ｍ）とＶＬＩＮＥ（ｍ＋２）とだけでなく、垂直信号線ＶＬＩＮＥ（ｍ＋４）等のさらに多くの垂直信号線ＶＬＩＮＥとを接続することによって、９画素や１６画素等のより多くの画素１１の画素値である画像信号を加算平均しても良い。なお、この場合、加算平均する画素数に応じて、フィードバックコンデンサＣ_１の容量を適宜調整することが好ましい。

なお、第２の実施形態では、画素１１のコンデンサＣ_０と画素加算平均回路１３のフィードバックコンデンサＣ_１との静電容量は等しいとしたが、本発明はこれに限定されない。例えば、画素加算平均回路１３を、入力信号に対して２倍増幅するアンプとして動作させたい場合には、Ｃ_０＝２×Ｃ_１の関係を満たす静電容量を選択すれば良い。また、４倍に増幅させたい場合には、Ｃ_０＝４×Ｃ_１の関係を満たす静電容量を選択すれば良い。

なお、第２の実施形態では、撮像素子２００内にＡ／Ｄ変換部１５を配置し、画像信号をアナログからデジタルの信号に変換してから、撮像素子２００の外部へ出力させていたが、本発明はこれに限定されず、１つのＡ／Ｄ変換部で、全てのＣＤＳ回路１４からの信号を一括して受け付けて、デジタル信号に変換しても良いし、撮像素子２００はアナログの画像信号を出力するようにして、外部に設けられるＡ／Ｄ変換部でデジタル信号に変換しても良い。
≪第３の実施形態≫
図５は、第３の実施形態に係る撮像素子３００の構成を示すブロック図である。そして、本実施形態に係る撮像素子３００は、図１ないし図３で示した第１の実施形態に係る撮像素子１００と基本的な構成は同じである。したがって、本実施形態に係る撮像素子３００の構成要素において、図１ないし図３に示す第１の実施形態に係る撮像素子１００の構成要素と同じものについては同じ符号を用い、各構成要素の詳細な説明は省略する。

本実施形態に係る撮像素子３００の構成が、第１の実施形態に係るものと異なる点は、以下の通りである。
（１）撮像素子３００の画素１１’において、図６に示すように、コンデンサＣ_０が取り除かれるとともに、増幅用トランジスタＡＭＰと選択用トランジスタＳＥＬとの間に、増幅用トランジスタＡＭＰで増幅された画素値を、選択用トランジスタＳＥＬを介すことなく、出力することができる信号線２０を備える。
（２）第１の実施形態に係る撮像素子１００において、同じカラーフィルタを有する画素１１の画素値を加算するために、垂直信号線ＶＬＩＮＥ（ｍ）とＶＬＩＮＥ（ｍ＋２）との間に設けられていた信号線１２、スイッチＳＷ１及びＳＷ２は、本実施形態に係る撮像素子３００からは取り除かれる。
（３）本実施形態の撮像素子３００は、図５では３画素×３画素分である９つの画素１１’しか記載されていないが、４画素×４画素を１つの領域とするブロック（ｎ，ｍ）毎で、各カラーフィルタＲ、Ｇｒ、Ｇｂ及びＢ毎に、画素１１’からの画像信号を加算処理し、浮遊容量を抑制するコンデンサＣ_０を有する画素加算平均回路１３’を備える。なお、（ｎ，ｍ）は、ブロックの位置を表し、そのブロックに含まれる左上の画素１１’の座標を用いる。図７は、ブロック（ｎ，ｍ）における、例えば、カラーフィルタＲを有する４つの画素１１’とそれらの画素１１’からの画素値を加算平均する画素加算平均回路１３’との構成を示し、図８は、画素加算平均回路１３’の回路構成を示す。即ち、図５に示すように、垂直操作回路１０からのタイミング信号φＳＥＬ（ｎ）の出力が無くても、タイミング信号φＴＸ（ｎ）に基づいて、増幅トランジスタＡＭＰによってそれぞれ増幅された各カラーフィルタの画素１１’から画素値が出力され、図７に示すように、同じブロック（ｎ，ｍ）にある、カラーフィルタ毎の画素加算平均回路１３’に入力される。増幅トランジスタＡＭＰによって増幅された画素１１’の画素値である信号は、画素加算平均回路１３’のそれぞれのコンデンサＣ_０に蓄積される。そして、４つのコンデンサＣ_０に蓄積された画素値は、ＯＰアンプＯＰ１のフィードバックコンデンサ４×Ｃ_１に蓄積され加算平均される。そして、不図示であるデジタルカメラの制御部からの指令に基づいて、タイミングジェネレータが発するタイミングパルスによって、画素加算平均回路１３’のスイッチＳＷ６がＯＮされると、４つの画素の画素値の加算平均された画像信号が垂直信号線ＶＬＩＮＥ（ｍ＋２）に出力される。なお、本実施形態では、コンデンサＣ_０とフィードバックコンデンサＣ_１との静電容量は等しいとする。また、スイッチＳＷ６には、ＦＥＴトランジスタ等のスイッチング素子が適宜選択して用いられる。
（４）本実施形態の撮像素子３００の画素加算平均回路１３’が、ブロック（ｎ，ｍ）毎で且つ２画素×２画素の各カラーフィルタＲ、Ｇｒ、Ｇｂ及びＢ毎に設けられることから、第１の実施形態に係る撮像素子１００における各垂直信号線ＶＬＩＮＥ（ｍ）に設けられていた画素加算平均回路１３の位置には、ＩＳＯ値等に応じて増幅率を変化させることのできる公知の回路構成を有するカラムアンプ１６が設けられる。

以上、本実施形態に係る撮像素子３００と第１の実施形態に係る撮像素子１００との違いを踏まえて、撮像素子３００の撮像動作について、全画素１１’の画素値を出力する場合と、ブロック（ｎ，ｍ）毎に４つの画素１１’の画素値を加算平均して出力する場合とについてそれぞれ説明する。
（全画素１１’の画素値を出力する場合）
ユーザによって、不図示であるが、デジタルカメラの撮像部材のモード設定釦によって、ポートレート等の撮像モードが選択されてレリーズ釦が押されると、デジタルカメラの制御部は、タイミングジェネレータに対して、撮像指令のタイミングパルスを発せさせて、撮像素子３００に被写体像を撮像させる。そして、タイミングジェネレータ（不図示）は、タイミングパルスを発して、図３（ｂ）に示すＣＤＳ回路１４のスイッチＳＷ４をＯＦＦ及びスイッチＳＷ５をＯＮにして、各画素１１’の画素値を出力させるタイミングパルスを撮像素子３００に発する。そして、撮像素子３００の垂直操作回路１０は、ｎ行目のタイミング信号φＴＸ（ｎ）及びタイミング信号φＳＥＬ（ｎ）を出力する。そして、ｎ行目にある全画素１１’の画素値を垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）に画像信号として出力して、コンデンサＣ_ｓｉｇに蓄積する。

次に、タイミングジェネレータ（不図示）は、タイミングパルスを発して、図３（ｂ）に示すＣＤＳ回路１４のスイッチＳＷ４をＯＮ及びスイッチＳＷ５をＯＦＦにして、垂直操作部回路１０に、タイミング信号φＲＥＳ（ｎ）を出力させることで、ｎ行の全画素１１のダーク信号を垂直信号線ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｍ）に出力して、コンデンサＣ_ｄａｒｋに蓄積する。

ＣＤＳ回路１４は、コンデンサＣ_ｓｉｇ及びコンデンサＣ_ｄａｒｋに時分割で蓄積された画像信号とダーク信号とを用いて、ダーク信号成分を差し引いた画像信号を、ＯＰアンプＯＰ２を介して、Ａ／Ｄ変換部１５へ出力する。Ａ／Ｄ変換部１５は、画像信号をアナログからデジタルの信号に変換して、撮像素子３００の外部へ出力する。このような、撮像素子３００による全画素１１の画素値を出力させる処理が、１行目からＮ行目まで順次行われ、全画素１１’の画素値である画像信号が出力される。

以上が、全画素１１’の画素値を出力する場合における、本実施形態に係る撮像素子３００の撮像動作である。
（ブロック（ｎ，ｍ）毎に４つの画素１１’の画素値を加算平均して出力する場合）
ユーザによって、不図示であるが、デジタルカメラの撮像部材のモード設定釦によって、夜景等の撮像モードや動画モードが選択されレリーズ釦が押されると、デジタルカメラの制御部は、タイミングジェネレータに対して、撮像指令のタイミングパルスを発せさせて、撮像素子３００に被写体像を撮像させる。そして、タイミングジェネレータ（不図示）は、タイミングパルスを発して、図３（ｂ）に示すＣＤＳ回路１４のスイッチＳＷ４をＯＦＦ及びスイッチＳＷ５をＯＮにして、各ブロック（ｎ，ｍ）で、カラーフィルタ毎に４つの画素１１’の画素値を加算平均して出力させるタイミングパルスを撮像素子３００に発する。そして、撮像素子３００の垂直操作回路１０は、ｎ行目及びｎ＋２行目のタイミング信号φＴＸ（ｎ）及びφＴＸ（ｎ＋２）を出力する。これにより、ｎ行目とｎ＋２行目とにある、例えば、Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）の４つの画素の画素値は、増幅用トランジスタＡＭＰで増幅された後、信号線２０を介して、図７に示す画素加算平均回路１３’のコンデンサＣ_０（図８）にそれぞれ蓄積される。そして、画素加算平均回路１３’のＯＰアンプＯＰ１のフィードバックコンデンサ４×Ｃ_１に画素値が蓄積されて、式（１）で表されるような加算平均される。画素加算平均回路１３’のスイッチＳＷ６が、タイミングジェネレータ（不図示）のタイミングパルスによってＯＮされると、加算平均された画素値は、垂直信号線ＶＬＩＮＥ（ｍ＋２）に画像信号として出力され、ＣＤＳ回路１４のコンデンサＣ_ｓｉｇに蓄積される。

次に、タイミングジェネレータ（不図示）は、タイミングパルスを発して、図３（ｂ）に示すＣＤＳ回路１４のスイッチＳＷ４をＯＮ及びスイッチＳＷ５をＯＦＦする。垂直操作回路１０は、タイミング信号φＲＥＳ（ｎ）及びφＲＥＳ（ｎ＋２）を出力することにより、ｎ行目とｎ＋２行目とにあるＲ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）のダーク信号を、増幅用トランジスタＡＭＰで増幅した後、画素加算平均回路１３’に出力し、コンデンサＣ_０に蓄積される。画素加算平均回路１３’のＯＰアンプＯＰ１のフィードバックコンデンサ４×Ｃ_１にダーク信号が蓄積されて、加算平均される。加算平均されたダーク信号は、タイミングジェネレータ（不図示）のタイミングパルスによってスイッチＳＷ６がＯＮされると、垂直信号線ＶＬＩＮＥ（ｍ＋２）出力され、コンデンサＣ_ｄａｒｋに蓄積される。

ＣＤＳ回路１４は、コンデンサＣ_ｓｉｇ及びコンデンサＣ_ｄａｒｋに蓄積された画像信号とダーク信号とを用いて、ダーク信号成分を差し引いた画像信号を、ＯＰアンプＯＰ２を介して、Ａ／Ｄ変換部１５へ出力する。Ａ／Ｄ変換部１５は、画像信号をアナログからデジタルの信号に変換して、撮像素子３００の外部へ出力する。

なお、上記説明では、図７に示すブロック（ｎ，ｍ）のうち、Ｒ（ｎ，ｍ）、Ｒ（ｎ，ｍ＋２）、Ｒ（ｎ＋２，ｍ）及びＲ（ｎ＋２，ｍ＋２）の４つの画素を用いた加算平均処理について説明したが、同じブロック（ｎ，ｍ）のＧｒ、Ｇｂ及びＢのカラーフィルタを有する４つの画素１１の加算平均処理についても同様に行われる。

以上が、ブロック（ｎ，ｍ）毎に４つの画素１１’の画素値を加算平均して出力する場合における、本実施形態に係る撮像素子３００の撮像動作である。

このように、本実施形態では、ブロック（ｎ，ｍ）毎で、２画素×２画素のカラーフィルタ毎にコンデンサＣ_０を有した画素加算平均回路１３’を設け、各画素１１’において増幅用トランジスタＡＭＰによって増幅された画素値を画素加算平均回路１３’に入力することから、垂直信号線ＶＬＩＮＥにおける浮遊容量の影響を小さくすることができて、画素加算平均回路１３’における演算誤差を小さくすることができるので、高Ｓ／Ｎ比の画像信号を取得することができる。

さらに、動画の場合において、高Ｓ／Ｎ比の画像信号を取得することができることから、高フレームレートを実現することができ、間引き読み出しすることによる、画像のエッジ部分にジャギーの発生や画像の解像度又は画像エリア制限等の弊害等を解消することができる。

また、画素加算平均回路１３’は、４つの画素１１’の画素値である画像信号を加算平均することにより、１画素が出力する画像信号と同じ電圧範囲で出力することができることから、後段のカラムアンプ１６、ＣＤＳ回路１４及びＡ／Ｄ変換部１５として同じ回路のものを使用することができる。

また、全画素１１’の画素値を出力する場合において、コンデンサＣ_０を介さないため、タイミング信号φＳＥＬ（ｎ）が出力されると、各画素１１’の画素値は、垂直信号線ＶＬＩＮＥ（ｍ）に画像信号として出力され、直接カラムアンプ１６の近傍まで伝送されることから、垂直信号線ＶＬＩＮＥ（ｍ）が長くても浮遊容量の影響を少なくすることができる。

また、画素１１’の画素値である画像信号を、撮像素子３００の内部でアナログ信号の状態で加算平均することから、一画素ずつ処理して画像信号を出力するのと同じ処理時間で、４画素等の加算平均処理を行うことができる。
≪第３の実施形態の補足事項≫
第３の実施形態では、画素加算平均回路１３’は、ブロック（ｎ，ｍ）毎で、２画素×２画素のカラーフィルタ毎に設けられ、各カラーフィルタを有する４つの画素１１’の画素値をそれぞれ加算平均したが、本発明はこれに限定されない。例えば、画素加算平均回路１３’は、３画素×３画素や４画素×４画素等の各カラーフィルタに対応するようにブロック毎に４つあり、各カラーフィルタを有する９画素又は１６画素の画素値を加算平均しても良い。なお、この場合、加算平均する画素数に応じて、フィードバックコンデンサＣ_１の容量を適宜調整することが好ましい。

なお、第３の実施形態では、画素加算平均回路１３’は、加算平均した画像信号を垂直信号線ＶＬＩＮＥ（ｍ＋２）へ出力したが、本発明はこれに限定されず、垂直信号線ＶＬＩＮＥ（ｍ）へ出力しても良い。

なお、第３の実施形態では、画素加算平均回路１３’におけるコンデンサＣ_０とフィードバックコンデンサＣ_１との静電容量は等しいとしたが、本発明はこれに限定されない。例えば、画素加算平均回路１３’を、入力信号に対して２倍増幅するアンプとして動作させたい場合には、Ｃ_０＝２×Ｃ_１の式を満たす静電容量を選択すれば良い。また、４倍に増幅させたい場合には、Ｃ_０＝４×Ｃ_１の式を満たす静電容量を選択すれば良い。

なお、第３の実施形態では、撮像素子３００内にＡ／Ｄ変換部１５を配置し、画像信号をアナログ信号からデジタル信号に変換してから、撮像素子３００の外部へ出力させていたが、本発明はこれに限定されず、１つのＡ／Ｄ変換部で、全てのＣＤＳ回路１４からの信号を一括して受け付けて、デジタル信号に変換しても良いし、撮像素子４００はアナログの画像信号を出力するようにして、外部に設けられるＡ／Ｄ変換部でデジタル信号に変換しても良い。

なお、第３の実施形態では、４つの画素１１’の画素値の加算平均を行う画素加算平均回路１３’が、ブロック（ｎ，ｍ）に４つ設けられることから、撮像素子３００の回路規模の増大を回避する必要がある。そのために、例えば、各画素１１’又は数が多い緑の分光特性を有するＧｒ及びＧｂを有する画素１１’の受光面積を小さくするとともに、画素加算平均回路１３’の増幅率を上述のように調節することで、撮像素子３００の回路規模の増大を回避しても良い。

また、ブロック毎で、３画素×３画素や４画素×４画素等の画素数からなる各カラーフィルタの画素値を加算平均する場合には、例えば、回路規模の増大を回避するために、各カラーフィルタを有する１つの画素１１’の位置に画素加算平均回路１３’を配置して、その画素加算平均回路１３’の位置するはずだった各カラーフィルタを有する画素１１’の画素値を、隣接する同じカラーフィルタを有する他の画素１１’の画素値で補間することにより、回路規模の増大を回避しても良い。

また、図８に示される画素加算平均回路１３’の代わりに、図９（ａ）に示される画素加算平均回路１３”を用いても良い。即ち、図９（ａ）に示すように、画素加算平均回路１３”は、ＯＰアンプＯＰ１及びフィードバックコンデンサ４×Ｃ１の部分が、アンプＡＭＰ１、ＦＥＴトランジスタ等のスイッチング素子である４つのスイッチＳＷ７及び３つのスイッチＳＷ８から構成される。そして、スイッチＳＷ７及びスイッチＳＷ８のそれぞれは、制御線１及び制御線２にそれぞれ接続され、スイッチＳＷ６を含めた、不図示であるタイミングジェネレータが発する、図９（ｂ）に示されるような、タイミングパルスに基づいて、図８の画素加算平均回路１３’と同様の４つの画素１１’の画素値の加算平均処理を行わせる。この画素加算平均回路１３”を用いることにより、ＯＰアンプＯＰ１を用いた画素加算平均回路１３’よりも回路規模を小さくすることができる。

具体的な画素加算平均回路１３”の動作は、撮像素子３００によって被写体像が撮像された後、不図示であるデジタルカメラの制御部の指示に基づいて、図９（ｂ）に示すような、タイミングジェネレータが発するタイミングパルスに基づいて、最初に、スイッチＳＷ７をＯＮにして、他のスイッチＳＷ６及びＳＷ８をＯＦＦにすることで、各ブロック（ｎ，ｍ）で、カラーフィルタ毎に４つ画素１１’の増幅用トランジスタＡＭＰで増幅された画素値が、それぞれのコンデンサＣ_０に蓄積される。次に、タイミングジェネレータ（不図示）が発するタイミングパルスに基づいて、スイッチＳＷ８をＯＮにし、スイッチＳＷ６及びＳＷ７をＯＦＦにすることで、４つのコンデンサＣ_０それぞれに蓄積されている画素値が加算平均される。そして、最後に、スイッチＳＷ６をＯＮすることで、加算平均された画素値は、アンプＡＭＰ１によって増幅されて、垂直信号線ＶＬＩＮＥ（ｍ＋２）に画像信号として出力される。
≪第４の実施形態≫
図１０は、第４の実施形態に係る撮像素子４００の構成を示すブロック図である。そして、本実施形態に係る撮像素子４００は、図１ないし図３で示した第１の実施形態に係る撮像素子１００と基本的な構成は同じである。したがって、本実施形態に係る撮像素子４００の構成要素において、図１ないし図３に示す第１の実施形態に係る撮像素子１００の構成要素と同じものについては同じ符号を用い、各構成要素の詳細な説明は省略する。

本実施形態に係る撮像素子４００の構成が、第１の実施形態に係るものと異なる点は、以下の通りである。
（１）撮像素子４００の画素１１”において、図１１に示すように、コンデンサＣ_０が取り除かれる。

（２）撮像素子４００は、画素加算平均回路１７及び１７’を用いて、行毎に１画素ずつ画素値である画像信号を出力したり、２画素や３画素毎に画素値を加算平均して画像信号を出力したりする。そのため、図１２に示すように、本実施形態に係る撮像素子４００の画素加算平均回路１７及び１７’は、第１の実施形態に係る撮像素子１００における画素加算平均回路１３とは異なり、３又は４本の垂直信号線ＶＬＩＮＥに接続され、それらの垂直信号線ＶＬＩＮＥに出力される画素１１”の画素値である画像信号を受け付けて、加算平均を行う。ここで、本実施形態における画素加算平均回路１７が３本の垂直信号線ＶＬＩＮＥに、画素加算平均回路１７’が４本の垂直信号線ＶＬＩＮＥにそれぞれ接続されるのは、図１０に示すように、例えば、垂直信号線ＶＬＩＮＥ（ｍ＋４）が画素加算平均回路１７及び１７’に接続されるためである。即ち、後述するように、本実施形態における２画素毎の画素値の加算平均において、等間隔で行うためには、垂直信号線ＶＬＩＮＥ（ｍ＋６）に接続されている画素１１’の画素値と加算平均する必要があるからである。したがって、本実施形態に係る撮像素子４００の画素加算平均回路１７と１７’とは交互に配置されることが好ましい。

図１２は、画素加算平均回路１７及び１７’の回路構成を示し、全画素の画素値出力、及び２画素又は３画素毎の加算平均した画素値出力を行うために、画素加算平均回路１７にはスイッチＳＷ９〜ＳＷ１１が、及び画素加算平均回路１７’にはスイッチＳＷ９〜ＳＷ１２がそれぞれ設けられ、タイミングジェネレータ（不図示）のタイミングパルスに応じて、各スイッチＳＷ９〜ＳＷ１２をＯＮ／ＯＦＦ制御されるためのＳＷ９〜ＳＷ１１制御線及びＳＷ９〜ＳＷ１２制御線がそれぞれ接続されている。

次に、本実施形態に係る撮像素子４００の撮像動作について説明する。なお、以下の説明では、垂直信号線ＶＬＩＮＥ（ｍ）、ＶＬＩＮＥ（ｍ＋２）、ＶＬＩＮＥ（ｍ＋４）、ＶＬＩＮＥ（ｍ＋６）、ＶＬＩＮＥ（ｍ＋８）及びＶＬＩＮＥ（ｍ＋１０）に接続されている画素１１”の画素値の加算平均を例にして、全画素１１”の画素値を出力する場合、２画素毎の画素値を加算平均して出力する場合、及び３画素毎の画素値を加算平均して出力する場合についてそれぞれ説明する。そして、他の垂直信号線ＶＬＩＮＥ（ｍ＋１）等に接続されている画素１１”の画素値に対しても同様の処理が行われる。また、本実施形態において、画素加算平均回路１７及び１７’におけるコンデンサＣ_０とフィードバックコンデンサＣ_１との静電容量は等しいとする。
（全画素１１”の画素値を出力する場合）
ユーザによって、不図示であるが、デジタルカメラの撮像部材のモード設定釦によって、ポートレート等の撮像モードが選択されてレリーズ釦が押されると、デジタルカメラの制御部は、タイミングジェネレータに撮像指令のタイミングパルスを撮像素子４００に向けて発せさせて、撮像素子４００に被写体像を撮像させる。

そして、タイミングジェネレータ（不図示）は、タイミングパルスを発して、ＣＤＳ回路１４のスイッチＳＷ４をＯＦＦ、スイッチＳＷ５をＯＮにそれぞれして、各画素１１”の画素値を出力させるタイミングパルスを撮像素子４００に発する。そして、タイミングジェネレータ（不図示）はタイミングパルスに基づいて、撮像素子４００の垂直操作回路１０は、ｎ行目のタイミング信号φＴＸ（ｎ）及びタイミング信号φＳＥＬ（ｎ）を出力すると同時に、画素加算平均回路１７のＳＷ９〜ＳＷ１１制御線及び画素加算平均回路１７’のＳＷ１０〜ＳＷ１２制御線を介して、画素加算平均回路１７のＳＷ９〜ＳＷ１１及び画素加算平均回路１７’のＳＷ１０〜ＳＷ１２を順次ＯＮにして、その他をＯＦＦにする制御を行う。これにより、ｎ行目にある画素１１”の画素値を、順次１つずつ垂直信号線ＶＬＩＮＥに画像信号として出力させ、その垂直信号線ＶＬＩＮＥに接続されるコンデンサＣ_０及びフィードバックコンデンサＣ_１に基づき加算平均して出力する。

なお、本実施形態において、垂直信号線ＶＬＩＮＥ（ｍ＋４）に接続されている画素１１”の画素値の出力は、１画素ずつ出力される場合、画素加算平均回路１７からの出力を優先させるため、タイミングジェネレータからのタイミングパルスに基づいて、画素加算平均回路１７’のスイッチＳＷ９は常にＯＦＦに制御される。また、ダーク信号についても、画像信号の場合と同様の処理が画素毎に行われ、最終的には、ＣＤＳ回路１４において、ダーク信号成分が差し引かれた画像信号が出力され、Ａ／Ｄ変換部１５において、アナログからデジタルの信号に変換されて、撮像素子４００の外部へ出力される。
（２画素毎の画素値を加算平均して出力する場合）
ユーザによって、不図示であるが、デジタルカメラの撮像部材のモード設定釦によって、動画等の撮像モードが選択されてレリーズ釦が押されると、デジタルカメラの制御部は、タイミングジェネレータに撮像指令のタイミングパルスを撮像素子４００に向けて発せさせて、撮像素子４００に被写体像を撮像させる。

そして、タイミングジェネレータ（不図示）のタイミングパルスに基づいて、撮像素子４００の垂直操作回路１０は、ｎ行目のタイミング信号φＴＸ（ｎ）及びタイミング信号φＳＥＬ（ｎ）を出力すると同時に、画素加算平均回路１７のＳＷ９〜ＳＷ１１制御線を介して、スイッチＳＷ９及びＳＷ１０をＯＮにして、スイッチＳＷ１１をＯＦＦする制御を行う。ｎ行目にある２つの画素１１”の画素値を、垂直信号線ＶＬＩＮＥ（ｍ）と垂直信号線ＶＬＩＮＥ（ｍ＋２）とに画像信号として出力させ、それらの垂直信号線ＶＬＩＮＥにそれぞれ接続される、コンデンサＣ_０及びフィードバックコンデンサＣ_１に基づき加算平均して出力する。これと同時に、垂直操作回路１０は、画素加算平均回路１７’のＳＷ９〜ＳＷ１２制御線を介して、最初にスイッチＳＷ９及びＳＷ１０をＯＮにして、スイッチＳＷ１１及びＳＷ１２をＯＦＦにする制御を行い、２つの画素１１”の画素値を垂直信号線ＶＬＩＮＥ（ｍ＋４）とＶＬＩＮＥ（ｍ＋６）とに画像信号として出力させ、それらの垂直信号線ＶＬＩＮＥにそれぞれ接続されるコンデンサＣ_０及びフィードバックコンデンサＣ_１に基づき加算平均して出力する。次に、垂直操作回路１０は、画素加算平均回路１７’のスイッチＳＷ９及びＳＷ１０をＯＦＦにして、スイッチＳＷ１１及びＳＷ１２をＯＮにする制御を行い、２つの画素１１”の画素値を垂直信号線ＶＬＩＮＥ（ｍ＋８）とＶＬＩＮＥ（ｍ＋１０）とに画像信号として出力させ、上記と同様の処理に基づき加算平均して出力する。

なお、本実施形態において、２画素毎の画素値の加算平均の場合には、垂直信号線ＶＬＩＮＥ（ｍ＋４）に接続されている画素１１”から画素値を、画素加算平均回路１７’からの出力を優先させるため、タイミングジェネレータからのタイミングパルスに基づいて、画素加算平均回路１７のスイッチＳＷ９は常にＯＦＦに制御される。そのように、画素加算平均回路１７及び画素加算平均回路１７’の各スイッチが制御されることにより、上述したように等間隔で２画素加算平均を行うことができる。また、ダーク信号についても、画像信号の場合と同様の処理が２画素毎に行われ、最終的には、ＣＤＳ回路１４において、ダーク信号成分が差し引かれた画像信号が出力され、Ａ／Ｄ変換部１５において、アナログからデジタルの信号に変換されて、撮像素子４００の外部へ出力される。
（３画素毎の画素値を加算平均して出力する場合）
ユーザによって、不図示であるが、デジタルカメラの撮像部材のモード設定釦によって、動画や夜景等の撮像モードが選択されてレリーズ釦が押されると、デジタルカメラの制御部は、タイミングジェネレータに撮像指令のタイミングパルスを撮像素子４００に向けて発せさせて、撮像素子４００に被写体像を撮像させる。

そして、タイミングジェネレータ（不図示）のタイミングパルスに基づいて、撮像素子４００の垂直操作回路１０は、ｎ行目のタイミング信号φＴＸ（ｎ）及びタイミング信号φＳＥＬ（ｎ）を出力すると同時に、画素加算平均回路１７のＳＷ９〜ＳＷ１１制御線を介して、スイッチＳＷ７〜ＳＷ９をＯＮする制御を行い、３つの画素１１”の画素値を垂直信号線ＶＬＩＮＥ（ｍ）、ＶＬＩＮＥ（ｍ＋２）及びＶＬＩＮＥ（ｍ＋４）に画像信号としてそれぞれ出力させ、それらの垂直信号線ＶＬＩＮＥに接続されるコンデンサＣ_０及びフィードバックコンデンサＣ_１に基づき加算平均して出力する。これと同時に、垂直操作回路１０は、画素加算平均回路１７’のＳＷ９〜ＳＷ１２制御線を介して、スイッチＳＷ９をＯＦＦにして、スイッチＳＷ１０〜ＳＷ１２をＯＮにする制御を行い、３つの画素１１”の画素値を垂直信号線ＶＬＩＮＥ（ｍ＋６）、ＶＬＩＮＥ（ｍ＋８）及びＶＬＩＮＥ（ｍ＋１０）に画像信号として出力させ、上記と同様の処理に基づき加算平均して出力する。

なお、本実施形態において、３画素毎の画素値の加算平均の場合には、垂直信号線ＶＬＩＮＥ（ｍ＋４）に接続されている画素１１”から画素値を、画素加算平均回路１７からの出力を優先させるため、タイミングジェネレータからのタイミングパルスに基づいて、画素加算平均回路１７’のスイッチＳＷ９は常にＯＦＦに制御される。そのように、画素加算平均回路１７及び画素加算平均回路１７’の各スイッチを制御することにより、等間隔で３画素加算平均を行うことができる。また、ダーク信号についても、画像信号の場合と同様の処理が３画素毎に行われ、最終的には、ＣＤＳ回路１４において、ダーク信号成分が差し引かれた画像信号が出力され、Ａ／Ｄ変換部１５において、アナログからデジタルの信号に変換されて、撮像素子４００の外部へ出力される。

以上、３つの場合における、本実施形態に係る撮像素子４００の撮像動作についての説明である。

このように、本実施形態では、画素加算平均回路１７及び１７’にコンデンサＣ_０を設けることにより、垂直信号線ＶＬＩＮＥにおける浮遊容量を抑制することができるとともに、画素加算平均回路１７及び１７’における、各スイッチに対するＯＮ／ＯＦＦ制御と各コンデンサＣ_０及びフィードバックコンデンサＣ_１とを連動させることにより、不図示であるデジタルカメラにおける静止画像又は動画や夜景等の撮像モードに応じて、加算平均する画素数を容易に可変にすることができ、高Ｓ／Ｎ比の画像信号を出力することができる。

また、画素加算平均回路１７及び１７’に、複数の垂直信号線ＶＬＩＮＥ（ｍ）が接続されることにより、撮像素子４００の回路規模を小さくすることができる。

さらに、動画の場合において、高Ｓ／Ｎ比の画像信号を出力することができることから、高フレームレートを実現することができ、間引き読み出しすることによる、画像のエッジ部分にジャギーの発生や画像の解像度又は画像エリア制限等の弊害等を解消することができる。

また、画素１１”の画素値である画像信号を、撮像素子４００の内部でアナログ信号の状態で加算平均することから、一画素ずつ処理して画像信号を出力するのと同じ時間処理で、４画素等の加算平均処理を行うことができる。

また、画素加算平均回路１７及び１７’におけるスイッチＳＷ９〜ＳＷ１１及びスイッチＳＷ９〜ＳＷ１２は、ＳＷ９〜ＳＷ１１制御線及びＳＷ９〜ＳＷ１２制御線によってＯＮ／ＯＦＦ制御されるが、ＯＦＦとなった垂直信号線ＶＬＩＮＥは、電気的にハイインピーダンス（オープン）となるため、他の垂直信号線ＶＬＩＮＥに対してだけでなく、後段のＣＤＳ回路１４及びＡ／Ｄ変換部１５に対しても電気的な影響を与えることも無く、垂直信号線ＶＬＩＮＥ（ｍ）のスイッチャー的な機能を有する。
≪第４の実施形態の補足事項≫
第４の実施形態では、画素加算平均回路１７及び１７’には３又は４つの垂直信号線ＶＬＩＮＥが接続されることにより、画素１１”の画素値である画像信号を、１画素毎に出力させたり、又は２画素や３画素毎に加算平均して出力させたりしたが、本発明はこれに限定されない。例えば、画素加算平均回路１７及び１７’に接続される垂直信号線ＶＬＩＮＥの本数をより多くすることにより、画素１１”の画素値である画像信号の加算平均のバリエーションを増やすことができる。

さらに、画素加算平均回路１７及び１７’に接続される垂直信号線ＶＬＩＮＥ（ｍ）を増やすことにより、必要となる画素加算平均回路１７及び１７’の数を減らすことができ、撮像素子４００の回路規模を小さくすることができる。

なお、第４の実施形態では、画素加算平均回路１７及び１７’におけるコンデンサＣ_０とフィードバックコンデンサＣ_１との静電容量は等しいとしたが、本発明はこれに限定されない。例えば、画素加算平均回路１７及び１７’を、入力信号に対して２倍増幅するアンプとして動作させたい場合には、Ｃ_０＝２×Ｃ_１の関係を満たす静電容量を選択すれば良い。また、４倍に増幅させたい場合には、Ｃ_０＝４×Ｃ_１の関係を満たす静電容量を選択すれば良い。

なお、第４の実施形態では、撮像素子４００内にＡ／Ｄ変換部１５を配置し、画像信号をアナログ信号からデジタル信号に変換してから、撮像素子４００の外部へ出力させていたが、本発明はこれに限定されず、１つのＡ／Ｄ変換部で、全てのＣＤＳ回路１４からの信号を一括して受け付けて、デジタル信号に変換しても良いし、撮像素子４００はアナログの画像信号を出力するようにして、外部に設けられるＡ／Ｄ変換部でデジタル信号に変換しても良い。

１０ 垂直走査回路、１１ 画素、１２ 信号線、１３ 画素加算平均回路、１４ ＣＤＳ回路、１５ Ａ／Ｄ変換部、ＰＤ フォトダイオード、ＴＸ 転送用トランジスタ、ＡＭＰ 増幅用トランジスタ、ＳＥＬ 選択用トランジスタ、ＦＤ フローティングディフージョン、Ｃ_０、Ｃ_１、Ｃ_ｓｉｇ、Ｃ_ｄａｒｋ コンデンサ、ＳＷ１〜ＳＷ４ スイッチ、ＯＰ１、ＯＰ２ ＯＰアンプ、 １００ 撮像素子

Claims (5)

1. 受光面にマトリックス状に配列され入射光の光量に応じて電荷を生成する複数の画素と、
   前記複数の画素の各々から前記電荷を伝送する複数の信号線と、
   前記複数の信号線の各々における浮遊容量の影響を抑制する抑制部と、
   前記複数の画素の各々からの前記電荷を加算して平均する加算平均部と、
   を備えることを特徴とする撮像素子。
2. 請求項１に記載の撮像素子において、
   前記抑制部は、前記複数の画素の各々に設けられることを特徴とする撮像素子。
3. 請求項１に記載の撮像素子において、
   前記抑制部は、前記加算平均部に設けられることを特徴とする撮像素子。
4. 請求項１ないし請求項３のいずれか１項に記載の撮像素子において、
   前記複数の画素の前面に前記複数の画素の各々に対応するように分光特性が異なる複数のカラーフィルタが配列されて構成されるカラーフィルタアレイをさらに備え、
   前記加算平均部は、
   前記マトリックス状に配列された複数の画素のうち、一の方向上にあり同じ分光特性の前記カラーフィルタを有した前記画素の電荷を所定の数毎に、又は所定の大きさの領域毎で前記各領域に含まれる前記同じ分光特性の前記カラーフィルタを有した前記画素の電荷毎に加算して平均する
   ことを特徴とする撮像素子。
5. 請求項１ないし請求項４のいずれか１項に記載された撮像素子と、
   前記撮像素子を制御する制御部と、
   を備えることを特徴とする撮像装置。

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