JP2010245371A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】電磁結合される一対のインダクタが、少なくとも基板の厚さだけ離れてしまうことを防止可能な半導体装置を提供する。
【解決手段】半導体装置１は、電磁結合される一対のインダクタ５および６を含む。インダクタ５および６のそれぞれは、半導体基板３ａを貫通する複数の貫通電極と、複数の貫通電極を直列に接続する配線と、によって構成されている。
【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特には、インダクタを有する半導体装置およびその製造方法に関する。

複数のロジックチップを連携させて動作させるためには、複数のロジックチップの動作を同期させ、複数のロジックチップ間での信号の授受を円滑に行う必要がある。

それぞれのロジックチップが異なる電源電圧で動作する状況下で、各ロジックチップの動作の同期化およびロジックチップ間での信号の授受を行う方式としては、電源電圧の差に起因する信号の授受の問題点を回避するために、コンデンサまたはインダクタを用いた非接触型の信号授受方式が用いられることが望ましい。特に、ロジックチップの高密度実装を実現するために、ロジックチップが積層された半導体装置では、非接触型の信号授受方式が有用となる。

従来のこの種の半導体装置では、特許文献１の図１、図７、図９および図１１に示すように、平面インダクタが形成された複数の半導体集積回路チップが積層され、平面インダクタ間の電磁結合を用いて、半導体集積回路チップ間で情報が伝達されていた。

特開２００５−２０３６５７号公報

特許文献１に記載の半導体装置では、情報の伝達を行う２つの平面インダクタの間に半導体集積回路チップ（基板）が介在する。このため、２つの平面インダクタが電磁結像するためには、その２つの平面インダクタは、半導体集積回路チップ（基板）の厚さに応じたコイル面積（コイル径）を必要とする。

よって、半導体集積回路チップ（基板）の厚さが厚くなるほど、平面インダクタのコイル面積は大きくなり、半導体集積回路チップ（基板）上の回路集積領域を占める平面インダクタの割合が大きくなってしまう。よって、半導体集積回路チップ上における回路の設計の自由度が制限されてしまう。

本発明の半導体装置は、電磁結合される一対のインダクタを含み、前記インダクタのそれぞれは、半導体基板を貫通する複数の貫通電極と、前記複数の貫通電極を直列に接続する配線と、によって構成されている。

本発明によれば、電磁結合される一対のインダクタのそれぞれは、半導体基板を貫通する複数の貫通電極と、複数の貫通電極を直列に接続する配線と、によって構成される。このため、基板の内部にインダクタの一部を形成することが可能になる。よって、電磁結合される一対のインダクタが、少なくとも基板の厚さだけ離れてしまうことを防止可能になる。したがって、基板の厚さが厚くなるほど、基板上の回路集積領域を占めるインダクタの割合を大きくする必要がなくなり、半導体装置上における回路の設計の自由度を向上することが可能になる。

本発明の第１実施形態の半導体装置を示した斜視図である。 貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。 一対のインダクタの他の例を示した斜視図である。 本発明の第２実施形態の半導体装置１Ａを示した斜視図である。 貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。 本発明の第３実施形態の半導体装置１Ｂを示した斜視図である。 貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。 第３実施形態の他の例を示した斜視図である。 貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。 本発明の第４実施形態の半導体装置１Ｃを示した斜視図である。 本発明の第５実施形態の半導体装置１Ｄを示した斜視図である。 貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。 本発明の第６実施形態の半導体装置１Ｅを示した斜視図である。 貫通電極３ａ１〜３ａ８の配置、その接続形態、磁芯部３ａ９、および、磁性体３ａ１０を示した模式図である。 本発明の第７実施形態の半導体装置１Ｆを示した斜視図である。 貫通電極３ａ１〜３ａ８の配置、その接続形態、磁芯部３ａ９、および、磁性体３ａ１０を示した模式図である。 本発明の第８実施形態の半導体装置の要部を示した模式図である。 本発明の第９実施形態の半導体装置１Ｇを示した斜視図である。 本発明の第１０実施形態の半導体装置１Ｈを示した斜視図である。 半導体装置１Ｈが有するインダクタを示した模式図である。 本発明の第１１実施形態の半導体装置１Ｉを示した断面図である。 インダクタ用の貫通電極と、貫通配線用の貫通電極と、を示した模式図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。 共用貫通電極の製造方法を説明するための工程図である。

以下、本発明の実施形態を説明する。

（第１実施形態）
本発明の第１実施形態の半導体装置では、電磁結合される一対のインダクタのそれぞれが、半導体基板を貫通する円柱形状の複数の貫通電極と、複数の貫通電極を直列に接続する配線と、によって、縦巻きインダクタとして形成され、かつ、一対のインダクタの磁芯として、直方体形状のニッケルの磁芯部が設けられている。

図１は、本発明の第１実施形態の半導体装置を示した斜視図である。

図１において、半導体装置１は、複数の半導体集積回路チップ（以下、単に「チップ」と称する）が積層されることによって構成されている。なお、チップの数は２以上であればよい。各チップは、半導体基板（以下、単に「基板」と称する）と配線層とを有する。図１では、説明の理解を容易にするために、複数のチップのうち、チップ２〜４を示している。チップ２は、基板２ａと配線層２ｂとを有する。チップ３は、基板３ａと配線層３ｂとを有する。チップ４は、基板４ａと配線層４ｂとを有する。

基板３ａには、円柱形状の貫通電極３ａ１〜３ａ８および直方体形状の磁芯部３ａ９が形成されている。貫通電極の数は、８個に限らず４以上であればよい。貫通電極３ａ１〜３ａ８の形状は、円柱に限らず適宜変更可能である。貫通電極３ａ１〜３ａ８は同一形状でもよいし、互いに異なる形状であってもよい。各貫通電極３ａ１〜３ａ８の大きさおよび間隔は、適宜設定される。磁芯部３ａ９の形状は、直方体に限らず適宜変更可能である。磁芯部３ａ９の大きさおよび貫通電極との間隔は、適宜設定される。

図２は、貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。

図２において、貫通電極３ａ１の端部のうち配線層３ｂ側の端部は、配線層３ｂに設けられた配線３ｂ１によって、端子３Ａと接続されている。貫通電極３ａ１の端部のうち配線層２ｂ側の端部は、配線層２ｂに設けられた配線２ｂ１によって、貫通電極３ａ２の端部のうち配線層２ｂ側の端部と接続されている。貫通電極３ａ２の端部のうち配線層３ｂ側の端部は、配線層３ｂに設けられた配線３ｂ２によって、貫通電極３ａ３の端部のうち配線層３ｂ側の端部と接続されている。貫通電極３ａ３の端部のうち配線層２ｂ側の端部は、配線層２ｂに設けられた配線２ｂ２によって、貫通電極３ａ４の端部のうち配線層２ｂ側の端部と接続されている。貫通電極３ａ４の端部のうち配線層３ｂ側の端部は、配線層３ｂに設けられた配線３ｂ３によって、端子３Ｂと接続されている。

つまり、貫通電極３ａ１〜３ａ４は、配線２ｂ１〜２ｂ２および３ｂ１〜３ｂ３によって、直列に接続される。このため、貫通電極３ａ１〜３ａ４と配線２ｂ１〜２ｂ２および３ｂ１〜３ｂ３とによって、インダクタ５が構成される。端子３Ａおよび３Ｂは、インダクタ５側の送受信部（不図示）に接続されている。

また、貫通電極３ａ５の端部のうち配線層３ｂ側の端部は、配線層３ｂに設けられた配線３ｂ４によって、端子３Ｃと接続されている。貫通電極３ａ５の端部のうち配線層２ｂ側の端部は、配線層２ｂに設けられた配線２ｂ３によって、貫通電極３ａ６の端部のうち配線層２ｂ側の端部と接続されている。貫通電極３ａ６の端部のうち配線層３ｂ側の端部は、配線層３ｂに設けられた配線３ｂ５によって、貫通電極３ａ７の端部のうち配線層３ｂ側の端部と接続されている。貫通電極３ａ７の端部のうち配線層２ｂ側の端部は、配線層２ｂに設けられた配線２ｂ４によって、貫通電極３ａ８の端部のうち配線層２ｂ側の端部と接続されている。貫通電極３ａ８の端部のうち配線層３ｂ側の端部は、配線層３ｂに設けられた配線３ｂ６によって、端子３Ｄと接続されている。

つまり、貫通電極３ａ５〜３ａ８は、配線２ｂ３〜２ｂ４および３ｂ４〜３ｂ６によって、直列に接続される。このため、貫通電極３ａ５〜３ａ８と配線２ｂ３〜２ｂ４および３ｂ４〜３ｂ６とによって、インダクタ６が構成される。端子３Ｃと端子３Ｄとは、インダクタ６側の送受信部（不図示）に接続されている。

インダクタ５および６は、電磁結合される一対のインダクタである。磁芯部３ａ９は、一対のインダクタ５および６の磁芯となる。

なお、本実施形態では、貫通電極３ａ１〜３ａ８と磁芯部３ａ９とは、同一の磁性材料（例えば、ニッケル）にて形成されている。

このように、本実施形態による半導体装置１は、電磁結合される一対のインダクタ５および６を含み、インダクタ５は、基板３ａを貫通する複数の貫通電極３ａ１〜３ａ４と、複数の貫通電極３ａ１〜３ａ４を直列に接続する配線２ｂ１〜２ｂ２および３ｂ１〜３ｂ３と、によって構成され、インダクタ６は、基板３ａを貫通する複数の貫通電極３ａ５〜３ａ８と、複数の貫通電極３ａ５〜３ａ８を直列に接続する配線２ｂ３〜２ｂ４および３ｂ４〜３ｂ６と、によって構成される。

このため、基板３ａの厚さ方向にインダクタ５および６の一部を形成することが可能になる。よって、電磁結合される一対のインダクタが、少なくとも基板の厚さだけ離れてしまうことを防止可能になる。したがって、基板の厚さが厚くなるほど、基板上の回路集積領域を占めるインダクタの割合を大きくする必要がなくなり、半導体装置上における回路の設計の自由度を向上することが可能になる。そして、一対のインダクタ５および６の電磁結合を用いた情報の通信を行うことが可能になる。

本実施形態では、半導体装置１は、一対のインダクタ５および６の磁芯となる磁芯部３ａ９を含む。

この場合、磁芯部３ａ９によって、一対のインダクタ５および６のそれぞれの自己インダクタンスを大きくすることが可能になり、また、一対のインダクタ５および６の結合係数を大きくすることが可能になる。よって、一対のインダクタ５および６の電磁結合を用いた情報の通信を高い精度で行うことが可能になる。

また、本実施形態では、貫通電極３ａ１〜３ａ８と磁芯部３ａ９とは、同一の磁性材料（例えば、ニッケル）にて形成されている。この場合、半導体装置１の材料の種類を少なくすることが可能になる。

なお、図１および２では、インダクタ５および６の巻き数を２としたが、インダクタ５および６の巻き数は、２に限らず適宜変更可能である。例えば、図３に示すように、インダクタ５および６の巻き数を４としてもよい。この場合、配線によって直列に接続された貫通電極３ａＡ１〜３ａＡ８がインダクタ５に含まれ、配線によって直列に接続された貫通電極３ａＡ９〜３ａＡ１６が、インダクタ６に含まれる。

（第２実施形態）
本発明の第２実施形態の半導体装置１Ａは、貫通電極３ａ１〜３ａ８で形成される一対のインダクタのそれぞれが、内側のコイルと外側のコイルとを有するマルチレイヤーコイルとなっている点で、第１実施形態の半導体装置１と異なる。以下、第２実施形態の半導体装置１Ａについて、第１実施形態の半導体装置１と異なる点を中心に説明する。

図４は、第２実施形態の半導体装置１Ａを示した斜視図である。図４において、図１に示したものと同一構成のものには同一符号を付してある。図５は、貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。図５において、図２に示したものと同一構成のものには同一符号を付してある。

図４および５に示したように、貫通電極３ａ１〜３ａ４は直線状に配置され、また、貫通電極３ａ５〜３ａ８も直線状に配置されている。このため、インダクタ５および６のそれぞれは、内側のコイルと外側のコイルとを有するマルチレイヤーコイルとなっている。このため、第２実施形態の半導体装置１Ａでは、第１実施形態の半導体装置１に比べて、磁芯部３ａ９の長さを短くすることが可能になる。

（第３実施形態）
本発明の第３実施形態の半導体装置１Ｂは、貫通電極３ａ１〜３ａ８で形成される一対のインダクタ５および６のうちの一方のインダクタの少なくとも一部が、他方のインダクタが形成する周の内部に配置されている点で、第２実施形態の半導体装置１Ａと異なる。以下、第３実施形態の半導体装置１Ｂについて、第２実施形態の半導体装置１Ａと異なる点を中心に説明する。

図６は、第３実施形態の半導体装置１Ｂを示した斜視図である。図６において、図４に示したものと同一構成のものには同一符号を付してある。図７は、貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。図７において、図５に示したものと同一構成のものには同一符号を付してある。

図６および７に示したように、一対のインダクタ５および６のうちの一方のインダクタの少なくとも一部が、他方のインダクタが形成する周の内部に配置されている。このため、インダクタ５および６が互いに接近する。よって、一対のインダクタ５および６の結合係数を大きくすることが可能になる。したがって、一対のインダクタ５および６の電磁結合を用いた情報の通信を高い精度で行うことが可能になる。

なお、図６および７では、インダクタ５および６のそれぞれが、マルチレイヤーコイルである場合において、一方のインダクタの少なくとも一部が、他方のインダクタが形成する周の内部に配置されている例を示したが、インダクタ５および６のそれぞれは、図８および９に示したように、マルチレイヤーコイルでなくてもよい。

図８は、インダクタ５および６のそれぞれが、マルチレイヤーコイルでないコイル（シングルレイヤコイル）である場合に、一方のインダクタの少なくとも一部が、他方のインダクタが形成する周の内部に配置されている半導体装置を示した斜視図である。図８において、図１に示したものと同一構成のものには同一符号を付してある。図９は、図８に示された半導体装置内の貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。図９において、図２に示したものと同一構成のものには同一符号を付してある。

（第４実施形態）
本発明の第４実施形態の半導体装置１Ｃは、インダクタ５と６との向きが９０度異なり、その向きに合わせて、磁芯部３ａ９が９０度の角度で曲がっている点が、第１実施形態の半導体装置１と異なる。以下、第４実施形態の半導体装置１Ｃについて、第１実施形態の半導体装置１と異なる点を中心に説明する。

図１０は、第４実施形態の半導体装置１Ｃを示した斜視図である。図１０において、図１に示したものと同一構成のものには同一符号を付してある。

なお、インダクタ５と６との向きがなす角度、および、磁芯部３ａ９の曲がる角度は、９０度に限らず適宜変更可能である。また、インダクタ５および６は、第１実施形態で示したものに限らず、第２または第３実施形態で示したものでもよい。

第４実施形態では、第１実施形態と同様の効果を奏し、また、インダクタ５と６の配置関係における制約を少なくすることが可能になる。

（第５実施形態）
本発明の第５実施形態の半導体装置１Ｄは、磁芯部３ａ９が複数の部分磁芯部３ａ９１〜３ａ９４によって構成されている点で、第１実施形態の半導体装置１と異なる。以下、第５実施形態の半導体装置１Ｄについて、第１実施形態の半導体装置１と異なる点を中心に説明する。

図１１は、第５実施形態の半導体装置１Ｄを示した斜視図である。図１１において、図１に示したものと同一構成のものには同一符号を付してある。図１２は、貫通電極３ａ１〜３ａ８の配置およびその接続形態および磁芯部３ａ９を示した模式図である。図１２において、図２に示したものと同一構成のものには同一符号を付してある。

インダクタ５および６は、第１実施形態で示したものに限らず、第２、第３または第４実施形態で示したものでもよい。なお、インダクタ５および６として第４実施形態で示したものが用いられた場合、磁芯部３ａ９として第４実施形態で示した磁芯部が用いられる。

図１１および１２に示したように、磁芯部３ａ９は、複数の円柱形状の部分磁芯部３ａ９１〜３ａ９４によって構成されている。部分磁芯部３ａ９１〜３ａ９４は、円柱形状でなくてもよく、また、同一形状でなくてもよい。また、部分磁芯部の数も４つに限らず適宜変更可能である。

例えば、部分磁芯部３ａ９１〜３ａ９４の電位を個別に固定することにより、磁芯部３ａ９の効果を可変とし、可動部分の無い、複数の周波数に対応するタンク回路を形成することが可能となる。これにより、三次元チップ積層構造を持った超高速ＲＦシステムの形成が可能になる。

（第６実施形態）
本発明の第６実施形態の半導体装置１Ｅは、一対のインダクタ５および６の周囲に磁性体が配置されている点で、第１実施形態の半導体装置１と異なる。以下、第６実施形態の半導体装置１Ｅについて、第１実施形態の半導体装置１と異なる点を中心に説明する。

図１３は、第６実施形態の半導体装置１Ｅを示した斜視図である。図１３において、図１に示したものと同一構成のものには同一符号を付してある。図１４は、貫通電極３ａ１〜３ａ８の配置、その接続形態、磁芯部３ａ９、および、磁性体３ａ１０を示した模式図である。図１４において、図２または１３に示したものと同一構成のものには同一符号を付してある。

インダクタ５および６は、第１実施形態で示したものに限らず、第２、第３または第４実施形態で示したものでもよい。なお、インダクタ５および６として第４実施形態で示したものが用いられた場合、磁芯部３ａ９として第４実施形態で示した磁芯部が用いられる。

また、磁芯部３ａ９は、第１実施形態で示したものに限らず、第５実施形態で示した磁芯部が用いられてもよい。

図１３および１４に示したように、磁性体３ａ１０ａ〜３ａ１０ｄを有する磁性体３ａ１０が、一対のインダクタ５および６の周囲に配置されている。本実施形態では、磁芯部３ａ９と貫通電極３ａ１〜３ａ８と磁性体３ａ１０とは、同一の磁性材料（例えば、ニッケル）にて形成されている。なお、磁性体３ａ１０は、４つの磁性体から構成されるものに限らない。

第６実施形態では、磁性体３ａ１０が、一対のインダクタ５および６の周囲に配置されているので、インダクタ５および６からの磁束が、磁性体３ａ１０を通るようになる。このため、一対のインダクタ５および６のインダクタンスおよび結合係数を、大きくすることが可能になる。

（第７実施形態）
本発明の第７実施形態の半導体装置１Ｆは、一体の磁性体３ａ１０が用いられ、磁性体３ａ１０と磁芯部３ａ９とが接続されている点で、第６実施形態の半導体装置１Ｅと異なる。以下、第７実施形態の半導体装置１Ｆについて、第６実施形態の半導体装置１Ｅと異なる点を中心に説明する。

図１５は、第７実施形態の半導体装置１Ｆを示した斜視図である。図１５において、図１３に示したものと同一機能を有するものには同一符号を付してある。図１６は、貫通電極３ａ１〜３ａ８の配置、その接続形態、磁芯部３ａ９、および、磁性体３ａ１０を示した模式図である。図１６において、図１４に示したものと同一機能を有するものには同一符号を付してある。

インダクタ５および６は、第１実施形態で示したものに限らず、第２、第３または第４実施形態で示したものでもよい。なお、インダクタ５および６として第４実施形態で示したものが用いられた場合、磁芯部３ａ９として第４実施形態で示した磁芯部が用いられる。

図１５および１６に示したように、一体の磁性体３ａ１０が用いられ、磁性体３ａ１０と磁芯部３ａ９とが接続されている。このため、インダクタ５および６からの磁束が、磁性体３ａ１０および磁芯部３ａ９を通りやすくなる。よって、一対のインダクタ５および６のインダクタンスおよび結合係数を、大きくすることが可能になる。

（第８実施形態）
本発明の第８実施形態の半導体装置は、複数の磁芯部３ａ９を有する点で、他の実施形態と異なる。以下、第８実施形態の半導体装置について、他の実施形態の半導体装置と異なる点を中心に説明する。

図１７（ａ）は、上記各実施形態において、２つの磁芯部３ａ９ａおよび３ａ９ｂが用いられた例を示した模式図である。図１７（ｂ）は、上記各実施形態において、３つの磁芯部３ａ９ａ、３ａ９ｂおよび３ａ９ｃが用いられた例を示した模式図である。

複数の磁芯部が用いられると、各磁芯で生じる渦電流を相互に抑制することが可能となる。このため、渦電流の減少により、高周波帯域でも、高いインダクタンスおよび高い結合係数を実現することが可能になる。

（第９実施形態）
本発明の第９実施形態の半導体装置１Ｇでは、一対のインダクタのそれぞれが、横巻きインダクタとして形成されている。また、第９実施形態の半導体装置１Ｇは、磁芯部を有さない。

図１８は、第９実施形態の半導体装置１Ｇを示した斜視図である。図１８では、基板３ａにおいて、コイル形状の貫通電極３ａ１１１および３ａ１１２が配線３ｂ７で直列に接続されることによって、インダクタ５が構成されている。また、基板２ａにおいて、コイル形状の２つの貫通電極が配線で直列に接続されることによって、インダクタ６が構成されている。インダクタ５および６は、電磁結合される一対のインダクタである。

第９実施形態の半導体装置１Ｇでは、一対のインダクタとして、横巻きインダクタを用いることが可能になる。

（第１０実施形態）
本発明の第１０実施形態の半導体装置１Ｈでは、一対の横巻きインダクタが、同一基板に形成されている。また、第１０実施形態の半導体装置１Ｈは、磁芯部を有さない。

図１９は、第１０実施形態の半導体装置１Ｈを示した斜視図である。図２０は、半導体装置１Ｈが有するインダクタを示した模式図である。

図１９、２０に示すように、基板３ａに形成された貫通電極３ａ１２１〜３ａ１２４は、コの字形状である。貫通電極３ａ１２１の端部３ａ１２１ａおよび３ａ１２１ｂは、貫通電極３ａ１２２の端部３ａ１２２ａおよび３ａ１２２ｂと、予め定められた間隔を持って対向配置されている。貫通電極３ａ１２３の端部３ａ１２３ａおよび３ａ１２３ｂは、貫通電極３ａ１２４の端部３ａ１２４ａおよび３ａ１２４ｂと、予め定められた間隔を持って対向配置されている。

端部３ａ１２１ｂと端部３ａ１２４ｂとが配線３ｂ７によって直列に接続されることによって、インダクタ５が構成される。また、端部３ａ１２２ｂと端部３ａ１２３ｂとが配線２ｂ５によって直列に接続されることによって、インダクタ６が構成される。インダクタ５および６は、電磁結合される一対のインダクタである。

第１０実施形態の半導体装置１Ｈでは、一対の横巻きインダクタが、同一基板に形成されている。このため、少ない基板で一対の横巻きインダクタを形成することが可能になる。

（第１１実施形態）
本発明の第１１実施形態の半導体装置１Ｉでは、積層されているチップ間で、貫通配線が形成され、かつ、インダクタが形成される。

図２１は、第１１実施形態の半導体装置１Ｉを示した断面図である。なお、図２１では、理解を容易にするために、インダクタ用の貫通電極２２ａの長さと、貫通配線用の貫通電極２２ｂの長さとを、誇張して示してある。図２２は、インダクタ用の貫通電極２２ａと、貫通配線用の貫通電極２２ｂと、を示した模式図である。半導体装置１Ｉでは、インダクタ用の貫通電極２２ａと、貫通配線用の貫通電極２２ｂとを、同じ形状としている。このため、各貫通電極は、インダクタ用としても使用可能であり、また、貫通配線用としても使用可能である。以下、この貫通電極を「共用貫通電極」と称する。

次に、共用貫通電極の製造方法を、図２３を参照して説明する。

まず、半導体基板としてのＳｉ（シリコン）基板７の一方の面に、配線層（表面配線層）８を形成する（図２３Ａ参照）。

続いて、接着剤９を用いて、配線層８にガラス支持体１０を貼付する（図２３Ｂ参照）。

続いて、配線層８が形成されていない面（以下「他方の面」と称する）から、配線層８が形成された面に向けて、基板７を研磨する（図２３Ｃ参照）。

続いて、ガラス支持体１０が貼付されている基板７を反転し、基板７の他方の面に対してエッチングすることにより、他方の面から配線層８に到達する複数の貫通孔（貫通配線用貫通孔およびインダクタ用貫通孔）１１を形成する第１工程を行う（図２３Ｄ参照）。

なお、図２３Ｄの右側の断面図は、左側の半導体装置の一部を示している。このため、図２３Ｄの右側の断面図では、１つの貫通孔１１しか示されていないが、図２３Ｄの左側の半導体装置には、複数の貫通孔１１が形成されている。

続いて、ＣＶＤ法により、基板７および各貫通孔１１上に絶縁層１２を形成し（図２３Ｄ参照）、各貫通孔１１の底面に存在する絶縁層１２に対してエッチングすることにより、各貫通孔１１の底面に存在する絶縁層１２を除去する第２工程を行う。このため、各貫通孔１１を配線層８まで到達させ、かつ、各貫通孔１１の側面上に絶縁層が形成された状態になる。

続いて、スパッタリングにより、絶縁層１２および各貫通孔１１の底面の上に、シード膜１３を形成する（図２３Ｅ参照）。続いて、シード膜１３をメッキ電極として用いて、シード膜１３上に導電層であるニッケル膜１４をメッキし（第３工程）、その後、貫通孔１１以外に形成されたニッケル膜１４をＣＭＰ法により除去する（図２３Ｆ参照）。

続いて、シード膜１３上にレジスト１５を塗布し、その後、各貫通孔１１上のレジストがバンプ１６として残るように、レジスト１５を露光し、その後、各バンプ１６に対してメッキを行う（図２３Ｇ参照）。

続いて、バンプ１６以外のレジスト１５を剥離し、その後、貫通孔１１の内部とは異なる場所にあるシード膜１３を除去する（図２３Ｈ参照）。

続いて、配線層８から、接着剤９およびガラス支持体１０を剥離する（図２３Ｉ参照）。

図２３Ｊは、図２３Ｉに示した要部を拡大した拡大図である。図２３Ｊに示すように、ニッケルによる共用貫通電極１７が生成される。

このように、本実施形態による半導体装置の製造方法は、一方の面に配線層８が形成された半導体基板７の他方の面から配線層８まで達する貫通配線用貫通孔１１およびインダクタ用貫通孔１１を形成する第１工程と、貫通配線用貫通孔１１の側面上およびインダクタ用貫通孔１１の側面上に絶縁層１２を形成する第２工程と、貫通配線用貫通孔１１の底面上、インダクタ用貫通孔１１の底面上、および、絶縁層１２上に、導電層であるニッケル膜１４を形成する第３工程と、を含む。

ニッケル膜１４にて構成される共用貫通電極１７は、インダクタ用としても使用可能であり、また、貫通配線用としても使用可能である。このため、インダクタ用として使用する共用貫通電極１７と、貫通配線用として使用する共用貫通電極１７とを、同じ工程で製造することが可能になる。したがって、インダクタ用として使用する共用貫通電極１７と貫通配線用として使用する共用貫通電極１７とを製造する工程の簡略化を図ることが可能になる。

以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。

１、１Ａ〜１Ｉ 半導体装置
２〜４ チップ
２ａ、３ａ、４ａ 基板
２ｂ、３ｂ、４ｂ 配線層
３ａ１〜３ａ８、３ａＡ１〜３ａＡ１６、３ａ１１１〜３ａ１１２、３ａ１２１〜３ａ１２４ 貫通電極
３ａ１２２ａ、３ａ１２２ｂ、３ａ１２３ａ、３ａ１２３ｂ、３ａ１２４ａ、３ａ１２４ｂ 端部
３ａ９ ３ａ９１〜３ａ９３ 磁芯部
３ａ９１〜３ａ９４ 部分磁芯部
３ａ１０、３ａ１０ａ〜３ａ１０ｄ 磁性体
３Ａ〜３Ｄ 端子
２ｂ１〜２ｂ５、３ｂ１〜３ｂ７ 配線
５、６ インダクタ
７ シリコン基板
８ 配線層
９ 接着剤
１０ ガラス支持体
１１ 貫通孔
１２ 絶縁層
１３ シード膜
１４ ニッケル膜
１５ レジスト
１６ バンプ
１７ 共用貫通電極

Claims (12)

1. 電磁結合される一対のインダクタを含み、前記インダクタのそれぞれは、半導体基板を貫通する複数の貫通電極と、前記複数の貫通電極を直列に接続する配線と、によって構成されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記一対のインダクタの磁芯となる磁芯部をさらに含む、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記磁芯部は、複数の部分磁芯部によって構成されている、半導体装置。
4. 請求項２に記載の半導体装置において、
   前記磁芯部は、複数存在する、半導体装置。
5. 請求項２から４のいずれか１項に記載に半導体装置において、
   前記磁芯部と前記貫通電極とは、同一の磁性材料にて形成されている、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記磁芯部と前記貫通電極とは、ニッケルにて形成されている、半導体装置。
7. 請求項２から６のいずれか１項に記載の半導体装置において、
   前記一対のインダクタの周囲に配置された磁性体をさらに含む、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記磁性体と前記磁芯部とが接続されている、半導体装置。
9. 請求項７または８に記載の半導体装置において、
   前記磁芯部と前記貫通電極と前記磁性体とは、同一の磁性材料にて形成されている、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記磁芯部と前記貫通電極と前記磁性体とは、ニッケルにて形成されている、半導体装置。
11. 請求項２から１０のいずれか１項に記載の半導体装置において、
    前記一対のインダクタのうちの一方のインダクタの少なくとも一部が、他方のインダクタが形成する周の内部に配置されている、半導体装置。
12. 一方の面に配線層が形成された半導体基板の他方の面から前記配線層まで達する貫通配線用貫通孔およびインダクタ用貫通孔を形成する第１工程と、
    前記貫通配線用貫通孔の側面上、および、前記インダクタ用貫通孔の側面上に、絶縁層を形成する第２工程と、
    前記貫通配線用貫通孔の底面上、前記インダクタ用貫通孔の底面上、および、前記絶縁層上に、導電層を形成する第３工程と、を含む半導体装置の製造方法。