JP2010244060A - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- JP2010244060A JP2010244060A JP2010119019A JP2010119019A JP2010244060A JP 2010244060 A JP2010244060 A JP 2010244060A JP 2010119019 A JP2010119019 A JP 2010119019A JP 2010119019 A JP2010119019 A JP 2010119019A JP 2010244060 A JP2010244060 A JP 2010244060A
- Authority
- JP
- Japan
- Prior art keywords
- display
- signal
- display pixel
- scanning
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】走査線の本数を増大させずに信号線の本数を削減することができる表示装置及び表示駆動方法を提供すること。
【解決手段】走査線Ｇａｔｅ１、Ｇａｔｅ２と、信号線ＳＧ１、ＳＲ１との交点近傍に表示画素Ｇｒｅｅｎ１、Ｒｅｄ１、Ｂｌｕｅ１を配置する。表示画素Ｇｒｅｅｎ１はＴＦＴ１１ａを介して走査線Ｇａｔｅ１と信号線ＳＧ１とに接続する。表示画素Ｒｅｄ１はＴＦＴ１２ａを介して走査線Ｇａｔｅ２と信号線ＳＲ１とに接続する。表示画素Ｂｌｕｅ１はＴＦＴ１３ａを介して表示画素Ｒｅｄ１に接続する。信号線ＳＲ１には赤表示に係る階調信号と青表示に係る階調信号とを交互に印加し、赤表示に係る階調信号が表示画素Ｒｅｄ１に書き込まれ、青表示に係る階調信号が表示画素Ｂｌｕｅ１に書き込まれるように、走査線Ｇａｔｅ１、Ｇａｔｅ２の走査信号を制御する。
【選択図】 図２To provide a display device and a display driving method capable of reducing the number of signal lines without increasing the number of scanning lines.
Display pixels Green1, Red1, and Blue1 are arranged in the vicinity of intersections of scanning lines Gate1 and Gate2 and signal lines SG1 and SR1. The display pixel Green1 is connected to the scanning line Gate1 and the signal line SG1 through the TFT 11a. The display pixel Red1 is connected to the scanning line Gate2 and the signal line SR1 through the TFT 12a. The display pixel Blue1 is connected to the display pixel Red1 via the TFT 13a. A gradation signal related to red display and a gradation signal related to blue display are alternately applied to the signal line SR1, and the gradation signal related to red display is written to the display pixel Red1, and the gradation signal related to blue display is displayed. The scanning signals of the scanning lines Gate1 and Gate2 are controlled so as to be written in the display pixel Blue1.
[Selection] Figure 2
Description
本発明は、アクティブマトリクス方式の表示装置及び表示駆動方法に関する。 The present invention relates to an active matrix display device and a display driving method.
液晶表示装置等に用いられるアクティブマトリクス方式の表示装置では、表示部の行方向に対して配設される複数の走査線と表示部の列方向に対して配設される複数の信号線との交点近傍に表示画素を接続し、該表示画素に所定の電圧を印加することで表示を行っている。従来の表示装置では、各表示画素のそれぞれに対応する信号線と走査線とを必要としている。したがって、信号線に接続され該信号線を駆動するためのソースドライバの出力端子数（ソースドライバと信号線との接続端子数）も信号線の本数分必要であるとともに、走査線に接続され該走査線を駆動するためのゲートドライバの出力端子数（ゲートドライバと走査線との接続端子数）も走査線の本数分必要であった。 In an active matrix type display device used for a liquid crystal display device or the like, a plurality of scanning lines arranged in the row direction of the display unit and a plurality of signal lines arranged in the column direction of the display unit. Display is performed by connecting a display pixel near the intersection and applying a predetermined voltage to the display pixel. A conventional display device requires a signal line and a scanning line corresponding to each display pixel. Therefore, the number of output terminals of the source driver connected to the signal line (the number of connection terminals between the source driver and the signal line) for driving the signal line is also required for the number of signal lines, and connected to the scanning line. The number of output terminals of the gate driver for driving the scanning lines (the number of connection terminals between the gate driver and the scanning lines) is also required for the number of scanning lines.
出力端子数（接続端子数）の総計を減らす提案の１つとして、例えば特許文献１の手法がある。特許文献１では、１本の信号線の両側に２つのＴＦＴを設けるとともに、これら２つのＴＦＴの一方に第１走査線を接続し、また、他方のＴＦＴに第２走査線を接続している。さらに、４画素分の画像信号を印加する画像出力回路を設けるとともに、この信号線に印加する画像信号を切り替える第１スイッチング素子と第２スイッチング素子を設け、第１制御線と第２制御線からの制御信号によって前記第１スイッチング素子と第２スイッチング素子の切り替えを行うことで、１本の信号線を２つのＴＦＴ、即ち２つの表示画素で共用できるようにしている。即ち、比較的行数が少なく設計される画素行に対応させて走査線の数を２倍とする代わりに、比較的列数が多く設計される画素列に対応させて信号線の数を１／２にすることで出力端子数の総計が増加することを防止している。
As one of proposals for reducing the total number of output terminals (number of connection terminals), for example, there is a method disclosed in
しかし、特許文献１の手法では、上述したように信号線の本数を１行分の表示画素の数に対して半分の本数にすることが可能であるが、走査線の本数が１列分の表示画素の数に対して２倍の本数だけ必要となり、必ずしも出力端子数（接続端子数）の総計を削減することが可能なものではない。
However, in the method of
本発明は、上記の事情に鑑みてなされたもので、走査線の本数を増大させずに信号線の本数を削減することができる表示装置及び表示駆動方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a display device and a display driving method capable of reducing the number of signal lines without increasing the number of scanning lines.
上記の目的を達成するために、本発明の第１の態様の表示装置は、所定の方向に延伸配置された複数の走査線と、前記走査線に対して交差するように配置された信号線と、前記信号線に、一端が前記走査線に接続された第１のスイッチング素子を介して接続され、該接続されている信号線に印加されている階調信号に基づく階調表示を行う第１の表示画素と、前記第１の表示画素に、前記第１のスイッチング素子が接続される走査線とは異なる走査線に一端が接続された第２のスイッチング素子を介して接続され、前記第１の表示画素を介して印加される階調信号に基づく階調表示を行う第２の表示画素と、を具備することを特徴とする。 In order to achieve the above object, a display device according to a first aspect of the present invention includes a plurality of scanning lines extended in a predetermined direction and signal lines arranged to intersect the scanning lines. And a first switching element connected to the signal line via a first switching element connected to the scanning line, and performing gradation display based on a gradation signal applied to the connected signal line. One display pixel connected to the first display pixel via a second switching element having one end connected to a scanning line different from the scanning line to which the first switching element is connected; And a second display pixel that performs gradation display based on a gradation signal applied through one display pixel.
また、本発明の第２の態様の表示駆動方法は、第１の表示画素に第１の階調信号を書き込むとともに、前記第１の表示画素を介して第２の表示画素に前記第１の階調信号を書き込む第一書込ステップと、前記第一書込ステップにより書き込まれた第１の階調信号が前記第２の表示画素に保持された状態で、前記第１の表示画素と前記第２の表示画素との間を非導通状態にする非導通ステップと、前記非導通ステップにより前記第１の表示画素と前記第２の表示画素との間が非導通状態とされたときに前記第１の表示画素に第２の階調信号を書き込む第二書込ステップと、を有することを特徴とする。 In the display driving method according to the second aspect of the present invention, the first gradation signal is written to the first display pixel, and the first display pixel is passed through the first display pixel to the second display pixel. A first writing step of writing a gradation signal, and the first display pixel and the first display pixel in a state where the first gradation signal written by the first writing step is held in the second display pixel. A non-conducting step for bringing the second display pixel into a non-conducting state; and when the non-conducting step causes the first display pixel and the second display pixel to be in a non-conducting state. And a second writing step for writing the second gradation signal to the first display pixel.
本発明によれば、走査線の本数を増大させずに信号線の本数を削減することができる表示装置及び表示駆動方法を提供することができる。 According to the present invention, it is possible to provide a display device and a display driving method capable of reducing the number of signal lines without increasing the number of scanning lines.
以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る表示装置の一例としての液晶表示装置の全体構成を示す図である。図１に示す液晶表示装置は、表示部１０と、ソースドライバ（信号側駆動回路）２０と、ゲートドライバ（走査側駆動回路）３０と、ＲＧＢ発生回路４０と、共通電圧発生回路５０と、タイミング制御回路６０と、電源発生回路７０とを有している。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
First, a first embodiment of the present invention will be described. FIG. 1 is a diagram showing an overall configuration of a liquid crystal display device as an example of a display device according to a first embodiment of the present invention. The liquid crystal display device shown in FIG. 1 includes a
表示部１０は、複数行の走査線と、複数列の信号線と、走査線と信号線とにそれぞれ接続された複数の表示画素とを有して構成されている。
The
図２は、本実施形態における表示画素の接続構造を示す図である。ここで、図２は、表示部１０内の９画素のみの接続構造を示しているが、その他の表示画素も図２に示すものと同様の接続構造をしている。さらに、図２は、表示部１０がカラー表示可能な例を示している。したがって、各表示画素の前面には赤（Red）、緑(Green）、青（blue）の何れかの色のカラーフィルタが配置されている。図２においては、緑表示に係る表示画素をＧｒｅｅｎＮ（Ｎ＝１、２、３）、赤表示に係る表示画素をＲｅｄＮ（Ｎ＝１、２、３）、青表示に係る表示画素をＢｌｕｅＮ（Ｎ＝１、２、３）として示している。
FIG. 2 is a diagram showing a connection structure of display pixels in the present embodiment. Here, FIG. 2 shows a connection structure of only nine pixels in the
本実施形態においては、図２に示すように、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と、信号線ＳＧ１、ＳＲ１、ＳＧ２とが互いに交差するように、より具体的には直交するように配設されている。 In the present embodiment, as shown in FIG. 2, the scanning lines Gate1, Gate2, and Gate3 and the signal lines SG1, SR1, and SG2 are arranged so as to intersect with each other more specifically. Yes.
さらに、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１との交点近傍に、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３が配置されている。 Further, display pixels Green1, Green2, and Green3 are arranged in the vicinity of intersections of the scanning lines Gate1, Gate2, and Gate3 and the signal line SG1.
表示画素（第３の表示画素）Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３は、薄膜トランジスタ（ＴＦＴ）（第３のスイッチング素子）１１ａ、１１ｂ、１１ｃを介して走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１とに接続されている。より詳しくは、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３はそれぞれＴＦＴ１１ａ、１１ｂ、１１ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１１ａ、１１ｂ、１１ｃのソース（或いはドレイン）はそれぞれ信号線ＳＧ１に接続されている。さらに、ＴＦＴ１１ａ、１１ｂ、１１ｃのゲートはそれぞれ走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３に接続されている。
The display pixels (third display pixels) Green1, Green2, and Green3 are connected to the scanning lines Gate1, Gate2, and Gate3 and the signal line SG1 through thin film transistors (TFTs) (third switching elements) 11a, 11b, and 11c. ing. More specifically, the display pixels Green1, Green2, and Green3 are connected to the drains (or sources) of the
また、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１との交点近傍には、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３が配置されている。表示画素（第１の表示画素）Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３は、ＴＦＴ（第１のスイッチング素子）１２ａ、１２ｂ、１２ｃを介して走査線Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１とに接続されている。より詳しくは、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３はそれぞれＴＦＴ１２ａ、１２ｂ、１２ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１２ａ、１２ｂ、１２ｃのソース（或いはドレイン）はそれぞれ信号線ＳＲ１に接続されている。さらに、ＴＦＴ１２ａ、１２ｂ、１２ｃのゲートは表示画素を挟んで配設される２つの走査線のうちの後段側に配置された走査線（第２の走査線）に接続されている。
Further, display pixels Red1, Red2, and Red3 are arranged in the vicinity of the intersections of the scanning lines Gate1, Gate2, and Gate3 and the signal line SR1. The display pixels (first display pixels) Red1, Red2, and Red3 are connected to the scanning lines Gate2 and Gate3 and the signal line SR1 through TFTs (first switching elements) 12a, 12b, and 12c. More specifically, the display pixels Red1, Red2, and Red3 are connected to the drains (or sources) of the
さらに、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３には、ＴＦＴ（第２のスイッチング素子）１３ａ、１３ｂ、１３ｃを介して表示画素（第２の表示画素）Ｂｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３が接続されている。より詳しくは、表示画素Ｂｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３はＴＦＴ１３ａ、１３ｂ、１３ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１３ａ、１３ｂ、１３ｃのソース（或いはドレイン）は表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３を介してＴＦＴ１２ａ、１２ｂ、１２ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１３ａ、１３ｂ、１３ｃのゲートは表示画素を挟んで配設される２つの走査線のうちの前段側に配置された走査線（第１の走査線）に接続されている。
Further, display pixels (second display pixels) Blue1, Blue2, and Blue3 are connected to the display pixels Red1, Red2, and Red3 via TFTs (second switching elements) 13a, 13b, and 13c. More specifically, the display pixels Blue1, Blue2, and Blue3 are connected to the drains (or sources) of the
このような構成に対し、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３にはゲートドライバ３０から走査信号が印加される。また、信号線ＳＧ１にはソースドライバ２０から緑色表示に係る階調信号が印加される。さらに、信号線ＳＲ１にはソースドライバ２０から青色表示に係る階調信号と赤色表示に係る階調信号とが時分割で印加される。
For such a configuration, a scanning signal is applied from the
即ち、表示部１０は、列方向（信号線の延伸方向）の各表示画素が同一の色成分になるように、かつ、行方向（走査線の延伸方向）の各表示画素が例えば赤（Red）、緑(Green）、青（blue）の順で繰り返すようにカラーフィルタがストライプ配置され、赤（Red）に対応する表示画素に青（blue）に対応する表示画素が接続されている。そして、赤（Red）に対応する表示画素が接続される信号線とは異なる信号線に、緑(Green）に対応する表示画素が接続されている。
That is, the
図２のような本実施形態の構成では、表示画素の各列に信号線を割り当てる場合と比較して、信号線の本数を２／３とすることが可能である。換言すると、１行分の表示画素数に対して信号線の本数を２／３とすることが可能である。またこのとき、走査線の本数は増加させることなく、１列分の表示画素数と等しくすることができる。 In the configuration of the present embodiment as shown in FIG. 2, the number of signal lines can be reduced to 2/3 as compared with the case where the signal lines are assigned to each column of display pixels. In other words, the number of signal lines can be reduced to 2/3 with respect to the number of display pixels for one row. At this time, the number of scanning lines can be made equal to the number of display pixels for one column without increasing.
図３は、表示部１０に設けられる各表示画素のうちの１つ分の表示画素の等価回路を示す図である。図３に示すように、各表示画素は画素容量Ｃｌｃと補償容量Ｃｓとを有している。画素容量Ｃｌｃは、ＴＦＴ（ＴＦＴ１１、１２、１４）に接続され、平行に配置された電極中に液晶が充填されて構成されている。また、画素容量Ｃｌｃと補償容量Ｃｓとは共通の信号線に接続され、共通信号ＶＣＯＭが印加されている。このような構成の表示画素において、画素容量Ｃｌｃに接続されたＴＦＴがオン状態となると、階調信号ＶｓｉｇがＴＦＴを介して画素容量Ｃｌｃに印加される。画素容量Ｃｌｃに階調信号Ｖｓｉｇが印加されると、この階調信号Ｖｓｉｇと共通信号ＶＣＯＭとの差の電圧（画素電圧）Ｖｌｃｄに応じて液晶の配向状態が変化して液晶中の光の透過率が変化する。これにより、図３に示す表示画素の背面等に配置された図示しない光源からの光の透過状態が変化して画像表示が行われる。
FIG. 3 is a diagram illustrating an equivalent circuit of a display pixel for one of the display pixels provided in the
ソースドライバ２０は、図２の信号線が接続され、タイミング制御回路６０から出力される水平制御信号（クロック信号、スタート信号、ラッチ動作制御信号等）に基づいて、ＲＧＢ発生回路４０から供給されるＲ、Ｇ、Ｂの各色の表示データを所定の単位で取り込み、この取り込んだ表示データに対応する階調信号を信号線に印加する。
The
ゲートドライバ３０は、図２の走査線が接続され、タイミング制御回路６０からの垂直制御信号を受け、走査線に接続されたＴＦＴをオン又はオフするための走査信号を走査線に印加する。
The
ＲＧＢ発生回路４０は、例えば液晶表示装置の外部から供給される映像信号（アナログ又はデジタル）からＲ、Ｇ、Ｂの各色の表示データを生成してソースドライバ２０に出力する。ここで、ＲＧＢ発生回路４０には、所定期間（例えば、１フレームや１フィールド、１ライン）毎にタイミング制御回路６０から反転信号（ＦＲＰ）が入力される。ＲＧＢ発生回路４０は、反転信号が入力される毎にソースドライバ２０に出力する表示データのビット値を反転する。このようにして所定期間毎に表示データのビット値を反転させることにより、表示画素に印加される階調信号の極性を所定期間毎に反転させる。これにより、表示画素を交流駆動することが可能である。
The
共通電圧発生回路５０は、タイミング制御回路６０から出力される反転信号に基づいて、所定期間毎に極性が反転する共通信号ＶＣＯＭを生成して表示画素に印加する。
Based on the inverted signal output from the
タイミング制御回路６０は、垂直制御信号、水平制御信号、反転信号等の各種の制御信号を生成し、反転信号をＲＧＢ発生回路４０及び共通電圧発生回路５０に、垂直制御信号をゲートドライバ３０に、水平制御信号をソースドライバ２０に出力する。
The
電源発生回路７０は、走査信号を生成するために必要な電源電圧ＶＧＨ、ＶＧＬを生成してゲートドライバ３０に供給するとともに、階調信号を生成するために必要な電源電圧ＶＳＨを生成してソースドライバ２０に供給する。また、電源発生回路７０は、ロジック電源ＶＣＣを生成してソースドライバ２０及びゲートドライバ３０に供給する。
The power
次に、本実施形態に係る液晶表示装置の動作について説明する。図４は、本実施形態における液晶表示装置の表示動作について示すタイミングチャートである。図４においては、上から、信号線ＳＧ１に印加される階調信号、信号線ＳＲ１に印加される階調信号、走査線Ｇａｔｅ１に印加される走査信号、走査線Ｇａｔｅ２に印加される走査信号、走査線Ｇａｔｅ３に印加される走査信号、表示画素Ｒｅｄ１の表示状態、表示画素Ｇｒｅｅｎ１の表示状態、表示画素Ｂｌｕｅ１の表示状態、表示画素Ｒｅｄ２の表示状態、表示画素Ｇｒｅｅｎ２の表示状態、表示画素Ｂｌｕｅ２の表示状態、共通信号ＶＣＯＭを示している。 Next, the operation of the liquid crystal display device according to this embodiment will be described. FIG. 4 is a timing chart showing the display operation of the liquid crystal display device according to this embodiment. In FIG. 4, from the top, the gradation signal applied to the signal line SG1, the gradation signal applied to the signal line SR1, the scanning signal applied to the scanning line Gate1, the scanning signal applied to the scanning line Gate2, The scanning signal applied to the scanning line Gate3, the display state of the display pixel Red1, the display state of the display pixel Green1, the display state of the display pixel Blue1, the display state of the display pixel Red2, the display state of the display pixel Green2, and the display of the display pixel Blue2 The state and common signal VCOM are shown.
本実施形態においては、赤及び青表示に係る表示データ（例えば信号線ＳＲ１に係る表示データ）を青、赤の順で１／２水平期間（Ｈ）毎に交互にソースドライバ２０に入力する。ただし、赤表示に係る表示データについては青表示に係るデータに比べて相対的に１水平期間だけ遅らせてソースドライバ２０に入力する。また、緑表示に係る表示データ（例えば信号線ＳＧ１に係る表示データ）については、赤及び青表示に係る表示データに同期して１水平期間ずつソースドライバ２０に入力する。即ち、緑表示に係る表示データが入力される１水平期間の前半に、当該１水平期間に対応した青表示に係る表示データを入力し、緑表示に係る表示データが入力される１水平期間の後半には、次の１水平期間に対応した赤表示に係る表示データを入力する。さらに換言すると、当該行の緑に対応する表示画素の表示データが例えば信号線ＳＧ１に対応するように入力される１水平期間の前半に、当該行の青に対応する表示画素の表示データを例えば信号線ＳＲ１に対応するように入力し、当該行の緑に対応する表示画素の表示データが例えば信号線ＳＧ１に対応するように入力される１水平期間の後半には、次行の赤に対応する表示画素の表示データを例えば信号線ＳＲ１に対応するように入力する。
In the present embodiment, display data related to red and blue display (for example, display data related to the signal line SR1) is alternately input to the
なお、赤、青、緑表示に係る各表示データについては１水平期間毎に表示データのビット値（即ち階調信号の極性）を反転させるように反転信号を制御する。ここで、図４においては、表示データのビット反転が行っていない場合の階調信号に「＋」の符号を付し、表示データのビット反転が行った場合の階調信号に「−」の符号を付している。なお、階調信号の極性の反転に伴って、図４に示すように、反転共通信号ＶＣＯＭの極性も１水平期間毎に反転することになる。 For each display data related to red, blue, and green display, the inversion signal is controlled so that the bit value of the display data (that is, the polarity of the gradation signal) is inverted every horizontal period. Here, in FIG. 4, the sign of “+” is added to the gradation signal when the bit inversion of the display data is not performed, and the sign of “−” is added to the gradation signal when the bit inversion of the display data is performed. The code | symbol is attached | subjected. As the polarity of the gradation signal is inverted, the polarity of the inverted common signal VCOM is also inverted every horizontal period as shown in FIG.
以上により、図４に示すように、当該フレームでの緑表示に係る階調信号Ｇ０−、Ｇ１＋、Ｇ２−、…が信号線ＳＧ１に印加されるのに同期して、当該フレームでの青又は赤表示に係る階調信号Ｂ０−、Ｄｕｍ、Ｂ１＋、Ｒ０＋、Ｂ２−、Ｒ１−、…が信号線ＳＲ１に印加されることになる。そして、このような階調信号の信号線への印加が各フレームで繰り返し実行される。なお、Ｄｕｍはダミーの階調信号であることを示している。これは赤表示に係る階調信号を青表示に係る階調信号に比べて１／２水平期間遅らせるための信号である。このダミー部分については例えば最終行に対応する赤表示に係る前フレームでの階調信号を適用することができるがこれに限定するものでもない。 As described above, as shown in FIG. 4, in synchronization with the application of the gradation signals G0−, G1 +, G2−,... The gradation signals B0−, Dum, B1 +, R0 +, B2−, R1−,... Relating to red display are applied to the signal line SR1. Then, such application of the gradation signal to the signal line is repeatedly executed in each frame. Note that Dum indicates a dummy gradation signal. This is a signal for delaying the gradation signal related to red display by a half horizontal period compared to the gradation signal related to blue display. For this dummy portion, for example, the gradation signal in the previous frame related to red display corresponding to the last row can be applied, but the present invention is not limited to this.
以下の説明においては、走査線Ｇａｔｅ１に接続された表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１、Ｒｅｄ１及び走査線Ｇａｔｅ２に接続された表示画素Ｇｒｅｅｎ２、Ｂｌｕｅ２、Ｒｅｄ２の表示に関して説明する。その他の行の表示画素についても以下に説明する制御と同様の制御がなされるものである。なお、図４に示すｏｌｄは前フレームでの当該表示画素での表示データに基づく値を示し、Ｒ０、Ｇ０、Ｂ０は走査線Ｇａｔｅ１の前段の走査線に対応した表示画素での表示データに基づく値を示している。 In the following description, display of the display pixels Green1, Blue1, Red1 connected to the scanning line Gate1 and the display pixels Green2, Blue2, Red2 connected to the scanning line Gate2 will be described. Controls similar to those described below are performed for display pixels in other rows. Note that old shown in FIG. 4 indicates a value based on display data in the display pixel in the previous frame, and R0, G0, and B0 are based on display data in the display pixel corresponding to the scanning line preceding the scanning line Gate1. The value is shown.
本実施形態においては、各走査線に入力する走査信号を各フレームで２回ずつＨｉｇｈとする。まず、各フレームの所定の水平期間では、表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１の表示のための階調信号Ｇ１＋、Ｂ１＋の書き込みを行う。当該水平期間では、当該水平期間の開始タイミングＴ１ａに同期させて、走査線Ｇａｔｅ１の走査信号と走査線Ｇａｔｅ２の走査信号とをそれぞれＨｉｇｈにする。ここで、当該水平期間において、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＧ１に階調信号Ｇ１＋の印加が開始されてから当該階調信号Ｇ１＋の印加が終了する直前までの期間とする。換言すると、例えば信号線ＳＲ１に階調信号Ｂ１＋の印加が開始されてから階調信号Ｂ１＋の次に印加されることとなる階調信号Ｒ０＋の印加が終了する直前までの期間とする。また、当該水平期間において、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＲ１に階調信号Ｂ１＋の印加が開始されてから階調信号Ｂ１＋の印加が終了する直前までの期間とする。なお、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとするタイミングは当該水平期間の開始タイミングＴ１ａに対して１／２水平期間前までのタイミングとしても良い。図４ではこの期間をＤ＿Ｃとして示している。 In this embodiment, the scanning signal input to each scanning line is set to High twice for each frame. First, in a predetermined horizontal period of each frame, gradation signals G1 + and B1 + for displaying the display pixels Green1 and Blue1 are written. In the horizontal period, the scanning signal of the scanning line Gate1 and the scanning signal of the scanning line Gate2 are set to High in synchronization with the start timing T1a of the horizontal period. Here, in the horizontal period, the period in which the scanning signal of the scanning line Gate1 is High is, for example, from when the application of the gradation signal G1 + to the signal line SG1 is started until immediately before the application of the gradation signal G1 + is completed. Period. In other words, for example, a period from when the application of the gradation signal B1 + to the signal line SR1 is started to immediately before the application of the gradation signal R0 + to be applied next to the gradation signal B1 + is completed. In the horizontal period, the period in which the scanning signal of the scanning line Gate2 is High is, for example, a period from when the application of the gradation signal B1 + to the signal line SR1 is started until immediately before the application of the gradation signal B1 + is completed. To do. Note that the timing at which the scanning signal of the scanning line Gate2 is set to High may be the timing until the ½ horizontal period before the horizontal period start timing T1a. In FIG. 4, this period is indicated as D_C.
タイミングＴ１ａで走査線Ｇａｔｅ１の走査信号をＨｉｇｈとすることにより、ＴＦＴ１１ａとＴＦＴ１３ａとがともにオン状態となる。また、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとすることにより、ＴＦＴ１１ｂ、ＴＦＴ１２ａ、ＴＦＴ１３ｂがオン状態となる。これにより、信号線ＳＧ１に印加されている階調信号Ｇ１＋が表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２に書き込まれ、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２において階調信号Ｇ１＋に対応した表示が行われる。また、信号線ＳＲ１に印加されている階調信号Ｂ１＋が表示画素Ｒｅｄ１と表示画素Ｂｌｕｅ１に書き込まれ、表示画素Ｒｅｄ１と表示画素Ｂｌｕｅ１において階調信号Ｂ１＋に対応した表示が行われる。このとき、ＴＦＴ１３ｂがオン状態であっても、ＴＦＴ１２ｂはオフ状態であるため、表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ２はこれらの間で導通状態になり電荷の移動が発生するものの信号線ＳＲ１との間では非導通状態のままである。このため、表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ２とは、前のフレームに印加されたそれぞれの画素電圧Ｖｌｃｄの平均値をそれぞれの表示画素が有する補償容量Ｃｓにおいて保持する状態になるが、この状態は後述するように、大凡１水平期間から２水平期間のうちに解消され表示上の問題は生じない。また、表示画素Ｇｒｅｅｎ２には、表示画素Ｇｒｅｅｎ１に対応した階調信号Ｇ１＋が書き込まれることとなるが、この状態も後述するように大凡１水平期間のうちに解消され表示上の問題は生じない。
By setting the scanning signal of the scanning line Gate1 to High at timing T1a, both the
次に、タイミングＴ１ｂにおいて、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとしたままで走査線Ｇａｔｅ２の走査信号をＨｉｇｈからＬｏｗにする。このタイミングＴ１ｂにおいては、ＴＦＴ１３ａがオン状態のままＴＦＴ１２ａがオフ状態となる。このため、表示画素Ｒｅｄ１と表示画素Ｂｌｕｅ１とは、互いに導通状態のまま信号線ＳＲ１とは非導通状態になる。このとき、表示画素Ｒｅｄ１に発生している画素電圧Ｖｌｃｄは、表示画素Ｂｌｕｅ１に対応した階調信号Ｂ１＋に基づく値であるが、この状態は後述するように、大凡１水平期間から２水平期間のうちに解消され表示上の問題は生じない。なお、表示画素Ｇｒｅｅｎ１は、ＴＦＴ１１ａを介して引き続き階調信号Ｇ１＋となっている信号線ＳＧ１との導通が維持される。
Next, at the timing T1b, the scanning signal of the scanning line Gate2 is changed from High to Low while the scanning signal of the scanning line Gate1 is kept High. At this timing T1b, the
次にタイミングＴ１ｃにおいて、走査線Ｇａｔｅ１の走査信号をＨｉｇｈからＬｏｗにする。このタイミングＴ１ｃにおいては、ＴＦＴ１１ａとＴＦＴ１３ａとがオフ状態にされる。これにより、表示画素Ｇｒｅｅｎ１及び表示画素Ｂｌｕｅ１では、次フレームに走査線Ｇａｔｅ１の走査信号が再びＨｉｇｈにされるまで、当該表示画素にそれぞれ発生した画素電圧Ｖｌｃｄを、それぞれの表示画素が有する補償容量Ｃｓによって保持することになる。
Next, at the timing T1c, the scanning signal of the scanning line Gate1 is changed from High to Low. At this timing T1c, the
このようにして、当該水平期間において、表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１の表示のための階調信号Ｇ１＋、Ｂ１＋の書き込みが行われる。 In this manner, the gradation signals G1 + and B1 + for displaying the display pixels Green1 and Blue1 are written in the horizontal period.
また、次の水平期間では、表示画素Ｒｅｄ１、Ｇｒｅｅｎ２、Ｂｌｕｅ２の表示を行うための階調信号Ｒ１−、Ｇ２−、Ｂ２−の書き込みが行われる。当該水平期間では、当該水平期間の開始タイミングＴ２ａに同期させて、走査線Ｇａｔｅ２の走査信号と走査線Ｇａｔｅ３の走査信号とをそれぞれＨｉｇｈにする。ここで、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＧ１に階調信号Ｇ２−の印加が開始されてから当該階調信号Ｇ２−の印加が終了する直前までの期間とする。換言すると、例えば信号線ＳＲ１に階調信号Ｂ２−の印加が開始されてから階調信号Ｂ２−の次に印加されることとなる階調信号Ｒ１−の印加が終了する直前までの期間とする。また、走査線Ｇａｔｅ３の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＲ１に階調信号Ｂ２−の印加が開始されてから階調信号Ｂ２−の印加が終了する直前までの期間とする。この場合においても、走査線Ｇａｔｅ３の走査信号をＨｉｇｈとする期間をさらに１／２水平期間前までのタイミングからとしても良い。図４ではこの期間においてもＤ＿Ｃとして示している。 In the next horizontal period, gradation signals R1-, G2-, and B2- for displaying the display pixels Red1, Green2, and Blue2 are written. In the horizontal period, the scanning signal of the scanning line Gate2 and the scanning signal of the scanning line Gate3 are set to High in synchronization with the start timing T2a of the horizontal period. Here, the period in which the scanning signal of the scanning line Gate2 is High is, for example, a period from when the application of the gradation signal G2- to the signal line SG1 is started until immediately before the application of the gradation signal G2- is completed. . In other words, for example, a period from when the application of the gradation signal B2- to the signal line SR1 is started to immediately before the application of the gradation signal R1- to be applied next to the gradation signal B2- is completed. . Further, the period during which the scanning signal of the scanning line Gate3 is High is, for example, a period from when the application of the gradation signal B2- to the signal line SR1 is started until immediately before the application of the gradation signal B2- is completed. Also in this case, the period during which the scanning signal of the scanning line Gate3 is High may be further from the timing before the ½ horizontal period. In FIG. 4, this period is also indicated as D_C.
タイミングＴ２ａで走査線Ｇａｔｅ２の走査信号をＨｉｇｈとすることにより、上述したように、ＴＦＴ１１ｂ、ＴＦＴ１２ａ、及びＴＦＴ１３ｂがオン状態となる。また、走査線Ｇａｔｅ３の走査信号をＨｉｇｈとすることにより、ＴＦＴ１１ｃ、ＴＦＴ１２ｂ、ＴＦＴ１３ｃがオン状態となる。これにより、信号線ＳＧ１に印加されている階調信号Ｇ２−が表示画素Ｇｒｅｅｎ２、Ｇｒｅｅｎ３に書き込まれ、表示画素Ｇｒｅｅｎ２、Ｇｒｅｅｎ３において階調信号Ｇ２−に対応した表示が行われる。即ち、表示画素Ｇｒｅｅｎ２においては、表示画素Ｇｒｅｅｎ１に対応した階調信号Ｇ１＋の書き込み状態が解消される。
By setting the scanning signal of the scanning line Gate2 to High at the timing T2a, the
また、信号線ＳＲ１に印加されている階調信号Ｂ２−は、表示画素Ｒｅｄ１と表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ２に書き込まれ、表示画素Ｒｅｄ１と表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ２において階調信号Ｂ２−に対応した表示が行われる。そして、表示画素Ｂｌｕｅ２においても、このタイミングで、前述したような目的とは異なる画素電圧Ｖｌｃｄの印加状態を解消する。ここで、ＴＦＴ１３ｃがオン状態であっても、ＴＦＴ１２ｃはオフ状態であるため、表示画素Ｒｅｄ３と表示画素Ｂｌｕｅ３はこれらの間で導通状態になり電荷の移動が発生するものの信号線ＳＲ１との間では非導通状態のままである。このため、表示画素Ｒｅｄ３と表示画素Ｂｌｕｅ３とは、前のフレームにおけるそれぞれの画素電圧Ｖｌｃｄの平均値をそれぞれの表示画素が有する補償容量Ｃｓにおいて保持したままの状態となるが、この状態も大凡１水平期間から２水平期間のうちに解消され表示上の問題は生じない。また、表示画素Ｇｒｅｅｎ３には、表示画素Ｇｒｅｅｎ２に対応した階調信号Ｇ２−が書き込まれることとなるが、この状態も大凡１水平期間のうちに解消され表示上の問題は生じない。
Further, the gradation signal B2- applied to the signal line SR1 is written to the display pixel Red1, the display pixel Red2, and the display pixel Blue2, and the gradation signal B2- is output to the display pixel Red1, the display pixel Red2, and the display pixel Blue2. Corresponding display is performed. Also in the display pixel Blue2, the application state of the pixel voltage Vlcd different from the above-described purpose is canceled at this timing. Here, even if the
次に、タイミングＴ２ｂにおいて、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとしたままで走査線Ｇａｔｅ３の走査信号をＨｉｇｈからＬｏｗにする。このタイミングＴ２ｂにおいては、ＴＦＴ１３ｂがオン状態のままＴＦＴ１２ｂがオフ状態となる。このため、表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ２とは、互いに導通状態のまま信号線ＳＲ１とは非導通状態になる。このとき、表示画素Ｒｅｄ２に発生している画素電圧Ｖｌｃｄは、表示画素Ｂｌｕｅ２に対応した階調信号Ｂ２−に基づく値であるが、この状態も、大凡１水平期間のうちに解消され表示上の問題は生じない。なお、表示画素Ｇｒｅｅｎ２は、ＴＦＴ１１ｂを介して引き続き階調信号Ｇ２−となっている信号線ＳＧ１との導通が維持される。
Next, at the timing T2b, the scanning signal of the scanning line Gate3 is changed from High to Low while the scanning signal of the scanning line Gate2 is kept High. At this timing T2b, the
また、タイミングＴ２ｂでは、その直後に信号線ＳＲ１に印加される階調信号が、表示画素Ｂｌｕｅ２に対応する階調信号Ｂ２−から表示画素Ｒｅｄ１に対応する階調信号Ｒ１−に切り換えられる。そして、走査線Ｇａｔｅ３の走査信号がＬｏｗであっても走査線Ｇａｔｅ２の走査信号はＨｉｇｈである。このため、信号線ＳＲ１に新たに印加される階調信号Ｒ１−が表示画素Ｒｅｄ１に書き込まれ、表示画素Ｒｅｄ１において階調信号Ｒ１−に対応した表示が行われる。そして、表示画素Ｒｅｄ１においては、このタイミングで、前述したような目的とは異なる画素電圧Ｖｌｃｄの印加状態を、一旦、表示画素Ｂｌｕｅ２に対応する階調信号Ｂ２−が印加された状態を経て解消する。なおこのとき、表示画素Ｒｅｄ１に階調信号Ｒ１−を書き込むためにＴＦＴ１２ａがオン状態にされていても、ＴＦＴ１３ａはオフ状態を維持しているため、階調信号Ｒ１−が表示画素Ｂｌｕｅ１に再び書き込まれることはない。
At the timing T2b, the gradation signal applied to the signal line SR1 immediately after that is switched from the gradation signal B2- corresponding to the display pixel Blue2 to the gradation signal R1- corresponding to the display pixel Red1. Even if the scanning signal of the scanning line Gate3 is Low, the scanning signal of the scanning line Gate2 is High. Therefore, the gradation signal R1- newly applied to the signal line SR1 is written in the display pixel Red1, and display corresponding to the gradation signal R1- is performed in the display pixel Red1. In the display pixel Red1, at this timing, the application state of the pixel voltage Vlcd different from the purpose as described above is once canceled after the gradation signal B2- corresponding to the display pixel Blue2 is applied. . At this time, even if the
次にタイミングＴ２ｃにおいて、走査線Ｇａｔｅ２の走査信号をＨｉｇｈからＬｏｗにする。このタイミングＴ２ｃにおいては、ＴＦＴ１１ｂとＴＦＴ１３ｂとがオフ状態にされる。これにより、表示画素Ｇｒｅｅｎ２及び表示画素Ｂｌｕｅ２では、次フレームに走査線Ｇａｔｅ２の走査信号が再びＨｉｇｈにされるまで、当該表示画素にそれぞれ発生した画素電圧Ｖｌｃｄを、それぞれの表示画素が有する補償容量Ｃｓによって保持することになる。
Next, at timing T2c, the scanning signal of the scanning line Gate2 is changed from High to Low. At this timing T2c, the
このようにして、当該水平期間において、表示画素Ｒｅｄ１、Ｇｒｅｅｎ２、Ｂｌｕｅ２の表示を行うための階調信号Ｒ１−、Ｇ２−、Ｂ２−の書き込みが行われる。 In this manner, the gradation signals R1-, G2-, and B2- for displaying the display pixels Red1, Green2, and Blue2 are written in the horizontal period.
そして、以後の水平期間についても各表示画素に対して順に上述したような階調信号の書き込みを行うことにより、当該表示装置において映像信号に基づいた表示すべき適正な映像表示がなされることになる。 In the subsequent horizontal period, the gradation signal as described above is sequentially written to each display pixel, whereby an appropriate video display to be displayed based on the video signal is performed on the display device. Become.
即ち、本実施形態においては、例えば表示画素Ｒｅｄ１は表示画素Ｇｒｅｅｎ１や表示画素Ｂｌｕｅ１に対して大凡１水平期間から２水平期間だけ遅れて目的の階調信号が書き込まれるものの映像信号に基づいた所望の表示がなされることになる。 In other words, in the present embodiment, for example, the display pixel Red1 has a desired gradation signal based on a video signal in which a target gradation signal is written with a delay of about two horizontal periods from one horizontal period to the display pixel Green1 or display pixel Blue1. Display will be made.
以上説明したように、第１の実施形態においては、ある信号線に接続された表示画素に、ＴＦＴを介してさらに別の表示画素を接続することにより、走査線の本数を増大させることなく、信号線の本数及びソースドライバ２０の出力数を削減することが可能である。これにより、ソースドライバ２０を構成するＬＳＩの接合ピッチ幅を大きくすることも可能になり、表示部１０上にソースドライバ２０を構成するＬＳＩを接合する場合に、その接合を容易に行うことが可能である。また、ソースドライバ２０の出力数を削減できるのでソースドライバ２０を構成するＬＳＩの小型化も実現できる。
As described above, in the first embodiment, another display pixel is connected to a display pixel connected to a certain signal line via a TFT without increasing the number of scanning lines. It is possible to reduce the number of signal lines and the number of outputs of the
ここで、図２の表示画素の接続構造において表示画素ＢｌｕｅＮとＲｅｄＮについては入れ替えることが可能である。ただし、この場合にはソースドライバ２０に入力する赤と青の表示データの順番も入れ替える必要がある。
Here, the display pixels BlueN and RedN in the display pixel connection structure of FIG. 2 can be interchanged. In this case, however, the order of the red and blue display data input to the
また、図４の例では、表示画素に印加される電圧Ｖｌｃｄの極性（階調信号と共通信号の大小関係）が１表示画素毎に反転するドット反転駆動によって表示画素を駆動している。これに対し、表示データのビット値と共通信号ＶＣＯＭの極性を１フレーム毎に反転させるようにすれば、表示画素をフレーム反転駆動で表示することも可能である。 In the example of FIG. 4, the display pixels are driven by dot inversion driving in which the polarity of the voltage Vlcd applied to the display pixels (the magnitude relationship between the gradation signal and the common signal) is inverted for each display pixel. On the other hand, if the bit value of the display data and the polarity of the common signal VCOM are inverted every frame, the display pixel can be displayed by frame inversion driving.
さらに、本実施形態においては、緑(Green）に対応する表示画素ＧｒｅｅｎＮについては、信号線を他の色成分に対応する表示画素と兼用しないようにしている。このため、表示画素ＧｒｅｅｎＮについては階調電圧の書き込み時間を１水平期間（１Ｈ）とすることが可能で、他の色成分に対応する表示画素に比べてより適切な階調表示を行うことが可能である。表示画素ＧｒｅｅｎＮのみこのような構成としているのは、人間の視感度が、緑色の感度が最も高いため、たとえ赤色成分や青色成分の階調表示が比較的劣っていたとしても、緑色成分の階調表示が適切であれば、表示品位を比較的高く維持することができるためである。 Further, in the present embodiment, for the display pixel GreenN corresponding to green, the signal line is not shared with the display pixels corresponding to other color components. Therefore, for the display pixel GreenN, the writing time of the gradation voltage can be set to one horizontal period (1H), and more appropriate gradation display can be performed as compared with the display pixels corresponding to other color components. Is possible. Only the display pixel GreenN has such a configuration because the human visual sensitivity has the highest green sensitivity, so even if the gray level display of the red component and the blue component is relatively inferior, This is because the display quality can be kept relatively high if the tone display is appropriate.
なお、色を考慮しないのであれば、図５に示すようにして全ての信号線に対して、走査線延伸方向に沿うように隣接した２個の表示画素を２つのＴＦＴを介して共通の信号線に接続することも可能である。この場合には、信号線の本数を１行分の表示画素数の１／２にまで削減することが可能であり、上述の実施形態よりもさらに信号線の本数を削減することができる。なお、図５の表示画素の配置を有する液晶表示装置の表示動作について示すタイミングチャートは図６に示すものとなる。図６は、図４においてＢｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３をＰｉｘｅｌ２、Ｐｉｘｅｌ４、Ｐｉｘｅｌ６に置き換え、Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３をＰｉｘｅｌ１、Ｐｉｘｅｌ３、Ｐｉｘｅｌ５に置き換えたものである。Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３の制御等の基本的な考え方については図６と図４とで変わらない。 If the color is not taken into consideration, as shown in FIG. 5, two display pixels adjacent to each other along the scanning line extending direction are connected to the common signal through the two TFTs. It is also possible to connect to a line. In this case, the number of signal lines can be reduced to ½ of the number of display pixels for one row, and the number of signal lines can be further reduced as compared with the above-described embodiment. A timing chart showing the display operation of the liquid crystal display device having the arrangement of the display pixels of FIG. 5 is shown in FIG. 6 is obtained by replacing Blue1, Blue2, and Blue3 with Pixel2, Pixel4, and Pixel6 in FIG. 4, and replacing Red1, Red2, and Red3 with Pixel1, Pixel3, and Pixel5. Basic concepts such as control of Gate1, Gate2, and Gate3 are the same between FIGS. 6 and 4.
［第２の実施形態］
次に本発明の第２の実施形態について説明する。第２の実施形態は、表示画素の接続構造及び表示装置の動作が第１の実施形態と異なる。表示装置の基本的な構成は図１で示したものと同様であるので説明を省略する。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. The second embodiment is different from the first embodiment in the connection structure of display pixels and the operation of the display device. The basic configuration of the display device is the same as that shown in FIG.
図７は、本実施形態における表示画素の接続構造を示す図である。ここで、図７においても図２と同様に、表示部１０内の９画素のみの接続構造を示している。
FIG. 7 is a diagram showing a connection structure of display pixels in the present embodiment. Here, FIG. 7 also shows a connection structure of only nine pixels in the
本実施形態においては、図７に示すように、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１、ＳＲ１、ＳＧ２とが互いに交差するように、より具体的には直交するように配設されている。 In the present embodiment, as shown in FIG. 7, the scanning lines Gate1, Gate2, and Gate3 and the signal lines SG1, SR1, and SG2 are arranged so as to cross each other, more specifically, orthogonally. .
さらに、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１との交点近傍に、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３が配置されている。 Further, display pixels Green1, Green2, and Green3 are arranged in the vicinity of intersections of the scanning lines Gate1, Gate2, and Gate3 and the signal line SG1.
表示画素（第３の表示画素）Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３は、薄膜トランジスタ（ＴＦＴ）（第３のスイッチング素子）１１ａ、１１ｂ、１１ｃを介して走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１とに接続されている。より詳しくは、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３はそれぞれＴＦＴ１１ａ、１１ｂ、１１ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１１ａ、１１ｂ、１１ｃのソース（或いはドレイン）はそれぞれ信号線ＳＧ１に接続されている。さらに、ＴＦＴ１１ａ、１１ｂ、１１ｃのゲートはそれぞれ走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３に接続されている。
The display pixels (third display pixels) Green1, Green2, and Green3 are connected to the scanning lines Gate1, Gate2, and Gate3 and the signal line SG1 through thin film transistors (TFTs) (third switching elements) 11a, 11b, and 11c. ing. More specifically, the display pixels Green1, Green2, and Green3 are connected to the drains (or sources) of the
また、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１との交点近傍には、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３が配置されている。表示画素（第１の表示画素）Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３は、ＴＦＴ（第１のスイッチング素子）１２ａ、１２ｂ、１２ｃを介して走査線Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１とに接続されている。より詳しくは、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３はそれぞれＴＦＴ１２ａ、１２ｂ、１２ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１２ａ、１２ｂ、１２ｃのソース（或いはドレイン）はそれぞれ信号線ＳＲ１に接続されている。
Further, display pixels Red1, Red2, and Red3 are arranged in the vicinity of the intersections of the scanning lines Gate1, Gate2, and Gate3 and the signal line SR1. The display pixels (first display pixels) Red1, Red2, and Red3 are connected to the scanning lines Gate2 and Gate3 and the signal line SR1 through TFTs (first switching elements) 12a, 12b, and 12c. More specifically, the display pixels Red1, Red2, and Red3 are connected to the drains (or sources) of the
さらに、表示画素Ｒｅｄ２、Ｒｅｄ３には、ＴＦＴ（第２のスイッチング素子）１４ａ、１４ｂ、１４ｃを介して各表示画素の斜め隣に配置された表示画素（第２の表示画素）Ｂｌｕｅ１、Ｂｌｕｅ２が接続されている。より詳しくは、表示画素Ｂｌｕｅ１、Ｂｌｕｅ２はＴＦＴ１４ａ、１４ｂ、１４ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１４ａ、１４ｂ、１４ｃのソース（或いはドレイン）は表示画素Ｒｅｄ２、Ｒｅｄ３を介してＴＦＴ１２ａ、１２ｂ、１２ｃのドレイン（或いはソース）に接続されている。
Further, the display pixels Red2 and Red3 are connected to display pixels (second display pixels) Blue1 and Blue2 arranged obliquely adjacent to the display pixels via TFTs (second switching elements) 14a, 14b and 14c. Has been. More specifically, the display pixels Blue1 and Blue2 are connected to the drains (or sources) of the
さらに、また、ＴＦＴ１３ａ、１３ｂ、１３ｃのゲートは表示画素を挟んで配設される２つの走査線のうちの後段側に配置された走査線（第２の走査線）に接続されている。また、ＴＦＴ１４ａ、１４ｂ、１４ｃのゲートは表示画素を挟んで配設される２つの走査線のうちの前段側に配置された走査線（第１の走査線）に接続されている。
Further, the gates of the
このような構成に対し、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３にはゲートドライバ３０から走査信号が印加される。また、信号線ＳＧ１にはソースドライバ２０から緑色表示に係る階調信号が印加される。さらに、信号線ＳＲ１にはソースドライバ２０から青色表示に係る階調信号と赤色表示に係る階調信号とが時分割で印加される。
For such a configuration, a scanning signal is applied from the
即ち、表示部１０は、列方向（信号線の延伸方向）の各表示画素が同一の色成分になるように、かつ、行方向（走査線の延伸方向）の各表示画素が例えば赤（Red）、緑(Green）、青（blue）の順で繰り返すようにカラーフィルタがストライプ配置され、赤（Red）に対応する表示画素に青（blue）に対応する表示画素が接続されている。そして、この互いに接続された隣接する赤、青の２つの表示画素は互いに異なる走査線に接続されている。また、赤（Red）に対応する表示画素が接続される信号線とは異なる信号線に、緑(Green）に対応する表示画素が接続されている。
That is, the
図７のような本実施形態の構成としても、表示画素の各列に信号線を割り当てる場合と比較して、信号線の本数を２／３とすることが可能である。換言すると、１行分の表示画素数に対して信号線の本数を２／３とすることが可能である。またこのとき、走査線の本数は増加させることなく、１列分の表示画素数と等しくすることができる。 Even in the configuration of the present embodiment as shown in FIG. 7, the number of signal lines can be reduced to 2/3 as compared with the case where the signal lines are assigned to the columns of the display pixels. In other words, the number of signal lines can be reduced to 2/3 with respect to the number of display pixels for one row. At this time, the number of scanning lines can be made equal to the number of display pixels for one column without increasing.
次に、本実施形態に係る液晶表示装置の動作について説明する。図８は、本実施形態における液晶表示装置の動作について示すタイミングチャートである。図８においては、上から、信号線ＳＧ１に印加される階調信号、信号線ＳＲ１に印加される階調信号、走査線Ｇａｔｅ１に印加される走査信号、走査線Ｇａｔｅ２に印加される走査信号、走査線Ｇａｔｅ３に印加される走査信号、表示画素Ｒｅｄ１の表示状態、表示画素Ｇｒｅｅｎ１の表示状態、表示画素Ｂｌｕｅ１の表示状態、表示画素Ｒｅｄ２の表示状態、表示画素Ｇｒｅｅｎ２の表示状態、表示画素Ｂｌｕｅ２の表示状態を示している。 Next, the operation of the liquid crystal display device according to this embodiment will be described. FIG. 8 is a timing chart showing the operation of the liquid crystal display device according to this embodiment. In FIG. 8, from the top, the gradation signal applied to the signal line SG1, the gradation signal applied to the signal line SR1, the scanning signal applied to the scanning line Gate1, the scanning signal applied to the scanning line Gate2, The scanning signal applied to the scanning line Gate3, the display state of the display pixel Red1, the display state of the display pixel Green1, the display state of the display pixel Blue1, the display state of the display pixel Red2, the display state of the display pixel Green2, and the display of the display pixel Blue2 Indicates the state.
本実施形態においては、緑表示に係る表示データと赤又は青表示に係る表示データとを同じタイミングでソースドライバ２０に入力する。さらに、赤及び青表示に係る表示データは１／２水平期間毎に交互にソースドライバ２０に入力する。即ち、緑表示に係る表示データが入力される１水平期間の前半に、当該１水平期間に対応した青表示に係る表示データを入力し、緑表示に係る表示データが入力される１水平期間の後半には、当該１水平期間に対応した赤表示に係る表示データを入力する。なお、赤、青、緑表示に係る各表示データについては１水平期間毎に表示データのビット値（即ち階調信号の極性）を反転させるように反転信号を制御する。なお、階調信号の極性の反転に伴って、図８に示すように、反転共通信号ＶＣＯＭの極性も１水平期間毎に反転することになる。
In the present embodiment, display data related to green display and display data related to red or blue display are input to the
以上により、図８に示すように、当該フレームでの緑表示に係る階調信号Ｇ０−、Ｇ１＋、Ｇ２−、…が信号線ＳＧ１に印加されるのに同期して、当該フレームでの青又は赤表示に係る階調信号Ｂ０−、Ｒ０−、Ｂ１＋、Ｒ１＋、Ｂ２−、Ｒ２−、…が信号線ＳＲ１に印加されることになる。そして、このような階調信号の信号線への印加が各フレームで繰り返し実行される。なお、図８に示すように、第２の実施形態においてはダミーの階調信号Ｄｕｍは必要ない。 As described above, as shown in FIG. 8, the gray level signal G0−, G1 +, G2−,... Related to the green display in the frame is applied to the signal line SG1 in synchronization with the blue or blue color in the frame. The gradation signals B0−, R0−, B1 +, R1 +, B2−, R2−,... Relating to red display are applied to the signal line SR1. Then, such application of the gradation signal to the signal line is repeatedly executed in each frame. As shown in FIG. 8, the dummy gradation signal Dum is not necessary in the second embodiment.
以下の説明においても、走査線Ｇａｔｅ１に接続された表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１、Ｒｅｄ１及び走査線Ｇａｔｅ２に接続された表示画素Ｇｒｅｅｎ２、Ｂｌｕｅ２、Ｒｅｄ２の表示に関して説明する。その他の行の表示画素についても以下に説明する制御と同様の制御がなされるものである。 In the following description, the display of the display pixels Green1, Blue1, Red1 connected to the scanning line Gate1 and the display pixels Green2, Blue2, Red2 connected to the scanning line Gate2 will be described. Controls similar to those described below are performed for display pixels in other rows.
本実施形態においては、各走査線に入力する走査信号を各フレームで２回ずつＨｉｇｈとする。まず、各フレームの所定の水平期間では、表示画素Ｇｒｅｅｎ１、Ｒｅｄ１、Ｂｌｕｅ１の表示のための階調信号の書き込みを行う。当該水平期間では、当該水平期間の開始タイミングＴ３ａに同期させて、走査線Ｇａｔｅ１の走査信号と走査線Ｇａｔｅ２の走査信号とをそれぞれＨｉｇｈにする。ここで、当該水平期間において、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＧ１に階調信号Ｇ１＋の印加が開始されてから当該階調信号Ｇ１＋の印加が終了する直前までの期間とする。換言すると、例えば信号線ＳＲ１に階調信号Ｂ１＋の印加が開始されてから階調信号Ｂ１＋の次に印加されることとなる階調信号Ｒ１＋の印加が終了する直前までの期間とする。また、当該水平期間において、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＲ１に階調信号Ｂ１＋の印加が開始されてから階調信号Ｂ１＋の印加が終了する直前までの期間とする。なお、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとするタイミングは当該水平期間の開始タイミングＴ３ａに対して１／２水平期間前までのタイミングからとしても良い。図８ではこの期間をＤ＿Ｃとして示している。 In this embodiment, the scanning signal input to each scanning line is set to High twice for each frame. First, in a predetermined horizontal period of each frame, gradation signals for displaying the display pixels Green1, Red1, and Blue1 are written. In the horizontal period, the scanning signal of the scanning line Gate1 and the scanning signal of the scanning line Gate2 are set to High in synchronization with the start timing T3a of the horizontal period. Here, in the horizontal period, the period in which the scanning signal of the scanning line Gate1 is High is, for example, from when the application of the gradation signal G1 + to the signal line SG1 is started until immediately before the application of the gradation signal G1 + is completed. Period. In other words, for example, a period from when the application of the gradation signal B1 + to the signal line SR1 is started until immediately before the application of the gradation signal R1 + to be applied next to the gradation signal B1 + is completed. In the horizontal period, the period in which the scanning signal of the scanning line Gate2 is High is, for example, a period from when the application of the gradation signal B1 + to the signal line SR1 is started until immediately before the application of the gradation signal B1 + is completed. To do. Note that the timing at which the scanning signal of the scanning line Gate2 is set to High may be from the timing until 1/2 horizontal period before the start timing T3a of the horizontal period. In FIG. 8, this period is indicated as D_C.
タイミングＴ３ａで走査線Ｇａｔｅ１の走査信号をＨｉｇｈとすることにより、ＴＦＴ１１ａ、ＴＦＴ１２ａ、１４ａがオン状態となる。また、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとすることにより、ＴＦＴ１１ｂ、ＴＦＴ１２ｂ、ＴＦＴ１４ｂがオン状態となる。これにより、信号線ＳＧ１に印加されている階調信号Ｇ１＋が表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２に書き込まれ、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２において階調信号Ｇ１＋に対応した表示が行われる。また、信号線ＳＲ１に印加されている階調信号Ｂ１＋が、表示画素Ｒｅｄ１と表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ１に書き込まれ、表示画素Ｒｅｄ１と表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ１において階調信号Ｂ１＋に対応した表示が行われる。ここで、ＴＦＴ１４ｂがオン状態であっても、ＴＦＴ１２ｃはオフ状態であるため、表示画素Ｂｌｕｅ２は前のフレームにおける画素電圧Ｖｌｃｄを補償容量Ｃｓにおいて保持したままの状態となる。
By setting the scanning signal of the scanning line Gate1 to High at timing T3a, the
次にタイミングＴ３ｂにおいて、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとしたままで走査線Ｇａｔｅ２の走査信号をＨｉｇｈからＬｏｗにする。このタイミングＴ３ｂにおいては、ＴＦＴ１４ａがオン状態のままＴＦＴ１２ｂがオフ状態となる。このため、表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ１とは、互いに導通状態のまま信号線ＳＲ１とは非導通状態になる。つまり、表示画素Ｂｌｕｅ１は階調信号Ｂ１＋に基づいた画素電圧Ｖｌｃｄを保持し続ける。また、表示画素Ｒｅｄ２に発生している画素電圧Ｖｌｃｄは、表示画素Ｂｌｕｅ１に対応した階調信号Ｂ１＋に基づく値であるが、この状態は後述するように、大凡１水平期間から２水平期間のうちに解消され表示上の問題は生じない。なお、表示画素Ｇｒｅｅｎ１は、ＴＦＴ１１ａを介して引き続き階調信号Ｇ１＋となっている信号線ＳＧ１との導通が維持される。
Next, at the timing T3b, the scanning signal of the scanning line Gate2 is changed from High to Low while the scanning signal of the scanning line Gate1 is kept High. At this timing T3b, the
また、タイミングＴ３ｂでは、その直後に信号線ＳＲ１に印加される階調信号が、表示画素Ｂｌｕｅ２に対応する階調信号Ｂ１＋から表示画素Ｒｅｄ１に対応する階調信号Ｒ１＋に切り換えられる。このため、表示画素Ｒｅｄ１には、引き続きオン状態になっているＴＦＴ１２ａを介して階調信号Ｒ１＋が書き込まれる。
At the timing T3b, the gradation signal applied to the signal line SR1 immediately after that is switched from the gradation signal B1 + corresponding to the display pixel Blue2 to the gradation signal R1 + corresponding to the display pixel Red1. Therefore, the gradation signal R1 + is written to the display pixel Red1 through the
次にタイミングＴ３ｃにおいて、走査線Ｇａｔｅ１の走査信号をＨｉｇｈからＬｏｗにする。これにより、表示画素Ｇｒｅｅｎ１及び表示画素Ｂｌｕｅ１では、次フレームに、対応するＴＦＴがオン状態にされるまで、当該表示画素にそれぞれ発生した画素電圧Ｖｌｃｄを、それぞれの表示画素が有する補償容量Ｃｓによって保持することになる。 Next, at timing T3c, the scanning signal of the scanning line Gate1 is changed from High to Low. Thereby, in the display pixel Green1 and the display pixel Blue1, the pixel voltage Vlcd generated in each display pixel is held by the compensation capacitor Cs included in each display pixel until the corresponding TFT is turned on in the next frame. Will do.
このようにして、当該水平期間において、表示画素Ｒｅｄ１、Ｇｒｅｅｎ１、Ｂｌｕｅ１の表示を行うための階調信号Ｒ１＋、Ｇ１＋、Ｂ１＋の書き込みが行われる。 In this manner, the gradation signals R1 +, G1 +, and B1 + for displaying the display pixels Red1, Green1, and Blue1 are written in the horizontal period.
また、次の水平期間では、表示画素Ｇｒｅｅｎ２、Ｒｅｄ２、Ｂｌｕｅ２の表示を行うための階調信号の書き込みが行われる。当該水平期間では、当該水平期間の開始タイミングＴ４ａに同期させて、走査線Ｇａｔｅ２の走査信号と走査線Ｇａｔｅ３の走査信号とをそれぞれＨｉｇｈにする。ここで、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＧ１に階調信号Ｇ２−の印加が開始されてから当該階調信号Ｇ２−の印加が終了する直前までの期間とする。換言すると、例えば信号線ＳＲ１に階調信号Ｂ２−の印加が開始されてから当該階調信号Ｂ２−の次に印加されることとなる階調信号Ｒ２−の印加が終了する直前までの期間とする。また、走査線Ｇａｔｅ３の走査信号をＨｉｇｈとする期間は、例えば信号線ＳＲ１に階調信号Ｂ２−の印加が開始されてから階調信号Ｂ２−の印加が終了する直前までの期間とする。この場合においても、走査線Ｇａｔｅ３の走査信号をＨｉｇｈとする期間をさらに１／２水平期間前までのタイミングからとしても良い。図８ではこの期間においてもＤ＿Ｃとして示している。 In the next horizontal period, gradation signals for displaying the display pixels Green2, Red2, and Blue2 are written. In the horizontal period, the scanning signal of the scanning line Gate2 and the scanning signal of the scanning line Gate3 are set to High in synchronization with the start timing T4a of the horizontal period. Here, the period in which the scanning signal of the scanning line Gate2 is High is, for example, a period from when the application of the gradation signal G2- to the signal line SG1 is started until immediately before the application of the gradation signal G2- is completed. . In other words, for example, a period from when the application of the gradation signal B2- to the signal line SR1 is started to immediately before the application of the gradation signal R2- to be applied next to the gradation signal B2- is completed. To do. Further, the period during which the scanning signal of the scanning line Gate3 is High is, for example, a period from when the application of the gradation signal B2- to the signal line SR1 is started until immediately before the application of the gradation signal B2- is completed. Also in this case, the period during which the scanning signal of the scanning line Gate3 is High may be further from the timing before the ½ horizontal period. In FIG. 8, this period is also indicated as D_C.
タイミングＴ４ａで走査線Ｇａｔｅ２の走査信号をＨｉｇｈとすることにより、上述したように、ＴＦＴ１１ｂ、ＴＦＴ１２ｂ、及びＴＦＴ１４ｂがオン状態となる。また、走査線Ｇａｔｅ３の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ｃ、ＴＦＴ１２ｂ、ＴＦＴ１４ｃがオン状態となる。これにより、信号線ＳＧ１に印加されている階調信号Ｇ２−が表示画素Ｇｒｅｅｎ２、Ｇｒｅｅｎ３に書き込まれ、表示画素Ｇｒｅｅｎ２、Ｇｒｅｅｎ３において階調信号Ｇ２−に対応した表示が行われる。また、信号線ＳＲ１に印加されている階調信号Ｂ２−は、表示画素Ｒｅｄ２と表示画素Ｒｅｄ３と表示画素Ｂｌｕｅ２に書き込まれ、表示画素Ｒｅｄ２と表示画素Ｒｅｄ３と表示画素Ｂｌｕｅ２において階調信号Ｂ２−に対応した表示が行われる。ここで、表示画素Ｂｌｕｅ３は前のフレームにおける画素電圧Ｖｌｃｄをそれぞれの表示画素が有する補償容量Ｃｓにおいて保持したままの状態となる。
By setting the scanning signal of the scanning line Gate2 to High at timing T4a, the
次にタイミングＴ４ｂにおいて、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとしたままで走査線Ｇａｔｅ３の走査信号をＬｏｗにする。このタイミングＴ４ｂにおいては、ＴＦＴ１４ｂがオン状態のままＴＦＴ１２ｃがオフ状態となる。このため、表示画素Ｒｅｄ３と表示画素Ｂｌｕｅ２とは、互いに導通状態のまま信号線ＳＲ１とは非導通状態になる。つまり、表示画素Ｂｌｕｅ２は階調信号Ｂ２−に基づいた画素電圧Ｖｌｃｄを保持し続ける。また、表示画素Ｒｅｄ３に発生している画素電圧Ｖｌｃｄは、表示画素Ｂｌｕｅ２に対応した階調信号Ｂ２−に基づく値であるが、この状態も、大凡１水平期間から２水平期間のうちに解消され表示上の問題は生じない。なお、表示画素Ｇｒｅｅｎ２は、ＴＦＴ１１ｂを介して引き続き階調信号Ｇ２−となっている信号線ＳＧ１との導通が維持される。
Next, at the timing T4b, the scanning signal of the scanning line Gate3 is set to Low while the scanning signal of the scanning line Gate2 is kept High. At this timing T4b, the
また、タイミングＴ４ｂでは、その直後に信号線ＳＲ１に印加される階調信号が、表示画素Ｂｌｕｅ２に対応する階調信号Ｂ２−から表示画素Ｒｅｄ２に対応する階調信号Ｒ２−に切り換えられる。このため、表示画素Ｒｅｄ２には、引き続きオン状態になっているＴＦＴ１２ｂを介して階調信号Ｒ２−が書き込まれる。このとき、走査線Ｇａｔｅ１はＬｏｗであることからＴＦＴ１４ａはオフ状態である。したがって、表示画素Ｒｅｄ２と表示画素Ｂｌｕｅ１とは非導通状態であり、互いの表示画素は、それぞれに対応した階調信号に基づいた画素電圧Ｖｌｃｄを保持することができる。
At the timing T4b, the gradation signal applied to the signal line SR1 immediately after that is switched from the gradation signal B2- corresponding to the display pixel Blue2 to the gradation signal R2- corresponding to the display pixel Red2. For this reason, the gradation signal R2- is written to the display pixel Red2 through the
次にタイミングＴ４ｃにおいて、走査線Ｇａｔｅ２の走査信号をＨｉｇｈからＬｏｗにする。これにより、表示画素Ｇｒｅｅｎ２及び表示画素Ｂｌｕｅ２では、次フレームに、対応するＴＦＴがオン状態にされるまで、当該表示画素にそれぞれ発生した画素電圧Ｖｌｃｄを、それぞれの表示画素が有する補償容量Ｃｓによって保持することになる。 Next, at timing T4c, the scanning signal of the scanning line Gate2 is changed from High to Low. Thereby, in the display pixel Green2 and the display pixel Blue2, the pixel voltage Vlcd generated in each display pixel is held by the compensation capacitor Cs included in each display pixel until the corresponding TFT is turned on in the next frame. Will do.
このようにして、当該水平期間において、表示画素Ｒｅｄ２、Ｇｒｅｅｎ２、Ｂｌｕｅ２の表示を行うための階調信号Ｒ２−、Ｇ２−、Ｂ２−の書き込みが行われる。 In this manner, the gradation signals R2-, G2-, and B2- for displaying the display pixels Red2, Green2, and Blue2 are written in the horizontal period.
そして、以後の水平期間についても各表示画素に対して順に上述したような階調信号の書き込みを行うことにより、当該表示装置において映像信号に基づいた表示すべき適正な映像表示がなされることになる。 In the subsequent horizontal period, the gradation signal as described above is sequentially written to each display pixel, whereby an appropriate video display to be displayed based on the video signal is performed on the display device. Become.
以上説明したような第２の実施形態においても第１の実施形態と同様の効果が得られる。 In the second embodiment as described above, the same effect as that of the first embodiment can be obtained.
ここで、図７の表示画素の接続構造において表示画素ＢｌｕｅＮとＲｅｄＮについては入れ替えることが可能である。ただし、この場合もソースドライバ２０に入力する赤と青の表示データの順番を入れ替える必要がある。
Here, the display pixels BlueN and RedN in the display pixel connection structure of FIG. 7 can be interchanged. However, also in this case, it is necessary to change the order of the display data of red and blue input to the
また、図８の例では、表示画素に印加される電圧Ｖｌｃｄの極性（階調信号と共通信号の大小関係）が１水平期間毎に反転するライン反転駆動によって表示画素を駆動している。これに対し、表示データのビット値と共通信号ＶＣＯＭの極性を１フレーム毎に反転させるようにすれば、表示画素をフレーム反転駆動で表示することも可能である。 In the example of FIG. 8, the display pixel is driven by line inversion driving in which the polarity of the voltage Vlcd applied to the display pixel (the magnitude relationship between the gradation signal and the common signal) is inverted every horizontal period. On the other hand, if the bit value of the display data and the polarity of the common signal VCOM are inverted every frame, the display pixel can be displayed by frame inversion driving.
さらに、本実施形態においては、表示画素ＧｒｅｅｎＮについては、信号線を他の表示画素と兼用しないようにしている。これも第１の実施形態と同様の理由によるものである。したがって、色を考慮しないのであれば、図９に示すようにして全ての信号線に２個ずつ表示画素を接続することも可能である。この場合には、信号線の本数を１行分の表示画素数の１／２本まで削減することが可能である。なお、図９の表示画素の配置を有する液晶表示装置の表示動作について示すタイミングチャートは図１０に示すものとなる。図１０は、図８においてＢｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３をＰｉｘｅｌ２、Ｐｉｘｅｌ４、Ｐｉｘｅｌ６に置き換え、Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３をＰｉｘｅｌ１、Ｐｉｘｅｌ３、Ｐｉｘｅｌ５に置き換えたものである。Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３の制御等の基本的な考え方については図１０と図８とで変わらない。 Further, in the present embodiment, for the display pixel GreenN, the signal line is not shared with other display pixels. This is also for the same reason as in the first embodiment. Therefore, if color is not taken into consideration, it is possible to connect two display pixels to every signal line as shown in FIG. In this case, the number of signal lines can be reduced to ½ of the number of display pixels for one row. A timing chart showing the display operation of the liquid crystal display device having the arrangement of display pixels in FIG. 9 is shown in FIG. FIG. 10 is obtained by replacing Blue1, Blue2, and Blue3 with Pixel2, Pixel4, and Pixel6 in FIG. 8, and replacing Red1, Red2, and Red3 with Pixel1, Pixel3, and Pixel5. Basic concepts such as control of Gate1, Gate2, and Gate3 are the same between FIGS. 10 and 8.
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。 Although the present invention has been described above based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications and applications are naturally possible within the scope of the gist of the present invention.
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。 Further, the above-described embodiments include various stages of the invention, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some configuration requirements are deleted from all the configuration requirements shown in the embodiment, the above-described problem can be solved, and this configuration requirement is deleted when the above-described effects can be obtained. The configuration can also be extracted as an invention.
１０…表示部、１１ａ〜１１ｃ、１２ａ〜１２ｃ、１３ａ〜１３ｃ、１４ａ〜１４ｃ…薄膜トランジスタ（ＴＦＴ）、２０…ソースドライバ、３０…ゲートドライバ、４０…ＲＧＢ発生回路、５０…共通電圧発生回路、６０…タイミング制御回路、７０…電源発生回路
DESCRIPTION OF
Claims (8)
前記走査線に対して交差するように配置された信号線と、
前記信号線に、一端が前記走査線に接続された第１のスイッチング素子を介して接続され、該接続されている信号線に印加されている階調信号に基づく階調表示を行う第１の表示画素と、
前記第１の表示画素に、前記第１のスイッチング素子が接続された走査線とは異なる走査線に一端が接続された第２のスイッチング素子を介して接続され、前記第１の表示画素を介して印加される階調信号に基づく階調表示を行う第２の表示画素と、
を具備することを特徴とする表示装置。 A plurality of scanning lines extending in a predetermined direction;
A signal line arranged to intersect the scanning line;
A first terminal that is connected to the signal line via a first switching element connected to the scanning line and that performs gradation display based on a gradation signal applied to the connected signal line. Display pixels;
The first display pixel is connected via a second switching element having one end connected to a scanning line different from the scanning line to which the first switching element is connected, and the first display pixel is connected to the first display pixel via the first display pixel. A second display pixel for performing gradation display based on a gradation signal applied in the step;
A display device comprising:
前記第１のスイッチング素子は前記第２の走査線に接続され、前記第２のスイッチング素子は前記第１の走査線に接続されることを特徴とする請求項１に記載の表示装置。 The first display pixel and the second display pixel are disposed between a first scanning line and a second scanning line that are adjacent to each other among the plurality of scanning lines,
The display device according to claim 1, wherein the first switching element is connected to the second scanning line, and the second switching element is connected to the first scanning line.
前記信号線に前記第２の表示画素に対応した階調信号が印加されるときに前記第１の走査線に対して前記第２のスイッチング素子をオン状態にする走査信号を印加するとともに前記第２の走査線に対して前記第１のスイッチング素子をオン状態にする走査信号を印加し、前記信号線に前記第１の表示画素に対応した階調信号が印加されるときに前記第１の走査線に対して前記第２のスイッチング素子をオフ状態にする走査信号を印加するとともに前記第２の走査線に対して前記第１のスイッチング素子をオン状態にする走査信号を印加する走査側駆動回路と、
をさらに具備することを特徴とする請求項２に記載の表示装置。 A signal-side driver circuit that applies a predetermined time to the grayscale signal corresponding to the second display pixel after delaying the grayscale signal corresponding to the first display pixel to the signal line;
When a gradation signal corresponding to the second display pixel is applied to the signal line, a scanning signal for turning on the second switching element is applied to the first scanning line, and the first When the scanning signal for turning on the first switching element is applied to the second scanning line, and the gradation signal corresponding to the first display pixel is applied to the signal line, the first switching element is applied. A scanning side drive for applying a scanning signal for turning off the second switching element to the scanning line and applying a scanning signal for turning on the first switching element to the second scanning line Circuit,
The display device according to claim 2, further comprising:
前記第１のスイッチング素子は前記第２の走査線に接続され、前記第２のスイッチング素子は前記第１の走査線に接続されることを特徴とする請求項１に記載の表示装置。 The first display pixel and the second display pixel sandwich the first scanning line and the second scanning line adjacent to each other among the plurality of scanning lines. Arranged in different directions,
The display device according to claim 1, wherein the first switching element is connected to the second scanning line, and the second switching element is connected to the first scanning line.
前記信号線に前記第２の表示画素に対応した階調信号が印加されているときに前記第１の走査線に対して前記第２のスイッチング素子をオン状態にする走査信号を印加するとともに前記第２の走査線に対して前記第１のスイッチング素子をオン状態にする走査信号を印加し、前記信号線に前記第１の表示画素に対応した階調信号が印加されているときに前記第１の走査線に対して前記第２のスイッチング素子をオフ状態にする走査信号を印加するとともに前記第２の走査線に対して前記第１のスイッチング素子をオン状態にする走査信号を印加する走査側駆動回路と、
をさらに具備することを特徴とする請求項４に記載の表示装置。 A signal-side driver circuit that applies a predetermined time to the grayscale signal corresponding to the second display pixel after delaying the grayscale signal corresponding to the first display pixel to the signal line;
When a gradation signal corresponding to the second display pixel is applied to the signal line, a scanning signal for turning on the second switching element is applied to the first scanning line, and A scanning signal for turning on the first switching element is applied to a second scanning line, and the grayscale signal corresponding to the first display pixel is applied to the signal line. Scanning that applies a scanning signal for turning off the second switching element to one scanning line and applying a scanning signal for turning on the first switching element to the second scanning line Side drive circuit;
The display device according to claim 4, further comprising:
前記第２の表示画素は、赤色表示のための表示画素と青色表示のための表示画素の何れか他方であり、
前記第３の表示画素は、緑色表示のための表示画素であることを特徴とする請求項６に記載の表示装置。 The first display pixel is one of a display pixel for red display and a display pixel for blue display,
The second display pixel is one of a display pixel for red display and a display pixel for blue display,
The display device according to claim 6, wherein the third display pixel is a display pixel for green display.
前記第一書込ステップにより書き込まれた第１の階調信号が前記第２の表示画素に保持された状態で、前記第１の表示画素と前記第２の表示画素との間を非導通状態にする非導通ステップと、
前記非導通ステップにより前記第１の表示画素と前記第２の表示画素との間が非導通状態とされたときに前記第１の表示画素に第２の階調信号を書き込む第二書込ステップと、を有することを特徴とする表示駆動方法。 A first writing step of writing the first gradation signal to the first display pixel and writing the first gradation signal to the second display pixel via the first display pixel;
Non-conduction state between the first display pixel and the second display pixel in a state where the first gradation signal written in the first writing step is held in the second display pixel. A non-conducting step to
A second writing step of writing a second gradation signal to the first display pixel when the non-conduction step results in the non-conduction state between the first display pixel and the second display pixel. And a display driving method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010119019A JP2010244060A (en) | 2010-05-25 | 2010-05-25 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010119019A JP2010244060A (en) | 2010-05-25 | 2010-05-25 | Display device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008178131A Division JP2010019914A (en) | 2008-07-08 | 2008-07-08 | Display device and display driving method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010244060A true JP2010244060A (en) | 2010-10-28 |
Family
ID=43097062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010119019A Pending JP2010244060A (en) | 2010-05-25 | 2010-05-25 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010244060A (en) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236010A (en) * | 1987-03-25 | 1988-09-30 | Hitachi Ltd | Liquid crystal display circuit |
| JPH0353218A (en) * | 1989-07-21 | 1991-03-07 | Nippon Telegr & Teleph Corp <Ntt> | Image display panel |
| JPH04247491A (en) * | 1991-02-01 | 1992-09-03 | Sanyo Electric Co Ltd | Driving circuit of liquid crystal display device |
| JPH05265045A (en) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Active matrix liquid crystal display device and drive circuit thereof |
| JPH06214214A (en) * | 1992-11-12 | 1994-08-05 | Philips Electron Nv | Active matrix display device |
| JPH1039275A (en) * | 1996-07-19 | 1998-02-13 | Nec Corp | Liquid crystal display driving circuit |
| JP2004334216A (en) * | 2003-05-06 | 2004-11-25 | Samsung Electronics Co Ltd | Display device |
| JP2006500617A (en) * | 2002-09-23 | 2006-01-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Active matrix display device |
| US20070159444A1 (en) * | 2006-01-06 | 2007-07-12 | Au Optronics Corporation | Display Array of Display Panel |
| US20080074369A1 (en) * | 2006-09-26 | 2008-03-27 | Au Optronics Corporation | Display device for liquid crystal display panel using rgbw color filter and display method thereof |
-
2010
- 2010-05-25 JP JP2010119019A patent/JP2010244060A/en active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236010A (en) * | 1987-03-25 | 1988-09-30 | Hitachi Ltd | Liquid crystal display circuit |
| JPH0353218A (en) * | 1989-07-21 | 1991-03-07 | Nippon Telegr & Teleph Corp <Ntt> | Image display panel |
| JPH04247491A (en) * | 1991-02-01 | 1992-09-03 | Sanyo Electric Co Ltd | Driving circuit of liquid crystal display device |
| JPH05265045A (en) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Active matrix liquid crystal display device and drive circuit thereof |
| JPH06214214A (en) * | 1992-11-12 | 1994-08-05 | Philips Electron Nv | Active matrix display device |
| JPH1039275A (en) * | 1996-07-19 | 1998-02-13 | Nec Corp | Liquid crystal display driving circuit |
| JP2006500617A (en) * | 2002-09-23 | 2006-01-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Active matrix display device |
| JP2004334216A (en) * | 2003-05-06 | 2004-11-25 | Samsung Electronics Co Ltd | Display device |
| US20070159444A1 (en) * | 2006-01-06 | 2007-07-12 | Au Optronics Corporation | Display Array of Display Panel |
| US20080074369A1 (en) * | 2006-09-26 | 2008-03-27 | Au Optronics Corporation | Display device for liquid crystal display panel using rgbw color filter and display method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4168339B2 (en) | Display drive device, drive control method thereof, and display device | |
| JP5332485B2 (en) | Electro-optic device | |
| US20080284758A1 (en) | Liquid crystal display and method of driving the same | |
| US9711098B2 (en) | Display apparatus with dummy pixel row and method of driving the display apparatus | |
| US20120120044A1 (en) | Liquid crystal display device and method for driving the same | |
| CN102201209A (en) | Display device and driving method thereof | |
| US20080180462A1 (en) | Liquid crystal display device and method of driving liquid crystal display device | |
| JP7114875B2 (en) | ELECTRO-OPTICAL DEVICE, ELECTRO-OPTICAL DEVICE CONTROL METHOD, AND ELECTRONIC DEVICE | |
| JP2010019914A (en) | Display device and display driving method | |
| JP2014186158A (en) | Display device | |
| JP4775407B2 (en) | Display device | |
| JP5365098B2 (en) | Display device and display driving method thereof | |
| JP5699456B2 (en) | Display device | |
| JP4525343B2 (en) | Display drive device, display device, and drive control method for display drive device | |
| JP2008216893A (en) | Flat panel display device and display method thereof | |
| JP5370264B2 (en) | Display device | |
| JP5035165B2 (en) | Display driving device and display device | |
| JP2010091968A (en) | Scanning line drive circuit and electro-optical device | |
| JP2012168226A (en) | Driving circuit of electro-optical device, electro-optical device and electronic apparatus | |
| JP2010244060A (en) | Display device | |
| JP2010250332A (en) | Display device | |
| JP2009139441A (en) | Display driving device and display device | |
| US8493311B2 (en) | Display device | |
| KR101204737B1 (en) | Liquid crystal display device and driving method as the same | |
| JP2010224564A (en) | Display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20110621 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110810 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20120724 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20120921 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20130730 Free format text: JAPANESE INTERMEDIATE CODE: A02 |