JP2010130781A - チャージポンプ回路及びこれを備える半導体記憶装置 - Google Patents

Abstract

【課題】寄生容量による電荷損失が低減された直列接続方式によるチャージポンプを提供する。
【解決手段】スイッチ回路１１２〜１３２を介して直列接続された複数の容量１１１〜１Ｎ１と、複数の容量１１１〜１Ｎ１をそれぞれプリチャージする複数のプリチャージ回路１１３〜１Ｎ３と、スイッチ回路及びプリチャージ回路を制御する制御回路１０１とを備える。制御回路１０１は、最終段の容量１１１に割り当てられたプリチャージ回路１１３から初段の容量１Ｎ１に割り当てられたプリチャージ回路１Ｎ３をこの順に順次非活性化させる。各プリチャージ回路の非活性化は、対応する容量よりも後段の容量が有する寄生容量成分へのプリチャージが完了した後に行う。これにより、寄生容量による電荷損失が低減されるとともに、順次増大する寄生容量成分へのプリチャージを確実に行うことが可能となる。
【選択図】図１

Description

本発明はチャージポンプ回路及びこれを備える半導体記憶装置に関し、特に、複数の容量が直列接続された多段式のチャージポンプ回路及びこれを備える半導体記憶装置に関する。

半導体装置の中には、外部より供給される電源電位よりも高い昇圧電位や、接地電位よりも低い負電位を必要とするものがある。このような半導体装置においては、昇圧電位や負電位を生成するためのチャージポンプ回路が内部に設けられる（特許文献１，２参照）。

チャージポンプ回路は、容量を用いたポンピングによって昇圧を行う電源回路であり、複数の容量を用いることによって大きな昇圧を行うことが可能となる。複数の容量を用いた多段式のチャージポンプ回路としては、これら容量を並列接続するタイプ（並列接続方式）と直列接続するタイプ（直列接続方式）に大別される。

並列接続方式は、寄生容量による電荷損失が少ないため昇圧効率が高いという利点を有しているが、後段の容量ほど一対の容量電極間に印加される電圧が高くなるため、後段の容量に含まれる容量絶縁膜の耐圧が不足するという問題がある。この問題を解決するためには、後段の容量に含まれる容量絶縁膜の膜厚を大きくすることによって高耐圧化を図る必要があるが、容量絶縁膜の膜厚を大きくすると容量値が減少するため、所望の容量値を得るためには容量電極の面積を増大する必要が生じ、占有面積が増大するという問題があった。

一方、直列接続方式は、いずれの容量も一対の容量電極間に印加される電圧が電源電圧と同レベルであるため、容量絶縁膜の耐圧が不足するという問題は生じない。しかしながら、寄生容量による電荷損失が大きいことから、昇圧効率が低いという問題があった。
特開２０００−３５９８号公報 特開２００３−３３００７号公報 特開２００４−６４９６３号公報

したがって、寄生容量による電荷損失が低減された直列接続方式によるチャージポンプ回路の開発が望まれている。

本発明の一側面によるチャージポンプ回路は、スイッチ回路を介して直列接続された複数の容量と、複数の容量をそれぞれプリチャージする複数のプリチャージ回路と、スイッチ回路及びプリチャージ回路を制御する制御回路とを備え、複数の容量がプリチャージされた状態で初段の容量に駆動信号を供給することにより最終段の容量に昇圧電位を発生させるチャージポンプ回路であって、制御回路は、最終段の容量に割り当てられたプリチャージ回路から初段の容量に割り当てられたプリチャージ回路をこの順に順次非活性化させ、各プリチャージ回路の非活性化は、対応する容量よりも後段の容量が有する寄生容量成分へのプリチャージが完了した後に行うことを特徴とする。

本発明の他の側面によるチャージポンプ回路は、スイッチ回路を介して直列接続されたＮ個の容量と、Ｎ個の容量をそれぞれプリチャージするＮ個のプリチャージ回路と、スイッチ回路及びプリチャージ回路を制御する制御回路とを備え、制御回路は、１段目のプリチャージ回路からＮ段目のプリチャージ回路を順次非活性化させ、ｉ段目（ｉは１〜Ｎ−２の整数）のプリチャージ回路を非活性化させるタイミングとｉ＋１段目のプリチャージ回路を非活性化させるタイミングとの間隔よりも、ｉ＋１段目のプリチャージ回路を非活性化させるタイミングとｉ＋２段目のプリチャージ回路を非活性化させるタイミングとの間隔を長くすることを特徴とする。

本発明のさらに他の側面によるチャージポンプ回路は、スイッチ回路を介して直列接続されたＮ個の容量と、Ｎ個の容量をそれぞれプリチャージするＮ個のプリチャージ回路と、スイッチ回路及びプリチャージ回路を制御する制御回路とを備え、制御回路は、１段目のプリチャージ回路からＮ段目のプリチャージ回路を順次非活性化させ、ｊ＋１段目（ｊは１〜Ｎ−１の整数）のプリチャージ回路の電流駆動能力は、ｊ段目のプリチャージ回路の電流駆動能力よりも大きいことを特徴とする。

本発明の一側面による半導体記憶装置は、ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線との電流パスが形成されるメモリセルと、前記ビット線に書き込み電流を供給する書き込み回路と、前記書き込み回路に動作電圧を供給する上記のチャージポンプ回路とを備え、前記メモリセルは、前記ビット線から供給される書き込み電流によって相状態が変化する相変化素子を有していることを特徴とする。

本発明によれば、プリチャージ回路を順次非活性化させていることから、寄生容量による電荷損失を低減することが可能となる。しかも、寄生容量による負荷が大きくなる前段のプリチャージ回路ほど、プリチャージ時間又はプリチャージ能力を大きくすれば、順次増大する寄生容量成分へのプリチャージを確実に行うことが可能となる。尚、本発明によるチャージポンプ回路は、電源電位よりも高い昇圧電位を生成するための回路に限定されず、接地電位よりも低い負電位を生成する回路にも適用可能である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態によるチャージポンプ回路１００の回路図である。

図１に示すように、本実施形態によるチャージポンプ回路１００は、直列接続されたＮ個の容量１１１，１２１，１３１・・・１Ｎ１と、隣り合う容量間に接続されたスイッチ回路１１２，１２２，１３２・・・とを備えている。各容量１１１，１２１，１３１・・・１Ｎ１には、それぞれプリチャージ回路１１３，１２３，１３３・・・１Ｎ３が接続されており、対応するスイッチ回路がオフ状態である期間において、対応する容量を充電する。例えば、プリチャージ回路１１３は、容量１１１の一端に電源電位ＶＤＤを供給するトランジスタ１１３ａと、容量１１１の他端に接地電位ＧＮＤを供給するトランジスタ１１３ｂとを備え、スイッチ回路１１２がオフしている状態でこれらトランジスタ１１３ａ，１１３ｂをオンさせると、容量１１１はＶＤＤにプリチャージされる。

これらスイッチ回路１１２，１２２，１３２・・・及びプリチャージ回路１１３，１２３，１３３・・・１Ｎ３の動作は、制御回路１０１によって制御される。

次に、本実施形態によるチャージポンプ回路１００の動作について説明する。

チャージポンプ回路１００の基本的な動作は次の通りである。まず、図１に示すように、スイッチ回路１１２，１２２，１３２・・・を全てオフした状態で、プリチャージ回路１１３，１２３，１３３・・・１Ｎ３を活性化させ、これによって、容量１１１，１２１，１３１・・・１Ｎ１を全てＶＤＤにプリチャージする。そして、プリチャージ回路１１３，１２３，１３３・・・１Ｎ３を非活性化させるとともに、スイッチ回路１１２，１２２，１３２・・・をオンさせ、バッファ１０２を介して初段の容量１Ｎ１に駆動信号ＩＮを供給すれば、ノードＸは電源電圧を超える電圧にポンピングされる。そして、最後のスイッチ回路１０３をオンさせれば、出力ＯＵＴには電源電圧よりも高い昇圧電圧が出力されることになる。

しかしながら、各容量には寄生容量成分が存在する。例えば、容量１１１の一端にはトランジスタ１１３ａなどからなる寄生容量成分１１４が存在し、容量１１１の他端にはトランジスタ１１３ｂなどからなる寄生容量成分１１５が存在する。このため、プリチャージ回路１１３，１２３，１３３・・・１Ｎ３を一斉に非活性化させると、電荷の一部が寄生容量成分の充電に消費されてしまう。すなわち、寄生容量による大きな電荷損失が発生し、十分な昇圧電圧が得られなくなってしまう。

このような問題を解消すべく、本実施形態によるチャージポンプ回路１００では、プリチャージ回路１１３，１２３，１３３・・・１Ｎ３を一斉に非活性化させるのではなく、最終段側から順次非活性化させることによって、寄生容量のプリチャージを行う。尚、特許文献３には、直列接続方式によるチャージポンプ回路において、プリチャージ回路を最終段側から順次非活性化させる方法が記載されているが、特許文献３に記載された方法では、プリチャージ回路を非活性化させる間隔が一定であり、且つ、各段におけるプリチャージ回路の能力に差がないことから、順次増大する寄生容量のプリチャージを正しく行うことはできない。本発明は、このような問題をも解決している。以下、具体的に説明する。

まず、図１に示すように、スイッチ回路１１２，１２２，１３２・・・を全てオフした状態で、プリチャージ回路１１３，１２３，１３３・・・１Ｎ３を活性化させ、これによって、容量１１１，１２１，１３１・・・１Ｎ１を全てＶＤＤにプリチャージする。

次に、図２に示すように、１段目のスイッチ回路１１２をオンさせるとともに、プリチャージ回路１１３を活性状態から非活性状態に遷移させる。つまり、トランジスタ１１３ａ，１１３ｂをオフさせる。これにより、容量１１１がポンピングされるため、ノードＸは理想的にはＶＤＤ×２に昇圧される。しかしながら、容量１１１には寄生容量成分１１４，１１５が存在することから、電荷の一部が寄生容量成分の充電に消費されてしまう。ところが、本実施形態では、この時点で前段のプリチャージ回路１２３がまだ活性状態であることから、トランジスタ１２３ａを介して電流Ｉが流れるため、電荷が補充される。したがって、寄生容量成分の存在による電圧の低下が大幅に抑制される。この場合、プリチャージすべき寄生容量の合計はＣｐ１である。尚、「前段」とは、相対的にバッファ１０２に近い側を意味する。逆に、「後段」とは、相対的にスイッチ１０３に近い側を意味する。

寄生容量Ｃｐ１のプリチャージが完了した後、図３に示すように、２段目のスイッチ回路１２２をオンさせるとともに、プリチャージ回路１２３を活性状態から非活性状態に遷移させる。つまり、トランジスタ１２３ａ，１２３ｂをオフさせる。これにより、容量１２１，１１１がポンピングされるため、ノードＸは理想的にはＶＤＤ×３に昇圧される。この場合も、前段のプリチャージ回路１３３がまだ活性状態であることから、トランジスタ１３３ａを介して電流Ｉが流れるため、電荷が補充される。したがって、寄生容量成分の存在による電圧の低下が大幅に抑制される。この場合、プリチャージすべき寄生容量成分１１４，１１５，１２４，１２５の合計はＣｐ２（＞Ｃｐ１）である。

その後も、プリチャージ回路を順次非活性化させるとともに、スイッチ回路を順次オンさせていく。そして、全てのスイッチ回路がオンした状態では、図４に示すように、トランジスタ１Ｎ３ａを介して電流Ｉが流れ、寄生容量成分１１４，１１５，１２４，１２５，１３４，１３５を含む全ての寄生容量成分がプリチャージされる。その合計はＣｐ３（＞Ｃｐ２）である。これにより、全ての容量及び寄生容量成分がプリチャージされた状態となる。

そして、トランジスタ１Ｎ３ａをオフさせた後、バッファ１０２を介して初段の容量１Ｎ１に駆動信号ＩＮを供給すれば、ノードＸは理想的にはＶＤＤ×Ｎに昇圧される。この状態で、出力スイッチ１０３をオンさせれば、出力ＯＵＴには電源電圧よりも高い昇圧電圧が出力されることになる。

このように、本実施形態では、最終段の容量１１１に割り当てられたプリチャージ回路から初段１Ｎ１の容量に割り当てられたプリチャージ回路をこの順に順次非活性化させていることから、寄生容量成分の充電に消費された電荷が補充されることになる。この場合、上述の通り、プリチャージ回路の非活性化が進むにつれて、電荷補充の対象となる寄生容量成分が順次大きくなることから、寄生容量のプリチャージに要する時間は長くなる。したがって、制御回路１０１は、ｉ段目（ｉは１〜Ｎ−２の整数）のプリチャージ回路を非活性化させるタイミングとｉ＋１段目のプリチャージ回路を非活性化させるタイミングとの間隔よりも、ｉ＋１段目のプリチャージ回路を非活性化させるタイミングとｉ＋２段目のプリチャージ回路を非活性化させるタイミングとの間隔が長くなるよう、制御を行う。これにより、プリチャージ回路の非活性化に伴って順次増大する寄生容量を正しく且つ無駄なくプリチャージすることが可能となる。

或いは、ｊ＋１段目（ｊは１〜Ｎ−１の整数）のプリチャージ回路の電流駆動能力を、ｊ段目のプリチャージ回路の電流駆動能力よりも大きく設計しても構わない。これによれば、プリチャージ回路を非活性化させる間隔を一定に保ちながら、順次増大する寄生容量成分の正しいプリチャージが可能となる。

ここで、Ｎ＝３である場合を例に、本実施形態の回路をより具体的に説明する。

図５は、Ｎ＝３である場合におけるチャージポンプ回路１００のより詳細な回路図であり、図６はその動作波形図である。

図５に示すように、プリチャージ回路１１３（トランジスタ１１３ａ，１１３ｂ）はクロック信号ＣＬＫ１ＰＢによって制御され、プリチャージ回路１２３（トランジスタ１２３ａ，１２３ｂ）はクロック信号ＣＬＫ２ＰＢによって制御され、プリチャージ回路１３３（トランジスタ１３３ａ）はクロック信号ＣＬＫ１Ｂによって制御される。そして、各クロック信号の波形を図６に示す波形とすれば、出力ＯＵＴはクロック信号ＣＬＫ１がハイレベルとなる期間に同期して、チャージポンプ電圧が出力されることになる。

ここで、クロック信号ＣＬＫ１ＰＢがローレベルに遷移するタイミングｔ１からクロック信号ＣＬＫ２ＰＢがローレベルに遷移するタイミングｔ２までの期間Ｔ１よりも、クロック信号ＣＬＫ２ＰＢがローレベルに遷移するタイミングｔ２からクロック信号ＣＬＫ１Ｂがローレベルに遷移するタイミングｔ３までの期間Ｔ２の方が長くなるよう制御されている（Ｔ１＜Ｔ２）。これにより、順次増大する寄生容量成分のプリチャージを確実に且つ無駄なく行うことが可能となる。

以上、直列接続方式のみからなるチャージポンプ回路を例に説明したが、本発明は並列接続方式によるチャージポンプ部と直列接続方式によるチャージポンプ部とを組み合わせたタイプのチャージポンプ回路に適用することも可能である。以下、このようなタイプの実施形態についていくつか説明する。

図７は、本発明の好ましい第２の実施形態によるチャージポンプ回路２００の回路図である。

図７に示すように、本実施形態によるチャージポンプ回路２００は、並列接続方式によるＭ段（Ｍは２以上の整数）のチャージポンプ部と、直列接続方式によるＮ段（Ｎは２以上の整数）のチャージポンプ部を有している。つまり、Ｍ段のチャージポンプ部は、並列接続されたＭ個の容量２０１〜２０Ｍを有しており、Ｎ段のチャージポンプ部は、直列接続されたＮ個の容量２１１〜２０Ｍを有している。並列接続方式によるチャージポンプ部の最終段を構成する容量２０Ｍは、直列接続方式によるチャージポンプ部によって共有されている。直列接続方式によるチャージポンプ部は、上述した第１の実施形態と同様、プリチャージ回路が順次非活性化される。また、プリチャージ回路を非活性化させる間隔が順次長く設定されるか、或いは、前段のプリチャージ回路ほど電流駆動能力が高く設定される。

本実施形態によるチャージポンプ回路２００によれば、より高い昇圧電位（理想的にはＶＤＤ×（Ｍ＋Ｎ））を得ることが可能となる。しかも、最終段の容量２０Ｍの両電極間にかかる電圧は、ＶＤＤ×Ｍに抑制される。本実施形態においてＭとＮの大小関係については特に限定されない。

図８は、本発明の好ましい第３の実施形態によるチャージポンプ回路３００の回路図である。

図８に示すように、本実施形態によるチャージポンプ回路３００は、並列接続方式によるＭ段のチャージポンプ部をＮ個有し、それぞれの最終段が直列接続方式によるＮ段のチャージポンプ部を構成している。つまり、Ｍ段のチャージポンプ部は、並列接続されたＭ個の容量３０１ｉ〜３０Ｍｉ（ｉ＝１〜Ｎ）をそれぞれ有しており、各最終段を構成する容量３０Ｍ１〜３０ＭＮが直列接続されている。直列接続方式によるチャージポンプ部は、上述した第１の実施形態と同様、プリチャージ回路が順次非活性化される。また、プリチャージ回路を非活性化させる間隔が順次長く設定されるか、或いは、前段のプリチャージ回路ほど電流駆動能力が高く設定される。

本実施形態によるチャージポンプ回路３００によれば、よりいっそう高い昇圧電位（理想的にはＶＤＤ×（Ｍ×Ｎ＋１）、但し、寄生容量Ｃｐや出力電圧依存によってそれよりも小さい電位となる）を得ることが可能となる。しかも、並列接続方式によるＭ段のチャージポンプ部によって、理想的にはＶＤＤ×（Ｍ＋１）のチャージポンプ電圧をＮ個生成し、これらを直列接続方式によってポンピングしていることから、最終段の容量３０ＭＮの両電極間にかかる電圧は、第２の実施形態によるチャージポンプ回路２００と同様、ＶＤＤ×Ｍに抑制される。尚、本実施形態においては、並列接続方式によるＮ個のチャージポンプ部の段数がいずれもＭ段であるが、これらの段数がいずれもＭ段である必要はない。

図９は、本発明の好ましい第４の実施形態によるチャージポンプ回路４００の回路図である。

図９に示すように、本実施形態によるチャージポンプ回路４００は、直列接続方式によるＮ段のチャージポンプ部をＭ個有し、それぞれの最終段が並列接続方式によるＭ段のチャージポンプ部を構成している。つまり、Ｎ段のチャージポンプ部は、直列接続されたＮ個の容量４０ｊ１〜４０ｊＮ（ｊ＝１〜Ｍ）をそれぞれ有しており、各最終段を構成する容量４０１Ｎ〜４０ＭＮが並列接続されている。直列接続方式によるチャージポンプ部は、上述した第１の実施形態と同様、プリチャージ回路が順次非活性化される。また、プリチャージ回路を非活性化させる間隔が順次長く設定されるか、或いは、前段のプリチャージ回路ほど電流駆動能力が高く設定される。

本実施形態によるチャージポンプ回路４００によれば、第３の実施形態によるチャージポンプ回路３００と同様の高い昇圧電位（理想的にはＶＤＤ×（Ｍ×Ｎ＋１）、但し、寄生容量Ｃｐや出力電圧依存によってそれよりも小さい電位となる）を得ることが可能となる。また、最終段の容量４０ＭＮの両電極間にかかる電圧は、ＶＤＤ×｛（Ｍ−１）×Ｎ−１｝に抑制される。尚、本実施形態においては、直列接続方式によるＭ個のチャージポンプ部の段数がいずれもＮ段であるが、これらの段数がいずれもＮ段である必要はない。

図１０は、本発明の好ましい第５の実施形態による半導体記憶装置５００の構成を示すブロック図である。

図１０に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１０と、書き込み回路２０と、チャージポンプ回路１００と、制御回路３０とを備えている。制御回路３０は、チャージポンプ回路１００の動作に必要な各種クロック信号（図５及び図６参照）を供給する回路である。また、チャージポンプ回路１００の回路構成は、既に説明したとおりである。

メモリセルアレイ１０は、複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置された複数のメモリセルＭＣとを有している。メモリセルＭＣは、相状態が変化する相変化素子ＰＣと選択トランジスタＳＴの直列回路が対応するビット線ＢＬに接続された構成を有しており、選択トランジスタＳＴのゲート電極は対応するワード線ＷＬに接続されている。これにより、所定のワード線ＷＬが活性化すると、対応するビット線ＢＬと相変化素子ＰＣとの間に電流パスが形成され、ビット線ＢＬを介した書き込み電流及び読み出し電流の供給が可能となる。

書き込み電流の供給は、書き込み回路２０によって行われる。書き込み回路２０は、書き込み対象となるメモリセルＭＣを高抵抗状態（リセット状態）とする場合には、ビット線ＢＬにリセット電流を供給し、これにより、相変化素子ＰＣに含まれる相変化材料を融点以上に加熱し、その後、急冷することによって相変化素子ＰＣをアモルファス状態とする。一方、書き込み対象となるメモリセルＭＣを低抵抗状態（セット状態）とする場合、書き込み回路２０はビット線ＢＬにセット電流を供給し、これにより、相変化素子ＰＣに含まれる相変化材料の結晶化温度以上、融点未満の温度に加熱し、その後、徐冷することによって相変化素子ＰＣを結晶状態とする。

リセット電流及びセット電流によって相変化素子ＰＣの相状態を変化させるためには、ビット線ＢＬを比較的高い電圧に昇圧する必要がある。このため、書き込み回路２０は、チャージポンプ回路１００から昇圧電位ＶＰＰを受け、これを用いてリセット電流及びセット電流を生成する。このように、相変化素子ＰＣを用いた半導体記憶装置５００に上述したチャージポンプ回路１００を用いれば、少ない占有面積で高効率に昇圧電源ＶＰＰを生成することが可能となる。もちろん、より高い昇圧電位ＶＰＰが必要であれば、チャージポンプ回路１００の代わりに、チャージポンプ回路２００，３００又は４００を用いればよい。

各実施形態における容量はＭＯＳトランジスタで形成することが出来る。これを図１１に表す。例えば、図１における容量１１１はＮＭＯＳトランジスタ１４０で形成することが出来、容量１１１の一端はゲート電極に、他端はソース及びドレイン及び基板に其々接続する。その他の容量についても同様である。また、容量１１１をＰＭＯＳトランジスタ１４１で形成する場合は、一端をソース及びドレイン及び基板に、他端をゲート電極に其々接続する。また、２つ以上の容量に対して、ＮＭＯＳトランジスタ１４０及びＰＭＯＳトランジスタ１４１を組合せて構成してもよい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本発明の好ましい第１の実施形態によるチャージポンプ回路１００の回路図である。 チャージポンプ回路１００の一動作状態を示す図である。 チャージポンプ回路１００の他の動作状態を示す図である。 チャージポンプ回路１００のさらに他の動作状態を示す図である。 Ｎ＝３である場合におけるチャージポンプ回路１００のより詳細な回路図である。 チャージポンプ回路１００の動作波形図である。 本発明の好ましい第２の実施形態によるチャージポンプ回路２００の回路図である。 本発明の好ましい第３の実施形態によるチャージポンプ回路３００の回路図である。 本発明の好ましい第４の実施形態によるチャージポンプ回路４００の回路図である。 本発明の好ましい第５の実施形態による半導体記憶装置５００の構成を示すブロック図である。 本発明の容量をＭＯＳトランジスタで表した回路図である。

符号の説明

１０ メモリセルアレイ
２０ 書き込み回路
３０，１０１ 制御回路
１００，２００，３００，４００ チャージポンプ回路
１０２ バッファ
１０３ 出力スイッチ
１１１〜１Ｎ１ 容量
１１２〜１３２ スイッチ回路
１１３〜１Ｎ３ プリチャージ回路
１１４〜１Ｎ４，１１５〜１Ｎ５ 寄生容量成分
５００ 半導体記憶装置
ＢＬ ビット線
ＭＣ メモリセル
ＰＣ 相変化素子
ＳＴ 選択トランジスタ
ＷＬ ワード線

Claims (7)

1. スイッチ回路を介して直列接続された複数の容量と、前記複数の容量をそれぞれプリチャージする複数のプリチャージ回路と、前記スイッチ回路及び前記プリチャージ回路を制御する制御回路とを備え、前記複数の容量がプリチャージされた状態で初段の容量に駆動信号を供給することにより最終段の容量に昇圧電位を発生させるチャージポンプ回路であって、
   前記制御回路は、前記最終段の容量に割り当てられた前記プリチャージ回路から前記初段の容量に割り当てられた前記プリチャージ回路をこの順に順次非活性化させ、各プリチャージ回路の非活性化は、対応する容量よりも後段の容量が有する寄生容量成分へのプリチャージが完了した後に行うことを特徴とするチャージポンプ回路。
2. 前記制御回路は、所定のプリチャージ回路を非活性化させるタイミングと前記所定のプリチャージ回路よりも１つ前段に位置するプリチャージ回路を非活性化させるタイミングとの期間を徐々に長く設定することを特徴とする請求項１に記載のチャージポンプ回路。
3. 相対的に後段に位置するプリチャージ回路の電流駆動能力よりも、相対的に前段に位置するプリチャージ回路の電流駆動能力が大きいことを特徴とする請求項１又は２に記載のチャージポンプ回路。
4. 前記最終段の容量に並列接続された並列容量をさらに備え、前記並列容量をポンピングすることによって前記最終段の容量にチャージポンプ電圧を発生させることを特徴とする請求項１乃至３のいずれか一項に記載のチャージポンプ回路。
5. スイッチ回路を介して直列接続されたＮ個の容量と、前記Ｎ個の容量をそれぞれプリチャージするＮ個のプリチャージ回路と、前記スイッチ回路及び前記プリチャージ回路を制御する制御回路とを備え、
   前記制御回路は、１段目のプリチャージ回路からＮ段目のプリチャージ回路を順次非活性化させ、ｉ段目（ｉは１〜Ｎ−２の整数）のプリチャージ回路を非活性化させるタイミングとｉ＋１段目のプリチャージ回路を非活性化させるタイミングとの間隔よりも、ｉ＋１段目のプリチャージ回路を非活性化させるタイミングとｉ＋２段目のプリチャージ回路を非活性化させるタイミングとの間隔を長くすることを特徴とするチャージポンプ回路。
6. スイッチ回路を介して直列接続されたＮ個の容量と、前記Ｎ個の容量をそれぞれプリチャージするＮ個のプリチャージ回路と、前記スイッチ回路及び前記プリチャージ回路を制御する制御回路とを備え、
   前記制御回路は、１段目のプリチャージ回路からＮ段目のプリチャージ回路を順次非活性化させ、
   ｊ＋１段目（ｊは１〜Ｎ−１の整数）のプリチャージ回路の電流駆動能力は、ｊ段目のプリチャージ回路の電流駆動能力よりも大きいことを特徴とするチャージポンプ回路。
7. ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線との電流パスが形成されるメモリセルと、前記ビット線に書き込み電流を供給する書き込み回路と、前記書き込み回路に動作電圧を供給する請求項１乃至６のいずれか一項に記載のチャージポンプ回路とを備え、
   前記メモリセルは、前記ビット線から供給される書き込み電流によって相状態が変化する相変化素子を有していることを特徴とする半導体記憶装置。

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