JP2010166110A

JP2010166110A - 電圧検出回路

Info

Publication number: JP2010166110A
Application number: JP2009004273A
Authority: JP
Inventors: Shoichi Sugiura; 正一杉浦; Atsushi Igarashi; 敦史五十嵐; Kusu Kawashima; 楠川島
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2009-01-13
Filing date: 2009-01-13
Publication date: 2010-07-29
Also published as: KR20100083737A; US20100176874A1; CN101865941A; TW201040545A

Abstract

【課題】小さい回路規模の電圧検出回路を提供する。
【解決手段】最低動作電源電圧と等しい閾値電圧の絶対値Ｖｔｐを有するＰＭＯＳ１１は、ゲートを接地端子に接続され、ソースを電源端子に接続され、ドレインをＰＭＯＳ１２のソースに接続される。ＰＭＯＳ１２は、ゲートを基準電圧入力端子に接続され、ドレインを電圧検出回路の出力端子に接続される。容量１５は、電圧検出回路の出力端子と接地端子との間に設けられる。インバータ４１は、入力端子を電圧検出回路の出力端子に接続される。
【選択図】図１

Description

本発明は、対象となる対象回路が動作できる最低の電源電圧を検出する電圧検出回路に関する。

従来の電圧検出回路について説明する。図１１は、従来の電圧検出回路を例示する図である。

ここで、信号１０によってＰＭＯＳトランジスタ（ＰＭＯＳ）９３がオンしていて、容量９５はＰＭＯＳ９３によって充電されている。

電源電圧ＶＤＤは、分圧回路９１によって分圧されて分圧電圧Ｖｆｂになる。コンパレータ９２は分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較していて、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いと、つまり、電源電圧ＶＤＤが所定電圧よりも低いと、出力信号ＲＳＴがハイになり、電圧検出回路は対象となる対象回路（図示せず）をリセットする。

また、上記のように出力信号ＲＳＴがハイになると、ＮＭＯＳトランジスタ（ＮＭＯＳ）９４がオンし、容量９５は放電し、出力信号ＲＳＴＸはローになり、電圧検出回路は対象となる対象回路をリセットする（例えば、特許文献１参照）。

特開２００７−３１８７７０号公報（図１４）

しかし、従来の技術では、分圧回路９１及びコンパレータ９２が電源電圧ＶＤＤを監視するので、その分、電圧検出回路の回路規模が大きい。

本発明は、上記課題に鑑みてなされ、小さい回路規模の電圧検出回路を提供する。

本発明は、上記課題を解決するため、対象となる対象回路が動作できる最低の電源電圧を検出する電圧検出回路において、前記最低の電源電圧に基づいた閾値電圧の絶対値を有し、電源電圧が前記最低の電源電圧よりも高くなるとオンして電流を流すトランジスタと、前記電流に基づき、出力電圧を発生する容量と、を備えることを特徴とする電圧検出回路を提供する。

本発明では、電源電圧の監視に分圧回路及びコンパレータ等の回路が使用されず、トランジスタが電源電圧を監視するので、電圧検出回路の回路規模が小さくなる。

電圧検出回路を例示する図である。出力電圧を例示するタイムチャートである。出力電圧を例示するタイムチャートである。電圧検出回路を例示する図である。電圧検出回路を例示する図である。電圧検出回路を例示する図である。出力電圧を例示するタイムチャートである。出力電圧を例示するタイムチャートである。電圧検出回路を例示する図である。電圧検出回路を例示する図である。従来の電圧検出回路を例示する図である。

以下、本発明の実施形態を、図面を参照して説明する。

まず、対象となる対象回路が動作できる最低の電源電圧（最低動作電源電圧）を検出する電圧検出回路の構成について説明する。図１は、電圧検出回路を例示する図である。

［要素］電圧検出回路は、ＰＭＯＳトランジスタ（ＰＭＯＳ）１１、電流源２１及び容量１５を備える。電流源２１は、ＰＭＯＳ１２を有する。また、電圧検出回路の出力端子に入力端子を接続される対象回路４０は、例えば、インバータ４１を有する。

［要素の接続関係］ＰＭＯＳ１１は、ゲートを接地端子に接続され、ソースを電源端子に接続され、ドレインをＰＭＯＳ１２のソースに接続される。ＰＭＯＳ１２は、ゲートを基準電圧入力端子に接続され、ドレインを電圧検出回路の出力端子に接続される。容量１５は、電圧検出回路の出力端子と接地端子との間に設けられる。インバータ４１は、入力端子を電圧検出回路の出力端子に接続され、出力端子を図示しない回路に接続される。

［要素の機能］電圧検出回路は電源電圧ＶＤＤ及び接地電圧ＶＳＳに基づいて動作する。出力電圧Ｖｏｕｔは容量１５に発生する。インバータ４１は出力電圧Ｖｏｕｔに基づいて電圧Ｖｃを出力する。

ＰＭＯＳ１２は、基準電圧Ｖｒｅｆをゲートに印加され、電流源として機能する。また、ＰＭＯＳ１２は、ＰＭＯＳ１１の電流をＰＭＯＳ１２の駆動電流に制限する。ＰＭＯＳ１１は最低動作電源電圧と等しい閾値電圧の絶対値Ｖｔｐを有する。電源電圧ＶＤＤが最低動作電源電圧よりも高くなると、ＰＭＯＳ１１はオンして電流を流し、ＰＭＯＳ１２（電流源２１）は容量１５の充電を行う。すると、電流に基づき、容量１５は出力電圧Ｖｏｕｔを発生する。

次に、電源電圧ＶＤＤが急峻に立ち上がる時の電圧検出回路の動作について説明する。図２は、出力電圧を例示するタイムチャートである。

［ｔ０≦ｔ＜ｔ１の時の動作］電源電圧ＶＤＤが全く立ち上がっていないので、出力電圧Ｖｏｕｔ及び電圧Ｖｃは接地電圧ＶＳＳになっている。

［ｔ＝ｔ１の時（検出時）の動作］ここで、電源電圧ＶＤＤが急峻に立ち上がる。すると、ＰＭＯＳ１１のゲート・ソース間電圧がＰＭＯＳ１１の閾値電圧の絶対値Ｖｔｐよりも高くなるので、ＰＭＯＳ１１がオンし、電源電圧ＶＤＤが最低動作電源電圧よりも高くなったことが検出される。また、この時、基準電圧Ｖｒｅｆは安定しているので、ＰＭＯＳ１２もオンし、ＰＭＯＳ１２は電流源として機能する。よって、ＰＭＯＳ１２が容量１５の充電を開始する。しかし、この時、出力電圧Ｖｏｕｔはまだ接地電圧ＶＳＳであるので、電圧Ｖｃはハイになる。

［ｔ１＜ｔ＜ｔ２の時（検出期間）の動作］ＰＭＯＳ１２が容量１５の充電を行っているので、出力電圧Ｖｏｕｔは緩やかに高くなる。この時の出力電圧Ｖｏｕｔは、インバータ４１にとってローであり、電圧検出回路は、このロー信号を使用し、電源電圧ＶＤＤが最低動作電源電圧よりも高いことを検出して対象回路４０に伝えている。つまり、電圧検出回路は、対象回路４０をリセットする。また、出力電圧Ｖｏｕｔはインバータ４１にとってローであるので、電圧Ｖｃはハイであって電源電圧ＶＤＤになる。

ここでの検出期間は、ＰＭＯＳ１２の駆動能力と容量１５の容量値及びリーク電流とインバータ４１の反転閾値電圧Ｖ２とに基づき、決まる。

［ｔ＝ｔ２の時の動作］出力電圧Ｖｏｕｔがインバータ４１の反転閾値電圧Ｖ２よりも高くなると、電圧Ｖｃはローになる。この時の出力電圧Ｖｏｕｔは、インバータ４１にとってハイであり、電圧検出回路は、電源電圧ＶＤＤが最低動作電源電圧よりも高いことを対象回路４０に伝えなくなっている。

その後、電源電圧ＶＤＤが立ち下がると、図示しないが、容量１５のリーク電流により、出力電圧Ｖｏｕｔはディスチャージされて接地電圧ＶＳＳになる。ここで、電源電圧ＶＤＤが立ち上がってから立ち下がり、容量１５のリーク電流によるディスチャージに必要なディスチャージ時間が経過し、その後、電源電圧ＶＤＤが再度立ち上がる場合、電圧検出回路は最低動作電源電圧よりも電源電圧ＶＤＤが高いことを対象回路４０に再度伝えることができる。つまり、ディスチャージ時間により、電源再投入の可能時期が決まる。

次に、電源電圧ＶＤＤが緩やかに立ち上がる時の電圧検出回路の動作について説明する。図３は、出力電圧を例示するタイムチャートである。

［ｔ０≦ｔ≦ｔ１の時の動作］電源電圧ＶＤＤが全く立ち上がっていないので、出力電圧Ｖｏｕｔ及び電圧Ｖｃは接地電圧ＶＳＳになっている。

［ｔ１＜ｔ＜ｔ２の時の動作］ここで、電源電圧ＶＤＤが緩やかに立ち上がる。この時、出力電圧Ｖｏｕｔがローであり、電圧Ｖｃはハイであるので、電圧Ｖｃも緩やかに高くなる。

［ｔ＝ｔ２の時（検出時）の動作］電源電圧ＶＤＤが高くなり、ＰＭＯＳ１１のゲート・ソース間電圧がＰＭＳＯ１１の閾値電圧の絶対値Ｖｔｐよりも高くなると、ＰＭＯＳ１１がオンし、電源電圧ＶＤＤが最低動作電源電圧よりも高くなったことが検出される。また、この時、基準電圧Ｖｒｅｆは安定しているので、ＰＭＯＳ１２もオンし、ＰＭＯＳ１２は電流源として機能する。よって、ＰＭＯＳ１２が容量１５の充電を開始する。しかし、この時、出力電圧Ｖｏｕｔはまだ接地電圧ＶＳＳであるので、電圧Ｖｃはまだハイである。

［ｔ２＜ｔ＜ｔ３の時（検出期間）の動作］ＰＭＯＳ１２が容量１５の充電を行っているので、出力電圧Ｖｏｕｔは緩やかに高くなる。この時の出力電圧Ｖｏｕｔは、インバータ４１にとってローであり、電圧検出回路は、このロー信号を使用し、電源電圧ＶＤＤが最低動作電源電圧よりも高いことを検出して対象回路４０に伝えている。つまり、電圧検出回路は、対象回路４０をリセットする。また、出力電圧Ｖｏｕｔはインバータ４１にとってローであるので、電圧Ｖｃはハイであって電源電圧ＶＤＤに追従する。

［ｔ＝ｔ３の時の動作］出力電圧Ｖｏｕｔがインバータ４１の反転閾値電圧Ｖ２よりも高くなると、電圧Ｖｃはローになる。この時の出力電圧Ｖｏｕｔは、インバータ４１にとってハイであり、電圧検出回路は、電源電圧ＶＤＤが最低動作電源電圧よりも高いことを対象回路４０に伝えなくなっている。

［効果］このようにすると、電源電圧ＶＤＤの監視に分圧回路及びコンパレータ等の回路が使用されず、ＰＭＯＳ１１が対象となる対象回路４０が動作できる最低の電源電圧（最低動作電源電圧）よりも電源電圧ＶＤＤが高くなることを監視するので、電圧検出回路の回路規模が小さくなる。

また、電源電圧ＶＤＤが急峻に立ち上がっても緩やかに立ち上がっても、ＰＭＯＳ１２の駆動能力と容量１５の容量値及びリーク電流とインバータ４１の反転閾値電圧Ｖ２とに基づいた検出期間が存在するので、電圧検出回路は最低動作電源電圧よりも電源電圧ＶＤＤが高くなることを監視できる。

［補足］なお、図示しないが、電源端子とＰＭＯＳ１１のソースとの間にダイオードまたはダイオード接続するＭＯＳトランジスタが設けられても良い。この時、ＰＭＯＳ１１とダイオードまたはＭＯＳトランジスタとの閾値電圧の絶対値の合計電圧が、最低動作電源電圧になる。

また、図示しないが、ＰＭＯＳ１１のゲートと接地端子との間にダイオードまたはダイオード接続するＭＯＳトランジスタが設けられても良い。この時、ＰＭＯＳ１１とダイオードまたはＭＯＳトランジスタとの閾値電圧の絶対値の合計電圧が、最低動作電源電圧になる。

また、図４に示すように、電圧検出回路の出力端子と接地端子との間に低インピーダンス素子２２が設けられても良い。低インピーダンス素子２２は、電流源や抵抗などである。すると、容量１５のリーク電流だけでなくて容量１５のリーク電流及び低インピーダンス素子２２の駆動電流により、ディスチャージ時間が決まる。よって、低インピーダンス素子２２の駆動電流の分、ディスチャージ時間が短くなる。ここで、例えば、想定される瞬間的な停電が起こる場合、電圧検出回路はその瞬間的な停電時間よりもディスチャージ時間を短くできる。すると、その瞬間的な停電が起こっても、瞬間的な停電中にディスチャージが完了しているので、電圧検出回路は最低動作電源電圧よりも電源電圧ＶＤＤが高いことを対象回路４０に再度伝えることができる。また、電源電圧ＶＤＤが立ち上がってから立ち下がる場合、低インピーダンス素子２２により、出力電圧Ｖｏｕｔはより確実にディスチャージされてより確実に接地電圧ＶＳＳになる。

また、図５に示すように、ＰＭＯＳ１２と出力端子との間に抵抗１４が設けられても良い。すると、抵抗１４により、検出時における電源端子とＰＭＯＳ１１とＰＭＯＳ１２と抵抗１４と容量１５と接地端子との電流経路に流れる電流が制限されるので、この電流経路に過電流が流れにくくなる。また、抵抗１４が存在しないと、寄生容量（図示せず）が電源電圧ＶＤＤの影響を受けるＰＭＯＳ１２のバックゲートと出力電圧Ｖｏｕｔを出力するＰＭＯＳ１２のドレインとの間に存在してしまうので、電源電圧ＶＤＤがノイズ等によって急峻に変動すると寄生容量のカップリングによって出力電圧Ｖｏｕｔも急峻に変動してしまうことがあるが、抵抗１４が存在し、抵抗１４及び容量１５がローパスフィルタとして機能するので、この寄生容量を経由して電源電圧ＶＤＤの急峻な変動が出力電圧Ｖｏｕｔに対して影響しにくくなる。

また、図６に示すように、電圧検出回路の出力端子にインバータ１６が設けられても良い。このインバータ１６は、電流源２３及びＮＭＯＳトランジスタ（ＮＭＯＳ）１７を有する。この電流源２３は、基準電圧Ｖｒｅｆをゲートに印加されて電流源として機能するＰＭＯＳ１３を有する。この時、図２の電圧Ｖｃは図７の出力電圧Ｖｏｕｔ２と等しくなり、図７の電圧Ｖｃはｔ＝ｔ２の時にハイになる。また、図３の電圧Ｖｃは図８の出力電圧Ｖｏｕｔ２と等しくなり、図８の電圧Ｖｃはｔ＝ｔ３の時にハイになる。すると、図７〜８の出力電圧Ｖｏｕｔ２に示すように、ワンショットパルスが電圧検出回路内部で生成されるので、電圧検出回路の後段の対象回路４０に対する利便性が高くなる。ここで、インバータ１６の反転閾値電圧Ｖ１はＮＭＯＳ１７の閾値電圧Ｖｔｎになるので、電源電圧ＶＤＤが変動しても、インバータ１６の反転閾値電圧Ｖ１は変動しない。よって、電源電圧ＶＤＤが変動しても、電圧検出回路の検出期間は変動しなくなる。なお、図９に示すように、電圧検出回路の出力端子にインバータ１６が設けられても良い。このインバータ１６は、抵抗２８及びＮＭＯＳ１７を有する。

また、電源端子と接地端子との間に、図１では、ＰＭＯＳ１１と電流源２１と容量１５とが順番に設けられているが、図１０に示すように、容量６５と電流源７１とＮＭＯＳ６１とが順番に設けられても良い。この時、ＮＭＯＳ６１は最低動作電源電圧と等しい閾値電圧の絶対値Ｖｔｎを有する。電源電圧ＶＤＤが最低動作電源電圧よりも高くなると、ＮＭＯＳ６１はオンして電流を流す。すると、電流に基づき、容量６５は出力電圧Ｖｏｕｔを発生する。

また、図１では、電流源２１が存在するが、図示しないが、電流源２１は存在しなくても良い。この時、ＰＭＯＳ１１の電流が容量１５を直接充電するので、その電流及び容量１５のリーク電流に基づき、容量１５の容量値が回路設計され、所望の検出期間が実現される。

１１〜１２ＰＭＯＳトランジスタ
２１電流源
１５容量
４０対象回路
４１インバータ

Claims

対象となる対象回路が動作できる最低の電源電圧を検出する電圧検出回路において、
前記最低の電源電圧に基づいた閾値電圧の絶対値を有し、電源電圧が前記最低の電源電圧よりも高くなるとオンして電流を流すトランジスタと、
前記電流に基づき、出力電圧を発生する容量と、
を備えることを特徴とする電圧検出回路。
前記トランジスタがオンすると前記容量の充電または放電を行う第一電流源、
をさらに備えることを特徴とする請求項１記載の電圧検出回路。
出力端子の放電または充電を行う低インピーダンス素子、
をさらに備えることを特徴とする請求項１〜２記載の電圧検出回路。
出力端子に設けられるインバータ、
をさらに備えることを特徴とする請求項１〜３記載の電圧検出回路。
前記インバータは第三電流源及びＮＭＯＳトランジスタを有することを特徴とする請求項４記載の電圧検出回路。
前記インバータは第二抵抗及びＮＭＯＳトランジスタを有することを特徴とする請求項４記載の電圧検出回路。
前記トランジスタは、ゲートを接地端子に接続され、ソースを電源端子に接続され、ドレインを出力端子に設けられるＰＭＯＳトランジスタであることを特徴とする請求項１記載の電圧検出回路。
前記トランジスタは、ゲートを接地端子に接続され、ソースを電源端子にダイオードまたはダイオード接続するＭＯＳトランジスタを介して接続され、ドレインを出力端子に設けられるＰＭＯＳトランジスタであることを特徴とする請求項１記載の電圧検出回路。
前記トランジスタは、ゲートを接地端子にダイオードまたはダイオード接続するＭＯＳトランジスタを介して接続され、ソースを電源端子に接続され、ドレインを出力端子に設けられるＰＭＯＳトランジスタであることを特徴とする請求項１記載の電圧検出回路。
前記トランジスタは、ゲートを電源端子に接続され、ソースを接地端子に接続され、ドレインを出力端子に設けられるＮＭＯＳトランジスタであることを特徴とする請求項１記載の電圧検出回路。
前記トランジスタは、ゲートを電源端子に接続され、ソースを接地端子にダイオードまたはダイオード接続するＭＯＳトランジスタを介して接続され、ドレインを出力端子に設けられるＮＭＯＳトランジスタであることを特徴とする請求項１記載の電圧検出回路。
前記トランジスタは、ゲートを電源端子にダイオードまたはダイオード接続するＭＯＳトランジスタを介して接続され、ソースを接地端子に接続され、ドレインを出力端子に設けられるＮＭＯＳトランジスタであることを特徴とする請求項１記載の電圧検出回路。
前記トランジスタと出力端子との間に設けられる第一抵抗、
をさらに備えることを特徴とする請求項１記載の電圧検出回路。