JP2010165921A - 半導体プロセス、ならびにそれを適用したシリコン基材およびチップパッケージ構造 - Google Patents

Abstract

【課題】半導体プロセスを提供する。
【解決手段】シリコン基体１１０の表面を、部分的に露出させ、および少なくとも階段状構造をシリコン基体１１０上に、シリコン基体１１０の表面をエッチングすることによって形成する。階段状構造は、第１深さを有する第１ノッチ１４２、および第２深さを有する第２ノッチ１４４を持つ。第１深さは第２深さよりも浅く、および第１ノッチ１４２の直径は第２ノッチ１４４の直径よりも長い。最終的な絶縁層１６０および金属シード層１７０を階段状構造上に連続的に形成する。パターン化ホトレジスト層を金属シード層１７０上に形成する。第１ノッチ１４２上に位置付けられる金属シード層１７０の露出された部分を覆う（coving、凹型の曲面にする）回路層１９０を形成する。次いで、パターン化ホトレジスト層およびパターン化ホトレジスト層下に配置される金属シード層１７０の部分を除去する。
【選択図】図１Ｐ

Description

（本発明の背景）（本発明の分野）本発明は、概して半導体プロセスに、およびより一層詳しくは、前記半導体プロセスを適用することによって形成するシリコン基材およびチップパッケージ構造に関する。

（関連する技術の記載）半導体技術の進展に伴い現在、集積回路（ＩＣ）チップはたくさんの密接して配列されたトランジスタおよびチップの表面上に配置される複数の信号パッドが装備される。チップは、パッケージングの目的用に、チップパッケージ構造を形成するために、チップパッケージキャリヤ（担体）上に配置されることが多い。ここで、パッケージのプロセス（処理、製造方法）を適用することによって、十分な信号パス（経路）、熱放散パス（heat dissipating paths）、および構造的な保護をチップに対して供給することができる。

この現段階で、パッケージ技術は発達し、および種々のチップパッケージ構造が継続的に発展した。例として、チップは、リードフレームのインナー（内側）リードまたはダイパッドに、シンスモールアウトラインパッケージ（ＴＳＯＰ）を形成するために付着される。代わりに、チップは、プリンテッドサーキットボード（プリント回路板）に対してボールグリッドアレイ（ＢＧＡ）パッケージを形成するために付着される。

ＴＳＯＰ構造において、チップは、リードフレームの内側リードまたはダイパッドに対して付着され、および電気的に接続する外部装置のための複数のアウター（外側）リードはＴＳＯＰ構造の縁部で配置される。外側リードが成形材料（モールディングコンパウンド）によって覆われないので、外側リードについて、外部環境によって影響を受け、または外側リードの過度の長さにより破壊されることが起こり得、それはさらに信号伝送に対する影響を提起する。

他方、ＢＧＡパッケージ構造において、有機サブストレート（基板）またはセラミック基板は、チップの担体として役立つことが多く、およびチップは、チップの電気的信号が担体の底部表面に下向きに、担体のインターナル（内部）回路を通して送られることができるように、担体の後方に配置され、および送られた電気的信号は、最終的に、外部の電気的装置に担体のはんだボールを通して伝送することができる。はんだボールが担体の底部表面上にエリアアレイの様式において形成されるので、前述のＢＧＡパッケージ構造は、高頻度で高度なピンカウントの半導体装置において用いられる。とはいえ、ＢＧＡパッケージ構造の全体の高さは、およそ１．０〜１．４ｍｍであり、それは、小型化の要求に準拠していない（すなわち、高さは０．５ｍｍよりも低い）。

（発明の概略）本発明は、シリコンサブストレート（シリコン基材）で、それは、ワイヤボンディングのためのチップキャリヤ（担体）として役立つものを製造するための半導体のプロセスに指向する。

本発明は、さらに、ワイヤボンディングのためのチップ担体として役立つシリコン基材に指向する。

本発明は、さらに、減少した厚さを有するチップパッケージ構造に指向する。

本発明では、半導体のプロセスが提供される。最初に、シリコンベース（シリコン基体）を提供する。次に、シリコン基体の表面を部分的に露出させ、および少なくとも階段状構造（stair structure）を、シリコン基体上に、シリコン基体の表面をエッチングすることによって形成する。階段状構造は、第１ノッチ（段階、刻み目）で第１深さを有するもの、および第２ノッチで第２深さを有するものを持つ。第１深さは第２深さよりも小さく（浅く）、および第１ノッチの直径は第２ノッチの直径よりも大きい（長い）。最終的な絶縁性層（絶縁層）を次いで、階段状構造上に形成する。金属シード層を最終的な絶縁層上に形成する。パターン化ホトレジスト層を金属シード層上に形成する。ここで、パターン化（模様化）ホトレジスト層はサーキット層（回路層）が形成されない（形成されるべきでない）金属シード層の部分を覆い、およびパターン化ホトレジスト層は、回路層が形成される（形成されるべき）金属シード層の他の部分を露出する。次に、回路層を形成し、および回路層は、金属シード層の露出された部分を覆う。しかる後、パターン化ホトレジスト層およびパターン化ホトレジスト層下に配置される金属シード層の覆われた部分を除去する。

本発明の具体例に従い、階段状構造は、第１絶縁層をシリコン基体上で第１に形成することによって形成される。次に、第１パターン化ホトレジストマスクを第１絶縁層上に形成する。第１パターン化ホトレジストマスクによって露出される第１絶縁層の部分を、第１パターン化ホトレジストマスクのエッチングマスクとしての使用を伴い、パターン化第１絶縁層を形成するようにエッチングする。第１パターン化ホトレジストマスクを次いで、除去する。その後、第１深さを有する第１ノッチを、シリコン基体上で、パターン化第１絶縁層によって露出されるシリコン基体をパターン化第１絶縁層のエッチングマスクとしての使用を伴いエッチングすることによって形成する。しかる後、第１絶縁層を除去する。第２絶縁層を次いで第１ノッチにおいて形成し、および第２絶縁層は第１ノッチを覆う。第２パターン化ホトレジストマスクを第２絶縁層上に形成する。第２パターン化ホトレジストマスクによって露出される第２絶縁層の部分を、第２パターン化ホトレジストマスクのエッチングマスクとしての使用を伴って、パターン化第２絶縁層を形成するようにエッチングする。第２パターン化ホトレジストマスクを次いで除去する。その後、第２深さを有する第２ノッチを、シリコン基体上に、パターン化第２絶縁層によって露出されるシリコン基体を、パターン化第２絶縁層のエッチングマスクとしての使用を伴いエッチングすることによって形成する。次に、第２絶縁層を除去し、および階段状構造を形成する。

本発明の具体例に従い、回路層には、第１金属層および第２金属層が含まれる。第１金属層は第１ノッチ上に位置付けられる金属シード層の露出された部分を覆う。第２金属層は第１金属層を覆う。

本発明の具体例に従い、パターン化ホトレジスト層およびパターン化ホトレジスト層下に配置される金属シード層の被覆された部分が除去されて後、半導体プロセスにはさらに、少なくともチップが、第２ノッチにおいてまず配置されることが含まれる。チップの上側表面は第１ノッチにおいて位置付けられる回路層の第２金属層よりも低い。次に、ワイヤボンディングプロセスを、チップを回路層の第２金属層に対し、複数のコンダクティブワイヤ（導線、伝導性ワイヤ）を通して接続するために行う。階段状構造を次いで、モールディングコンパウンド（成形材料）により充填し、その成形材料は、最終的な絶縁層、回路層、金属シード層、チップ、および導線を封入する。その後、成形材料の１部分および回路層の１部分は、成形材料および第１金属層が互いに実質整列される（１列に並ぶ）ように薄く（細く）される。しかる後、シリコン基体およびチップが、チップのより一層低い表面が露出するように薄くされる。最後に、少なくとも金属パッドが回路層の第１金属層上に形成される。

本発明において、前記半導体プロセスを適用することによって形成されるシリコン基材を提供し、そこで、最終的な絶縁層は階段状構造を覆い、回路層は第１ノッチ上に位置付けられる金属シード層の露出された部分を覆い、および第２ノッチはチップを適応させる（accommodate、収容する）ために用いられる。

本発明の具体例に従い、チップを電気的に回路層に複数の導線を通して接続する。

本発明では、シリコン基体、絶縁層、金属シード層、回路層、チップ、成形材料、および少なくとも金属パッドを含むチップパッケージ構造を提供する。シリコン基体は階段状構造を持つ。階段状構造は、第１深さを有する第１ノッチおよび第２深さを有する第２ノッチを持つ。第１深さは第２深さよりも浅く、および第１ノッチの直径は第２ノッチの直径よりも長い。絶縁層は、シリコン基体上に配置され、および第１ノッチおよび第２ノッチを覆う。金属シード層は、第１ノッチ上に位置付けられる絶縁層を覆う。回路層は第１ノッチ上に位置付けられる金属シード層を覆う。チップは、第２ノッチにおいて配置され、そこで、チップの上側表面は回路層よりも低く、およびチップは電気的に回路層に複数の導線を通して接続される。成形材料は、絶縁層、金属シード層、回路層、チップ、および導線を封入する。成形材料および回路層は互いに実質整列される。少なくとも金属パッドは回路層上に配置され、および成形材料によって露出される。

本発明の具体例に従い、回路層は第１金属層および第２金属層を含む。第１金属層は金属シード層を覆い、および第２金属層は第１金属層を覆う。

上記に基づき、本発明の半導体プロセスを実行することによって形成するシリコン基材は、階段状構造を持つ。それゆえ、チップが階段状構造の第２ノッチにおいて配置されるとき、チップはシリコン基材にワイヤボンディングプロセスの実行を通して電気的に接続され、およびチップは成形材料によってパッケージ構造を形成するために封入される。シリコン基体およびチップは次いで、チップパッケージ構造が減少した厚さを持つことができるように薄くされる。

本発明の上記および他の特長および利点をより一層理解し易くするために、図を伴う具体例を詳細に以下に記載する。

添付図面は、本明細書の１部分を構成し、本明細書に、本発明のさらなる理解を提供するために組込む。ここでは、図面は、本発明の具体例を例証するもので、およびその説明と一緒に本発明の原理を説明するのに役立つ。

本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 本発明の具体例に従う半導体プロセスを例証する概略断面図である。 チップ上でのパッケージプロセスを図１Ｐに描く半導体プロセスの適用によって形成されるシリコン基材の使用と共に実行する概略断面図である。 チップ上でのパッケージプロセスを図１Ｐに描く半導体プロセスの適用によって形成されるシリコン基材の使用と共に実行する概略断面図である。 チップ上でのパッケージプロセスを図１Ｐに描く半導体プロセスの適用によって形成されるシリコン基材の使用と共に実行する概略断面図である。 チップ上でのパッケージプロセスを図１Ｐに描く半導体プロセスの適用によって形成されるシリコン基材の使用と共に実行する概略断面図である。 チップ上でのパッケージプロセスを図１Ｐに描く半導体プロセスの適用によって形成されるシリコン基材の使用と共に実行する概略断面図である。 チップ上でのパッケージプロセスを図１Ｐに描く半導体プロセスの適用によって形成されるシリコン基材の使用と共に実行する概略断面図である。 チップ上でのパッケージプロセスを図１Ｐに描く半導体プロセスの適用によって形成されるシリコン基材の使用と共に実行する概略断面図である。 図２Ｇに描くチップパッケージ構造の概略平面図である。

（実施形態の記載）図１Ａから図１Ｐまでは本発明の具体例に従う半導体プロセスを例証する概略断面図である。図１Ａを参照し、本具体例の半導体プロセスにおいて、シリコン基体１１０を最初に提供し、および第１絶縁層１２０をシリコン基体１１０上に形成する。本具体例において、第１絶縁層１２０の物質には、シリコン酸化物およびシリコン窒化物が含まれる。

図１Ｂを参照し、第１パターン化ホトレジストマスク１３０ａを次いで第１絶縁層１２０上に形成する。次に、少なくとも階段状構造１４０（図１Ｌに示す）をシリコン基体１１０上に形成する。詳細には、図１Ｃおよび図１Ｄを参照し、少なくとも階段状構造１４０を、第１パターン化ホトレジストマスク１３０ａにより露出される第１絶縁層１２０の１部分を第１パターン化ホトレジストマスク１３０ａのエッチングマスクとしての使用を伴ってまずエッチングすることによって、パターン化第１絶縁層１２０ａを形成するように形成する。次に、第１パターン化ホトレジストマスク１３０ａを、第１パターン化ホトレジストマスク１３０ａ下に位置付けられるパターン化第１絶縁層１２０ａを露出させるために除去する。その後、図１Ｅを参照し、少なくとも第１深さｄ１を有する第１ノッチ１４２を、シリコン基体１１０上に、パターン化第１絶縁層１２０ａにより露出されるシリコン基体１１０をパターン化第１絶縁層１２０ａのエッチングマスクとしての使用を伴いエッチングすることによって形成する。図１Ｅにおいて、２つの第１ノッチ１４２だけを概略的に例証する。本具体例において、パターン化第１絶縁層１２０ａにより露出されるシリコン基体１１０は、ウェット（湿式）エッチングプロセスを、水酸化カリウム（ＫＯＨ）のエッチャント（腐食剤）としての使用を伴い実行することによってエッチングする。

しかる後、図１Ｆを参照し、パターン化第１絶縁層１２０ａを除去してシリコン基体１１０を露出する。図１Ｇを参照し、第２絶縁層１５０を次いで第１ノッチ１４２において形成し、および第１ノッチ１４２を覆う。本具体例に従い、第２絶縁層１５０の物質は、第１絶縁層１２０の物質と実質同じ、例は、シリコン窒化物またはシリコン酸化物である。加えて、第２絶縁層１５０を第１絶縁層１２０の様式と実質同じものにおいて形成する。

図１Ｈを参照し、第２パターン化ホトレジストマスク１３０ｂを次いで第２絶縁層１５０上に形成する。図１Ｉおよび図１Ｊに指し示すように、まず、第２パターン化ホトレジストマスク１３０ｂにより露出される第２絶縁層１５０を、第２パターン化ホトレジストマスク１３０ｂのエッチングマスクとしての使用を伴い、パターン化第２絶縁層１５０ａを形成するようにエッチングする。次に、第２パターン化ホトレジストマスク１３０ｂを除去して第２パターン化ホトレジストマスク１３０ｂ下に位置付けられるパターン化第２絶縁層１５０ａを露出する。図１Ｋおよび図１Ｌを参照し、第２深さｄ２を有する少なくとも第２ノッチ１４４を、シリコン基体１１０上に、パターン化第２絶縁層１５０ａにより露出されるシリコン基体１１０をパターン化第２絶縁層１５０ａのエッチングマスクとしての使用を伴いエッチングすることによって形成する。図１Ｋにおいて、２つの第２ノッチ１４４だけを概略的に例証する。しかる後、パターン化第２絶縁層１５０ａを除去し、および階段状構造を形成する。

特に、本具体例において、第２ノッチ１４４はそれぞれ、第１ノッチ１４２に接続され、および第１深さｄ１は第２深さｄ２よりも浅い。その上、第１ノッチ１４２の直径は第２ノッチ１４４の直径よりも、それぞれ長い。換言すると、第１ノッチ１４２と比べると、第２ノッチ１４４は相対的に小さな直径およびどちらかといえば深い深さを持つ。本具体例において、第２パターン化ホトレジストマスク１３０ｂにより露出される第２絶縁層１５０およびシリコン基体１１０を下に置く（underlying）第２絶縁層１５０のエッチングの方法は、第１パターン化ホトレジストマスク１３０ａにより露出される第１絶縁層１２０およびシリコン基体１１０を下に置く第１絶縁層１２０をエッチングするものと同じ、すなわち、湿式エッチングプロセスで腐食剤としてＫＯＨの使用を伴う実行による。

図１Ｌを参照し、本具体例において、第２絶縁層１５０を、少なくとも階段状構造１４０を形成するように除去する。図１Ｌにおいて、２つの階段状構造１４０だけを描く。ここで、第１絶縁層１２０および第２絶縁層１５０をエッチングする方法は、たとえば、湿式エッチングプロセスの実行である。これにより、階段状構造１４０がシリコン基体１１０上に十分に形成される。

図１Ｍを参照し、最終的な絶縁層１６０を次いで階段状構造上に形成する。ここで、
最終的な絶縁層１６０は第１ノッチ１４２および第２ノッチ１４４を、シリコン基体１１０を絶縁するように覆う。本具体例では、最終的な絶縁層１６０の物質には、シリコン酸化物が含まれ、および最終的な絶縁層１６０を、シリコン基体１１０を加熱してシリコン基体１１０の表面を酸化することによって形成する。シリコン基体１１０の酸化された部分はいわゆる最終的な絶縁層１６０である。

それ以来、図１Ｎに指し示すように、金属シード層１７０を最終的な絶縁層１６０上に形成する。本具体例に従い、金属シード層１７０は、たとえば、チタン−ニッケル（Ｔｉ／Ｎｉ）複合層であり、および金属シード層１７０を形成する方法には、スパッタリングまたは物理的気相成長法（物理的蒸着法）（ＰＶＤ）が含まれる。

図１Ｏを参照し、パターン化ホトレジスト層１８０を金属シード層１７０上に形成する。ここで、パターン化ホトレジスト層１８０は金属シード層１７０の部分を覆い、そこでは、回路層１９０が形成されず、およびパターン化ホトレジスト層１８０は金属シード層１７０の他の部分を露出し、そこでは、回路層１９０が形成される。その後、回路層１９０は金属シード層１７０の露出した部分を覆い、形成される。ここで、回路層１９０には、第１金属層１９２および第２金属層１９４が含まれる。本具体例では、第１金属層１９２は、たとえば、Ｎｉ層であり、および第２金属層１９４は、たとえば、Ａｕ（金）層である。

次に、図１Ｐに示すように、パターン化ホトレジスト層１８０およびパターン化ホトレジスト層１８０下に配置される金属シード層１７０の被覆された部分を、第２ノッチ１４４上に位置付けられる最終的な絶縁層１６０の部分を露出するように除去する。本具体例では、パターン化ホトレジスト層１８０を、たとえば、パターン化ホトレジスト層を溶解する溶媒を使用することによって除去する。その上、パターン化ホトレジスト層１８０下に配置される金属シード層１７０の被覆された部分を、たとえば、エッチングプロセスの実行によって除去する。これまでで、シリコン基材１００は、シリコン基体１１０上に、本具体例の半導体プロセスの実行によって十分に形成される。

簡潔には、本具体例のシリコン基材１００を半導体プロセスの実行によって形成する。パターン化第１絶縁層１２０ａおよびパターン化第２絶縁層１５０ａを形成し、それは、第１パターン化ホトレジストマスク１３０ａおよび第２パターン化ホトレジストマスク１３０ｂのエッチングマスクとしての使用を伴いエッチングプロセスをシリコン基体１１０上で実行するためである。階段状構造１４０は、第１深さｄ１を有する第１ノッチ１４２および第２深さｄ２を有する第２ノッチ１４４を備えるが、次いでパターン化第１絶縁層１２０ａおよびパターン化第２絶縁層１５０ａをエッチングマスクとして使用することによって形成される。その後、最終的な絶縁層１６０、金属シード層１７０、および回路層１９０を、シリコン基体１１０上に、階段状構造１４０を持つシリコン基材１００を形成するように形成する。

追加的に、本具体例において形成される階段状構造１４０において、第１ノッチ１４２の第１深さｄ１は、第２ノッチ１４４の第２深さｄ２よりも浅い。したがって、シリコン基材１００がチップ担体（示さない）としてワイヤボンディングのために役立つとき、階段状構造１４０の第２ノッチ１４４は、複数のチップに適応することができ、およびワイヤボンディングプロセスの実施を通して、チップは、第１ノッチ１４２において配置される回路層１９０に電気的に接続されることができる。それによって、シリコン基材１００の容量およびシリコン基材１００とチップとの間のワイヤボンディング距離を減少させることができる。

図２Ａから図２Ｇまでは、パッケージプロセスをチップ上で図１Ｐに描く半導体プロセスに適用することによって形成されるシリコン基材の使用を伴い実行する概略断面図である。図２Ｈは図２Ｇに描くチップパッケージ構造の概略平面図である。若干の構成要素は、図２Ｈにおいて、例証の目的およびより一層良好な理解のために省略されることに注目される。本具体例では、前記半導体プロセスの実行によって形成されるシリコン基材１００はチップ２１０を適応させるために適切である。

特に、シリコン基材１００のその後のプロセスにおいて、図２Ａを参照し、少なくともチップ２１０を、階段状構造１４０の第２ノッチ１４４においてまず配置する。図２Ａにおいて、２つのチップ２１０だけを概略的に描く。ここでは、チップ２１０の上側
表面２１０ａはそれぞれ、第１ノッチ１４２での回路層１９０の第２金属層１９４よりも低い。

図２Ｂに指し示すように、ワイヤボンディングプロセスを次いでチップ２１０を回路層１９０の第２金属層１９４に複数の導線２２０を通して接続するために実行する。はっきりいえば、本具体例では、チップ２１０を回路層１９０の第２金属層１９４に導線２２０を通して電気的に接続する。

図２Ｃを参照し、階段状構造１４０を、成形材料２３０で充填し、その成形材料は回路層１９０、金属シード層１７０、最終的な絶縁層１６０、チップ２１０、および導線２２０を封入する。次に、図２Ｄに指し示すように、成形材料２３０の１部分および回路層１９０の１部分は、成形材料２３０および第１金属層１９２が互いに実質整列するように薄くされる。本具体例に従い、成形材料２３０および回路層１９０を薄くする方法には、研磨が含まれる。

図２Ｅに指し示すように、シリコン基体１１０の背面は、チップ２１０の底部表面２１０ｂを薄くしてパッケージの小型化における要求を満足させることについて露出させる。ここでは、シリコン基体１１０を薄くする方法には、研磨プロセスまたはエッチングプロセスの実行が含まれる。図２Ｆを参照し、少なくとも金属パッド２４０は次いで、回路層１９０の第１金属層１９２上に形成され、および成形材料２３０によって露出される。図２Ｆでは、４つの金属パッド２４０だけを概略的に描く。ここでは、金属パッド２４０を形成する方法はたとえば、無電解めっきである。具体例に従い、金属パッド２４０の各々の厚さはおよそ０．１μｍである。その後、図２Ｇおよび２Ｈを参照し、カッティングプロセス（熱切断）を、カッティングツールの使用と共にシリコン基材１００を予め定めたパスに沿って切断し、および分けるために実行する。それにより、複数の個々のチップパッケージ構造２００を形成することができる。図２Ｇでは、２つのチップパッケージ構造２００だけを概略的に例証する。

手短には、本具体例でのチップパッケージ構造２００の製造プロセスに従い、半導体プロセスの実行により形成されるシリコン基材１００は、チップ２１０の担体として役立ち、およびチップ２１０を回路層１９０にシリコン基体１１０上でワイヤボンディングを通して電気的に接続する。さらに、成形プロセスを、チップ２１０を成形材料２３０中にシール（密封）するために、チップパッケージ構造２００を形成するように遂行する。このチップ２１０はそれぞれ、階段状構造１４０の第２ノッチ１４４において配置され、および従ってシリコン基材１００およびチップ２１０によって構成されるチップパッケージ構造２００は減少した厚さを持つ。

前記に基づき、本発明の半導体プロセスを実行することによって形成されるシリコン基材において、第１ノッチの第１深さは階段状構造において第２ノッチの第２深さよりも浅い。追加的に、第１ノッチの直径は第２ノッチの直径よりも長い。ここでは、チップはシリコン基材にワイヤボンディングを通して、チップパッケージ構造を形成するために電気的に接続されるとき、シリコン基材およびチップの背面を、チップパッケージ構造を小型化するように同時に研磨する。そのようなものとして、チップパッケージ構造は減少された厚さを持つことができる。結論として、パッケージの厚さは本発明に従い効果的に減少させることができる。

この技術において熟練する者に明らかなように、種々の修飾および変形を本発明に従う構造に対して、本発明の範囲または精神から外れることなく行うことができる。上記の点からみて、本発明は、本発明の修飾および変形を、それらが次の特許請求の範囲およびそれらの均等なものの範囲内に入ることを条件に守ることが意図される。

Claims (8)

1. 半導体プロセスであって、次の、すなわち
   シリコン基体を提供する工程、
   シリコン基体の表面を部分的に露出し、および少なくとも階段状構造を、シリコン基体上で、シリコン基体の表面をエッチングすることによって形成する工程であり、そこで、階段状構造は、第１深さを有する第1ノッチ、および第２深さを有する第２ノッチを持ち、第１深さは第２深さよりも浅く、および第１ノッチの直径は第２ノッチの直径よりも長い工程、
   最終的な絶縁層を階段状構造上に形成し、および金属シード層を最終的な絶縁層上に形成する工程、
   パターン化ホトレジスト層を金属シード層上に形成する工程で、そこで、パターン化ホトレジスト層は、回路層が形成されない金属シード層の部分を覆い、およびパターン化ホトレジスト層は、回路層が形成される金属シード層の他の部分を露出させる工程、
   金属シード層の露出された部分を覆う回路層を形成する工程、および
   パターン化ホトレジスト層およびパターン化ホトレジスト層下に配置される金属シード層の覆われた部分を除去する工程
   を具える、半導体プロセス。
2. 少なくとも階段状構造を形成する工程は、次の、すなわち
   第１絶縁層をシリコン基体上に形成する工程、
   第１パターン化ホトレジストマスクを第１絶縁層上に形成する工程、
   第１パターン化ホトレジストマスクにより露出される第１絶縁層の１部分を、第１パターン化ホトレジストマスクのエッチングマスクとしての使用を伴いエッチングし、およびパターン化第１絶縁層を形成する工程、
   第１パターン化ホトレジストマスクを除去する工程、
   第１深さを有する第１ノッチを、シリコン基体上に、パターン化第１絶縁層により露出されるシリコン基体をパターン化第１絶縁層のエッチングマスクとしての使用を伴いエッチングすることによって形成する工程、
   パターン化第１絶縁層を除去する工程、
   第１ノッチにおける第２絶縁層、第１ノッチを覆う第２絶縁層を形成する工程、
   第２パターン化ホトレジストマスクを第２絶縁層上に形成する工程、
   第２パターン化ホトレジストマスクにより露出される第２絶縁層の１部分を、第２パターン化ホトレジストマスクのエッチングマスクとしての使用を伴いエッチングし、およびパターン化第２絶縁層を形成する工程、
   第２パターン化ホトレジストマスクを除去する工程、
   第２深さを有する第２ノッチを、パターン化第２絶縁層により露出されるシリコン基体をパターン化第２絶縁層のエッチングマスクとしての使用を伴いエッチングすることによって形成する工程、および
   パターン化第２絶縁層を除去し、および階段状構造を形成する工程
   を具える、請求項１記載の半導体プロセス。
3. 回路層は、第１金属層および第２金属層を備え、第１金属層は、第１ノッチ上に位置付けられる金属シード層の露出された部分を覆い、および第２金属層は第１金属層を覆う、請求項１記載の半導体プロセス。
4. パターン化ホトレジスト層およびパターン化ホトレジスト層下に位置付けられる金属シード層の覆われた部分を除去して後、さらに、次の、すなわち
   少なくともチップを、第２ノッチにおいて配置する工程で、そこで、チップの上側表面は、第１ノッチにおいて位置付けられる回路層の第２金属層よりも低い工程、
   ワイヤボンディングプロセスを、チップを回路層の第２金属層に対して複数の導線を通して接続するために行う工程、
   階段状構造を、成形材料により充填する工程で、そこで、成形材料は、最終的な絶縁層、回路層、金属シード層、チップ、および複数の導線を封入する工程、
   成形材料の１部分および回路層の１部分を、成形材料および第１金属層が互いに実質整列するように薄くする工程
   シリコン基体およびチップを薄くし、およびチップのより一層低い表面を露出させる工程、および
   少なくとも金属パッドを、回路層の第１金属層上に形成する工程
   を具える、請求項３記載の半導体プロセス。
5. 請求項１記載の半導体プロセスを適用することによって形成されるシリコン基材であって、最終的な絶縁層は階段状構造を覆い、回路層は第１ノッチ上に位置付けられる金属シード層の露出された部分を覆い、および第２ノッチはチップを適応させる、シリコン基材。
6. チップは回路層に複数の導線を通して電気的に接続される、請求項５記載のシリコン基材。
7. チップパッケージ構造であって、次の、すなわち
   シリコン基体で、階段状構造を備えるもので、そこで、階段状構造は、第１深さを有する第１ノッチ、および第２深さを有する第２ノッチを持ち、第１深さは第２深さよりも浅く、および第１ノッチの直径は第２ノッチの直径よりも長いもの、
   絶縁層で、シリコン基体上に配置されるもので、および第１ノッチおよび第２ノッチを覆うもの、
   金属シード層で、第１ノッチ上に位置付けられる絶縁層を覆うもの、
   回路層で、第１ノッチ上に位置付けられる金属シード層を覆うもの、
   チップで、第２ノッチにおいて配置されるもので、そこで、チップの上側表面は回路層よりも低く、およびチップは回路層に複数の導線を通して電気的に接続するもの、
   成形材料で、絶縁層、金属シード層、回路層、チップ、および複数の導線を封入するもので、そこで、成形材料および回路層は互いに実質整列されるもの、および
   少なくとも金属パッドで、回路層上に配置されるもので、および成形材料により露出されるもの
   を具える、チップパッケージ構造。
8. 回路層は、第１金属層および第２金属層を備え、第１金属層は金属シード層を覆い、および第２金属層は第１金属層を覆う、請求項７記載のチップパッケージ構造。

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