JP2010032410A - イメージセンサおよびその製造方法 - Google Patents

Abstract

【課題】画素感度を維持したまま、画素領域の機械的強度を高め、従来よりも容易に製造可能なイメージセンサを提供する。
【解決手段】イメージセンサは、半導体基板と、半導体基板内に設けられた空洞部の上に配置され、入射光によって生じた熱エネルギーを電気信号に変換する第１の画素と、第１の画素と前記半導体基板との間に接続され、該第１の画素を前記空洞上に支持する支持部と、空洞部を介すことなく前記半導体基板上に固定設置された第２の画素とを備え、複数の前記第１の画素および複数の前記第２の画素が二次元配置されることによって画素領域を成し、第２の画素の各々は複数の前記第１の画素に隣接している。
【選択図】図２

Description

本発明は、イメージセンサおよびその製造方法に関する。

非冷却型（熱型）赤外線イメージセンサ（以下、単にセンサともいう）は、赤外線吸収層および熱電変換素子を備えた複数の画素から構成された装置である。赤外線吸収層は、赤外線を熱に変換し、熱電変換素子がこの熱を電気信号に変換する。

非冷却型赤外線イメージセンサでは、感度を向上させるために、或る画素の赤外線吸収層および熱電変換素子を、他の画素および周辺回路から熱的に分離する。真空パッケージに実装されるセンサにおいては、半導体基板と画素との間に空洞部を設け、画素をその空洞部の上に支持する。これにより、画素を他の画素や半導体基板から熱的に分離する。非冷却型赤外線イメージセンサは冷却器が不要であるので、小型で安価というメリットがある。
高感度ＳＯＩダイオード方式非冷却赤外線ＦＰＡ、小笹山泰浩、映像情報メディア学会技術報告 Ｖｏｌ.３２,Ｎｏ.６,ＰＰ.２１〜２６、Ｆｅｂ.２００８

ＣＤＥ（Chemical Dry Etching）等の等方性エッチングを用いて各画素の下方に空洞部を形成しようとした場合、隣接する画素間にある細い信号配線部の下方にも空洞部が形成される。従って、信号配線部も必然的に半導体基板から熱分離される。つまり、複数の画素から成る画素領域全体の下方が空洞化状態となる。これは、ＱＶＧＡ（Quarter Video Graphics Array）等の画素数の多いセンサにおいては、画素領域の機械的強度が弱くなってしまい、信頼性に問題が生じる。

非特許文献１では、画素領域全体の下方が空洞化しないように、ＤＴＩ（Deep Trench Isolation）プロセスを用いて隣接する画素間にエッチングストッパー膜を形成している。しかし、ＤＴＩプロセスは、微細なエッチング技術を必要とし、エッチング装置やエッチング条件等に制約も多い。このため、ＤＴＩプロセスは、容易に実行可能なプロセスではない。

そこで、画素感度を維持したまま、画素領域の機械的強度を高め、従来よりも容易に製造可能なイメージセンサを提供する。

本発明に係る実施形態に従ったイメージセンサは、半導体基板と、前記半導体基板内に設けられた空洞部の上に配置され、入射光によって生じた熱エネルギーを電気信号に変換する第１の画素と、前記第１の画素と前記半導体基板との間に接続され、該第１の画素を前記空洞上に支持する支持部と、前記空洞部を介すことなく前記半導体基板上に固定設置された第２の画素とを備え、
複数の前記第１の画素および複数の前記第２の画素が二次元配置されることによって画素領域を成し、前記第２の画素の各々は複数の前記第１の画素に隣接していることを特徴とする。

本発明に係る実施形態に従ったイメージセンサの製造方法は、半導体基板内に設けられた空洞部の上に配置され、入射光によって生じた熱エネルギーを電気信号に変換する第１の画素と、前記第１の画素と同じ構成を有し、前記半導体基板上に固定設置された第２の画素とを備えたイメージセンサの製造方法であって、
前記第１および前記第２の画素に含まれ熱エネルギーを電気信号に変換する熱電変換部を、前記半導体基板上に形成された絶縁膜中に埋め込むように形成し、前記第１の画素の前記熱電変換部の両側に第１のエッチングホールを形成し、同時に、前記第２の画素の前記熱電変換部の両側に第２のエッチングホールを形成し、前記第１および前記第２のエッチングホールを介して前記半導体基板を等方的にエッチングすることによって、前記第２の画素を前記半導体基板上に設置したまま、前記第１の画素の下に空洞部を形成することを具備し、
前記熱電変換部の両側にある２つの前記第２のエッチングホールの間の間隔Ｌ２は、前記熱電変換部の両側にある２つの前記第１のエッチングホールの間の間隔Ｌ１よりも広いことを特徴とする。

本発明によるイメージセンサは、画素感度を維持したまま、画素領域の機械的強度を高め、従来よりも容易に製造することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
第１の実施形態に従った非冷却型赤外線イメージセンサの構成を図１に示す。尚、全体の構成がわかるように、図１では赤外線吸収部を省略している。センサの画素領域は、マトリクス状に二次元配置された有効画素１および参照画素２を含む。

複数の信号配線６ａはカラム方向に延伸しており、複数の信号配線６ｂはロウ方向に延伸している。信号配線６ａと６ｂとは互いに直交する。第１の画素としての有効画素１は、支持部４と、検出セル３とを備えている。検出セル３は、赤外線信号を電気信号に変換するように構成されている。支持部４は、信号配線６ａおよび６ｂが形成されている半導体基板と検出セル３との間に接続され、空洞部８の上方に検出セル３を配置するように検出セル３を支持する。それと共に、支持部４は、その内部に配線を有し、信号配線６ａ、６ｂと検出セル３との間を電気的に接続する。これにより、有効画素１で検出された信号は、支持部４内の配線を介して信号配線６ａまたは６ｂに伝達され得る。また、有効画素１に印加すべき電圧を、信号配線６ａまたは６ｂから支持部４内の配線を介して有効画素１へ伝達することができる。

第２の画素としての参照画素２は、検出セル３を備えている。参照画素２は半導体基板上に固定設置されるので、支持部４は参照画素２にとって不要である。しかし、支持部４内の配線は、参照画素２において検出された参照信号を信号配線６ａまたは６ｂへ伝達し、あるいは、参照画素２に印加すべき電圧を、信号配線６ａまたは６ｂから参照画素２へ伝達するために必要である。

参照画素２において検出セル３は、半導体基板等の温度を検出する。カラム方向およびロウ方向において参照画素２に隣接する４つの画素は総て有効画素１である。さらに、画素領域の対角方向において参照画素２に隣接する４つの画素は総て有効画素１である。即ち、本実施形態では、参照画素２の周囲にある８つの画素は総て有効画素である。

図２に示すＡ−Ａ線に沿った断面図では、参照画素２とその両側に配置された２つの有効画素１とが現れている。空洞部８が半導体基板９内に設けられている。有効画素１は、空洞部８の上方に配置されている。図１で示したように、有効画素１は、支持部４によって半導体基板９に接続されており、空洞部８上で支持されている。

有効画素１は、検出セル３を含む。検出セル３は、熱電変換部３０と、セル配線３００と、保護絶縁膜１０ａ〜１０ｃとを含む。保護絶縁膜１０ａ〜１０ｃは、熱電変換部３０およびセル配線３００を被覆する。熱電変換部３０とセル配線３００とは電気的に導通しているが、図２では、それらの接続部を省略している。

赤外線吸収部７が、検出セル３、信号配線６ａおよび６ｂの上方を覆うように傘形状に形成されている。赤外線吸収部７は、シリコン酸化膜、シリコン窒化膜などの絶縁材料によって形成されている。赤外線吸収部７は、検出セル３と熱的に接続されている。赤外線吸収部７は、入射赤外線を吸収しこの赤外線を熱エネルギーに変換する。

このセンサは最終的に真空状態にされるので、支持部４と検出セル３との間の間隙、および、空洞部８内は真空となっている。つまり、検出セル３は、支持部４によって半導体基板９に接続されているが、それ以外の検出セル３の部分は真空の空洞部８を介して半導体基板９から分離されている。これにより、検出セル３の断熱性および感度が向上する。

信号配線６ａおよび６ｂは、保護絶縁膜１０ａ〜１０ｃに覆われている。信号配線６ａおよび信号配線６ｂは、それらの交差部において保護絶縁膜１０ａ〜１０ｃによって絶縁されている。有効画素１および参照画素２は、各々、信号配線６ａおよび６ｂによって囲まれた領域に１つずつ配置されている。

支持部４および検出セル３は、空洞部８の上方に配置される。空洞部８は、ＣＤＥ（Chemical Dry Etching）などのドライエッチングプロセスを用いて、エッチングホール５を介して半導体基板９を等方的にエッチングすることによって形成される。

支持部４はジグザグ状（九十九折（つづらおり）状）に形成され、その一端は信号配線６ａまたは６ｂに接続され、その他端は検出セル３に接続されている。検出セル３は、空洞部８の上方に浮いた状態で支持部４のみによって支持されている。支持部４は、保護絶縁膜１０ａ〜１０ｃによって覆われた配線４０を含む。配線４０の一端は信号配線６ａまたは６ｂと電気的に接続され、その他端は検出セル３と電気的に接続されている。

隣接する２つの空洞部８の間には、半導体基板９が存在し、その半導体基板９上に参照画素２が設けられている。参照画素２は、エッチングホール５および空洞部８が設けられていない点で有効画素１と異なる。参照画素２のその他の構成は、有効画素１の構成と同じでよい。

参照画素２にはエッチングホール５が設けられていないので、参照画素２の検出セル３の下には空洞部８が形成されていない。即ち、参照画素２の検出セル３の下には半導体基板９が存在し、参照画素２は半導体基板９上に直接に固定設置されている。

参照画素２にはエッチングホール５がないので、参照画素２の下部の半導体基板９は、参照画素２に隣接する有効画素１のエッチングホール５から横方向へのサイドエッチによってある程度削られる。このとき、エッチング量ＸをＬ１／２＜Ｘ＜Ｌ２／２とすれば、参照画素２は半導体基板９と一部接続した状態に維持され得る。ここで、Ｌ１は、有効画素１の検出セル３の横方向の幅であり、Ｌ２は参照画素２の検出セル３の横方向の幅である。横方向とは、半導体基板９の表面に対して平行な方向であり、カラム方向とロウ方向とがある。図２では、ロウ方向のみを示している。しかし、実際には、参照画素２はカラム方向にも有効画素１と隣接しているので、カラム方向においても同様のことが言える。

参照画素２と支持部４との間には間隙は設けられていない。よって、参照画素２の検出セル３、支持部４および信号配線部６ａ、６ｂは、保護絶縁膜１０ａ〜１０ｃによって一体に封止されている。便宜的に、一体形成された構造を参照画素２の検出セル３とする。

有効画素１および参照画素２に含まれる熱電変換部３０はｐｎ接合を有する。熱電変換部３０はこのｐｎ接合の順方向特性の温度依存性を利用して赤外線吸収部７の熱エネルギーを電気信号に変換する。このとき、電流が一定の場合、熱電変換部３０は、熱エネルギーに依存した順方向電圧を出力する。電圧が一定の場合、熱電変換部３０は、熱エネルギーに依存した順方向電流を出力する。

例えば、単位面積当たりの入射赤外線のパワーをＩ_{ｌｉｇｈｔ}、吸収効率をγ、単位画素当たりの赤外線吸収面積をＡ_Ｄ、検出セル３から半導体基板９への熱コンダクタンスをＧ_ｔｈ、ｐｎ接合の熱電変換係数をｄＶ／ｄＴとすると、熱電変換部３０の出力信号は式１で表される。
（Ｉ_{ｌｉｇｈｔ}Ａ_Ｄ／Ｇ_ｔｈ）（ｄＶ／ｄＴ） （式１）
赤外線センサの感度は、式１から明らかなように、検出セル３と半導体基板９との間の熱コンダクタンスＧ_ｔｈに反比例する。有効画素１は半導体基板９から断熱されているので、有効画素１では赤外線センサ素子としての感度が向上することが分かる。参照画素２は半導体基板９と熱的に接続されているので、参照画素２では半導体基板９の温度に依存した信号を出力することが分かる。即ち、参照画素２は、所謂、サーマルブラッグ画素として機能する。

本実施形態では、カラム方向またはロウ方向において１つの参照画素２に対して複数の有効画素１が隣接している。これは、参照画素２は、画素領域の端ではなく、その端よりも内側に設けられていることを意味する。さらに、参照画素２は、少なくともその底面の一部が半導体基板９上に固定されている。従って、参照画素２が配置された部分は、空洞部８を支持する支柱の機能を有する。これにより、画素領域の機械的強度が向上する。

また、参照画素２を画素領域内に散在させることによって、有効画素１の近傍における正確な参照信号を得ることができる。ここで、参照信号は、入射赤外線のないブラック状態における画素からの電気信号であり、半導体基板の温度等によるＤＣ成分またはノイズ成分を示す信号である。参照画素２は半導体基板９上に配置されているので、参照画素２の熱電変換部３０の温度は、有効画素１の近傍における半導体基板９の温度とほぼ等しい。従って、参照画素２は、正確な参照信号を出力することができる。よって、本実施形態では、有効画素１の電気信号から参照信号を引算することによって、入射赤外線に応じた有効かつ正確な信号を得ることができる。

参照画素２の部分のイメージ信号を補間するために、参照画素２に隣接する画素は、有効画素１であることが好ましい。例えば、カラム方向およびロウ方向において参照画素２に隣接する４つの画素を総て有効画素１にすることによって、参照画素２の部分のイメージ信号を容易に補間することができる。さらに、参照画素２の周囲にある８つの画素を総て有効画素１にすることによって、参照画素２の部分のイメージ信号をさらに容易に補間することができる。勿論、カラム方向またはロウ方向において参照画素２に隣接する２つの画素を有効画素１にしただけでも、参照画素２の部分のイメージ信号を補間することは可能である。

次に、本実施形態によるセンサの製造方法を説明する。

図３に示すように、まず、半導体基板９上に絶縁膜１０ａを堆積し、絶縁膜１０a上に熱電変換部３０を形成する。熱電変換部３０を覆うように絶縁膜１０ｂを形成する。これにより、絶縁膜１０ａおよび１０ｂ内に熱電変換部３０を埋め込むように形成する。半導体基板９としてＳＯＩ基板を用いた場合、ＳＯＩ基板の埋込み酸化膜（ＢＯＸ）を絶縁膜１０ａとして用いてもよい。この場合、熱電変換部３０は、ＳＯＩ層に形成される。

熱電変換部３０は、例えば、単結晶シリコンに形成されたｐｎダイオードを含む。絶縁膜１０ｂは、例えば、シリコン酸化膜であり、素子分離領域としても作用する。絶縁膜１０ａおよび１０ｂが熱電変換部３０を保護する。

次に、絶縁膜１０ｂ上に複数本の信号配線６ｂ（図１参照）を形成する。信号配線６ｂを覆うように絶縁膜（図示せず）を形成する。さらに、図４に示すように、この絶縁膜上に複数本の信号配線６ａ、セル配線３００、および、支持部配線４０を形成する。これにより、信号配線６ａと６ｂとが互いに絶縁された状態で形成される。信号配線６a、セル配線３００、および、支持部配線４０は、絶縁膜１０ｃによって覆われる。絶縁膜１０ａ〜１０ｃが信号配線６ａ、セル配線３００、および、支持部配線４０の保護絶縁膜として機能する。

次に、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いて、保護絶縁膜１０ａ〜１０ｃをエッチングすることによって、図５に示すように、エッチングホール５を形成する。エッチングホール５は、保護絶縁膜１０ａ〜１０ｃを貫通して、半導体基板９の表面に達するように形成される。エッチングホール５は、有効画素１の下方に空洞部８を形成するために形成される。エッチングホール５の形成工程により、支持部４がパターニングされ、支持部４が検出セル３、信号配線６ａおよび６ｂから分離される。ただし、検出セル３を支持するために、支持部４は、その一端において検出セル３に接続され、その他端において信号配線６ａまたは６ｂに接続されている（図１参照）。さらに、エッチングホール５の形成工程（支持部４のパターニング工程）によって、検出セル３のサイズおよび支持部４の幅等が決定される。

有効画素１の検出セル３の両側に形成された２つのエッチングホール５間の間隔をＬ１とする。即ち、Ｌ１は有効画素１の検出セル３の幅に該当し、Ｌ２は有効画素２の検出セル３の幅に該当する。参照画素２の検出セル３の両側に形成された２つのエッチングホール５間の間隔をＬ２とする。参照画素２が半導体基板９上に直接固定されるために、Ｌ２はＬ１よりも大きい必要がある。

ＲＩＥ等の異方性エッチングを用いて、支持部４上にある保護絶縁膜１０ｃの上部をエッチングしてもよい。これにより、支持部４の熱コンダクタンスを低減させることができるからである。

次に、図６に示すように、エッチングホール５を埋め込むように犠牲膜１１を堆積する。検出セル３上の犠牲層１１を除去することにより、検出セル３の上面を露出させる。露出された検出セル３上に絶縁膜を堆積し、この絶縁膜をパターニングする。これにより、検出セル３および犠牲層１１上に絶縁膜からなる赤外線吸収部７が形成される。赤外線吸収部７は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁材料からなる。しかし、赤外線吸収部７は、赤外線（〜１０μｍ）を吸収する特性を有する材料であれば、任意の材料でよい。

次に、図７に示すように、犠牲層１１を除去することで、赤外線吸収部７は傘構造に形成される。赤外線吸収部７は、検出セル３の上面の保護絶縁膜１０にのみ接触する。赤外線吸収部７は各画素ごとに分離されている。犠牲層１１はエッチングホール５内部からも除去される。これにより、半導体基板９がエッチングホール５の底面において露出される。

ＣＤＥを用いて、エッチングホール５を介して半導体基板９を等方的にエッチングする。半導体基板９のエッチング量は、Ｌ１／２以上、Ｌ２／２未満である。この条件を満たすことにより、有効画素１の検出セル３の両側にある複数のエッチングホール５からエッチングされた空洞は、有効画素１の下方で繋がる。これにより、空洞部８が、有効画素１の検出セル３の下方に形成される。有効画素１の検出セル３は中空に浮いた構造となり、半導体基板９と実質的に熱的に分離される。

一方、半導体基板９のエッチング量がＬ２／２未満であるので、参照画素２の検出セル３の両側にある複数のエッチングホール５からエッチングされた空洞は、参照効画２の下方で繋がらない。よって参照画素２の下部には半導体基板９が柱状に残置される。参照画素２の検出セル３は半導体基板９と熱的に接続したままとなる。

尚、本実施形態において、支持部４の形状は、九十九折りに限定しない。支持部４は、信号配線６ａと信号配線６ｂとの交差点近傍において、信号配線６ａまたは信号配線６ｂと接続されていた。しかし、支持部４は、信号配線６ａまたは信号配線６ｂの任意の箇所に接続してよい。

（参照画素２の配置例１）
本実施形態の参照画素２の具体的な配置例を説明する。図８に示す赤外線イメージセンサチップ１２は、画素領域（イメージエリア）１２ａと画素領域１２を制御する周辺回路１２ｂとを含む。図９は、図８の画素領域１２ａの一部を拡大した画素領域１２ｃを示す。画素領域１２ｃは、５行５列のアレイ状に画素が配置されている。

図９に示す枠２０は、参照画素２が配列された参照画素行２０である。残りの行は、有効画素１からなる有効画素行１３である。即ち、５行のうち１行全体が参照画素２からなる。即ち、参照画素２は、ロウ方向にライン状に配列されている。図８のイメージエリア１２ａは、図９の平面構成を繰り返すことによって形成されている。よって、参照画素行２０がセルアレイにおいて５行ごとに現れる。例えば、ＱＶＧＡの場合、図９に示す平面構造が水平方向に６４個、垂直方向に４８個、繰り返し配置される。

本実施形態では５行間隔で参照画素行２０を配置している。しかし、画素領域の応力歪および機械的強度を考慮し、参照画素行２０の配置間隔をより狭くまたは広くしても構わない。参照画素行２０のレイアウトは、エッチングホール５の形成工程で使用されるマスクを変更することによって簡単に変更することができる。

本実施形態の参照画素行２０の配置により、赤外線イメージセンサのＳ／Ｎ（Signal-to-Noise ratio）が向上する。これについては、図１０および１１を参照して説明する。参照画素２は半導体基板９と接続されていることから、参照画素２からの出力信号（参照信号）は、半導体基板９の温度を反映した電流−電圧特性を示す。有効画素１からの出力信号（有効信号）と参照信号との差分信号をとることによって、基板温度に影響を除いた赤外線信号を検出することができる。

従来では、図１０に示すように、参照画素２は、画素領域（イメージエリア）外に配置されていた。この場合、実際に赤外線を検出する有効画素１とサーマルブラック状態を検出する参照画素２との間の距離が大きかった。有効画素１と参照画素２との距離が大きいことは、参照画素２が有効画素１における温度に基づいた参照信号を出力できないことを意味する。また、有効画素１と参照画素２との距離のばらつきも大きい。通常、半導体基板９は、基板面内において温度分布を有し、基板の場所によって温度がばらつく。よって、有効画素１と参照画素２との距離のばらつきが大きいことは、参照画素２が、この温度分布に応じた参照信号を出力できないことを意味する。

例えば、ＱＶＧＡの場合、参照画素２がイメージエリアを取り囲むように配置されていたとしても、イメージエリアの中心部の有効画素Ｐ_{ｃｅｎｔｅｒ}と参照画素との距離は、画素ピッチＸの約１２０倍にもなる。イメージエリアの端部の有効画素Ｐ_ｅｄｇｅと参照画素との距離は、画素ピッチＸの約１倍である。よって、参照画素２は、有効画素１における温度を正確に反映した参照信号を出力できず、かつ、半導体基板９の温度分布に応じた参照信号を出力することができない。

これに対し、本実施形態では、図１１に示すように参照画素行２０がイメージエリア内に５行ごと（４行間隔）で配置されている。よって、有効画素１と参照画素２との距離は、画素ピッチの２倍以下であり、有効画素１と参照画素２との距離のばらつきも小さい。よって、参照画素２は、有効画素１における温度を正確に反映した参照信号を出力することができる。さらに、参照画素２は、半導体基板９の温度分布に応じた参照信号を出力することができる。このように、参照画素２が有効画素１の近傍に配置されているため、半導体基板９の温度分布の影響が小さくなり、その結果、Ｓ／Ｎが向上する。

本実施形態による配列例１のデータ読出し方法を説明する。図１２では、便宜上、３行２列に配列された６個の画素のみを示しているが、それ以上の個数の画素が画素領域に含まれていてもよい。イメージエリアの第２行目が参照画素行２０である。イメージエリアの第１行目および第３行目が有効画素行１３である。

行選択線３０１〜３０３は、行方向に配列された複数の画素に接続されている。垂直信号線３１および３２は、列方向に配列された複数の画素に接続されている。行選択線３０１〜３０３は、ｐｎ接合の一端（アノード側）に接続され、垂直信号線３１、３２は、ｐｎ接合の他端（カソード側）に接続されている。

行選択線３０１〜３０３は行選択回路５０に接続されている。行選択回路５０は、行選択線３０１〜３０３を介して参照画素行２０および有効画素行１３を順番に選択してバイアス電圧Ｖｄを印加する。尚、このとき、行選択回路５０の配線レイアウトを変えることで、行選択線３０１〜３０３の選択順番を任意に変更することができる。よって、行選択線３０１〜３０３の選択順番を変更するために、駆動パルス信号の順番を変更する必要はない。つまり、参照画素行２０を最初に選択することは、配線レイアウトを変えることで容易に実現することができる。参照画素行２０を最初に選択すれば、配列例１の読出し動作は、図１０に示す配列例と同様の動作とすることができる。つまり、配列例１のセンサは、周辺制御回路を変更することなく、配線レイアウトの変更のみで実施可能である。

垂直信号線３１、３２は、負荷トランジスタ４１に接続されている。負荷トランジスタ４１は、飽和領域で動作し、そのゲート電圧に応じて、選択されている行の画素に定電流を供給する。即ち、負荷トランジスタ４１は、定電流源として作用する。

垂直信号線３１および３２は、増幅回路ＡＭＰＣ１およびＡＭＰＣ２がそれぞれ接続されている。増幅回路ＡＭＰＣ１およびＡＭＰＣ２は、垂直信号線３１および３２から得られた信号を増幅するように構成されている。

行選択回路５０がバイアス電圧Ｖｄを選択行のｐｎ接合に印加すると、選択行のｐｎ接合が順バイアスされる。これにより、バイアス電圧Ｖｄからｐｎ接合の電圧降下Ｖｒｅｆを引いたカラム電圧（Ｖｄ−Ｖｒｅｆ）が垂直信号線３１、３２に発生する。一方、非選択行のｐｎ接合は、すべて逆バイアスされているので、行選択回路５０は垂直信号線３１、３２から分離されている。即ち、ｐｎ接合は、画素選択機能を担っているといってもよい。

有効画素１は、赤外線を受光すると、画素温度が上昇する。それにより、電圧降下Ｖｒｅｆが低下し、垂直信号線３１の電位（Ｖｄ−Ｖｒｅｆ）は高くなる。例えば、被写体温度が１Ｋ（ケルビン）変化すると、有効画素１の温度は約５ｍＫ変化する。熱電変換効率を１０ｍＶ／Ｋとすると、垂直信号線３１の電位は約５０μＶだけ上昇する。これは、バイアス電圧Ｖｄに比べて非常に小さい。このような低電圧の信号を増幅するために、各列に増幅トランジスタが設けられている。ここで、垂直信号線３１および３２には、同様の構成を有する増幅回路が接続されているので、便宜的に、垂直信号線３１に接続された増幅回路ＡＭＰＣ１の構成のみを説明する。

増幅回路ＡＭＰＣ１では、結合容量２１が増幅トランジスタ２７のゲートと垂直信号線３１との間に接続されている。結合容量２１は、増幅トランジスタ２７のゲートと垂直信号線３１とをＤＣ分離している。サンプリングトランジスタ２５が、増幅トランジスタ２７のゲートとドレインとの間に接続されている。増幅トランジスタ２７のドレインは、スイッチトランジスタ２６を介してノードＮ１に接続されている。蓄積容量２２１は、ノードＮ１とグランドとの間に接続されている。また、ノードＮ１は、読出しトランジスタ２４を介して読出し線３３に接続されている。読出しトランジスタ２４のゲートは、配線３４１を介して読出し回路６０に接続されている。リセットトランジスタ２３はリセット電圧Ｖｒｓと蓄積容量２２１の第１の電極との間に接続されている。リセットトランジスタ２３のゲートは、リセット信号ＲＳに接続されている。

増幅トランジスタ２７のゲート電圧Ｖｇは、垂直信号線３１の電圧の上昇に応じて立ち上がる。それによって、増幅トランジスタ２７のソース−ドレイン間に増幅電流が流れる。蓄積容量２２１は、増幅トランジスタ２７で増幅された電流を積分する。蓄積容量２２１に積分された電荷によって信号電圧Ｖｃ１がノードＮ１に発生する。信号電圧Ｖｃ１は、読出し回路６０によって読出しトランジスタ２４が選択されたときに読出し線３３を介して出力電圧Ｖｏｕｔとして出力される。読出し回路６０は、増幅回路ＡＭＰＣ１およびＡＭＰＣ２を順次選択するように構成されている。これにより、赤外線イメージセンサは、信号電圧Ｖｃ１およびＶｃ２を順次出力電圧Ｖｏｕｔとして読み出すことができる。

図１３を参照する、まず、ｔ１〜ｔ２において、リセット動作が実行される。リセット動作では、信号ＲＳが立ち上がり、図１２に示すリセットトランジスタ２３がオンになる。リセットトランジスタ２３は、リセット電圧ＶｒｓとノードＮ１とを導通させる。このとき、信号ＨＡＳＥＬも立ち上がり、スイッチトランジスタ２６がオンになる。スイッチトランジスタ２６はノードＮ１と増幅トランジスタ２７のドレインを導通させる。これにより、ノードＮ１および増幅トランジスタ２７のドレインの各電位が、リセット電圧Ｖｒｓに設定される。蓄積容量２２１は、リセット電圧Ｖｒｓに応じたリセット電荷が蓄積される。以下、このｔ１〜ｔ２の一連の動作をリセット動作という。

センサは、リセット動作後の状態を基準として信号線３１からの信号を検出する。リセット動作は、増幅回路ＡＭＰＣ１およびＡＭＰＣ２に同時に実行される。蓄積容量２２１、２２２の電圧はそれぞれＶｃ１およびＶｃ２とする。

ｔ２において、リセットトランジスタ２３およびスイッチトランジスタ２６をオフにすると、増幅トランジスタ２７のドレインは浮遊状態となる。このとき、信号ＳＭＰが立ち上がり、サンプリングトランジスタ２５がオンになる。サンプリングトランジスタ２５は、増幅トランジスタ２７のドレインとゲートとを導通させる。これにより、増幅トランジスタ２７のドレインとゲートとは同電位となる。また、同時に増幅トランジスタ２７のソース電位をＶｓに立ち上げる。さらに、ｔ２において信号ＶＣＬＫを立ち上げ、図１２の行選択回路５０が行選択線３０２にバイアス電圧Ｖｄを印加する。即ち、第１の選択期間ｔ２〜ｔ３において、行選択回路５０は参照画素行２０を選択する。

これにより、第１の選択期間ｔ２〜ｔ３において、垂直信号線３１の電圧ＶＳＬは除々に立ち上がり、増幅トランジスタ２７のゲート電圧Ｖｇは除々に立ち下がる。このように動作する理由は、次のとおりである。増幅トランジスタ２７のゲートとドレインとが同電位であるため、ゲート電圧Ｖｇ（ドレイン電圧）とソース電圧とが等しくなるまでドレインからソースへと電流が流れる。増幅トランジスタ２７は、Ｖｄｒａｉｎ＝Ｖｇ＞Ｖｇ−Ｖｔｈの関係より、飽和領域で動作している。増幅トランジスタ２７のドレイン電圧Ｖｄｒａｉｎおよびゲート電圧Ｖｇが閾値Ｖｓ＋Ｖｔｈに等しくなると、増幅トランジスタ２７のソース−ドレイン間の電流の流れは停止する。

ここで、増幅トランジスタ２７のソース−ドレイン間を流れる電流は、（Ｖｇ−（Ｖｓ＋Ｖｔｈ））^２に比例するので、ゲート電圧Ｖｇが閾値Ｖｓ＋Ｖｔｈに近づくに従って減少する。よって、ｔ２からｔ３に移行するに従い、ゲート電圧Ｖｇは閾値Ｖｓ＋Ｖｔｈに漸近していく。なお、本実施形態では、負電荷が増幅トランジスタ２７のゲート電極に供給されている。

定電流Ｉｆに応じた参照画素２の順方向電圧をＶｒｅｆとすると、サンプルトランジスタ２５がオフ状態である場合に、垂直信号線３１の電圧ＶＳＬは、Ｖｄ−Ｖｒｅｆとなる。ここで、参照画素２は、自己加熱成分Ｖｓｈおよび赤外線信号成分Ｖｓｉｇを含まない。自己加熱成分Ｖｓｈは、ジュール熱による自己加熱を反映する電圧成分である。赤外線信号成分Ｖｓｉｇは、入射赤外線の吸収による温度上昇に基づいた電圧成分である。

サンプルトランジスタ２５がオン状態である場合、垂直信号線３１の電圧ＶＳＬは、増幅トランジスタ２７のゲート電圧Ｖｇと結合容量２１の電圧Ｖｃｃとの和で定義される電圧に抑制されてしまう。このため、結合容量２１の容量をＣｃｃとし、増幅トランジスタ２７のゲートに蓄積される電荷量をＱｇとすると、式１が成り立つときに、はじめてＶＳＬ＝Ｖｄ−Ｖｒｅｆ、および、Ｖｇ＝Ｖｔｈ＋Ｖｓが成り立つ。即ち、増幅トランジスタ２７のゲートに負電荷が蓄積され、式２が成立すると、増幅トランジスタ２７のソース−ドレイン間の電流の流れが停止する。
Ｑｇ＝−（Ｖｄ−Ｖｒｅｆ−Ｖｔｈ−Ｖｓ）／Ｃｃｃ （式２）
このとき、式２における−（Ｖｄ−Ｖｒｅｆ−Ｖｔｈ−Ｖｓ）は、第１の選択期間ｔ２〜ｔ３におけるゲート電圧Ｖｇの変化量ΔＶｇである。

上述のとおり、ゲート電圧Ｖｇが閾値Ｖｓ＋Ｖｔｈに近づくと、増幅トランジスタ２７の電流駆動能力が次第に低下する。よって、第１の選択期間ｔ２〜ｔ３が短いと、増幅トランジスタ２７のゲートに負電荷を充分に蓄積することができず、式２を満たすことができない。従って、第１の選択期間ｔ２〜ｔ３は、ゲート電圧Ｖｇが閾値Ｖｓ＋Ｖｔｈにほぼ等しくなるように長期間に設定する。この第１の選択期間ｔ２〜ｔ３に関しては後述する。

第１の選択期間の後、信号ＳＭＰを立ち下げ、サンプリングトランジスタ２５をオフにする。これにより、増幅トランジスタ２７のゲートは、式２を満たしつつ、浮遊状態になる。

次に、ｔ４〜ｔ５において、リセット動作を実行し、再度、増幅トランジスタ２７のドレイン電圧をリセット電圧Ｖｒｓにする。

続いて、第２の選択期間ｔ５〜ｔ６において、行選択回路５０が有効画素行１にバイアス電圧Ｖｄを印加する。これにより、有効画素１のｐｎ接合には、順方向電圧（Ｖｒｅｆ−Ｖｓｈ−Ｖｓｉｇ）がかかる。ここで、有効画素１は、自己加熱成分Ｖｓｈおよび赤外線信号成分Ｖｓｉｇの分だけ温度が高いため、ｐｎ接合には、Ｖｒｅｆよりも（Ｖｓｈ＋Ｖｓｉｇ）だけ低い電圧がかかる。従って、垂直信号線３１の電圧ＶＳＬは、ＶＳＬ＝Ｖｄ−Ｖｒｅｆ＋Ｖｓｈ＋Ｖｓｉｇとなる。また、増幅トランジスタ２７のゲート電圧Ｖｇは、Ｖｇ＝（Ｖｄ−Ｖｒｅｆ＋Ｖｓｈ＋Ｖｓｉｇ）−（Ｖｄ−Ｖｒｅｆ−Ｖｔｈ−Ｖｓ）＝Ｖｓｈ＋Ｖｓｉｇ＋Ｖｔｈ＋Ｖｓとなる。即ち、ゲート電圧Ｖｇは、閾値Ｖｔｈ＋Ｖｓに自己加熱成分Ｖｓｈおよび赤外線信号成分Ｖｓｉｇを加えた電圧になる。

増幅トランジスタ２７のソース−ドレイン間に流れる電流Ｉｄｓは、（Ｖｇ−Ｖｔｈ）^２＝（Ｖｓｈ＋Ｖｓｉｇ＋Ｖｓ）^２に比例する。なお、電流Ｉｄｓは、ソース電圧Ｖｓを変更することによって制御することができる。

第２の選択期間ｔ５〜ｔ６において信号ＨＡＳＥＬが立ち上がっているので、スイッチトランジスタ２６はオン状態である。従って、蓄積容量２２１は、ゲート電圧Ｖｇが閾値Ｖｓ＋Ｖｔｈから変化するときに、その変化量に基づく電荷を蓄積する。第２の選択期間ｔ５〜ｔ６においてゲート電圧Ｖｇは閾値Ｖｓ＋ＶｔｈからＶｓｈ＋Ｖｓｉｇだけ変化する。よって、蓄積容量２２１は、リセット動作後の電荷量を基準として、自己加熱成分Ｖｓｈおよび赤外線信号成分Ｖｓｉｇのみを増幅した電荷量を蓄積する。蓄積容量２２１内の電荷量の変化によって、ノードＮ１の電圧Ｖｃ１は、リセット動作後の電位を基準として（Ｖｓｈ＋Ｖｓｉｇ）を増幅した電圧だけ変化する。

増幅回路ＡＭＰＣ２も、増幅回路ＡＭＰＣ１と同様に動作するので、ノードＮ２の電圧Ｖｃ２は、リセット動作後の電位を基準として（Ｖｓｈ＋Ｖｓｉｇ）を増幅した電圧だけ変化する。

信号Ｈ１およびＨ２は、それぞれ読出しトランジスタ２４のゲート３４１および読出しトランジスタ３５のゲート３４２に印加される電圧である。読出し回路６０が信号Ｈ１およびＨ２を異なるタイミングで出力することによって、読出しトランジスタ２４および３５が順次オンになる。これにより、ノードＮ１の電圧Ｖｃ１およびノードＮ２の電圧Ｖｃ２が順に出力電圧Ｖｏｕｔとして読み出される。

上記実施形態は、従来、基板温度安定化のために必要であったペルチェ素子やカメラ回路での撮像中のシャッター(固定パターン除去)動作が不要となる。

次に、参照画素２の画像補正方法に関して説明する。参照画素２からの出力信号Ｖｏｕｔは半導体基板温度を反映した電圧信号または電流信号であるため、周辺部に配置された有効画素１からの赤外線に応じた出力信号を参照し、補正する必要がある。画像補正に関しては、一般的なイメージセンサと同じように、周辺部の有効画素１の出力の平均値とする方法や、有効画素１との位置関係に応じた重み係数を考慮した補正方法などがある。

以上のことから、本実施形態により、赤外線イメージセンサにおいて、従来よりもプロセスを簡易化でき、かつ、赤外線信号のノイズ成分となる半導体基板温度の変化に対して従来よりも影響の受けない、赤外線イメージセンサを提供できる。

（第２の実施形態）
（参照画素２の配置例２）
図１４および図１５に示すように、第２の実施形態による配置例２では、例えば、５行５列のイメージエリアの中心位置に、参照画素２を配置する。残りの画素は有効画素１から構成されている。参照画素２を含む画素行は、参照画素行２０aとする。

配置例２のその他の構成は、配置例１と同様でよい。また、配置例２の製造方法も配置例１のそれと同様でよい。ただし、エッチングホール５の形成工程において、配置例２におけるマスクパターンは配置例１のそれと異なる。

配置例２の回路構成および駆動方法は、配置例１のそれらと異なる。より詳細には、図１５に示すように、参照画素２は、有効画素１に対応する行選択線３０２および垂直信号線３２とは別個に、行選択線４０１および垂直信号線３２ａを必要とする。参照画素２のｐｎ接合のアノードは、行選択線４０１に接続され、そのカソードは垂直信号線３２aに接続される。従って、参照画素２が設けられた行および列には、行選択線および垂直信号線が追加されている。

垂直信号線３２aは参照画素２を参照する列の結合容量２１に接続されている。行選択線４０１と垂直信号線３２aは、規制抵抗や規制容量の影響を小さくするために、例えば、保護絶縁膜１０を介した別の層にそれぞれ設けてもよい。有効画素１からの赤外線信号の読出し動作は、配置例１の動作と同様である。画像補正方法についても、参照画素２の周辺部の有効画素１を利用することで可能である。配置例２は、配置例１と同様の効果を得ることができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

第１の実施形態に従った赤外線イメージセンサの平面図。 第１の実施形態に従った赤外線イメージセンサの断面図。 第１の実施形態に従った赤外線イメージセンサの製造方法を示す断面図。 図３に続く、赤外線イメージセンサの製造方法を示す断面図。 図４に続く、赤外線イメージセンサの製造方法を示す断面図。 図５に続く、赤外線イメージセンサの製造方法を示す断面図。 図６に続く、赤外線イメージセンサの製造方法を示す断面図。 参照画素の配置例を示す平面図。 図８の画素領域１２ａの一部を拡大した画素領域１２ｃを示す図。 従来の参照画素の配置を示す画素領域の平面図。 第１の実施形態による参照画素の配置を示す画素領域の平面図。 第１の実施形態に従った赤外線センサの構成を示す回路図。 第１の実施形態に従った赤外線センサの動作を示すタイミング図。 第２の実施形態に従った赤外線イメージセンサの平面図。 第２の実施形態に従った赤外線センサの構成を示す回路図。

符号の説明

1…有効画素、１３…有効画素行、２…参照画素、２０、２０a…参照画素行、３…検出セル、３０…熱電変換部、３００…セル配線部、４…支持部、４０…支持配線部、５…エッチングホール、６、６ａ、６ｂ…信号配線、７…赤外線吸収部、８…空洞部、９…半導体基板、１０、１０ａ、１０ｂ、１０ｃ…保護絶縁膜、１１…犠牲層、１２…イメージセンサチップ、１２ａ…イメージエリア、１２ｂ…回路部、１２ｃ…イメージセンサの一部、３０１、３０２、３０３、４０１…行選択線、３１、３２、３２ａ…垂直信号線、５０…行選択回路、４１…負荷トランジスタ、２１…結合容量、２２１、２２２…蓄積容量、２３…リセットトランジスタ、２４…列選択トランジスタ、２５…サンプルトランジスタ、２６…スイッチトランジスタ、２７…増幅トランジスタ、３３…水平選択線、６０…読み出し回路

Claims (13)

1. 半導体基板と、
   前記半導体基板内に設けられた空洞部の上に配置され、入射光によって生じた熱エネルギーを電気信号に変換する第１の画素と、
   前記第１の画素と前記半導体基板との間に接続され、該第１の画素を前記空洞上に支持する支持部と、
   前記空洞部を介すことなく前記半導体基板上に固定設置された第２の画素とを備え、
   複数の前記第１の画素および複数の前記第２の画素が二次元配置されることによって画素領域を成し、
   前記第２の画素の各々は複数の前記第１の画素に隣接していることを特徴とするイメージセンサ。
2. 前記第２の画素は、前記画素領域の端部よりも内側に設けられていることを特徴とする請求項１に記載のイメージセンサ。
3. 前記第２の画素は、前記画素領域内に散在するように配置されていることを特徴とする請求項１に記載のイメージセンサ。
4. 前記第２の画素は、前記画素領域の平面内においてライン状に配列されていることを特徴とする請求項１に記載のイメージセンサ。
5. 前記第２の画素に隣接する画素は総て前記第１の画素であることを特徴とする請求項１に記載のイメージセンサ。
6. 前記第２の画素は、前記半導体基板の温度を電気信号に変換するサーマルブラック素子であることを特徴とする請求項１から請求項５のいずれか１項に記載のイメージセンサ。
7. 前記第１の画素および前記第２の画素は、赤外線を吸収し該赤外線を熱エネルギーに変換する赤外線吸収部と、前記赤外線吸収部に接続され該赤外線吸収部の熱を電気信号に変換する熱電変換部とを含むことを特徴とする請求項１に記載のイメージセンサ。
8. 前記第１の画素および前記第２の画素は、前記空洞部上に配置されるか、あるいは、前記半導体基板上に配置されるかにおいて相違するが、その他の構成において同一であることを特徴とする請求項１に記載のイメージセンサ。
9. 半導体基板内に設けられた空洞部の上に配置され、入射光によって生じた熱エネルギーを電気信号に変換する第１の画素と、前記第１の画素と同じ構成を有し、前記半導体基板上に固定設置された第２の画素とを備えたイメージセンサの製造方法であって、
   前記第１および前記第２の画素に含まれ熱エネルギーを電気信号に変換する熱電変換部を、前記半導体基板上に形成された絶縁膜中に埋め込むように形成し、
   前記第１の画素の前記熱電変換部の両側に第１のエッチングホールを形成し、同時に、前記第２の画素の前記熱電変換部の両側に第２のエッチングホールを形成し、
   前記第１および前記第２のエッチングホールを介して前記半導体基板を等方的にエッチングすることによって、前記第２の画素を前記半導体基板上に設置したまま、前記第１の画素の下に空洞部を形成することを具備し、
   前記熱電変換部の両側にある２つの前記第２のエッチングホールの間の間隔Ｌ２は、前記熱電変換部の両側にある２つの前記第１のエッチングホールの間の間隔Ｌ１よりも広いことを特徴とするイメージセンサの製造方法。
10. 前記半導体基板のエッチングにおいて、前記半導体基板の表面に対して平行方向にエッチングされる該半導体基板の距離は、（Ｌ１）＊１／２よりも大きく、（Ｌ２）＊１／２よりも小さいことを特徴とする請求項９に記載のイメージセンサの製造方法。
11. 前記イメージセンサは、前記第１の画素と前記半導体基板との間に接続され、該第１の画素を前記空洞上に支持する支持部をさらに備え、
    前記エッチングホールの形成と同時に、前記支持部がパターニングされることを特徴とする請求項９に記載にイメージセンサの製造方法。
12. 前記イメージセンサは、前記第１の画素と前記半導体基板との間に接続され、該第１の画素を前記空洞上に支持する支持部をさらに備え、
    前記エッチングホールの形成と同時に、前記支持部がパターニングされることを特徴とする請求項１０に記載にイメージセンサの製造方法。
13. 前記熱電変換部の両側にある２つの前記第１のエッチングホールから形成される前記空洞部は前記半導体基板の等方性エッチングにより互いに繋がり、
    前記熱電変換部の両側にある２つの前記第２のエッチングホールから形成される前記空洞部は前記半導体基板の等方性エッチングにより互いに繋がらないことを特徴とする請求項９に記載のイメージセンサの製造方法。

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