JP2010032466A

JP2010032466A - Method of manufacturing semiconductor device

Info

Publication number: JP2010032466A
Application number: JP2008197511A
Authority: JP
Inventors: Takashi Saito; 隆齊藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-07-31
Filing date: 2008-07-31
Publication date: 2010-02-12

Abstract

PROBLEM TO BE SOLVED: To provide a technique capable of performing accurate probe inspection at short times. SOLUTION: In a chip domain group in which probe inspection is collectively performed, chip domains 1CJ the properties thereof are actually measured from contact of probe needles are deployed separately every other chip domain, while, for properties of chip domains 1CH without contact of probe needles, the properties are derived by performing interpolation calculation based on actual measurement of the chip domain 1CJ nearest to the chip domain 1CH concerned. For example, when the chip domain 1CH exists on a diagonal line of the chip domains 1CJ the actual measurement is obtained, interpolation calculation is performed based on the actual measurement of four chip domains 1CJ in the interpolation domain HK4 nearest to the chip domain 1CH concerned. COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置の製造技術に関し、特に、プローブ針を検査用電極に接触させて半導体素子の電気特性を検査する検査工程に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device manufacturing technique, and more particularly to a technique that is effective when applied to an inspection process for inspecting electrical characteristics of a semiconductor element by bringing a probe needle into contact with an inspection electrode.

特開平７−２３５５７２号公報（特許文献１）は、インデックス送りの回数を軽減し、検査効率を向上させることができる半導体ウエハのプロービング方法を開示している。すなわち、プローブカードとして縦および横にそれぞれ複数個連続するチップに対応する複数の垂直プローブ針を有するプローブカードを用い、このプローブカードで検査する複数のチップ領域を一つのインデックス区域として設定し、このインデックス区域を縦横に敷き詰めて半導体ウエハ上の全チップを被った場合に形成される最小面積となる領域をコンタクト領域として半導体ウエハ上に設定する。このような状況下で、コンタクト領域内を左端の上端のインデックス区域から左端の下端のインデックス区域まで、半導体ウエハをインデックス送りするようにしたものである。
特開平７−２３５５７２号公報 Japanese Patent Laid-Open No. 7-235572 (Patent Document 1) discloses a semiconductor wafer probing method that can reduce the number of index feeds and improve the inspection efficiency. That is, using a probe card having a plurality of vertical probe needles corresponding to a plurality of chips vertically and horizontally as a probe card, a plurality of chip areas to be inspected by this probe card are set as one index area, A region that is the minimum area formed when all the chips on the semiconductor wafer are covered by covering the index area vertically and horizontally is set as a contact region on the semiconductor wafer. Under such circumstances, the semiconductor wafer is index-fed in the contact area from the index area at the upper left end to the index area at the lower left end.
JP 7-235572 A

ダイオード素子が形成された半導体チップ（以下、単にチップと記す）は、そのチップが搭載されるデバイスに対する高集積化および高密度化の要求に伴って小型化が進んでいる。また、そのチップが複数形成される半導体ウエハ（以下、単にウエハと記す）は大口径化が進み、１枚当たりのウエハに形成されるチップ数も増えている。 2. Description of the Related Art A semiconductor chip (hereinafter simply referred to as a chip) on which a diode element is formed has been reduced in size with a demand for higher integration and higher density of a device on which the chip is mounted. Further, semiconductor wafers (hereinafter simply referred to as “wafers”) on which a plurality of chips are formed are becoming larger in diameter, and the number of chips formed on each wafer is also increasing.

また、上記ダイオード素子が可変容量ダイオードである場合には、近年では低容量かつ狭偏差であることが求められており、プローブ検査の高精度化が求められている。 In addition, when the diode element is a variable capacitance diode, in recent years, it is required to have a low capacity and a narrow deviation, and high accuracy of probe inspection is required.

本発明者は、上記ダイオード素子の形成された小型チップが大口径化の進んだウエハに形成されている場合において、ウエハ当たりのプローブ検査には以下のような課題があることを見出した。 The present inventor has found that the probe inspection per wafer has the following problems when the small chip on which the diode element is formed is formed on a wafer having a large diameter.

すなわち、ウエハの大口径化が進み、１枚当たりのウエハに形成されるチップ数も増えていることから、全チップに対してプローブ検査を実施すると、ウエハ１枚当たりではプローブ検査に要する時間が長大化することになる。そのため、プローブ検査工程へウエハが受け入れられ、プローブ検査が完了してウエハが払い出されるまでの間隔が長くなってしまい、チップ製造の工期の短縮化を妨げてしまうことが懸念される。たとえば、ウエハの径が約５インチ（約１２７ｍｍ）である場合には、１枚当たりのウエハに形成されるチップ数は約１３４４００個であり、全チップに対するプローブ検査に要する時間は約３時間４０分であった。また、ウエハの径が約６インチ（約１５２．４ｍｍ）である場合には、１枚当たりのウエハに形成されるチップ数は約２１６５１２個であり、全チップに対するプローブ検査に要する時間は約５時間３２分であった。 In other words, since the diameter of the wafer has been increased and the number of chips formed on each wafer has increased, when probe inspection is performed on all chips, the time required for probe inspection per wafer is increased. It will be long. Therefore, there is a concern that the wafer is received in the probe inspection process, the interval from when the probe inspection is completed to when the wafer is dispensed becomes longer, and the shortening of the manufacturing period of the chip manufacturing is hindered. For example, when the diameter of the wafer is about 5 inches (about 127 mm), the number of chips formed on one wafer is about 134400, and the time required for probe inspection for all chips is about 3 hours 40 Minutes. Further, when the diameter of the wafer is about 6 inches (about 152.4 mm), the number of chips formed on one wafer is about 216512, and the time required for the probe inspection for all the chips is about 5 times. The time was 32 minutes.

また、ダイオード素子が可変容量ダイオードである場合には、プローブ検査ではダイオード素子の容量特性が測定される。そのため、チップの小型化が進むと、隣り合うプローブ針の間隔が狭くなり、測定結果には浮遊容量の影響が現れたり、隣り合うプローブ針間のクロストークおよびリーク電流の影響が現れたりするようになり、測定結果の精度を低下させてしまうことが懸念される。 When the diode element is a variable capacitance diode, the capacitance characteristic of the diode element is measured in the probe inspection. For this reason, as the chip becomes smaller, the distance between adjacent probe needles becomes narrower, and the measurement results may be affected by stray capacitance, or may be affected by crosstalk and leakage current between adjacent probe needles. Therefore, there is a concern that the accuracy of the measurement result is lowered.

本発明の目的は、短時間で精度のよいプローブ検査を実施できる技術を提供することにある。 An object of the present invention is to provide a technique capable of performing an accurate probe inspection in a short time.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成され、主面内では所定数の前記チップ領域を含む複数の検査領域が規定された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記複数の検査領域の各々において選択された所定数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）１つの前記検査領域における前記選択された所定数のチップ領域に対応する前記複数のプローブ針の先端を接触させ、前記複数のプローブ針が接触している前記選択された所定数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを１つの前記検査領域分だけ移動し、隣接する他の１つの前記検査領域と前記複数のプローブ針を対向させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
前記複数の検査領域の各々における前記選択された所定数のチップ領域は、互いに１つの前記チップ領域分だけ離間して選択され、
前記（ｃ）工程は、さらに、
（ｃ１）前記１つの検査領域内における前記選択された所定数のチップ領域以外の前記複数のチップ領域の前記電気特性を、前記選択された所定数のチップ領域の前記電気特性結果を補間計算することにより求める工程、
を含む。 A method for manufacturing a semiconductor device according to the present invention includes:
(A) A semiconductor wafer is prepared that is partitioned into a plurality of chip areas, each of which has a semiconductor element formed therein, and a plurality of inspection areas including a predetermined number of the chip areas are defined in the main surface. And placing the semiconductor wafer on a wafer stage of a prober,
(B) A plurality of probe needles arranged to correspond to a predetermined number of the chip regions selected in each of the plurality of inspection regions and in contact with the semiconductor wafer to be electrically connected to the semiconductor element Preparing a probe card equipped with
(C) The tips of the plurality of probe needles corresponding to the selected predetermined number of tip regions in one inspection region are brought into contact with each other, and the selected predetermined number of tips in contact with the plurality of probe needles Measuring the electrical properties of the region,
(D) After the step (c), the wafer stage is moved by one inspection region, and the other adjacent inspection region is made to face the plurality of probe needles;
(E) After the step (d), a step of repeating the steps after the step (c),
Including
The selected predetermined number of chip regions in each of the plurality of inspection regions are selected apart from each other by one chip region;
The step (c) further includes:
(C1) Interpolating the electrical characteristics of the plurality of chip areas other than the selected predetermined number of chip areas in the one inspection area, and interpolating the electrical characteristics results of the selected predetermined number of chip areas Process
including.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

すなわち、短時間で精度のよいプローブ検査を実施できる。 That is, accurate probe inspection can be performed in a short time.

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。 Before describing the present invention in detail, the meaning of terms in the present application will be described as follows.

ウエハとは、半導体素子および回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。 A wafer is a single crystal silicon substrate (generally a substantially planar circular shape) used for manufacturing semiconductor elements and circuits, an SOI (Silicon On Insulator) substrate, a sapphire substrate, a glass substrate, other insulating, anti-insulating or semiconductor substrates, and the like. A composite substrate. In addition, the term “semiconductor device” as used herein refers not only to a semiconductor device such as a silicon wafer or a sapphire substrate or an insulator substrate, but particularly to a TFT (Thin Film Transistor) and unless otherwise specified. It also includes those made on other insulating substrates such as glass such as STN (Super-Twisted-Nematic) liquid crystal.

デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。 The device surface is a main surface of a wafer on which a device pattern corresponding to a plurality of chip regions is formed by lithography.

プローブ針または単に針とは、その先端が伝統的なプローブ針状のものの他、先端が細くなった針状の接触端子、先端がピラミッド形状の接触端子、その他の形状のバンプ電極などを含むものとする。 A probe needle or simply a needle includes a needle-shaped contact terminal with a narrowed tip, a pyramid-shaped contact terminal with a tip of a traditional probe needle, a bump electrode with other shapes, etc. .

テスタ（Test System）とは、半導体素子および回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。 The tester (Test System) is for electrically inspecting semiconductor elements and circuits, and generates a signal such as a predetermined voltage and a reference timing.

プローブカードとは、検査対象となるウエハと接触するプローブ針および多層配線基板などを有する構造体であり、信号を対象となるウエハへ送るものをいう。 The probe card is a structure having a probe needle and a multilayer wiring board that are in contact with a wafer to be inspected, and that sends a signal to the wafer to be inspected.

プローバとは、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。 A prober refers to an inspection apparatus having a sample support system including a probe card and a wafer stage on which a wafer to be inspected is placed.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. In addition, when referring to the constituent elements in the embodiments, etc., “consisting of A” and “consisting of A” do not exclude other elements unless specifically stated that only the elements are included. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。 In addition, when referring to materials, etc., unless specified otherwise, or in principle or not in principle, the specified material is the main material, and includes secondary elements, additives It does not exclude additional elements. For example, unless otherwise specified, the silicon member includes not only pure silicon but also an additive impurity, a binary or ternary alloy (for example, SiGe) having silicon as a main element.

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。 In addition, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。 In the drawings used in the present embodiment, even a plan view may be partially hatched to make the drawings easy to see.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

本実施の形態の半導体装置は、たとえば可変容量ダイオード（半導体素子）を有するものである。この本実施の形態の半導体装置の製造工程について図１〜図１８を用いて説明する。 The semiconductor device of the present embodiment has, for example, a variable capacitance diode (semiconductor element). A manufacturing process of the semiconductor device of this embodiment will be described with reference to FIGS.

図１は、本実施の形態の半導体装置の製造工程を示したフローチャートである。 FIG. 1 is a flowchart showing a manufacturing process of the semiconductor device of the present embodiment.

まず、図２に示すように、ｎ型の導電型を有する不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ型高濃度基板（半導体ウエハ）１を用意する。このｎ型高濃度基板１にドープされた不純物の濃度は、たとえば１×１０^１９個／ｃｍ^３〜１×１０^２０個／ｃｍ^３程度とすることを例示できる。また、ｎ型高濃度基板１は、複数のチップ領域に区画され、各々のチップ領域にそれぞれ可変容量ダイオードの素子が形成される。 First, as shown in FIG. 2, a wafer-like n-type high-concentration substrate (semiconductor wafer) 1 made of Si (silicon) doped with an n-type impurity (for example, Sb (antimony)) at a high concentration. Prepare. For example, the concentration of the impurity doped in the n-type high-concentration substrate 1 is, for example, about 1 × 10 ¹⁹ / cm ³ to 1 × 10 ²⁰ / cm ³ . The n-type high-concentration substrate 1 is partitioned into a plurality of chip regions, and variable capacitance diode elements are formed in the respective chip regions.

続いて、ｎ型高濃度基板１の主面上にｎ型の導電型を有する不純物（たとえばＰ（リン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ型低濃度層２を形成する（工程Ｐ１）。このｎ型低濃度層２は、抵抗率が約１００Ωｃｍ以上であり、その厚さは、たとえば約１５μｍ程度とし、ドープされた不純物の濃度は、１×１０^１６個／ｃｍ^３〜１×１０^１９個／ｃｍ^３程度とすることを例示できる。 Subsequently, an n-type Si layer doped with an impurity having an n-type conductivity type (for example, P (phosphorus)) is epitaxially grown on the main surface of the n-type high-concentration substrate 1 to thereby form the n-type low-concentration layer 2. Is formed (step P1). The n-type low concentration layer 2 has a resistivity of about 100 Ωcm or more, a thickness of about 15 μm, for example, and a concentration of doped impurities of 1 × 10 ¹⁶ atoms / cm ³ to 1 × 10 ^19. It can be exemplified to be about ³ / cm ³ .

次に、図３に示すように、ｎ型高濃度基板１に熱酸化処理を施し、ｎ型低濃度層２の表面に膜厚０．４μｍ〜１μｍ程度の酸化シリコン膜３を形成する（工程Ｐ２）。 Next, as shown in FIG. 3, the n-type high concentration substrate 1 is subjected to a thermal oxidation process to form a silicon oxide film 3 having a thickness of about 0.4 μm to 1 μm on the surface of the n-type low concentration layer 2 (process). P2).

続いて、ｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜（図示は省略）を成膜し、このフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、開口部を形成する。続いて、残ったフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、ｎ型低濃度層２の表面の酸化シリコン膜３に次の工程において形成するｐ型拡散層を形成するための開口部６を選択的に形成する。 Subsequently, a photoresist film (not shown) is formed on the silicon oxide film 3 on the surface of the n-type low concentration layer 2, and this photoresist film is patterned by a photolithography technique to form an opening. Subsequently, the silicon oxide film 3 is etched using the remaining photoresist film as a mask, and an opening for forming a p-type diffusion layer to be formed in the next step on the silicon oxide film 3 on the surface of the n-type low concentration layer 2 6 is formed selectively.

次に、開口部６内を含むｎ型低濃度層２上に、たとえばＰＢＦ（Poly Boron Film）などのドーピング材料を塗布する。続いて、約９００℃程度の雰囲気中にてｎ型高濃度基板１をアニールすることにより、そのｎ型低濃度層２にｐ型不純物であるＢ（ホウ素）をドーピングし、ｐ型拡散層７を形成する。続いて、Ｎ_２（窒素）雰囲気中において、ｎ型高濃度基板１に約１０００℃程度の熱処理を施すことにより、ｐ型拡散層７とｎ型低濃度層２とによるＰＮ接合を形成し、可変容量ダイオードの素子を形成することができる（工程Ｐ３）。 Next, a doping material such as PBF (Poly Boron Film) is applied on the n-type low concentration layer 2 including the inside of the opening 6. Subsequently, by annealing the n-type high concentration substrate 1 in an atmosphere of about 900 ° C., the n-type low concentration layer 2 is doped with B (boron) as a p-type impurity, and the p-type diffusion layer 7 Form. Subsequently, in a N ₂ (nitrogen) atmosphere, the n-type high concentration substrate 1 is subjected to a heat treatment at about 1000 ° C. to form a PN junction between the p-type diffusion layer 7 and the n-type low concentration layer 2, An element of a variable capacitance diode can be formed (process P3).

次に、可変容量ダイオードの電気特性、すなわち容量特性、順方向電圧特性および逆方向電流特性の測定（プローブ検査）を行う（工程Ｐ４）。ここで、図４は、その容量特性、順方向電圧特性および逆方向電流特性の測定を行う検査システムを示した説明図である。 Next, measurement (probe inspection) of electrical characteristics of the variable capacitance diode, that is, capacitance characteristics, forward voltage characteristics, and reverse current characteristics is performed (process P4). Here, FIG. 4 is an explanatory diagram showing an inspection system that measures the capacitance characteristic, the forward voltage characteristic, and the reverse current characteristic.

図４に示すように、この検査システムは、ウエハプローバＷＰ、コントローラＣＲ、および測定器（テスタ）ＤＴなどから構成されている。ウエハプローバＷＰには、ウエハ状のｎ型高濃度基板１の裏面と対向してｎ型高濃度基板１が載置されるウエハステージＷＳ、複数のプローブ針ＰＮおよび前記複数のプローブ針ＰＮを支持するプローブカードＰＣが配置されている。ウエハステージＷＳは、ｎ型高濃度基板１に裏面から基準となる電位を供給する電極としての機能も有するものであり、ｎ型高濃度基板１の裏面を真空吸着して、ｎ型高濃度基板１の裏面との電気的接続を確実にしている。また、ウエハステージＷＳは、ｎ型高濃度基板１の主面と水平な一方向であるＸ方向、ｎ型高濃度基板１の主面と水平かつ前記Ｘ方向と直行するＹ方向、およびｎ型高濃度基板１の主面に対して垂直なＺ方向へ動作し、検査対象のチップ領域とプローブ針ＰＮの先端との位置を合わせることのできる構造を有している。コントローラＣＲは、ウエハプローバＷＰおよび測定器ＤＴなどの各機器の動作を制御する機能を有する。測定器ＤＴは、コントローラＣＲからの制御信号によって前述の容量特性、順方向電圧特性および逆方向電流特性を測定し、測定結果をコントローラＣＲへ送信する機能を有する。 As shown in FIG. 4, the inspection system includes a wafer prober WP, a controller CR, and a measuring instrument (tester) DT. The wafer prober WP supports a wafer stage WS on which the n-type high concentration substrate 1 is placed facing the back surface of the wafer-shaped n-type high concentration substrate 1, a plurality of probe needles PN, and the plurality of probe needles PN. A probe card PC is arranged. The wafer stage WS also has a function as an electrode for supplying a reference potential to the n-type high-concentration substrate 1 from the back side. The n-type high-concentration substrate 1 is vacuum-adsorbed on the back side of the n-type high-concentration substrate 1. The electrical connection with the back surface of 1 is ensured. The wafer stage WS includes an X direction that is one direction parallel to the main surface of the n-type high concentration substrate 1, a Y direction that is horizontal to the main surface of the n type high concentration substrate 1 and perpendicular to the X direction, and an n type. It has a structure that moves in the Z direction perpendicular to the main surface of the high concentration substrate 1 and can align the position of the tip region to be inspected and the tip of the probe needle PN. The controller CR has a function of controlling the operation of each device such as the wafer prober WP and the measuring device DT. The measuring device DT has a function of measuring the above-described capacity characteristic, forward voltage characteristic, and reverse current characteristic according to a control signal from the controller CR, and transmitting the measurement result to the controller CR.

ところで、前述したように、ｎ型高濃度基板１は複数のチップ領域に区画され、各々のチップ領域にそれぞれ可変容量ダイオードの素子が形成されている。ここで、図５は、ウエハ状のｎ型高濃度基板１において、位置決め用のオリエンテーションフラット（ＯＦ）から対向するトップ（Ｔｏｐ）方向へ配列されたある一列のチップ領域群について、それぞれに形成された可変容量ダイオードに同一バイアスを印加した場合における容量特性をグラフ化して示したものである。図５に示すように、ウエハ状のｎ型高濃度基板１において区画された複数のチップ領域のうち、ある一列のチップ領域群を例にとって容量値を測定してみると、隣り合うチップ領域間では容量値の増減傾向が連続していることがわかる。また、図示は省略するが、順方向電圧値および逆方向電流値についても、隣り合うチップ領域間では増減傾向が連続している。 By the way, as described above, the n-type high concentration substrate 1 is partitioned into a plurality of chip regions, and elements of variable capacitance diodes are formed in the respective chip regions. Here, FIG. 5 is formed for each of a row of chip region groups arranged in the top (Top) direction facing the orientation flat (OF) for positioning in the wafer-like n-type high concentration substrate 1. 3 is a graph showing capacitance characteristics when the same bias is applied to the variable capacitance diode. As shown in FIG. 5, when a capacitance value is measured by taking, as an example, a chip region group in one row among a plurality of chip regions partitioned in the wafer-like n-type high concentration substrate 1, the space between adjacent chip regions is shown. Then, it turns out that the increase / decrease tendency of a capacitance value is continuing. Although illustration is omitted, the forward voltage value and the reverse current value also continue to increase or decrease between adjacent chip regions.

そこで、本実施の形態では、可変容量ダイオードの容量特性、順方向電圧特性および逆方向電流特性の測定（プローブ検査）を以下のように行う。 Therefore, in the present embodiment, the measurement (probe inspection) of the capacitance characteristic, forward voltage characteristic, and reverse current characteristic of the variable capacitance diode is performed as follows.

まず、図６は、プローブ検査が行われるウエハ状のｎ型高濃度基板１の平面と、その一部の拡大したものとを示している。 First, FIG. 6 shows a plane of a wafer-like n-type high-concentration substrate 1 on which probe inspection is performed, and a partially enlarged view thereof.

ｎ型高濃度基板１の主面は、複数（数万個〜数十万個程度）のチップ領域１Ｃに区画されており、それぞれに可変容量ダイオードの素子が形成されている。本実施の形態では、ｎ型高濃度基板１の主面に形成されたチップ領域１Ｃが数万個〜数十万個程度と多数であることから、プローブカードＰＣに複数のプローブ針ＰＮを備えさせ、複数のチップ領域１Ｃに一括してプローブ針ＰＮを接触させることによって、チップ領域１Ｃとプローブ針ＰＮとの接触回数を減らし、プローブ検査に要する時間を短縮することが図られている。たとえば、図４を用いて説明したＸ方向に沿って２本かつＹ方向に沿って８本の計１６本のプローブ針ＰＮをプローブカードＰＣに設け、Ｘ方向で４個かつＹ方向で１６個の計６４個のチップ領域１Ｃからなるチップ領域群（検査領域）１ＣＧに対して一括してプローブ検査を行うものであり、１６本のプローブ針ＰＮのそれぞれが１個のチップ領域１Ｃと接触する。図６において、１つのチップ領域群１ＣＧ中でハッチングを付して示してあるチップ領域１Ｃはプローブ針ＰＮが実際に接触するチップ領域１Ｃであり、１つのチップ領域１Ｃおきに離間して配置されている。このようなチップ領域群１ＣＧは、互いに離間せずにＸ方向およびＹ方向で連続して複数規定され、全チップ領域１Ｃのそれぞれが複数のチップ領域群１ＣＧのいずれかに含まれるように規定されている。１つのチップ領域群１ＣＧにおいて、実際にプローブ針ＰＮが接触するチップ領域１Ｃ（ハッチングを付して図示）については、プローブ針ＰＮの接触による実測により容量特性、順方向電圧特性および逆方向電流特性が測定される。一方、１つのチップ領域群１ＣＧにおいて、プローブ針ＰＮが接触しないチップ領域１Ｃについても容量特性、順方向電圧特性および逆方向電流特性が求められるが、詳細は図９〜図１１を用いて後述する。 The main surface of the n-type high-concentration substrate 1 is partitioned into a plurality (tens of thousands to several hundreds of thousands) of chip regions 1C, and each element of a variable capacitance diode is formed. In the present embodiment, since the chip region 1C formed on the main surface of the n-type high concentration substrate 1 is as large as several tens of thousands to several hundreds of thousands, the probe card PC includes a plurality of probe needles PN. In addition, by bringing the probe needles PN into contact with the plurality of tip regions 1C at once, the number of times of contact between the tip region 1C and the probe needles PN is reduced, and the time required for probe inspection is reduced. For example, a total of 16 probe needles PN, two along the X direction and eight along the Y direction described with reference to FIG. 4, are provided in the probe card PC, and four in the X direction and 16 in the Y direction. A total of 64 tip regions 1C consisting of 64 tip regions 1C are collectively subjected to probe inspection, and each of the 16 probe needles PN is in contact with one tip region 1C. . In FIG. 6, a tip region 1 C indicated by hatching in one tip region group 1 CG is a tip region 1 C where the probe needle PN actually contacts, and is spaced apart every other tip region 1 C. ing. A plurality of such chip region groups 1CG are defined continuously in the X direction and the Y direction without being separated from each other, and all the chip regions 1C are defined to be included in any of the plurality of chip region groups 1CG. ing. In one tip region group 1CG, a tip region 1C (shown with hatching) that is actually in contact with the probe needle PN is shown by capacitance characteristics, forward voltage characteristics, and reverse current characteristics by actual measurement by contact with the probe needle PN. Is measured. On the other hand, in one tip region group 1CG, the capacitance region, the forward voltage property, and the backward current property are also required for the tip region 1C that is not in contact with the probe needle PN. Details will be described later with reference to FIGS. .

図７および図８は、１つのチップ領域群１ＣＧに対するプローブ検査が完了した後における、次のチップ領域群１ＣＧへの移動（以降、インデックス移動と記す）方向を示している。 7 and 8 show the direction of movement to the next chip region group 1CG (hereinafter referred to as index movement) after the probe inspection for one chip region group 1CG is completed.

本実施の形態では、Ｘ方向で４個かつＹ方向で１６個のチップ領域１Ｃ群をチップ領域群１ＣＧ（図６も参照）とし、このようなサイズのチップ領域群１ＣＧをインデックス移動サイズとしてコントローラＣＲに登録する。それにより、Ｘ方向で次のチップ領域群１ＣＧへ移動する場合には、１個のチップ領域群１ＣＧ（４個のチップ領域１Ｃに相当）分だけＸ方向に移動し（図７参照）、Ｙ方向で次のチップ領域群１ＣＧへ移動する場合には、１個のチップ領域群１ＣＧ（１６個のチップ領域１Ｃに相当）分だけＹ方向に移動（図８参照）することになる。 In the present embodiment, four chip areas 1C group in the X direction and 16 chip areas 1C in the Y direction are set as the chip area group 1CG (see also FIG. 6), and the chip area group 1CG having such a size is set as the index movement size. Register with CR. Thereby, when moving to the next chip area group 1CG in the X direction, the movement is made in the X direction by one chip area group 1CG (corresponding to four chip areas 1C) (see FIG. 7). When moving to the next chip area group 1CG in the direction, the movement is made in the Y direction by one chip area group 1CG (corresponding to 16 chip areas 1C) (see FIG. 8).

本実施の形態では、プローブ針ＰＮの接触により容量特性、順方向電圧特性および逆方向電流特性が実測されるチップ領域１Ｃ（ハッチングを付して図示）以外のチップ領域１Ｃについては、容量特性、順方向電圧特性および逆方向電流特性が実測された周囲のチップ領域１Ｃの測定結果を基に補間計算を行うことで容量特性、順方向電圧特性および逆方向電流特性を求める。これは、図５を用いて前述したように、隣り合うチップ領域１Ｃ間では容量値、順方向電圧値および逆方向電流値の増減傾向が連続していることから、一部のチップ領域１Ｃについては、実測を省略して補間計算により容量特性、順方向電圧特性および逆方向電流特性を求めるようにしたものである。 In the present embodiment, the tip region 1C other than the tip region 1C (shown with hatching) in which the capacitance characteristic, the forward voltage characteristic, and the reverse current characteristic are actually measured by contact with the probe needle PN, Capacitance characteristics, forward voltage characteristics, and reverse current characteristics are obtained by performing interpolation calculation based on the measurement results of the surrounding chip region 1C where the forward voltage characteristics and the reverse current characteristics are actually measured. As described above with reference to FIG. 5, the increase / decrease tendency of the capacitance value, the forward voltage value, and the reverse current value is continuous between the adjacent chip regions 1C. In this example, the actual measurement is omitted, and the capacitance characteristic, the forward voltage characteristic, and the reverse current characteristic are obtained by interpolation calculation.

ここで、図９〜図１１は、その補間計算により容量特性、順方向電圧特性および逆方向電流特性を求めるチップ領域１ＣＨ（＊マークを付して図示）と、その補間計算に用いられる実測値が計測されたチップ領域１ＣＪ（ハッチングを付して図示）の位置関係を示す説明図である。 Here, FIG. 9 to FIG. 11 show the chip region 1CH (shown with * mark) for obtaining the capacity characteristic, the forward voltage characteristic and the reverse current characteristic by the interpolation calculation, and the actual measurement value used for the interpolation calculation. It is explanatory drawing which shows the positional relationship of the chip | tip area | region 1CJ (it attaches | subjects and shows hatching) where was measured.

実測値が計測されたチップ領域１ＣＪの対角線上にチップ領域１ＣＨが存在する場合（図９参照）には、そのチップ領域１ＣＨに最も近い補間領域ＨＫ４内の４つのチップ領域１ＣＪの実測値を基に補間計算を行い、そのチップ領域１ＣＨの容量特性、順方向電圧特性および逆方向電流特性を求める。また、実測値が計測されたチップ領域１ＣＪの配列間にチップ領域１ＣＨが存在する場合（図１０および図１１参照）には、そのチップ領域１ＣＨに最も近い補間領域ＨＫ６内の６つのチップ領域１ＣＪの実測値を基に補間計算を行い、そのチップ領域１ＣＨの容量特性、順方向電圧特性および逆方向電流特性を求める。１つのチップ領域１ＣＨの容量特性、順方向電圧特性および逆方向電流特性に関する補間計算は、補間に必要な実測値が出揃った時点で開始するものであり、プローブ針ＰＮの接触による実測中あるいは次のチップ領域群１ＣＧへの移動中のいずれの状況下で行ってもよく、補間計算に必要な実測値が出揃った時点で開始すればよい。それにより、チップ領域１Ｃの容量特性、順方向電圧特性および逆方向電流特性の測定工程のスループットを向上することができる。また、本実施の形態において、補間計算法としては、スプライン補間法またはＢスプライン補間法を例示することができる。 When the chip area 1CH exists on the diagonal line of the chip area 1CJ where the actual measurement values are measured (see FIG. 9), the actual measurement values of the four chip areas 1CJ in the interpolation area HK4 closest to the chip area 1CH are used as the basis. Then, the interpolation characteristic is calculated, and the capacity characteristic, forward voltage characteristic and reverse current characteristic of the chip region 1CH are obtained. When the chip area 1CH exists between the arrangements of the chip areas 1CJ in which the actual measurement values are measured (see FIGS. 10 and 11), the six chip areas 1CJ in the interpolation area HK6 closest to the chip area 1CH are included. Interpolation calculation is performed on the basis of the actual measurement values, and the capacitance characteristics, forward voltage characteristics, and reverse current characteristics of the chip region 1CH are obtained. Interpolation calculation related to the capacitance characteristics, forward voltage characteristics, and reverse current characteristics of one chip region 1CH is started when actual measurement values necessary for the interpolation are obtained, and during or after the actual measurement due to contact with the probe needle PN. This may be performed under any circumstances during the movement to the chip region group 1CG, and may be started when actual measurement values necessary for the interpolation calculation are obtained. Thereby, the throughput of the measurement process of the capacitance characteristic, forward voltage characteristic, and reverse current characteristic of the chip region 1C can be improved. In this embodiment, examples of the interpolation calculation method include a spline interpolation method and a B-spline interpolation method.

図１２は、プローブ針ＰＮ群の一度の接触によりプローブ検査が一括して行われるチップ領域群１ＣＧの大きさについて比較説明する説明図である。 FIG. 12 is an explanatory diagram for comparing and explaining the size of the tip region group 1CG in which probe inspection is performed collectively by a single contact of the probe needle PN group.

本実施の形態のチップ領域群１ＣＧでは、含まれる全６４個のチップ領域１Ｃのうち、実際にプローブ針ＰＮが接触するのは１６個である。たとえば、同じ１６個のチップ領域１Ｃにプローブ針ＰＮを接触させ、かつ補間計算はせず全チップ領域１Ｃに対して実測で諸特性を求めるとした場合のチップ領域群１ＣＧＣは、１６個のチップ領域１Ｃから形成されることになり、面積比で本実施の形態のチップ領域群１ＣＧの１／４となる。すなわち、本実施の形態のようにチップ領域群１ＣＧを規定することにより、一度に容量特性、順方向電圧特性および逆方向電流特性が求めることのできる領域が大きく規定できるようになるので、１枚のウエハ状のｎ型高濃度基板１当たりの測定時間を大幅に向上することが可能となり、全チップ領域１Ｃを実測する場合に比べて測定時間を１／４にすることができる。 In the tip region group 1CG of the present embodiment, among the 64 tip regions 1C included, the probe needles PN actually make contact with 16 pieces. For example, the chip region group 1CGC when the probe needle PN is brought into contact with the same 16 chip regions 1C, and various characteristics are obtained by actual measurement for all the chip regions 1C without performing interpolation calculation, is 16 chips. The area 1C is formed, and the area ratio is 1/4 of the chip area group 1CG of the present embodiment. That is, by defining the chip region group 1CG as in the present embodiment, a region in which the capacitance characteristics, the forward voltage characteristics and the reverse current characteristics can be obtained at a time can be largely defined. The measurement time per wafer-like n-type high-concentration substrate 1 can be greatly improved, and the measurement time can be reduced to ¼ compared with the case where the entire chip region 1C is actually measured.

ところで、チップ領域１Ｃの小型化が進んだ場合には、図１２に示したチップ領域群１ＣＧＣのように連続配列されたチップ領域群に複数のプローブ針ＰＮが接触できるようにそれらプローブ針ＰＮをプローブカードＰＣに設けると、隣り合うプローブ針ＰＮの間隔が狭くなる。このように隣り合うプローブ針ＰＮの間隔が狭くなると、容量特性、順方向電圧特性および逆方向電流特性の測定結果には、浮遊容量の影響が現れたり、隣り合うプローブ針ＰＮ間のクロストークおよびリーク電流の影響が現れたりするようになり、測定結果の精度を低下させてしまうことが懸念される。このような浮遊容量、リーク電流およびクロストークは、隣接するプローブ針ＰＮおよびプローブ針ＰＮと電気的に接続する配線の間の距離に反比例して大きくなる。本実施の形態では、図６を用いて説明したように、１つのチップ領域群１ＣＧ内で、プローブ針ＰＮが実際に接触するチップ領域１Ｃ（図９〜図１１中ではチップ領域１ＣＪ）は、１つのチップ領域１Ｃおきに離間して配置されている。それにより、チップ領域１Ｃの小型化が進んだ場合でも、隣接するプローブ針ＰＮおよびプローブ針ＰＮと電気的に接続する配線の間の距離を大きく確保することが可能となる。すなわち、本実施の形態によれば、可変容量ダイオードの素子が形成されたチップ領域１Ｃの容量特性、順方向電圧特性および逆方向電流特性の測定結果に、浮遊容量の影響が現れたり、隣り合うプローブ針ＰＮ間のクロストークおよびリーク電流の影響が現れたりしてしまう不具合を防ぎ、測定結果の精度の低下を防ぐことができる。 By the way, when the chip area 1C is miniaturized, the probe needles PN are arranged so that a plurality of probe needles PN can come into contact with the chip area group continuously arranged like the chip area group 1CGC shown in FIG. When the probe card PC is provided, the interval between adjacent probe needles PN is reduced. When the interval between the adjacent probe needles PN becomes narrow in this way, the measurement results of the capacitance characteristic, the forward voltage characteristic, and the reverse current characteristic are affected by stray capacitance, and crosstalk between adjacent probe needles PN and There is a concern that the influence of the leakage current may appear and the accuracy of the measurement result is lowered. Such stray capacitance, leakage current, and crosstalk increase in inverse proportion to the distance between the adjacent probe needle PN and the wiring electrically connected to the probe needle PN. In the present embodiment, as described with reference to FIG. 6, in one tip region group 1CG, the tip region 1C (the tip region 1CJ in FIGS. 9 to 11) with which the probe needle PN actually contacts is They are spaced apart every other chip region 1C. Thereby, even when the chip region 1C is downsized, it is possible to ensure a large distance between the adjacent probe needle PN and the wiring electrically connected to the probe needle PN. That is, according to the present embodiment, the influence of the stray capacitance appears in the measurement results of the capacitance characteristics, the forward voltage characteristics, and the reverse current characteristics of the chip region 1C where the elements of the variable capacitance diodes are formed or adjacent to each other. It is possible to prevent problems such as the crosstalk between the probe needles PN and the influence of leakage current from appearing, and to prevent a decrease in accuracy of measurement results.

図１３は、ウエハ状のｎ型高濃度基板１に形成された全チップ領域１Ｃに対して実測で容量値（容量特性）を求めた場合の容量値分布を示す鳥瞰図であり、図１４は、本実施の形態である実測および補間計算を組み合わせて全チップ領域１Ｃの容量値を求めた場合の容量値分布を示す鳥瞰図である。また、図１５は、全チップ領域１Ｃに対して実測で容量値を求めた場合と、実測および補間計算を組み合わせて全チップ領域１Ｃの容量値を求めた場合との誤差を示すヒストグラムである。これら図１３〜図１５から、実測値１４．１ｐＦ〜１５．７ｐＦの範囲において、本実施の形態である実測および補間計算を組み合わせて求めた容量値は、±１０ｆＦの精度で一致していることが確認できた。すなわち、本実施の形態によれば、容量特性の測定結果の制度の低下を防ぎつつ、容量特性の測定（プローブ検査工程）時間の大幅な短縮化が可能となる。 FIG. 13 is a bird's-eye view showing a capacitance value distribution when capacitance values (capacitance characteristics) are obtained by actual measurement for all chip regions 1C formed on the wafer-like n-type high concentration substrate 1. FIG. It is a bird's-eye view which shows the capacitance value distribution at the time of calculating | requiring the capacitance value of 1 C of all chip area | regions combining the actual measurement and interpolation calculation which are this Embodiment. FIG. 15 is a histogram showing an error between when the capacitance value is obtained by actual measurement for all the chip regions 1C and when the capacitance value of all chip regions 1C is obtained by combining actual measurement and interpolation calculation. From these FIG. 13 to FIG. 15, the capacitance value obtained by combining the actual measurement and the interpolation calculation according to the present embodiment in the range of the actual measurement value of 14.1 pF to 15.7 pF matches with the accuracy of ± 10 fF. Was confirmed. That is, according to the present embodiment, it is possible to significantly shorten the time for measuring the capacitance characteristic (probe inspection process) while preventing the system of the measurement result of the capacitance characteristic from being lowered.

次に、図１６に示すように、ｎ型高濃度基板１上に酸化シリコン膜８を堆積する（工程Ｐ５）。続いて、ＣＶＤ法によりｎ型高濃度基板１上にＰＳＧ（Phospho Silicate Glass）膜９を堆積する。次いで、ＰＳＧ膜９上に窒化シリコン膜１０を堆積し（工程Ｐ６）、ＰＳＧ膜９および窒化シリコン膜１０からなる表面保護膜を形成する。 Next, as shown in FIG. 16, a silicon oxide film 8 is deposited on the n-type high concentration substrate 1 (process P5). Subsequently, a PSG (Phospho Silicate Glass) film 9 is deposited on the n-type high concentration substrate 1 by the CVD method. Next, a silicon nitride film 10 is deposited on the PSG film 9 (process P6), and a surface protective film composed of the PSG film 9 and the silicon nitride film 10 is formed.

続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして窒化シリコン膜１０、ＰＳＧ膜９および酸化シリコン膜８をドライエッチングし、ｐ型拡散層７に達する開口部１１を形成する（工程Ｐ７）。 Subsequently, the silicon nitride film 10, the PSG film 9, and the silicon oxide film 8 are dry-etched using a photoresist film patterned by photolithography as a mask to form an opening 11 reaching the p-type diffusion layer 7 (process P7). ).

次に、開口部１１の内部を含むｎ型高濃度基板１上にＡｌ（アルミニウム）およびＳｉ（シリコン）からなる合金膜を蒸着する。続いて、フォトレジスト膜をマスクにして、そのＡｌおよびＳｉからなる合金膜をエッチングすることにより、表面電極１２を形成する（工程Ｐ８）。 Next, an alloy film made of Al (aluminum) and Si (silicon) is deposited on the n-type high concentration substrate 1 including the inside of the opening 11. Subsequently, the surface electrode 12 is formed by etching the alloy film made of Al and Si using the photoresist film as a mask (process P8).

次に、図１７に示すように、表面電極１２や表面保護膜などが形成されたｎ型高濃度基板１の主面の水素等を除去するための熱処理を施した後、ｎ型高濃度基板１の主面に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付ける。続いて、ｎ型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型高濃度基板１を薄くする（工程Ｐ９）。なお、ｎ型高濃度基板１の裏面を研削した後に、さらにｎ型高濃度基板１の裏面をライトエッチングしてもよい。 Next, as shown in FIG. 17, after performing heat treatment for removing hydrogen and the like on the main surface of the n-type high-concentration substrate 1 on which the surface electrode 12 and the surface protective film are formed, the n-type high-concentration substrate A protective tape (not shown) made of plastic for protecting the main surface is attached to the main surface of 1. Subsequently, the back surface of the n-type high-concentration substrate 1 is ground by grinding, and the n-type high-concentration substrate 1 is thinned according to the package form described later (process P9). Note that after the back surface of the n-type high concentration substrate 1 is ground, the back surface of the n-type high concentration substrate 1 may be further light-etched.

次に、上記保護テープを剥がし、ｎ型高濃度基板１を洗浄した後、ｎ型高濃度基板１の裏面にＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜を堆積する。続いて、そのＡｕ／Ｓｂ／Ａｕからなる多層膜をウェットエッチングし、裏面電極１３を形成する（工程Ｐ１０）。 Next, the protective tape is peeled off, the n-type high concentration substrate 1 is washed, and then a multilayer film made of Au (gold) / Sb (antimony) / Au is deposited on the back surface of the n-type high concentration substrate 1. Subsequently, the multilayer film made of Au / Sb / Au is wet-etched to form the back electrode 13 (process P10).

次に、図１８に示すように、ｎ型高濃度基板１をダイシングにより分割し、単位素子の可変容量ダイオードのチップ１４に分割する（工程Ｐ１１）。続いて、個々のチップ１４を封止樹脂により封止し、パッケージングする（工程Ｐ１２）。このパッケージングにおいては、リード１５にチップ１４の裏面電極１３を接続する。そして、表面電極１２を、ボンディングワイヤ１６を介してリード１７と電気的に接続する。続いて、リード１５、１７、チップ１４およびボンディングワイヤ１６を封止樹脂１８により封止することにより、リード１５、１７の一部を実装用に外部に露出させたパッケージを形成する。 Next, as shown in FIG. 18, the n-type high-concentration substrate 1 is divided by dicing, and is divided into variable capacitance diode chips 14 as unit elements (step P11). Subsequently, the individual chips 14 are sealed with a sealing resin and packaged (process P12). In this packaging, the back electrode 13 of the chip 14 is connected to the lead 15. Then, the surface electrode 12 is electrically connected to the lead 17 through the bonding wire 16. Subsequently, the leads 15 and 17, the chip 14 and the bonding wire 16 are sealed with a sealing resin 18, thereby forming a package in which a part of the leads 15 and 17 is exposed to the outside for mounting.

その後、封止樹脂１８の外周面にレーザー印字等の極性識別マークを形成する。以上のように製造された本実施の形態のパッケージは、配線（実装）基板に実装（工程Ｐ１３）することで用いることができる。 Thereafter, a polarity identification mark such as laser printing is formed on the outer peripheral surface of the sealing resin 18. The package of the present embodiment manufactured as described above can be used by mounting (process P13) on a wiring (mounting) substrate.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態では、補間計算により可変容量ダイオードの素子の容量特性、順方向電圧特性および逆方向電流特性を補間計算により求めることを例示したが、容量特性、順方向電圧特性および逆方向電流特性以外の直流特性を補間計算によって求めてもよい。また、他の種類のダイオード素子の直流特性の測定に適用してもよく、たとえばショットキバリアダイオードまたはスイッチングダイオードにおける逆方向電圧特性の測定に用いてもよい。 In the above embodiment, the capacitance characteristic, the forward voltage characteristic and the reverse current characteristic of the element of the variable capacitance diode are obtained by the interpolation calculation. However, the capacity characteristic, the forward voltage characteristic and the reverse current characteristic are exemplified. Other direct current characteristics may be obtained by interpolation calculation. Further, the present invention may be applied to measurement of DC characteristics of other types of diode elements, and may be used, for example, to measure reverse voltage characteristics in a Schottky barrier diode or a switching diode.

本発明の半導体装置の製造方法は、たとえばプローブ針を検査用電極に接触させてダイオード素子等の半導体素子の容量特性等の電気特性を検査する検査工程に適用することができる。 The method for manufacturing a semiconductor device of the present invention can be applied to an inspection process for inspecting electrical characteristics such as capacitance characteristics of a semiconductor element such as a diode element by bringing a probe needle into contact with an inspection electrode, for example.

本発明の一実施の形態である半導体装置の製造工程を説明するフローチャートである。It is a flowchart explaining the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor device which is one embodiment of this invention. 図１に続く半導体装置の製造工程中の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 1; 本発明の一実施の形態である半導体装置の製造工程におけるプローブ検査にて用いる検査システムを示す説明図である。It is explanatory drawing which shows the test | inspection system used by the probe test | inspection in the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造工程中において、ウエハ状のｎ型高濃度基板に区画された複数のチップ領域のうち、ある一列のチップ領域群を例にとって各チップ領域の容量値を示す説明図である。In a manufacturing process of a semiconductor device according to an embodiment of the present invention, among a plurality of chip regions partitioned on a wafer-like n-type high-concentration substrate, the capacity of each chip region is exemplified by a certain row of chip region groups. It is explanatory drawing which shows a value. 本発明の一実施の形態である半導体装置の製造工程においてプローブ検査が行われるウエハ状のｎ型高濃度基板の平面と、その一部の拡大したものとを示す平面図である。It is a top view which shows the plane of the wafer-like n-type high concentration board | substrate in which a probe test | inspection is performed in the manufacturing process of the semiconductor device which is one embodiment of this invention, and the one part that expanded. 本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、１つのチップ領域群に対するプローブ検査完了後の次のチップ領域群への移動方向を示す説明図である。It is explanatory drawing which shows the moving direction to the next chip area group after completion of the probe inspection with respect to one chip area group in the probe inspection in the manufacturing process of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、１つのチップ領域群に対するプローブ検査完了後の次のチップ領域群への移動方向を示す説明図である。It is explanatory drawing which shows the moving direction to the next chip area group after completion of the probe inspection with respect to one chip area group in the probe inspection in the manufacturing process of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、補間計算により特性が求められるチップ領域と実測により特性が求められるチップ領域との関係を示す説明図である。It is explanatory drawing which shows the relationship between the chip | tip area | region where a characteristic is calculated | required by interpolation calculation, and the chip | tip area | region where a characteristic is calculated | required by actual measurement in the probe test | inspection in the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、補間計算により特性が求められるチップ領域と実測により特性が求められるチップ領域との関係を示す説明図である。It is explanatory drawing which shows the relationship between the chip | tip area | region where a characteristic is calculated | required by interpolation calculation, and the chip | tip area | region where a characteristic is calculated | required by actual measurement in the probe test | inspection in the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、補間計算により特性が求められるチップ領域と実測により特性が求められるチップ領域との関係を示す説明図である。It is explanatory drawing which shows the relationship between the chip | tip area | region where a characteristic is calculated | required by interpolation calculation, and the chip | tip area | region where a characteristic is calculated | required by measurement in the probe test in the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造工程でのプローブ検査においてプローブ針群の一度の接触によりプローブ検査が一括して行われるチップ領域群と、全チップ領域にプローブ針が接触する場合のチップ領域群とを示す説明図である。In the probe inspection in the manufacturing process of the semiconductor device according to the embodiment of the present invention, when the probe needles are in contact with all the chip areas and the chip area group in which the probe inspection is collectively performed by one contact of the probe needle group It is explanatory drawing which shows these chip area | region groups. 全チップ領域に対して実測で容量値を求めた場合の容量値分布を示す鳥瞰図である。It is a bird's-eye view which shows a capacitance value distribution at the time of calculating | requiring a capacitance value by actual measurement with respect to all the chip | tip areas. 本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、実測および補間計算を組み合わせて全チップ領域の容量値を求めた場合の容量値分布を示す鳥瞰図である。FIG. 10 is a bird's eye view showing a capacitance value distribution when a capacitance value of all chip regions is obtained by combining actual measurement and interpolation calculation in a probe inspection in a manufacturing process of a semiconductor device according to an embodiment of the present invention; 全チップ領域に対して実測で容量値を求めた場合と、実測および補間計算を組み合わせて全チップ領域の容量値を求めた場合との誤差を示すヒストグラムである。6 is a histogram showing an error between a case where a capacitance value is obtained by actual measurement for all chip regions and a case where a capacitance value of all chip regions is obtained by combining actual measurement and interpolation calculation. 図３に続く半導体装置の製造工程中の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 図１６に続く半導体装置の製造工程中の要部断面図である。FIG. 17 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 16; 図１７に続く半導体装置の製造工程中の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17;

Explanation of symbols

１ｎ型高濃度基板（半導体ウエハ）
１Ｃチップ領域
１ＣＧチップ領域群（検査領域）
１ＣＧＣチップ領域群
１ＣＨチップ領域
１ＣＪチップ領域
２ｎ型低濃度層
３酸化シリコン膜
６開口部
７ｐ型拡散層
８酸化シリコン膜
９ＰＳＧ膜
１０窒化シリコン膜
１１開口部
１２表面電極
１３裏面電極
１４チップ
１５リード
１６ボンディングワイヤ
１７リード
１８封止樹脂
ＣＲコントローラ
ＤＴ測定器（テスタ）
ＨＫ４、ＨＫ６補間領域
Ｐ１〜Ｐ１３工程
ＰＣプローブカード
ＰＮプローブ針
ＷＰウエハプローバ
ＷＳウエハステージ 1 n-type high concentration substrate (semiconductor wafer)
1C chip area 1CG chip area group (inspection area)
1CGC chip region group 1CH chip region 1CJ chip region 2 n-type low concentration layer 3 silicon oxide film 6 opening 7 p-type diffusion layer 8 silicon oxide film 9 PSG film 10 silicon nitride film 11 opening 12 surface electrode 13 back electrode 14 chip 15 Lead 16 Bonding wire 17 Lead 18 Sealing resin CR Controller DT Measuring instrument (Tester)
HK4, HK6 Interpolation area P1-P13 Process PC Probe card PN Probe needle WP Wafer prober WS Wafer stage

Claims

(A) A semiconductor wafer is prepared that is partitioned into a plurality of chip areas, each of which has a semiconductor element formed therein, and a plurality of inspection areas including a predetermined number of the chip areas are defined in the main surface. And placing the semiconductor wafer on a wafer stage of a prober,
(B) A plurality of probe needles arranged to correspond to a predetermined number of the chip regions selected in each of the plurality of inspection regions and in contact with the semiconductor wafer to be electrically connected to the semiconductor element Preparing a probe card equipped with
(C) The tips of the plurality of probe needles corresponding to the selected predetermined number of tip regions in one inspection region are brought into contact with each other, and the selected predetermined number of tips in contact with the plurality of probe needles Measuring the electrical properties of the region,
(D) After the step (c), the wafer stage is moved by one inspection region, and the other adjacent inspection region is made to face the plurality of probe needles;
(E) After the step (d), a step of repeating the steps after the step (c),
Including
The selected predetermined number of chip regions in each of the plurality of inspection regions are selected apart from each other by one chip region;
The step (c) further includes:
(C1) Interpolating the electrical characteristics of the plurality of chip areas other than the selected predetermined number of chip areas in the one inspection area, and interpolating the electrical characteristics results of the selected predetermined number of chip areas Process
A method for manufacturing a semiconductor device, comprising:

(A) A semiconductor wafer is prepared that is partitioned into a plurality of chip areas, each of which has a semiconductor element formed therein, and a plurality of inspection areas including a predetermined number of the chip areas are defined in the main surface. And placing the semiconductor wafer on a wafer stage of a prober,
(B) A plurality of probe needles arranged to correspond to a predetermined number of the chip regions selected in each of the plurality of inspection regions and in contact with the semiconductor wafer to be electrically connected to the semiconductor element Preparing a probe card equipped with
(C) The tips of the plurality of probe needles corresponding to the selected predetermined number of tip regions in one inspection region are brought into contact with each other, and the selected predetermined number of tips in contact with the plurality of probe needles Measuring the electrical properties of the region,
(D) After the step (c), the wafer stage is moved by one inspection region, and the other adjacent inspection region is made to face the plurality of probe needles;
(E) After the step (d), a step of repeating the steps after the step (c),
Including
The semiconductor element is a diode element,
The electrical characteristic is a capacity characteristic or a direct current characteristic,
The selected predetermined number of chip regions in each of the plurality of inspection regions are selected apart from each other by one chip region;
The step (c) further includes:
(C1) Interpolating the electrical characteristics of the plurality of chip areas other than the selected predetermined number of chip areas in the one inspection area, and interpolating the electrical characteristics results of the selected predetermined number of chip areas Process
A method for manufacturing a semiconductor device, comprising:

(A) A semiconductor wafer is prepared that is partitioned into a plurality of chip areas, each of which has a semiconductor element formed therein, and a plurality of inspection areas including a predetermined number of the chip areas are defined in the main surface. And placing the semiconductor wafer on a wafer stage of a prober,
(B) A plurality of probe needles arranged to correspond to a predetermined number of the chip regions selected in each of the plurality of inspection regions and in contact with the semiconductor wafer to be electrically connected to the semiconductor element Preparing a probe card equipped with
(C) The tips of the plurality of probe needles corresponding to the selected predetermined number of tip regions in one inspection region are brought into contact with each other, and the selected predetermined number of tips in contact with the plurality of probe needles Measuring the electrical properties of the region,
(D) After the step (c), the wafer stage is moved by one inspection region, and the other adjacent inspection region is made to face the plurality of probe needles;
(E) After the step (d), a step of repeating the steps after the step (c),
Including
The selected predetermined number of chip regions in each of the plurality of inspection regions are selected apart from each other by one chip region;
The step (c) further includes:
(C1) Interpolating the electrical characteristics of the plurality of chip areas other than the selected predetermined number of chip areas in the one inspection area, and interpolating the electrical characteristics results of the selected predetermined number of chip areas Process
Including
The step (c1) is started when the actual measurement values obtained in the step (c) necessary for the interpolation calculation are obtained.

(A) A semiconductor wafer is prepared that is partitioned into a plurality of chip areas, each of which has a semiconductor element formed therein, and a plurality of inspection areas including a predetermined number of the chip areas are defined in the main surface. And placing the semiconductor wafer on a wafer stage of a prober,
(B) A plurality of probe needles arranged to correspond to a predetermined number of the chip regions selected in each of the plurality of inspection regions and in contact with the semiconductor wafer to be electrically connected to the semiconductor element Preparing a probe card equipped with
(C) The tips of the plurality of probe needles corresponding to the selected predetermined number of tip regions in one inspection region are brought into contact with each other, and the selected predetermined number of tips in contact with the plurality of probe needles Measuring the electrical properties of the region,
(D) After the step (c), the wafer stage is moved by one inspection region, and the other adjacent inspection region is made to face the plurality of probe needles;
(E) After the step (d), a step of repeating the steps after the step (c),
Including
The selected predetermined number of chip regions in each of the plurality of inspection regions are selected apart from each other by one chip region;
The step (c) further includes:
(C1) The electrical characteristics of each of the plurality of chip areas other than the selected predetermined number of chip areas in the one inspection area are set to 4 closest to the selected predetermined number of chip areas. Obtaining by interpolating one or six of the electrical property results;
A method for manufacturing a semiconductor device, comprising:

(A) A semiconductor wafer is prepared that is partitioned into a plurality of chip areas, each of which has a semiconductor element formed therein, and a plurality of inspection areas including a predetermined number of the chip areas are defined in the main surface. And placing the semiconductor wafer on a wafer stage of a prober,
(B) A plurality of probe needles arranged to correspond to a predetermined number of the chip regions selected in each of the plurality of inspection regions and in contact with the semiconductor wafer to be electrically connected to the semiconductor element Preparing a probe card equipped with
(C) The tips of the plurality of probe needles corresponding to the selected predetermined number of tip regions in one inspection region are brought into contact with each other, and the selected predetermined number of tips in contact with the plurality of probe needles Measuring the electrical properties of the region,
(D) After the step (c), the wafer stage is moved by one inspection region, and the other adjacent inspection region is made to face the plurality of probe needles;
(E) After the step (d), a step of repeating the steps after the step (c),
Including
The selected predetermined number of chip regions in each of the plurality of inspection regions are selected apart from each other by one chip region;
The step (c) further includes:
(C1) The electrical characteristics of each of the plurality of chip areas other than the selected predetermined number of chip areas in the one inspection area are set to 4 closest to the selected predetermined number of chip areas. Obtaining by interpolating one or six of the electrical property results;
Including
The step (c1) is started when four or six closest electrical characteristics results of the selected predetermined number of chip regions are gathered.