JP2010028809A - 位相同期ループの出力ｖｃｏにおいて５０％デューティサイクルを達成するための方法および装置 - Google Patents

Abstract

【課題】ＰＬＬの出力において所望のデューティサイクルを達成するための方法および装置を提供する。
【解決手段】本方法は、制限差動増幅器２１４を使用して、差動コモンモードクロック信号からデューティサイクルを有するシングルエンドクロック信号を発生させるステップと、シングルエンドクロック信号２１３のデューティサイクルに応じて差動バイアス電流信号２２９、２３０を発生させるステップと、差動バイアス電流信号を制限差動増幅器に与えることによって、シングルエンドクロック信号のデューティサイクルを所望のデューティサイクルに修正するステップとを含む。ＣＭＬ−ＣＭＯＳ変換器回路は、制限差動増幅器２１４と、シングルエンドクロック信号のデューティサイクルの測定値を発生するための低域フィルタと、（ｉ）測定値を基準電圧と比較し、（ｉｉ）比較に応じて差動バイアス電流信号を発生するための第２の差動増幅器とを含む。
【選択図】図２

Description

本明細書で説明される本発明は位相同期ループ（ＰＬＬ）に関し、より詳細には、ＰＬＬの出力ＶＣＯにおいて所望のデューティサイクルを達成するための方法および装置に関する。

位相同期ループ（ＰＬＬ）は、基準信号に対して固定した位相関係を有する信号を発生させる制御システムである。ＰＬＬは、無線、電気通信、コンピュータ、および他の電子用途で広く使用される。ＰＬＬを使用して、安定した周波数を発生させるか、雑音のある通信チャネルからの信号を回復するか、またはマイクロプロセッサなどのデジタル論理設計においてクロックタイミングパルスを分配することができる。図１は、コモンモード論理―ＣＭＯＳ（ＣＭＬ−ＣＭＯＳ）変換器をもつ典型的なＰＬＬ１００を示す。ＰＬＬ１００は基準信号Ｆ_ｒｅｆをクロック信号の分離バージョンＦ_{ｄｉｖｉｄｅｄ}と比較し、比較の結果に基づいて出力ＶＣＯ１０８を調整し、その結果、クロック信号Ｆ_{ｃｌｏｃｋ}は基準信号Ｆ_ｒｅｆに対して固定された位相関係を維持する。

典型的なＰＬＬ回路の出力段で、コモンモード論理―ＣＭＯＳ（ＣＭＬ−ＣＭＯＳ）変換器１１０はＣＭＬ差動電圧レベルをＣＭＯＳコンパチブル電圧レベルに変換するのに必要とされる。ＣＭＬ電圧レベルは、２つのレベルのどちらが他方よりも高いかに応じてデータビットの２つの値を表す。対照的に、典型的なＣＭＯＳ回路は、伝達されたデータビットの２つの値を定義する２つの所定の電圧レベルをもつシングルエンド信号に応じて作動する。

特定用途向け集積回路（ＡＳＩＣ）においてクロック用途に使用される高周波ＰＬＬでは、ＰＬＬの出力クロックのデューティサイクル仕様を維持するのは困難である。いくつかの用途では、４５〜５５％のデューティサイクルの厳しい仕様が必要とされる。１ＧＨｚまでの周波数を達成するためにＰＬＬ回路では小さい形状が使用されるので、トランジスタ間の不一致および入力信号の不一致が出力クロックのデューティサイクルの広がりを増大させる。したがって、出力クロック信号において実質的に５０％に等しいデューティサイクルを達成するためにＣＭＬ−ＣＭＯＳ変換器の回路設計を改善することが望ましい。

ＰＬＬの出力において所望のデューティサイクルを達成するためのコモンモード論理―ＣＭＯＳ（ＣＭＬ−ＣＭＯＳ）変換器回路が本明細書で説明される。一実施形態によれば、ＣＭＬ−ＣＭＯＳ回路は、差動コモンモードクロック信号からデューティサイクルを有するシングルエンドクロック信号を発生するための制限差動増幅器と、シングルエンドクロック信号のデューティサイクルの測定値を発生するための低域フィルタと、（ｉ）測定値を基準電圧と比較し、（ｉｉ）比較に応じて差動バイアス電流信号を発生するための第２の差動増幅器であって、差動バイアス電流信号が、シングルエンドクロック信号のデューティサイクルを所望のデューティサイクルに修正するために制限差動増幅器に与えられる第２の差動増幅器とを含む。

さらなる実施形態によれば、制限差動増幅器は、第１のトランジスタおよび第２のトランジスタを有する第１の増幅段であって、差動バイアス電流信号が第１のトランジスタの第１の負荷および第２のトランジスタの第２の負荷に与えられる第１の増幅段を含む。第１のトランジスタおよび第２のトランジスタはＦＥＴトランジスタとすることができる。さらに、差動バイアス電流信号は、第１のＦＥＴトランジスタの第１の動作点および第２のＦＥＴトランジスタの第２の動作点を変更するために与えられる。

デューティサイクルの測定値は、シングルエンドクロック信号のデューティサイクルに対応するシングルエンド電圧レベルを有することができる。
基準電圧は所望のデューティサイクルを定義し、所望のデューティサイクルは５０％に等しくすることができる。ある実施形態では、所望のデューティサイクルの他の値が可能であるが、他の実施形態では、所望のデューティサイクルパーセントを選択または調整することが可能である。さらなる実施形態によれば、基準電圧は、第１の電圧源と第２の電圧源との間に直列に接続された第１の抵抗器および第２の抵抗器を含む分圧器によって発生することができる。いくつかの実施形態によれば、基準電圧はプログラム可能な抵抗器ネットワークによって発生することができる。他のいくつかの実施形態によれば、基準電圧はデジタル−アナログ変換器によって発生することができ、または外部回路によって供給することができる。

さらなる実施形態によれば、ＣＭＬ−ＣＭＯＳ変換器回路は、シングルエンドクロック信号を反転させるための１つまたは複数のバッファを出力段に含むことができる。
代替実施形態によれば、ＣＭＬ−ＣＭＯＳ変換器の出力において所望のデューティサイクルを達成する方法が説明される。この方法は、制限差動増幅器を使用して差動コモンモードクロック信号からシングルエンドクロック信号を発生させるステップであって、シングルエンドクロック信号がデューティサイクルを有するステップと、シングルエンドクロック信号のデューティサイクルに応じて差動バイアス電流信号を発生させるステップと、差動バイアス電流信号を制限差動増幅器に与えることによってシングルエンドクロック信号のデューティサイクルを所望のデューティサイクルに修正するステップとを含む。

さらなる実施形態によれば、制限差動増幅器は、第１のトランジスタおよび第２のトランジスタを含む第１の増幅段を有する。さらに、制限差動増幅器は、第１のトランジスタによって与えられる第１の負荷および第２のトランジスタによって与えられる第２の負荷を有する。第１の負荷は第１のトランジスタのＤＣ動作点に対応する第１のオフセット電圧成分を有し、第２の負荷は第２のトランジスタのＤＣ動作点に対応する第２のオフセット電圧成分を有する。この方法は、第１の負荷および第２の負荷に差動バイアス電流信号を与えることによって、第１のトランジスタおよび第２のトランジスタのＤＣ動作点を変更する。差動バイアス電流信号は、制限差動増幅器の第１の負荷および第２の負荷から追加の電流を引き出すことによって、第１のオフセット電圧成分および第２のオフセット電圧成分を調整する。

さらなる実施形態によれば、この方法は、低域フィルタを使用して、シングルエンドクロック信号のデューティサイクルの測定値を発生することができる。この測定値は、シングルエンドクロック信号のデューティサイクルに対応するシングルエンド電圧レベルを有する。さらなる実施形態では、この方法はシングルエンドクロック信号のデューティサイクルの測定値を基準電圧と比較することができる。基準電圧は所望のデューティサイクルを定義し、所望のデューティサイクルは５０％に等しくすることができる。

これらの態様ならびに他の態様、利点、および代替は、添付図面を必要に応じて参照しながら以下の詳細な説明を読むことによって当業者には明らかになるであろう。さらに、この本発明の概要は単に例であり、特許請求の範囲に記載されている本発明の範囲を限定するものではないことが理解されよう。

本発明の目的、特徴、および利点は、以下の開示に言及する際、添付図面に関連して考慮されると一層容易に理解される。

ＣＭＬ−ＣＭＯＳ変換器をもつ典型的なＰＬＬシステムを示す図である。 一実施形態によるＣＭＬ−ＣＭＯＳ変換器２００を示す図である。 別の実施形態によるＣＭＬ−ＣＭＯＳ変換器３００を示す図である。 さらなる別の実施形態によるＣＭＬ−ＣＭＯＳ変換器の出力において所望のデューティサイクルを達成する方法４００を示す図である。

図２は一実施形態によるコモンモード論理―ＣＭＯＳ（ＣＭＬ−ＣＭＯＳ）変換器２００を示す。ＣＭＬ−ＣＭＯＳ変換器２００は、第１の電圧源ＶＤＤと第２の電圧源ＶＳＳとの間に接続された制限差動増幅器２１４と、低域フィルタ２２４と、差動増幅器２２２とを含む。

ＣＭＬ−ＣＭＯＳ変換器２００は、成分２０８および２１０を有するコモンモード信号を受け取り、シングルエンドクロック信号２１３を出力する。コモンモード信号の成分２０８および２１０は、正弦波形態、矩形波形態、または他のタイプのクロック波形形態とすることができる。シングルエンドクロック信号２１３は、当技術分野でよく知られているようなデューティサイクルを有する矩形波形態とすることができる。

図２にさらに示されるように、制限差動増幅器２１４は、差動増幅器２０２および差動増幅器２０４を含む入力段（すなわち第１の増幅段）を含むことができる。差動増幅器２０２は、トランジスタＱ_１の負荷（すなわちドレイン）を通して第１段の出力２０７を供給するＰ−ＭＯＳＦＥＴトランジスタＱ_１を有する。同様に、差動増幅器２０４は、トランジスタＱ_２の負荷（すなわちドレイン）を通して別の第１段の出力２０９を供給するＰ−ＭＯＳＦＥＴトランジスタＱ_２を有する。トランジスタＱ_１は、ソース−ドレイン間のＤＣ電圧降下と、ドレインを通る対応する電流とによって定義されるＤＣ動作点を有する。電流を増加または減少させると、トランジスタＱ_１のＤＣ動作点が変更され、それによってＤＣ電圧降下が変更されることになる。例えば、Ｑ_１のドレイン（すなわち負荷）を通る電流を増加させると、起点からＤＣ動作点を遠ざけることができる。したがって、Ｑ_１の両端間のＤＣ電圧降下は増大し、それによって２０７のＤＣ電圧レベルは低下する。別の例として、Ｑ_１のドレインを通る電流を減少させると、起点の方にＤＣ動作点を移動させ、それによって、２０７のＤＣ電圧レベルを上昇させることができる。同様に、Ｑ_２のＤＣ動作点は、ドレインを通る電流を増加または減少させることによって変更することができる。

制限差動増幅器２１４はトランジスタＱ_３、Ｑ_４、Ｑ_１３、およびＱ_１４を有する出力段２０６をさらに含むことができ、Ｑ_３およびＱ_４はＰ−ＭＯＳＦＥＴトランジスタとすることができ、Ｑ_１３およびＱ_１４はＮ−ＭＯＳＦＥＴトランジスタとすることができる。第１段の出力２０７および２０９（すなわち第１段の負荷）はそれぞれ出力段２０６への入力としてトランジスタＱ_３およびＱ_４のゲートに結合される。制限差動増幅器２１４のシングルエンドクロック出力２１１はＮ−ＭＯＳＦＥＴトランジスタＱ_４のドレインから得られる。回路のさらなる分析によれば、Ｎ−ＭＯＳＦＥＴトランジスタＱ_３およびＱ_４は当技術分野でよく知られているようなプッシュプル差動対を形成し、出力クロック信号２１１を供給する。図２に示されるように、Ｐ−ＭＯＳＦＥＴトランジスタ対Ｑ_１３およびＱ_１４は、Ｑ_３のドレインを通る電流をＱ_１４のドレインに対してミラー化する電流ミラーを与える。したがって、トランジスタＱ_３およびＱ_４はプッシュプル差動対として作動し、それらは互い違いにターンオンおよびターンオフし、出力クロック信号２１１のハイ電圧レベルおよびロー電圧レベルを発生させる。例えば、２０７がハイになり、２０９がローになると、Ｑ_３はターンオフし、Ｑ_４はターンオンする。したがって、出力２１１は、Ｑ_４を通して第１の電圧源ＶＤＤ（例えばハイ電圧レベル）に結合され、したがってハイになる。別の例として、２０７がローになり、２０９がハイになると、Ｑ_３はターンオンし、Ｑ_４はターンオフする。したがって、出力２１１はＱ_１４を通して第２の電圧源ＶＳＳ（例えばロー電圧レベル）に接続され、したがってローになる。

制限差動増幅器２１４は、さらに、入力段２０２および２０４用のバイアス電流を発生させるためのＮ−ＭＯＳＦＥＴトランジスタＱ_９，Ｑ_１０，およびＱ_１１を含むことができる。具体的には、ダイオード接続されたトランジスタＱ_９は、信号ＩＢに従って、差動増幅器２０２および２０４にバイアス電流を供給するトランジスタＱ_１０およびＱ_１１を制御する。

さらに、この制限差動増幅器２１４はＮ−ＭＯＳＦＥＴトランジスタＱ_１２およびＱ_１５を通してパワーダウン（ＰＤ）信号を受け取ることができる。トランジスタＱ_１２およびＱ_１５は、ＣＭＬ−ＣＭＯＳ変換器２００の設計および製造中に、当技術分野でよく知られているように、付加的な利益を提供する。

図２にさらに示されるように、ＣＭＬ−ＣＭＯＳ変換器２００は、制限差動増幅器２１４の出力部に接続された１つまたは複数の信号バッファ２１２を含むことができる。１つまたは複数の信号バッファ２１２は、出力信号２１３および信号２３３が確実に所望の極性を有するように信号反転を行う。

ＣＭＬ−ＣＭＯＳ変換器２００は、さらに、シングルエンドクロック信号２１１のデューティサイクルの測定値２２８を発生するための低域フィルタ２２４を含む。具体的には、低域フィルタ２２４は、抵抗器２３２およびキャパシタ２３４を含む簡単なアナログフィルタとすることができる。抵抗器およびキャパシタは、シングルエンドクロック信号２３３を、出力クロックのデューティサイクルを表すシングルエンド電圧２２８に変換するように選ばれる。測定電圧２２８は、クロック信号２３３のデューティサイクルが変化するとき増加または減少するシングルエンド電圧レベルを有する。すなわち、低域フィルタは、デューティサイクルに対して直接決定され関連づけられる電圧レベルの平均を与える。

ＣＭＬ−ＣＭＯＳ変換器２００は、さらに、第１の電圧源ＶＤＤと第２の電圧源ＶＳＳとの間に接続される基準電圧発生器２１６を含むことができる。基準電圧発生器２１６は、所望のデューティサイクルを表す基準電圧レベル２２７を発生する。大部分のＰＬＬ回路では、所望のデューティサイクルは５０％である。図２に示された例のように、基準電圧発生器２１６は、第１の電圧源ＶＤＤと第２の電圧源ＶＳＳとの間に直列に接続された第１のキャパシタ２２０および第２のキャパシタ２２６を有する分圧器を含むことができる。基準２２７の電圧変動を低減させるために、キャパシタ２３０が２２６と並列に接続される。代替として、基準電圧発生器２１６は、当技術分野でよく知られているようなプログラマブル抵抗器ネットワークまたはデジタル−アナログ変換器を含むことができる。電圧発生器２２４の他の実施形態を、基準電圧２２７を供給するために適用することもできる。例えば、基準電圧２２７は、可変電圧源を有する外部回路によって供給することができる。基準電圧２２７は外部チップで発生させ、入力としてＣＭＬ−ＣＭＯＳ変換器２００に供給することができる。

ＣＭＬ−ＣＭＯＳ変換器２００は、デューティサイクル測定値２２８と基準２２７とを比較し、比較に基づいて成分２２９および２３０を有する差動バイアス電流信号を発生するための別の差動増幅器２２２を含む。増幅器２２２は、差動Ｎ−ＭＯＳＦＥＴ対Ｑ_１６およびＱ_１７にバイアス電流を供給するために制御信号ＩＢを受け取るＮ−ＭＯＳＦＥＴトランジスタＱ_１８を含む。差動増幅器２２２は、測定値２２８を基準２２７と比較することによって、差動バイアス電流信号２２９および２３０を発生する。次に、差動バイアス電流信号成分２２９および２３０はＱ_１７およびＱ_１６の負荷（すなわちドレイン）から得られ、それぞれ第１段の増幅器２０２の出力２０７および第１段の増幅器２０４の出力２０９に結合される。差動バイアス電流信号の成分２２９および２３０は反対方向に低下および上昇することにさらに留意されたい。すなわち、２２９の電流レベルが増加するとき、２３０の電流レベルはほぼ同じ量だけ減少する。同様に、２２９の電流レベルが減少するとき、２３０の電流レベルは再びほぼ同じ量だけ増加する。

ＣＭＬ−ＣＭＯＳ変換器２００の動作が下記で説明される。図４に示されるように、ＣＭＬ−ＣＭＯＳ変換器の出力において所望のデューティサイクルを達成する方法４００が示される。ブロック４０２において、この方法は、制限差動増幅器を使用してシングルエンドクロック信号を発生させるステップを含む。具体的には、制限差動増幅器２００は、成分２０８および２１０を有するコモンモード差動信号を受け取り、シングルエンドクロック信号２１１を発生する（ブロック４０２）。クロック信号２１１は、所望の極性をもつクロック信号２３３を生成するために信号バッファ２１２によって１回または複数回反転される。さらに、クロック信号２１１は、トランジスタ対の不一致およびコモンモード入力信号の不一致に起因して所望のデューティサイクル（すなわち５０％）から逸脱する傾向があるデューティサイクルを有する。

ブロック４０４において、この方法は、シングルエンドクロック信号２１１のデューティサイクルに応じて差動バイアス電流信号を発生させるステップを含む。具体的には、低域フィルタ２２４はクロック信号２３３を処理し、デューティサイクルの測定値２２８を発生し、２２８の電圧レベルはクロック信号２３３のデューティサイクルを表す。差動増幅器２２２は、前述のように、測定値２２８と、基準発生器によって発生された基準電圧２２７とを受け取り、成分２２９および２３０を有する差動バイアス電流信号を発生する。

ブロック４０６において、この方法は、差動バイアス電流信号を制限差動増幅器に与えることによって、シングルエンドクロック信号のデューティサイクルを所望のデューティサイクルに修正するステップを含む。具体的には、クロック信号２３３が所望のデューティサイクル（すなわち５０％）よりも低いデューティサイクルを有する場合、測定電圧２２８は低下し、基準電圧２２７よりも低くなる。したがって、差動増幅器２２２への不均衡な入力のために、差動電流成分２３０はトランジスタＱ_２のドレインからより多くの電流を引き出し始め、それによって、トランジスタＱ_２のＤＣ動作点を変更し、Ｑ_２の両端間のＤＣ電圧降下を増大させる。ＤＣ電圧降下のそのような増大により、２０９のＤＣ電圧レベルが低下し、それによってトランジスタＱ_４がより早くターンオンする。一方、差動増幅器２２２への不均衡な入力により、差動電流成分２２９がトランジスタＱ_１のドレインから引き出される電流を減少させ、それによって、Ｑ_１のＤＣ動作点が変更され、Ｑ_１の両端間のＤＣ電圧降下が減少する。Ｑ_１の両端間の電圧降下のそのような減少により、２０７の電圧レベルは上昇し、それによってトランジスタＱ_３はより遅くターンオンする。トランジスタＱ_３およびＱ_４は前述のようにプッシュプル差動対を形成するので、２０７および２０９のＤＣ電圧のそのような変化は、クロック信号２１１がハイのままである期間を増加させ、クロック信号２１１がローのままである期間を減少させる。その結果、クロック信号２１１のデューティサイクルは所望のデューティサイクルの方に増大される。

一方、クロック信号２３３が所望のデューティサイクル（すなわち５０％）よりも高いデューティサイクルを有する場合、測定値２２８は基準２２７よりも大きい電圧レベルを有する。差動増幅器２２２への不均衡な入力により、差動バイアス電流成分２２９は増加し、差動バイアス電流成分２３０は減少する。Ｑ_１およびＱ_２の動作点が差動バイアス電流信号によって変更されるので、２０７のＤＣ電圧レベルは上昇し、２０９のＤＣ電圧レベルは低下する。したがって、トランジスタＱ_３は適時により早くターンオンし、かつより遅くターンオフするが、一方、トランジスタＱ_４は適時により遅くターンオンし、かつより早くターンオフする。Ｑ_１およびＱ_２のＤＣ動作点のそのような変化により、クロック信号２１１は適時により遅く上昇し、かつより早く低下し、それによって、デューティサイクルは所望のデューティサイクルの方に減少する。

図３に関して、ＣＭＬ−ＣＭＯＳ変換器の別の実施形態が示される。ＣＭＬ−ＣＭＯＳ変換器２００と同様に、ＣＭＬ−ＣＭＯＳ変換器３００は、成分３２６および３２８を有する差動コモンモードクロック信号を受け取り、シングルエンドクロック信号３２４を出力する。ＣＭＬ−ＣＭＯＳ変換器は、コモンモードクロック信号３２６および３２８からシングルエンドクロック信号３２７を発生するための制限差動増幅器３３４と、シングルクロック信号３２７のデューティサイクルの測定値３１０を発生するための低域フィルタ３０６と、測定値３１０を基準電圧３０８と比較し、成分３１２および３１４を有する差動バイアス電流信号を発生するための別の差動増幅器３０２とをさらに含む。再び、クロック信号３２７は、トランジスタ対の不一致および入力信号の不一致に起因して所望のデューティサイクルから逸脱する傾向があるデューティサイクルを有する。

図３にさらに示されるように、制限差動増幅器３３４は、第１の増幅段３１６および３１８と、第２の増幅段３２０と、Ｐ−ＭＯＳＦＥＴＴトランジスタＱ_３およびＱ_５ならびにＮ−ＭＯＳＦＥＴトランジスタＱ_１０およびＱ_１３とを含む出力段を有する３段増幅器である。トランジスタＱ_１０およびＱ_１３は、Ｑ_３およびＱ_５によってもたらされた電流ミラーによってプッシュプル差動対を形成し、Ｑ_５のドレイン電流はＱ_１０のドレイン電流からミラー化される。

差動増幅器３０２は、図３に示されるように２つのＰＭＯＳＦＥＴトランジスタＱ_１およびＱ_２を含むことができる。制限差動増幅器３３４から追加の電流を引き出す代わりに、差動バイアス電流信号成分３１２および３１４がそれぞれＮ−ＭＯＳトランジスタＱ_１１およびＱ_１２のドレインに追加の電流を注入し、それによって、トランジスタＱ_１１およびＱ_１２のＤＣ動作点を変更し、シングルエンドクロック信号３２７のデューティサイクルを所望のデューティサイクル（すなわち５０％）に修正する。

具体的には、例えば、クロック信号３２７のデューティサイクルが５０％よりも低くなると、対応する測定値３１０は基準電圧３０８より低下する。不均衡な入力のために、差動増幅器３０２は差動バイアス電流信号を発生し、Ｑ_１１のドレインにより大きい電流を注入し、Ｑ_１２のドレインにより小さい電流を注入する。Ｑ_１１のＤＣ動作点が電流成分３１２によって変更されるので、Ｑ_１１の両端間のＤＣ電圧降下が増大し、それによって、３３０のＤＣ電圧レベルを上昇させ、トランジスタＱ_１０を適時により早くターンオンさせ、かつより遅くターンオフさせる。一方、電流成分３１４は、ドレインを通る電流を減少させることによってＱ_１２のＤＣ動作点を変更する。したがって、３３２のＤＣ電圧レベルは低下し、それによって、トランジスタＱ_１３を適時により早くターンオフさせ、かつより遅くターンオンさせる。その結果として、クロック信号３２７がハイのままでいる期間が増加し、一方、クロック信号３２７がローのままでいる期間が減少する。その結果、差動バイアス電流成分３１２および３１４は、クロック信号３２７のデューティサイクルを所望のデューティサイクル（すなわち５０％）の方に増大させる。

別の例として、クロック信号３２７のデューティサイクルが５０％よりも高くなると、デューティサイクルの測定値３１０は基準電圧３０８よりも高くなる。不均衡な入力３０８および３１０により、差動増幅器３０２は３１４にはより大きい差動バイアス電流成分を発生させ、３１２にはより小さい成分を発生させる。差動バイアス電流信号３１２および３１４は追加の電流をＱ_１１およびＱ_１２のドレインに注入するので、これらの２つのトランジスタの動作点は変更される。具体的には、信号成分３１２はＱ_１１の両端間のＤＣ電圧降下を減少させ、それによって、３３０のＤＣ電圧レベルを低下させ、トランジスタＱ_１０を適時により遅くターンオンさせ、かつより早くターンオフさせる。一方、信号成分３１４はＱ_１２の両端間のＤＣ電圧降下を増大させ、それによって、３３２のＤＣ電圧レベルを上昇させ、トランジスタＱ_１３を適時により早くターンオンさせ、かつより遅くターンオフさせる。その結果、差動バイアス電流信号３１２および３１４は、クロック信号３２７のデューティサイクルを所望のデューティサイクル（すなわち５０％）の方に減少させる。

さらなる実施形態によれば、図２および図３に示された差動増幅器２２２および３０２のトランジスタ対は、これらのトランジスタ対の不一致を実質的に制限するために大きいサイズを有する。

ＣＭＬ−ＣＭＯＳ変換器２００はＣＭＬ−ＣＭＯＳ変換器３００よりも速い動作速度を有することができるが、ＣＭＬ−ＣＭＯＳ変換器３００はより正確なデューティサイクル補正を行うことができることを当業者は認識し理解するであろう。ＣＭＬ−ＣＭＯＳ変換器２００および３００は、所定の周波数範囲の信号を処理するように調整することができることがさらに理解されよう。それらは図１に示されたＰＬＬシステムによって個別に利用することができ、またはより広い周波数範囲の信号を処理するために他の明白な変形と組み合わせることができる。

本発明の例示的な実施形態を上記で説明した。特許請求の範囲によって定義されるような本発明の趣旨および範囲から逸脱することなく、説明した実施形態に変更を加えることができることが当業者なら理解するであろう。

１００ ＰＬＬ
１０８ ＶＣＯ
１１０ コモンモード論理―ＣＭＯＳ（ＣＭＬ−ＣＭＯＳ）変換器
２００ コモンモード論理―ＣＭＯＳ（ＣＭＬ−ＣＭＯＳ）変換器
２０２、２０４ 差動増幅器
２０６ 出力段
２１１ シングルエンドクロック出力
２１２ 信号バッファ
２１３ シングルエンドクロック信号
２１４ 制限差動増幅器
２１６ 基準電圧発生器
２２２ 差動増幅器
２２４ 低域フィルタ
３００ ＣＭＬ−ＣＭＯＳ変換器
３０２ 差動増幅器
３０６ 低域フィルタ
３１６、３１８ 第１の増幅段
３２０ 第２の増幅段
３３４ 制限差動増幅器

Claims (3)

1. 制限差動増幅器を使用して、差動コモンモードクロック信号からデューティサイクルを有するシングルエンドクロック信号を発生させるステップと、
   前記シングルエンドクロック信号の前記デューティサイクルに応じて差動バイアス電流信号を発生させるステップと、
   前記差動バイアス電流信号を前記制限差動増幅器に与えることによって、前記シングルエンドクロック信号の前記デューティサイクルを所望のデューティサイクルに修正するステップと、
   を含むＰＬＬの出力において所望のデューティサイクルを達成する方法。
2. 前記制限差動増幅器は、第１のトランジスタおよび第２のトランジスタを有する第１の増幅段を有し、前記シングルエンドクロック信号の前記デューティサイクルを修正するために前記第１のトランジスタおよび前記第２のトランジスタに前記差動バイアス電流信号を与えるステップをさらに含む、請求項１に記載の方法。
3. 前記第１の増幅段は、前記第１のトランジスタによって与えられる第１の負荷と、前記第２のトランジスタによって与えられる第２の負荷とを有し、前記第１のトランジスタおよび前記第２のトランジスタの各々がＤＣ動作点を有し、前記第１のトランジスタおよび前記第２のトランジスタの各々の前記ＤＣ動作点を変更するために前記第１の負荷および前記第２の負荷に前記差動バイアス電流信号を与えるステップをさらに含む、請求項２に記載の方法。

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