JP2010028105A

JP2010028105A - 記憶素子及び記憶素子の作製方法

Info

Publication number: JP2010028105A
Application number: JP2009138983A
Authority: JP
Inventors: Takaaki Nagata; 貴章永田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-06-20
Filing date: 2009-06-10
Publication date: 2010-02-04
Also published as: US20120070956A1; US8361909B2; US8067316B2; US20090317968A1

Abstract

【課題】低電圧で書き込み、読み出しを行うことができる、消費電力の小さい安価な記憶素子と、その製造方法を提供する。
【解決手段】絶縁性基板１００上の第１の導電体１０１上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、溶媒及び樹脂を含む導電性ペースト１０２を配置し、溶媒を気化させて導電性ペースト１０２中に含まれる導電性を有する粒子１０３同士を接触させ、導電性ペースト１０２の導電性を向上させる。一方、第１の導電体１０１と導電性を有する粒子１０３の間には、薄い樹脂の層１０５が残存し、樹脂の層１０５は、電圧印加によって絶縁破壊させることが可能である。そのため、樹脂の層１０５は、メモリ層として機能させることが可能である。このように、メモリ層を有する第２の導電体１０６を形成することができる。
【選択図】図１

Description

本発明は記憶素子、当該記憶素子を有する半導体装置、及び記憶素子の作製方法に関する。

近年、記憶素子を含む半導体装置の発展は著しく、高機能化はもちろんのこと、より安く、より便利に利用できる半導体装置が求められている。

書き換え不能メモリ（ＲｅａｄＯｎｌｙＭｅｍｏｌｙ：ＲＯＭ）の一種として、ユーザによって書き込みが可能である記憶素子がある。このような記憶素子を搭載したＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）タグを用いることによって、記憶素子の書き換えなどの不正を防止しつつ、商品管理や荷物管理を簡便に行うことができる。

このような記憶素子としては、ヒューズ型やアンチヒューズ型のもの等が代表的である。ヒューズ型の記憶素子は、電圧によって素子を焼き切ることによって書き込みを行い、アンチヒューズ型の記憶素子は、絶縁部を導通（ショート）することによって書き込みを行っている。ヒューズ型の記憶素子は、素子を焼き切る為に大きな電圧を必要とする、若しくは焼き切った後にゴミが発生するといった問題がある。そのため、上記した２つの型の記憶素子ではアンチヒューズ型の記憶素子の開発が盛んに行われている。アンチヒューズ型の記憶素子としては、導電体間に設けられた酸化シリコン膜等の絶縁膜を絶縁破壊し、導電体同士を導通させるものなどが代表的である。その他にも、有機材料を導電体間に設け、当該有機材料を絶縁破壊し、導電体同士を導通させるもの、アモルファスシリコンを導電体間に設け、シリサイド化させることにより、導電層同士を導通させるもの等の開発も行われている（例えば特許文献１参照）。なお、本明細書中においては、上記の酸化シリコン膜、有機材料、アモルファスシリコンのように、導電体間に設けられ、不可逆反応によって導電体間を導通させる層をメモリ層とも呼ぶ。

特許３５０１４１６号公報

しかし、上記した記憶素子を搭載したＲＦＩＤタグは、当該記憶素子が書き換え不能であるが故に使い捨てとならざるを得ない。そのため、当該ＲＦＩＤタグの単価が高くなり、ＲＦＩＤタグを用いた商品や荷物管理システムの普及の障害となっている。

そこで本発明の一態様では、簡便に安価な記憶素子を提供することを課題の一とする。

また、記憶素子を作製する為の工程数を削減することによって、人的、時間的ロスを削減し、安価に記憶素子を提供することができるようになる。そのため、本発明の一態様は、記憶素子の作製方法において、工程数の少ない記憶素子の作製方法を提供することを課題の一とする。

また、ＲＦＩＤタグに用いられる記憶素子は、低電圧で書き込み、読み出しを行うことができる、低消費電力な記憶素子であることが好ましい。そのため、本発明の一態様は、低電圧で書き込み、読み出しを行うことができる、消費電力の小さい記憶素子を提供することを課題の一とする。

上記課題を鑑み、本発明者は導電体上に、導電性を有する粒子、溶媒及び樹脂を含む導電性ペーストを配置し、溶媒を気化させて記憶素子を作製する方法によって上記課題を解決することができることを見いだした。

すなわち、本発明の一態様は、第１の導電体を形成し、第１の導電体上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、樹脂、及び溶媒を含む導電性ペーストを配置し、溶媒を気化して、導電性を有する粒子と、第１の導電体と導電性を有する粒子の間に樹脂を含むメモリ層と、を有する第２の導電体を形成する記憶素子の作製方法である。

また、本発明の一態様は第１の導電体及び第２の導電体を形成し、第１の導電体及び第２の導電体の間を埋めるように０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、樹脂、及び溶媒を含む導電性ペーストを配置し、溶媒を気化して、第１の導電体と第２の導電体の間に、樹脂を含むメモリ層を形成する記憶素子の作製方法である。

また、本発明の一態様は、第１の導電体を形成し、第１の導電体上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、樹脂、及び溶媒を含む導電性ペーストを配置し、溶媒を気化して、第１の導電体の一部に重なって、導電性を有する粒子と、第１の導電体と導電性を有する粒子の間に樹脂を含むメモリ層と、を有する第２の導電体を形成する記憶素子の作製方法である。

また、本発明の一態様は、上記構成において、導電性ペーストに含まれる溶媒の気化が、樹脂の耐熱温度以下の温度で行われる記憶素子の作製方法である。

また、本発明の一態様は、上記構成において、導電性ペーストに含まれる溶媒の気化が、１０℃以上２８０℃以下の温度で行われる記憶素子の作製方法である。

また、本発明の一態様は、上記構成において、導電性ペーストに含まれる溶媒の気化が、８０℃以上２４０℃以下の温度で行われる記憶素子の作製方法である。

また、本発明の一態様は、上記構成において、前記導電性を有する粒子が、銀粒子である記憶素子の作製方法である。

上記した記憶素子の作製方法によると、メモリ層は導電性ペーストを用いて作製されるため、液滴吐出法などを用いて選択的に配置することができる。これにより、フォトリソグラフィやそれに続くエッチング等の工程を削減することができる。また、導電性ペーストに含まれた溶媒を気化させた後の導電性ペーストがメモリ層と第２の導電体の２役を担う構成では、メモリ層と第２の導電体を別々に作製しなくとも、記憶素子を作製することができ、さらに作製工程を減らすことができる。また、特殊な材料を使用することなく、市販される導電性ペーストを用いることができるため、安価に記憶素子を作製することができる。また、導電性ペーストのパターンは吐出法や印刷法などにより形成されるため、パターンを形成するためのエッチング等の工程を経なくとも良い。以上のことから、本発明を実施することによって、簡便に安価な記憶素子を提供することができるようになる。また、このように作製された記憶素子は低電圧で書き込み、読み出しを行うことができる、消費電力の小さい記憶素子とすることができる。

また、上記課題を解決するための一態様は、上記作製方法により作製された記憶素子であり、その具体的な構成は、第１の導電体と、第２の導電体と、第１の導電体と第２の導電体に接して挟まれた組成物とを有し、組成物は、少なくとも、０．１μｍ以上１０μｍ以下の大きさを有する銀からなる導電性を有する粒子と、第１の導電体と導電性を有する粒子の間にエポキシ樹脂とを有する記憶素子である。

また、本発明の一態様は、第１の導電体と、第１の導電体に接して設けられた組成物とを有し、組成物は、少なくとも、０．１μｍ以上１０μｍ以下の大きさを有する銀からなる導電性を有する粒子と、第１の導電体と導電性を有する粒子の間のエポキシ樹脂とを有する記憶素子である。

このような構成の記憶素子は、少ない作製工程で作製することができる記憶素子であり、また、安価に作製することができる記憶素子である。また、低電圧で書き込み、読み出しを行うことができる、消費電力の小さい記憶素子とすることができる。

本発明の一態様を実施することによって、簡便に安価な記憶素子を提供することができる。また、記憶素子が搭載された半導体装置を簡便、安価に提供することができる。

また、本発明の一態様を実施することによって、少ない工程数で記憶素子を作製することができる。

また、本発明の一態様を実施することによって、低電圧で書き込み、読み出しを行うことができる、消費電力の小さい記憶素子を提供することができる。

記憶素子の一構成例及び作製方法について説明する図。記憶素子の一構成例について説明する図。液滴吐出装置の一態様を示す図。半導体装置の一構成例について説明する図。半導体装置が有するメモリセルについて説明する図。記憶素子の一構成例について説明する図。半導体装置の一構成例について説明する図。半導体装置が有するメモリセルについて説明する図。薄膜トランジスタの一態様について説明する図。半導体装置の断面の一部を説明する図。半導体装置の一構成例について説明する図。半導体装置の断面の一部を説明する図。半導体装置の断面の一部を説明する図。半導体装置について説明する図。チップ状の半導体装置について説明する図。半導体装置を搭載した物品について説明する図。半導体装置を搭載した携帯電話について説明する図。記憶素子の電圧−電流特性を表す図。記憶素子の断面を表す図面代用写真。記憶素子の断面を表す図面代用写真。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図１を用いて記憶素子及びその作製方法を説明する。

まず、基板１００上に、第１の導電体１０１を形成する（図１（Ａ）参照）。

基板１００は、ガラス基板やプラスチック基板、セラミック基板など、絶縁性を有し、且つ作製された素子を保持しうるものであればどのような材料の基板を用いても良い。

第１の導電体１０１に用いることが可能な導電性の高い材料としては例えば、金、銀、白金、ニッケル、タングステン、パラジウム、アルミニウム、マンガン、チタン、タンタルなどの金属、及びそれらの窒化物（例えば窒化チタン、窒化タングステン、窒化モリブデンなど）の他、周期表の第１族または第２族に属するリチウムやセシウムなどのアルカリ金属やマグネシウム、カルシウム、ストロンチウムなどのアルカリ土類金属、さらにこれらいずれかを含む合金（例えばマグネシウムと銀の合金やアルミニウムとリチウムの合金など）等を用いることができる。また、ユーロピウムやイッテルビウムなどの希土類金属及びこれらを含む合金を用いても良い。また、透明導電膜として知られるインジウム鉛酸化物（ＩＴＯ）、シリコンを含有したインジウム鉛酸化物、２〜２０ｗｔ％の酸化亜鉛を含む酸化インジウムなどを用いる事も可能である。また、第１の導電体１０１は、上記の材料の単層または積層構造で形成することができる。

なお、第１の導電体１０１の形成方法に特に限定は無い。例えば、第１の導電体１０１の形成方法として、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、スピンコート法等公知の方法を用いることができる。

次に、第１の導電体１０１上に、液滴吐出法や印刷法などの塗布法を用いて、導電性を有する粒子が分散された導電性ペースト１０２を吐出もしくは印刷する（図１（Ｂ）参照）。導電性ペースト１０２を吐出する方法には例えば液滴吐出法がある。液滴吐出法は、所定の物質を含む液滴を細孔から吐出してパターンを形成する方法である。ここでは導電性を有する粒子１０３を溶媒及び樹脂１０４に分散した導電性ペースト１０２を吐出（噴出）する。なお、吐出される材料を吐出材料とも言う。導電性ペースト１０２を印刷する方法としては、代表的にはスクリーン印刷法などを用いることができる。

導電性を有する粒子１０３として、金、銀、白金、ニッケル、銅、パラジウム、タンタル、イリジウム、ロジウム、タングステン、アルミニウム、鉄、亜鉛、錫、チタン、インジウム、ジルコニウム、バリウムなどから選択された金属元素、またはこれらの元素を主成分とする合金材料を用いることができる。また、カドミウム、亜鉛の金属硫化物、鉄、チタン、ゲルマニウム、シリコン、ジルコニウム、バリウムなどの酸化物、ハロゲン化銀等を用いてもよい。この中でも、金、銀、白金などは変質しにくく、好適に用いることができる。また、導電性を有する粒子１０３は、少なくとも表面が導電性を有する材料で形成されていれば良く、内部が絶縁性を有する物質であっても良い。なお、第１の導電体１０１の材料と、導電性を有する粒子１０３の材料は異なる物質からなるものを用いることが好ましい。

導電性ペースト１０２に含まれる導電性を有する粒子１０３の形状は特に限定されない。例えば、導電性を有する粒子１０３の形状として、球形、フレーク状、ロッド状、プレート状、塊状などの形状を取ることが可能である。また、異なる形状の導電性を有する粒子１０３が混在するものであっても良い。なお、導電性を有する粒子１０３の大きさは、小さすぎると分散性に問題があり、大きすぎるとパターンの形成に支障が出ることから０．１μｍ以上１０μｍ以下であることが好ましい。この範囲であれば、様々な大きさの導電性を有する粒子１０３が含まれていても良い。なお、分散性を改善するために表面を有機材料で被覆したｎｍレベルの微粒子は、低温の焼成で溶媒を気化させても微粒子同士の接触による導通を得ることが困難である。そのため、ｎｍレベルの微粒子のみを含む導電性ペーストを、メモリ層を有する第２の導電体を形成するために用いられる導電性を有する粒子として用いることは困難である。ただし、上記の大きさの導電性を有する粒子１０３の他に、１ｎｍ以上０．１μｍ未満の微粒子が補助的に混在することは本発明を妨げるものではない。

また、導電性を有する粒子１０３は、気相法、液相法、固相法のいずれを用いて形成されたものであってもよく、その作製方法は限定されない。

導電性ペースト１０２に含まれる溶媒には、水または有機溶媒を用いることができる。なお、有機溶媒は、水溶性有機溶媒でも非水溶性有機溶媒であっても良い。例えば、水溶性有機溶媒としては、メタノール、エタノール、プロパノール、ブチルアルコール、グリセリン、ジプロピレングリコール、エチレングリコールなどのアルコール、アセトン、メチルエチルケトンなどのケトン、エチレングリコールモノメチルエーテル、エチレングリコールモノエチルエーテル、エチレングリコールモノブチルエーテル、ジエチレングリコールモノブチルエーテル等のグリコールエーテル及びそのエステル、２−ピロリドン、Ｎ−メチルピロリドンなどの水溶性含窒素有機化合物や酢酸エチル、酢酸ブチルカルビトールなどの酢酸エステル等が挙げられる。また、非水溶性有機溶媒としては、オクタン、ノナン、デカンなどのアルカンやシクロアルカン、トルエン、キシレン、ベンゼン、ジクロロベンゼンなどの芳香族などが挙げられる。これらの溶媒は必ずしも一種で使用する必要は無く、複数種を混合して用いる事も可能である。

導電性ペースト１０２に含まれる樹脂としては、上述したような溶媒に可溶であり、且つ該溶媒を気化させた後、前記導電性を有する粒子を塗布した面に保持可能である樹脂を用いる。このような樹脂としては、例えばフェノール樹脂、エポキシ樹脂、ポリエステル樹脂、シリコーン樹脂、ユリア樹脂、アクリル樹脂、セルロース樹脂などが挙げられる。なお、導電性ペースト１０２に含まれる樹脂は、これらに限られることはない。

導電性ペースト１０２には、以上に述べたものの他、バインダーや分散剤のような他の物質が含まれていても良い。なお、導電性ペースト１０２中に含まれる導電性を有する粒子１０３の割合は８０ｗｔ％〜９５ｗｔ％程度であることが好ましい。

このように、導電性ペースト１０２とは以上に説明したような材料を含む導電性の組成物を表している。

以上で説明したような導電性ペースト１０２は新たに調合してもよいが、市販されているものを用いることもできる。例えば、導電性を有する粒子１０３として銀を用いた市販の銀ペーストは、入手が容易であり且つ価格が安価であることから、導電性ペースト１０２に適用した場合、より簡便に安価な記憶素子を作製することが出来るようになる。

なお、導電性ペースト１０２を吐出もしくは印刷する前に、第１の導電体１０１上に酸化膜を形成しても良い。該酸化膜としては自然酸化膜を含む事とする。もちろん、オゾン処理など、工程を追加することにより形成された酸化膜であっても良い。但し、当該酸化膜を形成することによって、書き込み電圧や読み出し電圧を著しく上昇させることが無い膜厚、膜質の酸化膜を形成する。例えば、第１の導電体１０１にチタンを用いた場合は、自然酸化膜を好適に用いることができる。

続いて、第１の導電体１０１上に形成した導電性ペースト１０２に含まれる溶媒を気化させることによって、導電性ペースト１０２中に含まれる導電性を有する粒子１０３同士を接触させ、導電性ペースト１０２の導電性を向上させる。この際、同種材料よりなる導電性を有する粒子１０３同士は互いに接触して導電性ペースト１０２内部の抵抗値は減少し、導電体として充分使用可能な導電性を得ることができる。一方、第１の導電体１０１と導電性を有する粒子１０３の間には、薄い樹脂の層１０５が残存する。上記方法によって形成された樹脂の層１０５は、電圧印加によって絶縁破壊させることが可能である。そのため、樹脂の層１０５は、メモリ層として機能させることが可能である。このように、メモリ層を有する第２の導電体１０６を形成することができる（図１（Ｃ）参照）。

溶媒を気化させる為には、加熱を行っても行わなくとも良いが、加熱を行う場合は樹脂の耐熱温度を越えない温度で行うことが好ましい。これは、樹脂の耐熱温度を超えて加熱してしまうと、第１の導電体１０１と導電性を有する粒子１０３が多く接触し、ショートする、又は逆に第１の導電体１０１と導電性を有する粒子１０３の間に厚い樹脂の層１０５が形成され、完全に絶縁化することにより記憶素子としての機能を失う可能性がある為である。なお、耐熱温度とは、物質がその物性を維持することが可能な最も高い温度の事を言う。つまり、熱をかけることにより、当該樹脂または導電性ペースト１０２にふくれ、ひび割れ、変形、変色、透明性の喪失などがない温度で加熱する。これをふまえ、導電性ペースト１０２に含まれる溶媒を気化させる工程は室温から２８０℃の範囲で行う事が好ましい。なお、記憶素子としての動作の安定性を考慮すると、８０℃から２４０℃の範囲として当該工程を行うことが好ましい。また、これらの温度を測定または設定する際は雰囲気温度ではなく、基板温度を基準とする。

以上のように作製された記憶素子は、当該記憶素子が有する導電体間に電圧を印加することによって絶縁破壊を起こし、ショートさせる（導電体間の抵抗値を減少させる）ことによって書き込みを行うことができる。

なお、記憶素子の素子構造は図１の構成に限らず、図２に示すような構造であっても良い。図２に示すような構造を有する記憶素子は、第１の導電体１０１と、層３００と、メモリ層を有する第２の導電体１０６とを有する。層３００は、第１の導電体１０１とメモリ層を有する第２の導電体１０６に挟持された構成である。なお、層３００の膜厚は特に限定されないが、０．１ｎｍ以上５０ｎｍ以下であることが好ましい。

層３００は絶縁層であり、絶縁性を有する無機化合物または有機化合物を用いて形成することができる。たとえば、絶縁性を有する無機化合物としては、酸化リチウム、酸化ナトリウム、酸化カリウム、酸化ルビジウム、酸化ベリリウム、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、酸化バリウム等の酸化物、フッ化リチウム、フッ化ナトリウム、フッ化カリウム、フッ化ルビジウム、フッ化ベリリウム、フッ化マグネシウム、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム等のフッ化物、その他絶縁性を有する窒化物、塩化物、臭化物、ヨウ化物、炭酸塩、硫酸塩もしくは硝酸塩などが挙げられる。また、絶縁性を有する有機化合物としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、ポリエステル、ノボラック樹脂、メラミン樹脂、エポキシ樹脂、シリコーン樹脂、フラン樹脂、ジアリルフタレート樹脂等を用いる事ができる。また、シリコンと酸素の結合で主鎖骨格構造が構成される、いわゆるシロキサン系の材料を用いても良い。

図２に示すように絶縁層を設けることで、読み取り電圧を印加した際に未書き込み素子に流れるリーク電流をより小さくすることができる。よって、読み取り時における消費電力を低減することができる。

なお、本実施の形態の記憶素子における書き込みは、メモリ層が薄い為低電圧で行うことが可能である。しかしながら、条件によっては読み取り時におけるリーク電流が増えてしまう場合がある。このような場合に、層３００を設けると特に有効である。

層３００は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、スピンコート法、ゾルゲル法、及び液滴吐出法などにより形成することができる。なかでも、絶縁性を有する有機化合物を印刷法、スピンコート法、又は液滴吐出法等の溶液プロセスで形成することが好ましい。この場合、層３００は、溶媒に溶解させた絶縁性を有する有機化合物を第１の導電体上に形成し、溶媒を除去することによって形成される。このような溶液プロセスで形成された絶縁層は密度が低く嵩高くなる。そのため、他の方法若しくは他の絶縁材料を用いて形成された絶縁層に比べ、層３００として設けた場合に書き込み電圧の上昇を招き難い。その結果、書き込み電圧を殆ど上昇させることなく読み取り時における未書き込み素子に流れるリーク電流を低減することができる。

また、層３００は半導体層であっても良く、酸化モリブデン、酸化錫、酸化ビスマス、シリコン、酸化バナジウム、酸化ニッケル、酸化亜鉛、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、酸化インジウム、リン化インジウム、窒化インジウム、硫化カドミウム、テルル化カドミウム、チタン酸ストロンチウム等の無機半導体を用いることができる。

これら半導体層も液滴吐出法や印刷法を用いて形成することができる。また、他の形成方法としては、抵抗加熱や電子ビームを用いた蒸着法、スパッタ法、ＣＶＤ法、スピンコート法、ゾルゲル法などを用いて形成しても良い。

以上のように、第１の導電体１０１とメモリ層を有する第２の導電体１０６の間にさらに絶縁層もしくは半導体層を設けることによって、読み取り時における未書き込み素子に流れるリーク電流を低減することができる。これにより消費電力を低減することが可能となる。

ここで、導電性ペーストを塗布する際に用いる液滴吐出装置の一態様を図３に示す。液滴吐出手段２０３の個々のヘッド２０５、ヘッド２１２は制御手段２０７に接続され、それをコンピュータ２１０で制御することにより予めプログラミングされたパターンに描画することができる。描画するタイミングは、例えば、記憶素子が設けられる基板２００上に形成されたマーカー２１１を基準に行えば良い。または、基板２００の縁を基準とすることもできる。この基準を撮像手段２０４により検出し、画像処理手段２０９にてデジタル信号に変換したものをコンピュータ２１０で認識して制御信号を発生させて制御手段２０７に送る。撮像手段２０４としては、電荷結合素子（ＣＣＤ）や相補型金属酸化物半導体（ＣＭＯＳ）を利用したイメージセンサなどを用いることができる。基板２００上に形成されるパターンの情報は記憶媒体２０８に格納されたものである。当該情報をもとにして制御手段２０７に制御信号を送り、液滴吐出手段２０３の個々のヘッド２０５、ヘッド２１２を個別に制御する。吐出材料は、材料供給源２１３、材料供給源２１４より配管を通してヘッド２０５、ヘッド２１２にそれぞれ供給される。

ヘッド２０５内部は、点線２０６が示すように液状の材料を充填する空間と、吐出口であるノズルとを有する構造となっている。ここでは図示していないが、ヘッド２１２もヘッド２０５と同様の内部構造を有する。例えば、ヘッド２０５とヘッド２１２におけるノズルのサイズを異ならせると、異なる材料を異なる幅で同時に描画することができる。もちろん、同じ材料を異なる幅で同時に描画することも可能である。

また、大型基板を用いる場合、ヘッド２０５、ヘッド２１２を図中の矢印の方向に自在に走査し、描画する領域を自由に設定することができる。そのため、同じパターンを一枚の基板に複数描画することもできる。また、ステージを動かし、描画する領域を自由に設定しても良い。もちろん、ヘッド及びステージを同時に動かしても良い。

なお、吐出材料の粘度は２０ｍＰａ・ｓ以下が好適である。これはノズルから材料を円滑に吐出できるようにするためである。また、吐出材料の表面張力は、４０ｍＮ／ｍ以下が好ましい。ただし、用いる溶媒や用途等に合わせて、吐出材料の粘度等は適宜調整するとよい。具体的には、吐出材料の粘度は５ｍＰａ・ｓ以上２０ｍＰａ・ｓ以下に設定するとよい。

上記のような液滴吐出装置を用いて吐出材料を所望の位置に吐出し、その後乾燥することで該溶媒を気化させる。なお、上記のような液滴吐出装置は、所望の位置に吐出材料を吐出することが可能であるため、材料の利用効率を高いものとすることができる。

ここでは、液滴吐出法を用いて、吐出材料を第１の導電体１０１上の所望の位置に吐出する例を示したが、導電性ペーストの形成方法は、これに限定されない。例えば、導電性ペーストを高粘度化することによりスクリーン印刷をはじめとする各種印刷法を用いることも可能である。

また、以上の説明では、第１の導電体１０１をメモリ層を有する第２の導電体１０６より先に形成する例を示したが、先にメモリ層を有する第２の導電体１０６を導電性ペーストによって形成し、当該導電性ペーストに含まれる溶媒を気化させてから第１の導電体１０１を形成する構成であっても良い。

以上のようにして、作製された記憶素子は、メモリ層と第２の導電体を別々に作製しなくとも、記憶素子を作製することができ、工程数を削減することができる。工程数が減ることによって記憶素子を作製する為の時間の短縮となり、人件費を削減することができる。また、導電性ペーストのパターンは液滴吐出法や印刷法などにより形成されるため、パターンを形成するためのエッチング等の工程を経なくとも良い。フォトリソグラフィやエッチング等の工程は時間や手間がかかるだけでなく、多くの資源を消費する。メモリ層、第２の導電体を別々に形成するとさらに多くの資源を消費することになるが、本実施の形態で説明したような作製方法で作製された記憶素子は、メモリ層、第２の導電体を同時に形成するだけでなく、フォトリソグラフィやエッチングを用いずにそれらを形成することが可能であるため、非常に効果的に資源や時間、手間の削減を実現し、安価、簡便に記憶素子を作製することができる。さらには、特殊な材料を使用することなく、市販される導電性ペーストを用いることもできるため、より安価に記憶素子を作製することができる。以上のことから、本実施の形態で示した方法を用いることによって、簡便に安価な記憶素子を提供することができるようになる。また、以上のような構成を有する記憶素子は、少ない作製工程で作製することができる記憶素子であることから、安価な記憶素子とすることができる。また、低電圧で書き込み、読み出しを行うことができる、消費電力の小さい記憶素子とすることができる。

なお、本実施の形態の記憶素子は、メモリ層と第２の導電体を別々に形成する構成であっても良い。この場合、まず、基板上に第１の導電体と第２の導電体を形成し、少なくとも第１の導電体と第２の導電体との間を埋めるように、導電性ペーストを配置する。その後、配置した導電性ペーストに含まれる溶媒を気化させることによって、第１の導電体と、第２の導電体と、第１の導電体及び第２の導電体とは別に設けられた導電性ペーストからなるメモリ層とを有する記憶素子を作製することができる。

また、基板上に第１の導電体を形成し、第１の導電体に少なくとも一部を接して導電性ペーストを配置し、導電性ペーストに含まれる溶媒を気化させてから、第２の導電体を形成することで、同様に第１の導電体と、第２の導電体と、第１の導電体及び第２の導電体とは別に設けられた導電性ペーストからなるメモリ層とを有する記憶素子を作製することができる。

これらの場合、第２の導電体は第１の導電体と同様の材料を用いて形成すれば良い。

このように作製された第１の導電体と、第２の導電体と、第１の導電体及び第２の導電体とは別に設けられた導電性ペーストからなるメモリ層とを有する記憶素子は、メモリ層を導電性ペーストで形成し、当該導電性ペーストのパターンは液滴吐出法や印刷法を用いることによって形成することができるため、パターンを形成する為のフォトリソグラフィ及びそれに続くエッチングを用いずに形成することができる。そのため資源や時間、手間の削減を実現し、安価、簡便に記憶素子を作製することができる。また、特殊な材料を使用することなく、市販される導電性ペーストを用いることもできるため、より安価に記憶素子を作製することができる。以上のことから、本実施の形態で示した作製方法を用いて記憶素子を作製することによって、簡便に安価な記憶素子を提供することができるようになる。また、以上のような構成を有する記憶素子は、少ない作製工程で作製することができる記憶素子であることから、安価な記憶素子とすることができる。また、低電圧で書き込み、読み出しを行うことができる、消費電力の小さい記憶素子とすることができる。

（実施の形態２）
本実施の形態では、実施の形態１の記憶素子を有する半導体装置、代表的には記憶装置について図面を用いて説明する。なお、本実施の形態では、パッシブマトリクス型の記憶装置について示す。

本実施の形態で示す半導体装置の一構成例を図４（Ａ）に示す。半導体装置４００は、記憶素子４０１がマトリクス状に設けられたメモリセルアレイ４１１、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５を有する。なお、ここで示す半導体装置４００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５、インターフェース等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

記憶素子４０１は、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第１の導電体と、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第２の導電体とを有する。第２の導電体は、第１の導電体と重畳する部分においてメモリ層も兼ねている。なお、ビット線Ｂｘと第２の導電体が電気的に接続する部分は、予めレーザボンディングや電圧をかけてショートさせておくことなどによって導通を確実としておくことが好ましい。

メモリセルアレイ４１１の上面図と断面図の一例に関して図５に示す。なお、図５（Ａ）はメモリセルアレイ４１１の一部の上面図を示している。

メモリセルアレイ４１１には、記憶素子４０１がマトリクス状に設けられている。記憶素子４０１は、基板上に、第１の方向（Ａ−Ｂ）に延びた第１の導電体５１０と、第１の方向と垂直な第２の方向（Ｃ−Ｄ）に延びたメモリ層を有する第２の導電体５１２とを有する。なお、複数設けられたメモリ層を有する第２の導電体５１２の各々の間には第２の方向に延びた隔壁（絶縁層）５２０が設けられており、第１の方向（Ａ−Ｂ）に隣接する記憶素子は、隔壁（絶縁層）５２０により分離されている。なお、記憶素子４０１に用いられる各々の層は、実施の形態１で示した物質を用いて形成することができる。また、メモリ層を有する第２の導電体５１２は実施の形態１に示したように作製することで同一の吐出物より同一工程にて作製することもできる。なお、図５（Ａ）では、隔壁（絶縁層）５２０及び第２の導電体５１２を覆うように設けられた保護膜として機能する絶縁層が省略されている。

なお、本実施の形態における第１の導電体５１０は、実施の形態１における第１の導電体１０１に相当し、メモリ層を有する第２の導電体５１２は、実施の形態１におけるメモリ層を有する第２の導電体１０６に相当する。また、実施の形態１と同一部分又は同様な機能を有する部分の詳細な説明は省略する。

図５（Ａ）におけるＡ−Ｂ間の断面構造の一例を図５（Ｂ）に、Ｃ−Ｄ間の断面構造の一例を図５（Ｃ）に示す。記憶素子４０１が設けられた基板５２１には、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことである。例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、フィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）を用いることもできる。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子４０１を設けてもよいし、上記基板の代わりにシリコン等の半導体基板やＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を用いて電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子４０１を設けてもよい。また、記憶素子４０１と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けてもよい。この場合、記憶素子と薄膜トランジスタまたは電界効果トランジスタは別工程で作製し、その後、導電性フィルムや異方性導電接着剤等を用いて貼り合わせることによって設けることができる。

図５（Ｂ）及び図５（Ｃ）では、まず基板５２１上に第１の導電体５１０を、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、液滴吐出法等を用いて形成する。次に、隔壁（絶縁層）５２０を、スパッタ法、ＣＶＤ法、印刷法、液滴吐出法、スピンコート法、蒸着法等を用いて形成する。なお、隔壁（絶縁層）５２０には、酸化シリコン、窒化シリコン、酸化窒化シリコン等の無機絶縁性材料、アクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド、芳香族ポリアミド、ポリベンゾイミダゾールなどの耐熱性高分子、又はシロキサン樹脂を用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いても良いし、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物等を用いてもよい。また、図５（Ｂ）に示す隔壁（絶縁層）５２０の断面図において、隔壁（絶縁層）５２０の側面は、第１の導電体５１０の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角を有することが好ましい。さらには、湾曲していることが好ましい。このような形状とすることで、液滴吐出法等の塗布法を用いてメモリ層を有する第２の導電体５１２を形成する際に吐出する導電性ペーストが所望の位置より不要に広がることを防ぐことができる。

次に、第１の導電体５１０上に液滴吐出法等の塗布法を用いて導電性を有する粒子、溶媒、及び樹脂を含む導電性ペーストを吐出し、溶媒を気化させる。これにより、導電性を有する粒子が互いに接触することで第２の導電体として機能しうる導電性を吐出物に発現させつつ、第１の導電体と導電性を有する粒子との間に残存する樹脂がメモリ層として機能する記憶素子４０１を作製することが出来る。なお、溶媒を気化させる温度は、室温以上、当該樹脂の耐熱温度以下であることが好ましい。

続いて、隔壁（絶縁層）５２０、並びにメモリ層を有する第２の導電体５１２を覆うように保護膜として機能する絶縁層５２２を設けることが好ましい。絶縁層５２２には、酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いることができ、水分や酸素等の侵入を防ぐことができる。

また、図５（Ｃ）に示す第１の導電体５１０の断面図において、第１の導電体５１０の側面は、基板５２１の表面に対し１０度以上９０度未満の傾斜を有することが好ましい。また、第１の導電体５１０は曲率半径が連続的に変化する形状であっても良い。このような形状とすることで、第１の導電体５１０上に積層するメモリ層を有する第２の導電体５１２等のカバレッジを良好なものとすることができる。

なお、メモリ層を有する第２の導電体５１２を形成するために用いられる吐出材料は、液状であるため被形成領域の表面状態に大きく影響を受ける。そのため、隔壁（絶縁層）５２０にぬれ性を制御する処理を施しても良い。固体表面のぬれ性は、表面の化学的性質及び物理的な表面形状（表面粗さ）に影響をうける。ここでは、表面のぬれ性を制御する処理とは、液状の吐出材料の付着領域に該吐出材料に対してぬれ性の異なる領域を形成することを指す。なお、ぬれ性の異なる領域とは、吐出材料に対し、ぬれ性に差を有する、即ち吐出材料の接触角が異なる領域である。吐出材料の接触角が大きい領域は、よりぬれ性が低い領域（以下、低ぬれ性領域ともいう）であり、接触角が小さい領域はぬれ性の高い領域（以下、高ぬれ性領域ともいう）である。接触角が大きいと液状の吐出材料は領域表面上で広がらず、接触角が小さいと吐出材料は広がる。このように、ぬれ性が異なる領域では、表面エネルギーも異なり、低ぬれ性領域における表面エネルギーは小さく、高ぬれ性領域表面における表面エネルギーは大きい。

なお、ぬれ性の違いは両領域の相対的な関係である。ここではメモリ層を有する第２の導電体５１２が形成されない領域である隔壁（絶縁層）５２０上に低ぬれ性領域を形成する。選択的に低ぬれ性領域を形成する方法としては、マスク層を形成し、該マスク層を用いて、選択的に低ぬれ性物質からなる層を形成する方法、又は選択的にぬれ性を低める表面処理を行う方法などを用いることができる。

例えば、表面のぬれ性を制御する方法として、光照射のエネルギーによって表面の物質を分解し、領域表面を改質し、ぬれ性を変化させる方法がある。ぬれ性が低い物質として、フッ化炭素基（フッ化炭素鎖）を含む物質、またはシランカップリング剤を含む物質を用いることができる。シランカップリング剤は単分子膜を形成することができるため、改質を効率よく行え、短時間でぬれ性を変化させることができる。また、シランカップリング剤は、フッ化炭素鎖を有するもの、アルキル基を有するものなどを基板に配列させることで表面のぬれ性を低めることができる。また、ぬれ性が低い物質としてチタネートカップリング剤、アルミネートカップリング剤を用いてもよい。

液状の吐出材料はぬれ性の高い方へ移動するため、より正確な位置へのパターン形成が可能となる。また、材料の利用効率を向上させることができる。

また、図６（Ａ）のＣ−Ｄ間の断面構造に示されるように、記憶素子４０１において第１の導電体５１０と基板５２１との間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ショットキー・バリア型、ＰＩＮ型、ＰＮ型のダイオードの他、ダイオード接続されているトランジスタ等があげられる。ここでは、第３の導電体６１２及び半導体層６１３で構成されるダイオード６１１を第１の導電体５１０の下に接して設けている。なお、各記憶素子に対応するダイオード６１１は、層間絶縁膜６１４により分離されている。また、整流性を有する素子は第２の導電体５１２の上に接して反対側に設けてもよい。

また、第２の方向（Ｃ−Ｄ）において隣接する記憶素子間への電界の影響が懸念される場合は、図６（Ｂ）に示すように各記憶素子の第１の導電体５１０の間に隔壁（絶縁層）６２１を設けてもよい。これにより、隣接する記憶素子間への電界の影響を防止するだけでなく、第１の導電体５１０を覆ってメモリ層を有する第２の導電体５１２を設ける際に第１の導電体５１０の段差により生じる段切れを防止することができる。

なお、図６（Ｂ）に示す隔壁（絶縁層）６２１の断面図において、隔壁（絶縁層）６２１の側面は、第１の導電体５１０の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。このように隔壁（絶縁層）６２１を設けた後、第１の導電体５１０および隔壁（絶縁層）６２１を覆うようにメモリ層を有する第２の導電体５１２を形成する。

次に、記憶素子へのデータの書き込み動作について説明する。ここでは、電気的作用、代表的には電圧の印加によりデータの書き込みを行う場合について図４（Ａ）を用いて説明する。なお、書き込みは記憶素子の電気的特性を変化させることで行うが、記憶素子の初期状態（電気的作用を加えていない状態）をデータ「０」、電気的特性を変化させた状態をデータ「１」とする。

記憶素子４０１にデータ「１」を書き込む場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択する。具体的には、デコーダ４１３によって、記憶素子４０１に接続されるワード線Ｗ３に所定の電位Ｖ２を出力する。また、デコーダ４１２とセレクタ４１４によって、記憶素子４０１に接続されるビット線Ｂ３を読み出し／書き込み回路４１５に接続する。そして、読み出し／書き込み回路４１５からビット線Ｂ３へ書き込み電位Ｖ１を出力する。こうして、当該記憶素子４０１を構成する第１の導電体と第２の導電体の間に電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。電圧Ｖｗを適切に選ぶことで、当該導電体間に設けられたメモリ層を物理的もしくは電気的に変化させる。このメモリ層の物理的もしくは電気的な変化が、データ「１」の書き込みに相当する。具体的には、読み出し電圧において、データ「１」の状態の第１の導電体と第２の導電体の間の電気抵抗が、データ「０」の状態と比べて、大幅に小さくなるように変化させれば良い。単に、第１の導電体と第２の導電体を短絡（ショート）させても良い。電圧Ｖｗは、例えば３Ｖ以上かつ１０Ｖ以下、あるいは−１０Ｖ以上かつ−３Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続される記憶素子にデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とする、記憶素子にダイオード特性などの選択性を確保できる特性を付与する、または、非選択のワード線および非選択のビット線に同程度の電位を出力する、などにより記憶素子にデータ「１」が書き込まれないよう制御すればよい。

一方、記憶素子４０１にデータ「０」を書き込む場合は、記憶素子４０１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択する。このとき、読み出し／書き込み回路４１５からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とする。これにより、記憶素子４０１を構成する第１の導電体と第２の導電体の間に印加される電圧を低くし、記憶素子４０１の電気的特性が変化しないようにする。

続いて、記憶素子からデータの読み出しを行う際の動作について図４（Ｂ）を用いて説明する。データの読み出しは、記憶素子を構成する第１の導電体と第２の導電体の間の電気的特性が、データ「０」を有する記憶素子とデータ「１」を有する記憶素子とで異なることを利用して行う。例えば、データ「０」を有する記憶素子を構成する第１の導電体と第２の導電体の間の実効的な電気抵抗（以下、単に記憶素子の電気抵抗と呼ぶ）を、読み出し電圧においてＲ０、データ「１」を有する記憶素子の電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路４１５は、読み出し部分の構成として、例えば図４（Ｂ）に示す抵抗素子４５０と差動増幅器４５１を有する回路を用いることができる。抵抗素子４５０は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。また、抵抗素子４５０の代わりに図４（Ｃ）に示すように、トランジスタ４５２を用いても良いし、差動増幅器４５１の代わりにクロックトインバータ４５３を用いることも可能である。クロックトインバータ４５３には、読み出しを行うときにＨｉｇｈ、行わないときにＬｏｗとなる、信号φ又はその反転信号が入力される。もちろん、回路構成は図４（Ｂ）及び（Ｃ）に限定されない。

記憶素子４０２からデータの読み出しを行う場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０２を選択する。具体的には、デコーダ４１３によって、記憶素子４０２に接続されるワード線Ｗｙに所定の電位Ｖｙを出力する。また、デコーダ４１２とセレクタ４１４によって記憶素子４０２に接続されるビット線Ｂｘを、読み出し／書き込み回路４１５のノードＰに接続する。その結果、ノードＰの電位Ｖｐは、ＶｙとＶ０が抵抗素子４５０（抵抗値Ｒｒ）と記憶素子４０２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、記憶素子４０２がデータ「０」を有する場合のノードＰの電位Ｖｐ０は、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、記憶素子４０２がデータ「１」を有する場合のノードＰの電位Ｖｐ１には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図４（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図４（Ｃ）ではクロックトインバータ４５３の変化点をＶｐ０とＶｐ１の間となるように選択することで、データ「０」／「１」に応じて、出力電位ＶｏｕｔとしてＬｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。

例えば、差動増幅器４５１をＶｄｄ＝１．５Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝１．５Ｖ、Ｖｒｅｆ＝０．７５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、記憶素子のデータが「０」の場合、Ｖｐ０＝１．３５ＶとなりＶｏｕｔはＨｉｇｈが出力され、記憶素子のデータが「１」の場合、Ｖｐ１＝０．１５ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、記憶素子の読み出しを行うことができる。

上記の方法では、記憶素子に保持される「０」又は「１」のデータは、メモリ層の抵抗値の相違と抵抗分割を利用した電圧値で判別される。もちろん、読み出し方法は、この方法に限定されない。例えば、抵抗値の相違を利用する以外に、電流値の差を利用して読み出しても構わない。また、記憶素子の電気的特性がデータ「０」とデータ「１」とでしきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子又はメモリセルアレイを設けてもよいし、絶縁性を有する基板の代わりにシリコン等の半導体基板やＳＯＩ基板を用いて電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子又はメモリセルアレイを設けてもよい。

本実施の形態で示した半導体装置は、データの書き込みが一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、本実施の形態で示した半導体装置は、簡便に作製することができる記憶素子を有するため、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態で示した半導体装置が有する記憶素子には、実施の形態１で示した第１の導電体と、メモリ層を有する第２の導電体との間に絶縁層もしくは半導体層が設けられた構成を適用することもできる。

（実施の形態３）
本実施の形態では、実施の形態１の記憶素子を有する半導体装置について図７を用いて説明する。なお、具体的に本実施の形態では、アクティブマトリクス型の記憶装置について説明する。

本実施の形態で示す半導体装置の一構成例を図７（Ａ）に示す。半導体装置７００は、メモリセル７０１がマトリクス状に設けられたメモリセルアレイ７１１、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５を有する。なお、ここで示す半導体装置７００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５、インターフェース等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

メモリセル７０１は、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第１の配線と、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第２の配線と、薄膜トランジスタ７２１と、記憶素子７２２とを有する。記憶素子７２２は、一対の導電体の間にメモリ層が挟持された構造を有する。

次に、上記構成を有するメモリセルアレイ７１１の上面図と断面図の一例に関して図８を用いて説明する。なお、図８（Ａ）はメモリセルアレイ７１１の一部の上面図を示している。

メモリセルアレイ７１１は、複数のメモリセル７０１がマトリクス状に設けられている。又、メモリセル７０１は、絶縁表面を有する基板上にスイッチング素子として機能する薄膜トランジスタ７２１および当該薄膜トランジスタ７２１に接続された記憶素子７２２が設けられている。

図８（Ａ）におけるＡ−Ｂ間の断面構造の一例を図８（Ｂ）に示す。なお、図８（Ａ）では、第１の導電体８１０上に設けられている、隔壁（絶縁層）８２２、メモリ層を有する第２の導電体８１１、絶縁層５２２が省略されている。

メモリセル７０１は、薄膜トランジスタ７２１と、記憶素子８０１と、絶縁層８２１と、第１の導電体８１０の一部を覆う隔壁（絶縁層）８２２とを有する。なお、記憶素子８０１を覆って保護膜として機能する絶縁層５２２が設けられている。絶縁表面を有する基板５２１上に形成された薄膜トランジスタ７２１に接続された記憶素子８０１は、絶縁層８２１上に形成された第１の導電体８１０と、メモリ層を有する第２の導電体８１１とを有する。また、薄膜トランジスタ７２１は、スイッチとして機能するものであれば特に限定されず、薄膜トランジスタである必要はない。

薄膜トランジスタ７２１について、図９を用いて説明する。図９（Ａ）はトップゲート型の薄膜トランジスタを薄膜トランジスタ７２１に適用する一例を示している。基板５２１上に下地膜として絶縁層９０１が設けられ、絶縁層９０１上に薄膜トランジスタ９１０が設けられている。薄膜トランジスタ９１０は、絶縁層９０１上に半導体層９０２及びゲート絶縁層として機能する絶縁層９０３が形成され、さらに半導体層９０２上には絶縁層９０３を介してゲート電極９０４が形成されている。なお、薄膜トランジスタ９１０上には保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。また、半導体層のソース領域及びドレイン領域それぞれに接続する配線９０７が形成されている。

絶縁層９０１には、酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。なお、絶縁層９０１は、スパッタ法、ＣＶＤ法等を用いて形成すればよい。

半導体層９０２は、アモルファスシリコン等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の他、ポリシリコン等の結晶性半導体を用いても良い。

特に、非晶質若しくは微結晶の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。

レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径の結晶を有し、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、電界効果移動度を４００ｃｍ^２／Ｖ・ｓｅｃ以上にすることができる。

上記結晶化工程を、ガラス基板の耐熱温度（約６００℃）以下の温度において行う場合、大面積ガラス基板を用いることが可能である。このため、一度に大量の半導体装置を作製することができ、低コスト化が可能である。

また、高耐熱性基板を用いて、ガラス基板の耐熱温度以上の加熱により結晶化工程を行い、半導体層９０２を形成してもよい。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶の半導体を７００度以上で加熱して半導体層９０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。この場合、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。

ゲート電極９０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、金属を窒化させた金属窒化物を用いることができる。さらに、当該金属窒化物からなる第１層と金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した所謂ハット形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、絶縁層９０３やその下層の半導体層９０２に拡散することを防ぐことができる。

なお、ゲート電極９０４の側面には、サイドウォール（側壁スペーサ）９０８を形成しても良い。サイドウォールは、ＣＶＤ法により絶縁層を形成し、該絶縁層をＲＩＥ（Ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ：反応性イオンエッチング）法により異方性エッチングすることで形成できる。

半導体層９０２、絶縁層９０３、ゲート電極９０４などを組み合わせて構成されるトランジスタは、シングルドレイン構造、ＬＤＤ（低濃度ドレイン）構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。なお、図９（Ａ）では、サイドウォールが重畳する半導体層において、低濃度不純物領域９０９が形成されるＬＤＤ構造の薄膜トランジスタを示している。また、シングルゲート構造、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適用することも可能である。

絶縁層８２１は、酸化シリコン及び酸化窒化シリコンなどの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁膜材料を塗布した後、熱処理により形成される酸化シリコンなどの絶縁層を、絶縁層８２１として用いることもできる。例えば、シロキサン結合を含む塗布膜を形成し、２００〜４００度で熱処理することにより形成可能な絶縁層を、絶縁層８２１として用いることができる。絶縁層８２１を、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。

絶縁層８２１の上に形成される配線９０７は、ゲート電極９０４と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層８２１と同様の機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。配線９０７はチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）の積層構造など、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。

図９（Ｂ）は、ボトムゲート型の薄膜トランジスタを適用する一例を示している。基板５２１として絶縁性を有する基板上に絶縁層９０１が形成され、その上に薄膜トランジスタ９２０が設けられている。薄膜トランジスタ９２０には、ゲート電極９０４、ゲート絶縁層として機能する絶縁層９０３及び半導体層９０２が設けられ、さらにその上にはチャネル保護層９２１、保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。さらにその上層には、保護層として機能する絶縁層を形成しても良い。半導体層のソース領域及びドレイン領域それぞれに接続された配線９０７は、絶縁層９０５の層上若しくは絶縁層８２１の層上に形成することができる。なお、ボトムゲート型の薄膜トランジスタの場合は、絶縁層９０１が形成されなくともよい。

また、基板５２１が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、薄膜トランジスタの半導体層に、有機半導体を用いて形成することが好ましい。

ここで、半導体層に有機半導体を用いる薄膜トランジスタの構造について、図９（Ｃ）、（Ｄ）を参照して説明する。図９（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９３１が設けられている。有機半導体トランジスタ９３１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。なお、半導体層は、ゲート絶縁膜として機能する絶縁層９３３と配線９０７に接する。

ゲート電極９３２は、ゲート電極９０４と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥・焼成してゲート電極９３２を形成することができる。また、可撓性を有する基板９３０上に、微粒子を含むペーストを印刷法により印刷し、乾燥・焼成してゲート電極９３２を形成することができる。微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。

ゲート絶縁膜として機能する絶縁層９３３は、絶縁層９０３と同様の材料及び手法により形成することができる。但し、有機溶媒中に溶解する絶縁膜材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。

有機半導体トランジスタの半導体層９３４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、６Ｔ（ヘキサチオフェン）、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＴＣＤＡ（ペリレンカルボン酸無水化物）、ＮＴＣＤＡ（ナフタレンカルボン酸無水化物）などを用いることができる。また、有機半導体トランジスタの半導体層９３４の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。

また、有機半導体トランジスタの半導体層の形成方法としては、蒸着法、塗布法、スピンコーティング法、バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法又は液滴吐出法を用いることができる。厚さは１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。

図９（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９４１が設けられている。有機半導体トランジスタ９４１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。また、配線９０７は、ゲート絶縁膜として機能する絶縁層９３３及び半導体層９３４に接する。

薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。なお、配線９０７を記憶素子における第１の導電体として利用しても良いし、配線９０７に記憶素子を接続しても良い。

また、単結晶基板やＳＯＩ基板を用いてトランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをシリコン基板内に打ち込むことにより内部に絶縁層８３１を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。

例えば、基板に単結晶半導体を用いた場合、図８（Ｃ）に示すように単結晶半導体基板８３０を用いて設けられた電界効果トランジスタ８３２に記憶素子８０１が接続されていている。また、電界効果トランジスタ８３２の配線を覆うように絶縁層８３３を設け、当該絶縁層８３３上に記憶素子８０１を設けている。

このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なため高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。

また、絶縁層８３３を設けて記憶素子８０１を形成することによって第１の導電体８１０を自由に配置することができる。つまり、図８（Ｂ）の構成では、トランジスタに接続された配線を避けた領域に記憶素子を設ける必要があったが、絶縁層８３３を設けることによって、例えば、図８（Ｃ）のようにトランジスタ８３２の上方にも記憶素子８０１を形成することが可能となる。その結果、記憶回路をより高集積化することが可能となる。もちろん、電界効果トランジスタ８３２が有する配線９０７を記憶素子が有する第１の導電体としても良い。

なお、記憶素子８０１は、絶縁層８３３上に形成される第１の導電体８１０と、メモリ層を有する第２の導電体８１１とを有し、実施の形態１と同様にして作製する。

また、基板上に剥離層を設け、剥離層上にトランジスタを有する層１０３０及び記憶素子８０１を形成した後、トランジスタを有する層１０３０及び記憶素子８０１を剥離層を利用して基板から剥離し、図１０に示すように接着層１０３２を用いてトランジスタを有する層１０３０及び記憶素子８０１を前記基板と異なる基板１０３１と貼り合わせても良い。剥離方法としては、（１）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該トランジスタを有する層を剥離する方法、（２）耐熱性の高い基板とトランジスタを有する層の間に剥離層として水素を含む非晶質シリコン膜を設け、レーザ光の照射またはエッチングにより当該非晶質シリコン膜を除去することで、当該トランジスタを有する層を剥離する方法、（３）トランジスタを有する層が形成された耐熱性の高い基板を機械的に削除する、又は溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによるエッチングで除去する方法、（４）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において当該トランジスタを有する層を物理的に剥離する方法等を用いればよい。

また、基板１０３１として、可撓性基板、フィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

次に、記憶装置に代表される半導体装置７００へのデータの書き込み動作について図７（Ａ）を用いて説明する。実施の形態２と同様、ここでは電気的作用、代表的には電圧印加によりデータの書き込みを行うときの動作について説明する。なお、書き込みはメモリセルの電気的特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気的特性を変化させた状態をデータ「１」とする。

ｙ行かつｘ列目のメモリセル７０１にデータを書き込む場合について説明する。メモリセル７０１にデータ「１」を書き込む場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択する。具体的には、デコーダ７１３によって、メモリセル７０１に接続されるワード線Ｗｙに所定の電位Ｖ２２を出力する。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０１に接続されるビット線Ｂｘを読み出し／書き込み回路７１５に接続する。そして、読み出し／書き込み回路７１５からビット線Ｂｘへ書き込み電位Ｖ２１を出力する。

こうして、メモリセルを構成する薄膜トランジスタ７２１をオン状態とし、記憶素子７２２に、共通電極及びビット線を電気的に接続し、おおむねＶｗ＝Ｖｃｏｍ−Ｖ２１の電圧を印加する。Ｖｃｏｍとは、記憶素子７２２における共通電極、即ち第２の導電体の電位である。電圧Ｖｗを適切に選ぶことで、第１の導電体および第２の導電体の間に設けられたメモリ層を物理的もしくは電気的に変化させる。このメモリ層の物理的もしくは電気的な変化が、データ「１」の書き込みに相当する。具体的には、読み出し電圧において、データ「１」の状態の第１の導電体と第２の導電体の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させれば良い。単に第１の導電体と第２の導電体を短絡（ショート）させてもよい。なお、電圧Ｖｗは例えば３Ｖ以上かつ１０Ｖ以下、あるいは−１０Ｖ以上かつ−３Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線に接続されるメモリセルのトランジスタをオフ状態とする、若しくは第１の導電体にＶｃｏｍと同程度の電位を与えるとよい。

一方、メモリセル７０１にデータ「０」を書き込む場合は、メモリセル７０１に電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択する。このとき、読み出し／書き込み回路７１５からビット線Ｂｘへの出力電位をＶｃｏｍと同程度とするか、メモリセルの薄膜トランジスタ７２１をオフ状態とする電位とする。その結果、記憶素子７２２には、電気的特性が変化しない程度に小さい電圧が印加されるか、電圧が印加されないため、データ「０」書き込みが実現される。

次に、電気的作用により、データの読み出しを行う際の動作について図７（Ｂ）を用いて説明する。データの読み出しは、記憶素子７２２の電気的特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路７１５は、読み出し部分の構成として、例えば図７（Ｂ）に示す抵抗素子７５０と差動増幅器７５１を用いた回路を考えることができる。抵抗素子７５０は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子７５０の代わりに、図７（Ｃ）に示すようにトランジスタ７５２を用いても良いし、差動増幅器７５１の代わりにクロックトインバータ７５３を用いることも可能である。もちろん、回路構成は図７（Ｂ）及び（Ｃ）に限定されない。

ｙ行ｘ列目メモリセル７０２からデータの読み出しを行う場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０２を選択する。具体的には、デコーダ７１３によって、メモリセル７０２に接続されるワード線Ｗｙに所定の電位Ｖ２４を出力し、薄膜トランジスタ７２１をオン状態にする。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０２に接続されるビット線Ｂｘを読み出し／書き込み回路７１５のノードＰに接続する。その結果、ノードＰの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子７５０（抵抗値Ｒｒ）と記憶素子７２２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル７０２がデータ「０」を有する場合のノードＰの電位Ｖｐ０には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル７０２がデータ「１」を有する場合のノードＰの電位Ｖｐ１には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図７（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図７（Ｃ）では、クロックトインバータ７５３の変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔがデータ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。

例えば、差動増幅器７５１をＶｄｄ＝１．５Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝１．５Ｖ、Ｖｒｅｆ＝０．７５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、薄膜トランジスタ７２１のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝１．３５ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．１５ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。

上記の方法では、記憶素子に保持される「０」又は「１」のデータは、記憶素子７２２の抵抗値の相違と抵抗分割を利用した電圧値で判別される。もちろん、読み出し方法は、この方法に限定されない。例えば、抵抗値の相違を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気的特性が、データ「０」とデータ「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

（実施の形態４）
本実施の形態では、上記実施の形態で示した記憶装置を有する半導体装置の一構成例に関して図面を用いて説明する。

本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としている。当該半導体装置のデータの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式のいずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方がある。１つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう１つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合である。

本実施の形態で示す半導体装置の構成について、図１１を参照して説明する。図１１（Ａ）に示すように、半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェース回路１５、記憶回路１６、バス１７、アンテナ１８を有する。

また、図１１（Ｂ）に示すように、半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェース回路１５、記憶回路１６、バス１７、アンテナ１８の他、中央処理ユニット１を有しても良い。

また、図１１（Ｃ）に示すように、半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェース回路１５、記憶回路１６、バス１７、アンテナ１８、中央処理ユニット１の他、検出素子３、検出回路４からなる検出部２を有しても良い。

電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１３は、リーダライタ１９と交信するデータを復調／変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁界又は電波を用いて送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

記憶回路１６は、実施の形態１に示した記憶素子から選択される１つ又は複数の記憶素子を有する。記憶回路１６として、実施の形態１に示した記憶素子を用いることにより、簡便安価に記憶回路を作製することができる。

また、記憶素子へのデータの書き込みの機会は一度だけではなく、データの追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。よって、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

また、検出部２は、温度、圧力、流量、光、磁気、音波、加速度、湿度、気体成分、液体成分、その他の特性を物理的又は化学的手段により検出することができる。なお、検出部２は、物理量または化学量を検出する検出素子３と当該検出素子３で検出された物理量または化学量を電気信号等の適切な信号に変換する検出回路４とを有している。検出素子３としては、抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード等で形成することができる。なお、検出部２は複数設けてもよく、この場合、複数の物理量または化学量を同時に検出することが可能である。

また、ここでいう物理量とは、温度、圧力、流量、光、磁気、音波、加速度、湿度等を指し、化学量とは、ガス等の気体成分やイオン等の液体成分等の化学物質等を指す。化学量としては、他にも、血液、汗、尿等に含まれる特定の生体物質（例えば、血液中に含まれる血糖値等）等の有機化合物も含まれる。特に、化学量を検出しようとする場合には、必然的にある特定の物質を選択的に検出することになるため、あらかじめ検出素子３に検出したい物質と選択的に反応する物質を設けておく。例えば、生体物質の検出を行う場合には、検出素子３に検出させたい生体物質と選択的に反応する酵素、抗体分子または微生物細胞等を高分子等に固定化して設けておくことが好ましい。

次に、複数の素子および記憶素子が設けられた基板上にアンテナが設けられた半導体装置の一構成例を図１２に示す。なお、図１２は記憶回路１６とアンテナ１８の部分断面図である。

図１２（Ａ）はパッシブマトリクス型で構成される記憶回路を有する半導体装置を示している。半導体装置は、基板１３５０上に複数のトランジスタ１３００、１３０１を有する層１３５１と、複数のトランジスタを有する層１３５１の上方に形成される記憶素子部１３５２及びアンテナとして機能する導電層１３５３とを有する。

なお、ここでは複数のトランジスタを有する層１３５１の上方に記憶素子部１３５２及びアンテナとして機能する導電層１３５３を有する場合を示しているが、この構成に限られず記憶素子部１３５２またはアンテナとして機能する導電層１３５３を、複数のトランジスタを有する層１３５１の下方や同一の層に有してもよい。

記憶素子部１３５２は複数の記憶素子１３５２ａ、１３５２ｂを有する。記憶素子１３５２ａは、絶縁層１２５２上に設けられた第１の導電体１２１０と、第１の導電体１２１０上に設けられたメモリ層を有する第２の導電体１２１１ａとを有する。また、記憶素子１３５２ｂは、絶縁層１２５２上に設けられた第１の導電体１２１０と、第１の導電体１２１０上に設けられたメモリ層を有する第２の導電体１２１１ｂとを有する。なお、個々の記憶素子１３５２ａ、１３５２ｂは隔壁（絶縁層）１３７４により分離されている。

記憶素子部１３５２における第１の導電体１２１０は、複数のトランジスタ１３０１の配線に接続されており、記憶素子部１３５２は上記実施の形態で示した記憶素子と同様の材料及び作製方法を用いて形成することができる。また、メモリ層を有する第２の導電体１２１１ａ、１２１１ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層５２２が形成されている。

なお、アンテナとして機能する導電層１３５３は導電層１３６０上に設けられている。導電層１３６０は、隔壁（絶縁層）１３７４を設けた後形成すれば良く、記憶素子部１３５２における第１の導電体１２１０と同一工程にて形成された配線１３１０を介して複数のトランジスタ１３００の少なくとも一つと接続されている。

アンテナとして機能する導電層１３５３は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

複数のトランジスタを有する層１３５１に含まれるトランジスタは、実施の形態３で示したトランジスタ等を適宜選択し、用いることができる。

また、基板上に剥離層を設け、前記剥離層上に複数のトランジスタを有する層１３５１、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示した剥離方法を適宜用いてトランジスタを有する層１３５１、記憶素子部１３５２及びアンテナとして機能する導電層１３５３を剥離し、前記基板とは異なる基板上に接着層を用いて貼り付けてもよい。貼り付けが行われる基板としては、実施の形態２の基板５２１で示した可撓性基板、フィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

図１２（Ｂ）にアクティブマトリクス型の記憶回路を有する半導体装置の一例を示す。なお、図１２（Ｂ）については、図１２（Ａ）と異なる部分に関して説明する。

図１２（Ｂ）に示す半導体装置は、基板１３５０上に複数のトランジスタ１３００、１３０１を有する層１３５１と、複数のトランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３とを有する。なお、ここでは複数のトランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３を有する場合を示しているが、記憶素子部１３５６やアンテナとして機能する導電層１３５３を、複数のトランジスタを有する層１３５１の下方や同一の層に有してもよい。

記憶素子部１３５６は、記憶素子１３５６ａ、１３５６ｂを有する。記憶素子１３５６ａは、絶縁層１２５２上に形成される第１の導電体１２１０ａと、第１の導電体１２１０ａ上に設けられたメモリ層を有する第２の導電体１２１１とを有する。記憶素子１３５６ｂは、絶縁層１２５２上に形成される第１の導電体１２１０ｂと、第１の導電体１２１０ｂ上に設けられたメモリ層を有する第２の導電体１２１１とを有する。なお、記憶素子１３５６ａ、１３５６ｂは隔壁（絶縁層）１３７４により分離されており、記憶素子部１３５６は上記実施の形態で示した記憶素子と同様の材料及び作製方法を用いて形成することができる。また、記憶素子を構成する第１の導電体の各々にはトランジスタの配線が接続されている。すなわち、記憶素子はそれぞれ一つのトランジスタに接続されている。

また、基板上に剥離層を設け、前記剥離層上に複数のトランジスタを有する層１３５１、記憶素子部１３５６、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いて複数のトランジスタを有する層１３５１、記憶素子部１３５６、及びアンテナとして機能する導電層１３５３を剥離し、前記基板とは異なる基板上に接着層を用いて貼り付けてもよい。

次に、複数のトランジスタを有する層、アンテナに接続される端子部、及び記憶素子を有する第１の基板と、当該端子部に接続されるアンテナが形成された第２の基板とを有する半導体装置の一構成例に関して図１３を用いて説明する。なお、図１３に関し図１２と異なる部分に関して説明を行う。

図１３（Ａ）はパッシブマトリクス型の記憶装置を有する半導体装置の一例を示している。半導体装置は、基板１３５０上に形成された複数のトランジスタ１３００、１３０１を有する層１３５１と、複数のトランジスタを有する層１３５１の上方に形成される記憶素子部１３５２と、アンテナに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有し、導電層１３５７と接続端子となる導電層１３６０とは樹脂１３７５中に含まれる導電性粒子１３５９により電気的に接続されている。なお、複数のトランジスタを有する層１３５１と記憶素子部１３５２等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてアンテナとして機能する導電層１３５７と接続端子となる導電層１３６０とを接続してもよい。ここでは複数のトランジスタを有する層１３５１の上方に記憶素子部１３５２を設けた場合を示しているが、この構成に限られず記憶素子部１３５２を、複数のトランジスタを有する層１３５１の下方や同一の層に有してもよい。

図１３（Ｂ）はアクティブマトリクス型の記憶装置を有する半導体装置の一例を示している。半導体装置は、基板１３５０上に形成された複数のトランジスタ１３００、１３０１を有する層１３５１と、複数のトランジスタを有する層１３５１の上方に形成される記憶素子部１３５６と、トランジスタに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有し、導電層１３５７と接続端子となる導電層１３６０とは樹脂１３７５中に含まれる導電性粒子１３５９により電気的に接続されている。なお、複数のトランジスタを有する層１３５１と記憶素子部１３５６等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いて複数のトランジスタを有する層１３５１及び記憶素子部１３５６等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とを貼り合わせてもよい。ここでは複数のトランジスタを有する層１３５１の上方に記憶素子部１３５６を設けた場合を示しているが、この構成に限られず記憶素子部１３５６を、複数のトランジスタを有する層１３５１の下方や同一の層に有してもよい。

また、基板上に剥離層を形成し、前記剥離層上に複数のトランジスタを有する層１３５１、記憶素子部１３５２もしくは記憶素子部１３５６を形成し、実施の形態３に示す剥離方法を適宜用いて複数のトランジスタを有する層１３５１及び記憶素子部１３５２、１３５６を剥離し、前記基板とは異なる基板上に接着層を用いて貼り付けてもよい。

さらには、記憶素子部１３５２、１３５６を、アンテナとして機能する導電層１３５７が設けられた基板１３６５に設けてもよい。すなわち、複数のトランジスタを有する層が形成される第１の基板と、記憶素子部及びアンテナとして機能する導電層が形成される第２の基板とを、導電性粒子を含む樹脂により貼り合わせてもよい。

本実施の形態で示した半導体装置は、データの書き込みが一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、本実施の形態で示した半導体装置は、簡便に歩留り良く作製することができる記憶素子を有するため、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

（実施の形態５）
本実施の形態では、記憶素子を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１４（Ａ）に、図１４（Ａ）における線Ｘ−Ｙの断面図を図１４（Ｂ）に示す。

図１４（Ａ）に示すように、基板１４００上に、記憶素子を有する記憶素子部１４０４、回路部１４２１、及びアンテナ１４３１が形成されている。図１４（Ａ）及び（Ｂ）は、作製工程途中であり、作製条件に耐えうる基板１４００上に記憶素子部１４０４、回路部１４２１、及びアンテナ１４３１を形成した状態である。材料及び作製工程は上記実施の形態と同様に適宜選択し、作製すればよい。

基板１４００上に剥離層１４５２、絶縁層１４５３を介して記憶素子部１４０４にはトランジスタ１４４１、回路部１４２１にはトランジスタ１４４２ａ、１４４２ｂ、１４４２ｃが設けられている。トランジスタ１４４１及びトランジスタ１４４２ａ、１４４２ｂ、１４４２ｃ上には絶縁層１４６１、絶縁層１４５４、絶縁層１４５５が形成されており、絶縁層１４５５上には記憶素子１４４３が形成されている。

記憶素子１４４３は、絶縁層１４５５上に設けられた第１の導電体１４１０ｄと、メモリ層を有する第２の導電体１４１１とを有している。なお、記憶素子１４４３は上記実施の形態で示した記憶素子と同様の材料及び作製方法を用いて形成することができる。図１４では省略されているが、隔壁として機能する絶縁層１４６０ｂ等により多数設けられた記憶素子１４４３は個々に隔てられている。

第１の導電体１４１０ｄはトランジスタ１４４１の配線層と接続されている。一方、第２の導電体１４１１は、配線１４５０を介して配線層１４５６ａに積層された導電層１４５７ｃと接続されている。また、絶縁層１４５５上には導電層と図１４（Ａ）で示すアンテナ１４３１が積層して設けられている。図１４（Ｂ）において、前記導電層は、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆであり、導電層１４５７ａとアンテナ１４３１ａ、導電層１４５７ｂとアンテナ１４３１ｂ、及び導電層１４５７ｆとアンテナ１４３１ｄとがそれぞれ積層された構成となっている。なお、導電層１４５７ｅとアンテナ１４３１ｃは、絶縁層１４５５に形成された配線層１４５６ｂに達する開口部に形成され、導電層１４５７ｅと配線層１４５６ｂとが接続されている。このようにして、アンテナと記憶素子部１４０４及び回路部１４２１とが電気的に接続されている。また、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及びアンテナ１４３１ｄの下にそれぞれ形成されている導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆは、絶縁層１４５５とアンテナとの密着性を向上させる効果も有する。本実施の形態では、絶縁層１４５５にポリイミド膜を用い、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、及び導電層１４５７ｆにチタン膜を用い、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及びアンテナ１４３１ｄにアルミニウム膜を用いている。

なお、第１の導電体１４１０ｄとトランジスタ１４４１、導電層１４５７ｃと配線層１４５６ａ、及び導電層１４５７ｅと配線層１４５６ｂがそれぞれ接続するために絶縁層１４５５に開口（コンタクトホールとも言う）を形成している。開口を大きくし、導電材料同士の接触面積を増加した方がより低抵抗となるため、本実施の形態では、第１の導電体１４１０ｄとトランジスタ１４４１が接続する開口が一番小さく、その次が導電層１４５７ｃと配線層１４５６ａが接続する開口、導電層１４５７ｅと配線層１４５６ｂが接続する開口が一番大きいというように順に開口を大きく設定している。本実施の形態では、第１の導電体１４１０ｄとトランジスタ１４４１が接続する開口を５μｍ×５μｍ、導電層１４５７ｃと配線層１４５６ａが接続する開口を５０μｍ×５０μｍ、導電層１４５７ｅと配線層１４５６ｂが接続する開口を５００μｍ×５００μｍとしている。

本実施の形態では、絶縁層１４６０ａからアンテナ１４３１ｂまでの距離ａを５００μｍ以上、第２の導電体１４１１に接続された配線１４５０の端部から絶縁層１４６０ａの端部までの距離ｂを２５０μｍ以上、第２の導電体１４１１の端部から絶縁層１４６０ｃの端部までの距離ｃを５００μｍ以上、絶縁層１４６０ｃの端部からアンテナ１４３１ｃまでの距離ｄを２５０μｍ以上としている。なお、回路部１４２１は部分的に絶縁層１４６０ｃが形成されており、トランジスタ１４４２ａ、１４４２ｂ、１４４２ｃも絶縁層１４６０ｃに覆われていない領域と覆われている領域がある。

以上のような半導体装置を用いることで、外部入力部から電源電圧や信号を記憶素子部１４０４に直接入力することで、記憶素子部１４０４にデータ（情報に相当する）を書き込む、もしくは記憶素子部１４０４からデータを読み出すことが可能となる。

また、アンテナは、記憶素子部に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。例えば、アンテナと記憶素子部が重なる構成であると、アンテナが交信する際に信号に載っているノイズや電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能である。

また、上述した非接触でデータの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式、またはマイクロ波方式等を用いることができる。伝送方式は、用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。

図１５（Ａ）乃至（Ｄ）に、基板１５０１上に形成されたアンテナとして機能する導電層１５０２及び記憶素子１５０３を有するチップ状の半導体装置の例を示す。なお、半導体装置には記憶素子の他、集積回路等を搭載していても良い。

半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１５（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１５（Ｂ）参照））、またはリボン型の形状（図１５（Ｃ）及び（Ｄ）参照）等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

また、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成することが好ましい。

また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。

また、アンテナを設ける場合には、１枚の基板上にトランジスタ等の半導体素子とアンテナとして機能する導電層を直接作り込んで設けてもよいし、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。

本実施の形態で示した半導体装置は、データの書き込みが一度だけではなく、追加（追記）することが可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、本実施の形態で示した半導体装置は、簡便に歩留り良く作製することができる記憶素子を有するため、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

（実施の形態６）
上記実施の形態で示した半導体装置は、無線チップとして機能させることができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１６（Ａ）参照）、包装用容器類（包装紙やボトル等、図１６（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１６（Ｂ）参照）、乗物類（自転車等、図１６（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１６（Ｅ）、図１６（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

半導体装置１６１０は、上述した記憶素子を有し、プリント基板に実装する、表面に貼る、埋め込むなどにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。半導体装置１６１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に半導体装置１６１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置１６１０を設けることにより、検品システム等のシステムの効率化を図ることができる。また、これらをより安価に実現することができる。

次に、上記実施の形態で示した半導体装置を実装した電子機器の一態様について図１７を用いて説明する。ここで例示する電子機器は携帯電話機であり、筐体１７００、１７０６、パネル１７０１、ハウジング１７０２、プリント配線基板１７０３、操作ボタン１７０４、バッテリ１７０５を有する。パネル１７０１はハウジング１７０２に脱着自在に組み込まれ、ハウジング１７０２はプリント配線基板１７０３に嵌着される。ハウジング１７０２はパネル１７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板１７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、上記実施の形態で示した半導体装置を用いることができる。プリント配線基板１７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。

パネル１７０１は、接続フィルム１７０８を介して、プリント配線基板１７０３と接続される。上記のパネル１７０１、ハウジング１７０２、プリント配線基板１７０３は、操作ボタン１７０４やバッテリ１７０５と共に、筐体１７００、１７０６の内部に収納される。パネル１７０１が含む画素領域１７０９は、筐体１７００に設けられた開口窓から視認できるように配置されている。

上記実施の形態で示した半導体装置は、小型、薄型、軽量であるため、電子機器の筐体１７００、１７０６内部の限られた空間を有効に利用することができる。なお、筐体１７００、１７０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。

なお、半導体装置が有する記憶素子は、第１の導電体と、メモリ層を有する第２の導電体とを有する。なお、メモリ層を有する第２の導電体は、第１の導電体上に塗布された導電性ペーストを、当該導電性ペーストに含まれる溶剤を気化させることで作製することができる。よって、作製工程を簡略化することができるため、安価に記憶素子を作製することが可能となる。また、導電性ペーストの塗布をインクジェット法などの液滴吐出法や、スクリーン印刷などの印刷法によって行うことで材料の利用効率を高いものとすることができ、さらに安価に記憶素子を作製することが出来るようになる。

また、このような記憶素子を有する半導体装置は、データの書き込みが一度だけではなく、追加（追記）することが可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。よって、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

本実施例では、実施の形態１で示した記憶素子を作製し、温度条件を代えて導電性ペーストに含まれる溶媒を気化し、メモリ特性を測定した結果を示す。なお、導電性ペーストは、住友電気工業株式会社製、導電性ペースト（型番ＡＧＥＰ−２０１Ｘ）を用いた。また、この導電性ペーストは、導電性を有する粒子として銀が、樹脂としてはエポキシ系の樹脂が、溶媒としては酢酸ブチルカルビトールが用いられている。

当該記憶素子の作製方法を以下に示す。まず、ガラス基板上に、スパッタ法により１０ｍｍ×１０ｍｍの大きさで第１の導電体を形成した。続いて、第１の導電体上に導電性ペーストを塗布した。その後、所定の温度条件で溶媒を気化させ、記憶素子を作製した。温度条件の変更は基板温度の設定を変更することで行った。なお、第１の導電体はチタンで形成した。

つづいて、作製した記憶素子のメモリ特性を測定した。第１の導電体及びメモリ層を有する第２の導電体にマニュアルプローバーを接続し、電圧を低電圧から高電圧へスイープさせて第１の導電体と第２の導電体の間に流れる電流を測定した。

結果を図１８に示す。図１８において、ショートと記載のデータは電圧印加以前から第１の導電体と第２の導電体がショートしている素子のデータであり、温度が記載されているデータは当該温度で導電性ペーストの溶媒を気化させた素子のデータである。

図１８から、３２０℃、３６０℃で導電性ペーストに含まれる溶媒を気化させた素子は、電圧印加以前から第１の導電体と第２の導電体がショートしている素子と同様の特性を示した。つまり、記憶素子としての使用は難しいものであることがわかった。これは、導電性ペーストの耐熱温度を超えて加熱を行ってしまったことが原因と考えられる。

８０℃から２８０℃で導電性ペーストの溶媒を気化させた素子は、印加される電圧に応じて電流値が大きく変化した。つまり、ある電圧以上において第１の導電体と第２の導電体がショートすることがわかった。そのため、８０℃から２８０℃で導電性ペーストの溶媒を気化させた素子は、アンチヒューズ型の記憶素子として用いることが可能であることがわかった。なお、４０℃で導電性ペーストの溶媒を気化させた素子は、図１８に示された電圧範囲においてはショートしていないが、概ね７．５Ｖ以下の電圧でショートし、アンチフューズ型の記憶素子として動作可能であることがわかった。もちろん、第２の導電体は基板に平行な方向における導電率は、導電体として使用に耐えうる値を示した。

また、室温（２５℃程度）で導電性ペーストの溶媒を気化させた素子は、気化させる時間を３日から７日とることによって、同様に第２の導電体がメモリ層を有する導電体として用いることができるようになることもわかった。

なお、特に、８０℃から２４０℃の範囲で導電性ペーストに含まれる溶媒を気化した素子は、明確な抵抗値の変化が見受けられたことから、記憶素子として、より好ましい特性を有する素子であると言える。

本実施例では、実施例１と同様の構成を有する記憶素子の断面写真を示す。すなわち、第１の導電体１１０をチタン、メモリ層を有する第２の導電体を、住友電気工業株式会社製、導電性ペースト（型番ＡＧＥＰ−２０１Ｘ）を用いて作製した記憶素子である。

図１９（Ａ）は導電性ペーストに含まれる溶媒を気化させる温度を２００℃とした記憶素子の断面写真、図１９（Ｂ）は３００℃で導電性ペーストに含まれる溶媒を気化させた記憶素子の断面写真である。

溶媒を気化させる温度を２００℃とした記憶素子には、第１の導電体１１０と、導電性を有する粒子１０３との間に薄く樹脂１０４の層が残存しているのがわかる。当該記憶素子は、この樹脂の層がメモリ層としての役割を担うことによって、記憶素子として機能する。一方、溶媒を気化させる温度を３００℃とした素子（図１９（Ｂ））には、第１の導電体１１０と、導電性を有する粒子１０３との間には樹脂の層が残存しておらず、第１の導電体１１０と導電性を有する粒子１０３が接触してしまっていることから、記憶素子として動作させることは難しい。

以上のように、導電性ペーストに含まれる溶媒を気化させる温度によって、第１の導電体と、導電性ペーストにおける導電性を有する粒子との間の環境が変化する。そのため、導電性ペーストに含まれる溶媒を気化させる温度によって、記憶素子として用いることができる素子と、記憶素子として用いることが困難な素子とが作製されることがわかった。

なお、図１９（Ａ）及び図１９（Ｂ）において、符号１１３が付されているのは、第１の導電体であるチタンの酸化膜である。

なお、図２０（Ａ）は、２００℃で導電性ペーストに含まれる溶媒を気化させた記憶素子の倍率の異なる断面写真であるが、基板に平行な方向への導通は、導電性を有する粒子１０３同士が互いに接触して電流が流れる経路が形成されていることから、問題なく行われることが示唆される。

また、図２０（Ｂ）は３００℃で導電性ペーストに含まれる溶媒を気化させた記憶素子の断面写真である。図２０（Ａ）と同様に導電性を有する粒子同士が互いに接触しているが、大きな空洞が出来てしまっていることもわかる。これは、樹脂からの脱ガスなど、樹脂の耐熱温度以上の熱がかけられたことによる影響であると考えられる。

１中央処理ユニット
２検出部
３検出素子
４検出回路
１１電源回路
１２クロック発生回路
１３データ復調／変調回路
１４制御回路
１５インターフェース回路
１６記憶回路
１７バス
１８アンテナ
１９リーダライタ
２０半導体装置
１００基板
１０１導電体
１０２導電性ペースト
１０３粒子
１０４樹脂
１０５層
１０６導電体
１１０導電体
１１３酸化膜
２００基板
２０３液滴吐出手段
２０４撮像手段
２０５ヘッド
２０６点線
２０７制御手段
２０８記憶媒体
２０９画像処理手段
２１０コンピュータ
２１１マーカー
２１２ヘッド
２１３材料供給源
２１４材料供給源
３００層
４００半導体装置
４０１記憶素子
４０２記憶素子
４１１メモリセルアレイ
４１２デコーダ
４１３デコーダ
４１４セレクタ
４１５回路
４５０抵抗素子
４５１差動増幅器
４５２トランジスタ
４５３クロックトインバータ
５１０導電体
５１２導電体
５２０隔壁（絶縁層）
５２１基板
５２２絶縁層
６１１ダイオード
６１２導電体
６１３半導体層
６１４層間絶縁膜
６２１隔壁（絶縁層）
７００半導体装置
７０１メモリセル
７０２メモリセル
７１１メモリセルアレイ
７１２デコーダ
７１３デコーダ
７１４セレクタ
７１５回路
７２１薄膜トランジスタ
７２２記憶素子
７５０抵抗素子
７５１差動増幅器
７５２トランジスタ
７５３クロックトインバータ
８０１記憶素子
８１０導電体
８１１導電体
８２１絶縁層
８２２隔壁（絶縁層）
８３０単結晶半導体基板
８３１絶縁層
８３２トランジスタ
８３３絶縁層
９０１絶縁層
９０２半導体層
９０３絶縁層
９０４ゲート電極
９０５絶縁層
９０７配線
９０８サイドウォール（側壁スペーサ）
９０９低濃度不純物領域
９１０薄膜トランジスタ
９２０薄膜トランジスタ
９２１チャネル保護層
９３０基板
９３１有機半導体トランジスタ
９３２ゲート電極
９３３絶縁層
９３４半導体層
９４１有機半導体トランジスタ
１０３０層
１０３１基板
１０３２接着層
１２１０導電体
１２１０ａ導電体
１２１０ｂ導電体
１２１１導電体
１２１１ａ導電体
１２１１ｂ導電体
１２５２絶縁層
１３００トランジスタ
１３０１トランジスタ
１３１０配線
１３５０基板
１３５１層
１３５２記憶素子部
１３５２ａ記憶素子
１３５２ｂ記憶素子
１３５３導電層
１３５６記憶素子部
１３５６ａ記憶素子
１３５６ｂ記憶素子
１３５７導電層
１３５９導電性粒子
１３６０導電層
１３６５基板
１３７４隔壁（絶縁層）
１３７５樹脂
１４００基板
１４０４記憶素子部
１４１０ｄ導電体
１４１１導電体
１４２１回路部
１４３１アンテナ
１４３１ａアンテナ
１４３１ｂアンテナ
１４３１ｃアンテナ
１４３１ｄアンテナ
１４４１トランジスタ
１４４２ａトランジスタ
１４４２ｂトランジスタ
１４４２ｃトランジスタ
１４４３記憶素子
１４５０配線
１４５２剥離層
１４５３絶縁層
１４５４絶縁層
１４５５絶縁層
１４５６ａ配線層
１４５６ｂ配線層
１４５７ａ導電層
１４５７ｂ導電層
１４５７ｃ導電層
１４５７ｅ導電層
１４５７ｆ導電層
１４６０ａ絶縁層
１４６０ｂ絶縁層
１４６０ｃ絶縁層
１４６１絶縁層
１５０１基板
１５０２導電層
１５０３記憶素子
１６１０半導体装置
１７００筐体
１７０１パネル
１７０２ハウジング
１７０３プリント配線基板
１７０４操作ボタン
１７０５バッテリ
１７０６筐体
１７０８接続フィルム
１７０９画素領域

Claims

第１の導電体を形成し、
前記第１の導電体上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、樹脂、及び溶媒を含む導電性ペーストを配置し、
前記溶媒を気化して、前記導電性を有する粒子と、前記第１の導電体と前記導電性を有する粒子の間に前記樹脂を含むメモリ層と、を有する第２の導電体を形成することを特徴とする記憶素子の作製方法。
第１の導電体及び第２の導電体を形成し、
前記第１の導電体及び前記第２の導電体の間を埋めるように、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、樹脂、及び溶媒を含む導電性ペーストを配置し、
前記溶媒を気化して、前記第１の導電体と前記第２の導電体との間に、前記樹脂を含むメモリ層を形成することを特徴とする記憶素子の作製方法。
第１の導電体を形成し、
前記第１の導電体の一部に接して、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、樹脂、及び溶媒を含む導電性ペーストを配置し、
前記溶媒を気化して、前記第１の導電体の一部に重なって、前記導電性を有する粒子と、前記第１の導電体と前記導電性を有する粒子の間に前記樹脂を含むメモリ層と、を有する第２の導電体を形成することを特徴とする記憶素子の作製方法。
請求項１乃至請求項３のいずれか一項において、
前記溶媒の気化が、前記樹脂の耐熱温度以下の温度で行われる記憶素子の作製方法。
請求項１乃至請求項４のいずれか一項において、
前記溶媒の気化が、１０℃以上２８０℃以下の温度で行われる記憶素子の作製方法。
請求項１乃至請求項４のいずれか一項において、
前記溶媒の気化が、８０℃以上２４０℃以下の温度で行われる記憶素子の作製方法。
請求項１乃至請求項６のいずれか一項において、
前記導電性を有する粒子が、銀粒子である記憶素子の作製方法。
第１の導電体と、
第２の導電体と、
前記第１の導電体と前記第２の導電体に接して挟まれた組成物と、を有し、
前記組成物は、少なくとも、０．１μｍ以上１０μｍ以下の大きさを有する銀からなる導電性を有する粒子と、前記第１の導電体と前記導電性を有する粒子の間のエポキシ樹脂とを有する記憶素子。
第１の導電体と、
前記第１の導電体に接して設けられた組成物と、を有し、
前記組成物は、少なくとも、０．１μｍ以上１０μｍ以下の大きさを有する銀からなる導電性を有する粒子と、前記第１の導電体と前記導電性を有する粒子の間のエポキシ樹脂とを有する記憶素子。
請求項８又は請求項９において、
前記第１の導電体と前記薄いエポキシ樹脂の間に絶縁層を有する記憶素子。
請求項１０において、
前記絶縁層が、前記第１の導電体の酸化物である記憶素子。