JP2010021349A

JP2010021349A - 半導体記憶装置

Info

Publication number: JP2010021349A
Application number: JP2008180273A
Authority: JP
Inventors: Masashige Hirabayashi; 誠滋平林
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-07-10
Filing date: 2008-07-10
Publication date: 2010-01-28
Also published as: US20100006905A1; US8035135B2

Abstract

【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。
【選択図】図１

Description

本発明は、半導体基板上にメモリセルの繰り返しパターンが形成された半導体記憶装置に関し、特に、不良セルを解析するのに適した半導体記憶装置に関する。

半導体メモリ製品や半導体メモリ搭載ロジック製品などの半導体記憶装置では、不良セルの解析を行う場合、テスタで検出した不良ビットアドレスをもとに、実際のチップ上の不良セルの位置を確認して、ＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）やＴＥＭ（Transmission Electron Microscope；透過電子顕微鏡）等での観察のために、ＦＩＢ（Focused Ion Beam；集束イオンビーム）分析法を用いてサンプルを加工する必要がある。

従来は、１ビットずつのメモリセルが認識可能な層までチップを研磨し、さらに、不良セルの場所を特定するために、ＦＩＢ分析法により、数セル置きにマーキングをして１セルも間違えることなくメモリセル数を数えて、目的とする不良セルにたどりつく必要があった。そのため、サンプル加工について多大な作業工数がかかり、不良セルの位置確認に時間がかかり、不良セルの位置を誤って特定することがあった。

そこで、特許文献１では、チップ上にメモリセルをマトリックス上に配列した半導体メモリ装置において、前記メモリセルの配列順番を２つの物質層で目印となる配列マークを付けたものが開示されており、その配列マークを数えることで、所定のメモリセルを特定している（従来例１）。

また、特許文献２では、基板上にメモリセルの繰り返しパターンがレイアウトされる半導体記憶装置であって、前記メモリセルに関係する配線層上に形成された保護膜と、前記保護膜中に前記メモリセル一つのパターン上に対応した位置に設けられた光学的に認識可能な膜パターンと、を具備したものが開示されており、メモリセルの位置を特定するときには、少なくとも情報としての所定のアドレスに対応した所定のメモリセル一つのパターン上が前記膜パターンを利用して認識され、前記保護膜の所定領域にマーキングを施すことによって、前記所定のメモリセルを特定している（従来例２）。

特開平３−１６５５５６号公報（第１図）特開２００３−６８９８６号公報（図１）

しかしながら、従来例１（特許文献１）では、大容量化が進むメモリ製品においては、メモリセルのＸ，Ｙ方向に配列マークを付けたとしても、不良箇所がセル領域の中央付近に位置するときは、配列マークを有効的に利用せずにメモリセルの個数を数えることになり、配列マークの効果を低減してしまうおそれがあった。

従来例２（特許文献２）では、保護膜へのマーキングのためにフォトレジストを露光する工程を追加する必要があり、製造費用及び時間が増加するというおそれがあった。

本発明の主な課題は、不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすることである。

本発明の一視点においては、半導体記憶装置において、半導体基板上にメモリセルの繰り返しパターンが形成されたメモリセルアレイ領域を有し、前記メモリセルアレイ領域上に形成された所定層の配線を、少なくとも前記メモリセルアレイ領域において、前記メモリセルの配置と対応させて縦方向及び横方向に格子状にレイアウトしたことを特徴とする。

本発明によれば、配線がメモリセルの配置と対応させて格子状に規則正しくレイアウトされているため、メモリセルの不良解析において、メモリセルのレイアウトに影響を与えることなく、かつ、プロセス工程数を増やすことなく、目的の不良セルの場所を特定する際にメモリセルの数を数えやすくすることができる。

本発明の実施形態に係る半導体記憶装置では、半導体基板（図１の２）上にメモリセル（図２の３ａ）の繰り返しパターンが形成されたメモリセルアレイ領域（図１の３）を有し、前記メモリセルアレイ領域（図１の３）上に形成された配線（図１の４ａ、４ｂに相当）を、少なくとも前記メモリセルアレイ領域（図１の３）において、前記メモリセル（図２の３ａ）の配置と対応させて縦方向及び横方向に格子状にレイアウトしている。

本発明の実施例１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体記憶装置の構成を模式的に示した平面図である。図２は、本発明の実施例１に係る半導体記憶装置の構成を模式的に示した図１の領域Ａの拡大平面図である。

図１を参照すると、半導体記憶装置１は、半導体基板２上にメモリセル（図２の３ａ）の格子目状の繰り返しパターンが形成（レイアウト）されたメモリセルアレイ領域３を有する半導体チップである。メモリセルアレイ領域３では、図２のように複数のメモリセル３ａが格子目状に配列している。半導体基板２上のメモリセルアレイ領域３の周辺には、メモリセル（図２の３ａ）を制御するメモリ周辺回路（図示せず）が形成されている。メモリセルアレイ領域３を含む半導体基板２上には、層間絶縁膜（図示せず）と配線層（図示せず）が交互に積層している。配線層のうち最上層の配線層（最上層配線）には、少なくともメモリセルアレイ領域３において、電源配線４ａ及び接地配線４ｂが形成されている。

電源配線４ａは、格子状（グリッド状）に形成されている。電源配線４ａは、Ｘ方向（図２の横方向）の配線幅がセルＭ個分（図２では４個分）あり、Ｙ方向（図２の縦方向）の配線幅がセルＮ個分（図２では４個分）ある。また、隣り合う電源配線４ａ間のＸ方向のスペース幅はセルＭ個分（図２では４個分）あり、隣り合う電源配線４ａ間のＹ方向のスペース幅はセルＮ個分（図２では４個分）ある。したがって、電源配線４ａは、Ｘ方向にはセル２Ｍ個分のピッチ、Ｙ方向にはセル２Ｎ個分のピッチが形成されている。ＮとＭは、自然数であり、メモリセル３ａのトータルなレイアウトによって適切な個数を選択することができる。電源配線４ａの材質は、ＦＩＢ分析装置、光学顕微鏡、又は電子顕微鏡で認識できれば制限はなく、例えば、Ｃｕ、Ａｌでもよい。

接地配線４ｂは、電源配線４ａと抵触しない領域にて、電源配線４ａと同一層に形成されている。接地配線４ｂは、隣り合う電源配線４ａと間のＹ方向（Ｘ方向でも可）のスペース幅はセルＮ個分（図２では４個分）ある。接地配線４ｂのその他の構成は、電源配線４ａと同様である。

実施例１によれば、メモリセル３ａの不良解析において、メモリセル３ａのレイアウトに影響を与えることなく、かつ、プロセス工程数を増やすことなく、目的の不良セルの場所を特定する際にメモリセルの数を数えやすくすることができる。

また、プロセス工程の追加無しに電源配線４ａ及び接地配線４ｂを形成することができるため、製品製造期間・費用の増大がなく、また、微細化への影響もない。

また、メモリセルアレイ領域３上に存在する上層の電源配線４ａ及び接地配線４ｂは、メモリセル３ａの配置と対応させて格子状に規則正しくレイアウトされているために、主にＦＩＢ分析装置の表示画面上で、電源配線４ａ又は接地配線４ｂを目印として、メモリセル３ａのセル数を数えることができる。そのため、目的のメモリセル３ａの場所を特定するために、メモリセル３ａを１セルずつ数える必要はないため、解析時間の短縮を図ることができる。

また、目的とする不良セルが、メモリセルアレイ領域３の中央部に存在していたとしても、電源配線４ａ及び接地配線４ｂは、メモリセルアレイ領域３上にＸ方向、Ｙ方向が認識できるように格子状にレイアウトされているため、メモリセルの個数が数えにくくなることはない。

また、格子状に電源配線４ａ及び接地配線４ｂを設けることで、各々の配線抵抗を所定値内にすることが可能である。

さらに、電源配線４ａ及び接地配線４ｂは、既存の配線形成工程で作成されるため、露光工程、成膜工程、エッチング工程等を一切追加することがないため、製造期間及び製造費用の増大は発生しない。

本発明の実施例２に係る半導体記憶装置について図面を用いて説明する。図３は、本発明の実施例２に係る半導体記憶装置のメモリセルアレイ領域上の最上層配線の構成を模式的に示した平面図である。図４は、本発明の実施例２に係る半導体記憶装置のメモリセルアレイ領域上の最上層配線の構成を模式的に示した部分拡大平面図である。

実施例２に係る半導体記憶装置では、大規模のメモリセルアレイ領域（図１の３に相当）における中央付近のメモリセル（図２の３ａに相当）を特定する際にも、格子状の最上層配線４（図２の４ａ、４ｂに相当）をさらに数えやすくするために、Ｘ方向にはセルＫ個分おき、及び、Ｙ方向にはセルＬ個分おきに、最上層配線４にマーク５を形成したものである。マーク５は、最上層配線４の縦方向と横方向の交差部分に形成されている。Ｋ及びＬは、自然数であり、メモリセルアレイの構成にあわせて、例えば、１６ビットセル、３２ビットセル、６４ビットセル、１２８ビットセルのようにセル数の認識しやすい数を選択することが可能である。最上層配線４は、メモリセルアレイ領域（図１の３）上に存在し、メモリセル（図２の３ａ）のレイアウトに対応させて規則正しく、メモリセルアレイに対してＸ方向及びＹ方向が認識できるようにレイアウトした点は、実施例１の電源配線（図２の４ａ）及び接地配線（図２の４ｂ）の構成と同様である。

実施例２によれば、メモリセルアレイ領域（図１の３に相当）上の格子状の最上層配線４に、ある一定の規則にしたがって目印となるようなマーク５を付加することによって、大容量のメモリセルアレイに対しても、Ｘ方向、Ｙ方向の格子状の最上層配線４がさらに数えやすくなり、メモリセル数を簡単に数えることが可能である。

なお、実施例１、２では、電源配線４ａ（Ｖｃｃ）、接地配線４ｂ（ＧＮＤ）、最上層配線４を最上層として説明したが、ＦＩＢ分析装置、光学顕微鏡、又は電子顕微鏡で視認可能であれば、最上層でなくてもよい。

本発明の実施例１に係る半導体記憶装置の構成を模式的に示した平面図である。本発明の実施例１に係る半導体記憶装置の構成を模式的に示した図１の領域Ａの拡大平面図である。本発明の実施例２に係る半導体記憶装置のメモリセルアレイ領域上の最上層配線の構成を模式的に示した平面図である。本発明の実施例２に係る半導体記憶装置のメモリセルアレイ領域上の最上層配線の構成を模式的に示した部分拡大平面図である。

符号の説明

１半導体記憶装置
２半導体基板
３メモリセルアレイ領域
３ａメモリセル
４最上層配線（配線）
４ａ電源配線（Ｖｃｃ）
４ｂ接地配線（ＧＮＤ）
５マーク

Claims

半導体基板上にメモリセルの繰り返しパターンが形成されたメモリセルアレイ領域を有し、
前記メモリセルアレイ領域上に形成された所定層の配線を、少なくとも前記メモリセルアレイ領域において、前記メモリセルの配置と対応させて縦方向及び横方向に格子状にレイアウトしたことを特徴とする半導体記憶装置。
前記配線の横方向の配線幅は、セルＭ個分あり、
前記配線の縦方向の配線幅は、セルＮ個分あり、
隣り合う前記配線間の横方向のスペース幅は、セルＭ個分あり、
隣り合う前記配線間の縦方向のスペース幅は、セルＮ個分あることを特徴とする請求項１記載の半導体記憶装置。
前記配線は、ＦＩＢ分析装置、光学顕微鏡、又は電子顕微鏡で観察可能な材質よりなることを特徴とする請求項１又は２記載の半導体記憶装置。
前記配線は、横方向にセルＫ個分おき、及び、縦方向にセルＬ個分おきに、マークが形成されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
前記マークは、前記配線の縦方向と横方向の交差部分に形成されていることを特徴とする請求項４記載の半導体記憶装置。
前記配線は、電源配線と接地配線を組み合わせたものであることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
前記配線は、前記メモリセルアレイ領域上に形成された配線のうち最上層に形成された最上層配線であることを特徴とする請求項１乃至６のいずれか一に記載の半導体記憶装置。