JP2010020839A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＥＣＣ回路を搭載する半導体記憶装置の動作速度を向上させる。
【解決手段】リードラッチ回路１０１の動作タイミングを制御する読み出し信号ＲＹＰＡは、リードラッチ回路１０１に入力されるとともにＥＣＣレプリカ回路１０５にも入力され、ＥＣＣ回路１０２における信号伝播の経路に対応する回路を経由して、上記信号伝播の時間に応じた時間だけ遅延したタイミングで、書き込み信号ＷＹＰＡとしてライトバッファ回路１０４に入力される。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に誤り訂正（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔ Ｃｏｄｅ)回路を備えた半導体記憶装置に関するものである。

近年の半導体製造技術の進展に伴い素子がますます微細化され、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）やスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと称す）に代表されるメモリの集積度が向上している。

ＤＲＡＭやＳＲＡＭの歩留まり向上を目的として、不良メモリセルを予備のメモリセルに置き換える冗長救済技術が一般に知られているが、メモリセルやセンスアンプ等の素子の微細化に伴う課題として、素子の特性が使用している間に劣化して発生する不良に対して、またはアルファ線や宇宙線などによるソフトエラーによって発生する不良に対しては、冗長救済技術では対応できない場合がある。このような信頼性課題に対しては、ＥＣＣ回路技術による自己訂正技術が知られている。

また、従来は複数のチップにシステムを作りこんでいたが、微細化による集積度の向上で１チップ上にＤＲＡＭやＳＲＡＭなどのメモリとロジック回路やＣＰＵを混載したＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）の需要が増大している。ＳＯＣの特徴として、搭載されるメモリのバス幅を比較的自由に設定でき、汎用的な単品メモリに対して非常に幅の広いバス構成（例えば２５６ビット幅）をとることが出来る。このように広いバス幅構成を採用することによって、ＣＰＵとメモリ間のデータ転送レートが格段に向上するため、大幅に性能を向上させることが出来る。

ＥＣＣ機能を搭載した半導体記憶装置の公知例として、例えば特許文献１によれば、多数のメモリセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルアレイ中のビット線と同一の配線幅、間隔の配線で構成されたレプリカビット線と、同様に前記メモリセルアレイ中のワード線と同一の配線幅、間隔で構成されたレプリカワード線と、メモリセルにデータを書き込むためのバッファ回路と、前記レプリカビット線を駆動するレプリカ書き込みバッファ回路とから構成された半導体記憶装置であり、これらを使用してメモリ容量構成などに合わせた適切なタイミングでのメモリ動作を実現する例が開示されている。

図１０は、従来のＥＣＣ回路を備えた半導体記憶装置の概略構成を示すブロック図であり、ＤＲＡＭに適用した場合の代表例である。

以下、ＥＣＣ回路を備えるＤＲＡＭメモリの代表的な動作として、リードモディファイライト動作に関して、図１０を参照して説明する。

図１０において、従来の半導体記憶装置は、メモリアレイ１０００、ノーマルメモリアレイ１０００ａ、パリティメモリアレイ１０００ｂ、リードラッチ回路１００１、ＥＣＣ回路１００２、シンドローム生成回路１００２ａ、エラー検出回路１００２ｂ、エラー訂正回路１００２ｃ、データラッチ・入出力回路１００３、パリティ生成回路１００２ｄ、ライトバッファ回路１００４、遅延回路１００５から構成されている。

ノーマルメモリアレイ１０００ａ、パリティメモリアレイ１０００ｂから読み出されたノーマルデータおよびパリティデータは、リードラッチ回路１００１を介して後段のシンドローム生成回路１００２ａに入力され、シンドローム生成、エラー検出といったＥＣＣ処理が実行され、後段のエラー訂正回路１００２ｃでエラー訂正処理を実行された後、データラッチ・入出力回路１００３を介してメモリ外部に出力される。データラッチ・入出力回路１００３に入力されたデータは、ＤＲＡＭ外部から入力された入力データＤＩ＜１２７：０＞によりデータを書き換えられた後にパリティ生成回路１００２ｄに入力されてパリティデータが生成され、ノーマルデータおよびパリティデータ双方がライトバッファ回路１００４を介してノーマルメモリアレイ１０００ａおよびパリティメモリアレイ１０００ｂに書き込まれる。ノーマルメモリアレイ１０００ａおよびパリティメモリアレイ１０００ｂにデータを書き込む際のライトバッファを制御する書き込み信号ＷＹＰＡは、データを読み出す際のリードラッチ回路１００１を制御する読み出し信号ＲＹＰＡを基に、トランジスタ回路などの遅延回路１００５を介して適切な遅延をさせた後、ライトバッファ回路１００４に入力させる構成をとっている。
特開２００６−４４７６号公報

上記のようなＥＣＣ回路を搭載した従来の半導体記憶装置では、メモリアレイ１０００に格納されたノーマルデータおよびパリティデータを基にシンドローム生成、シンドロームデコード、エラー訂正、パリティ生成といった一連のＥＣＣ処理動作を実行し、これらのデータと外部からの入力データを基に、メモリアレイ１０００にノーマルデータ、パリティデータを書き込む動作を実行するため、ＥＣＣ回路を搭載していない半導体記憶装置と比べると、上記ＥＣＣ処理動作に要する処理時間が必要となり、メモリ動作性能低下に与える影響が非常に大きい。

また、半導体記憶装置に搭載されたＥＣＣ回路は、その性質上、レイアウト配置構成のブロックアスペクトが悪いという特徴があり、そのために、ＥＣＣ処理における信号経路ではＥＣＣ回路ブロック内においてそれぞれの素子の間を接続する配線長が長くなってしまう。前述の通り、近年の素子の微細化に伴い、配線抵抗はますます増大する傾向にあるため、ＥＣＣ処理におけるシンドローム生成〜パリティ生成までの一連のＥＣＣ処理では、回路素子におけるトランジスタ遅延に加えて、配線抵抗や配線間寄生容量などによる配線遅延の占める割合が大きくなっている。これに対し、メモリアレイにノーマルデータとパリティデータを書き込むための書き込み信号は、シンドローム生成〜パリティ生成までの一連のＥＣＣ処理が完了した後にアクティブとなる必要があるが、ＥＣＣ処理における信号経路は前述の通り、トランジスタ遅延や信号配線遅延などの複数の遅延要因を含んでおり、温度、電圧などの様々な要因によりそれぞれの遅延要因が別個にばらつくことにより信号遅延量が大きくばらつくため、書き込み信号のアクティブタイミングは、誤動作を防ぐために前述の複数のばらつきを考慮したＥＣＣ処理時間に加えてさらに十分な遅延量を確保することが必要となる。

このことから、ＥＣＣ回路を搭載する半導体記憶装置として、ＥＣＣ処理に要する期間の増加分の抑制も含め、メモリ動作速度性能の向上が必須であるにも関わらず、ＥＣＣ処理〜書き込み信号アクティブタイミングまでの期間のマージンを削減することが難しく、結果として半導体記憶装置全体の速度性能向上の障壁となっていた。

特許文献１によれば、メモリアレイ上にダミーセルを配置してメモリコア動作タイミング生成用のレプリカ回路として使用することにより、センスアンプ起動タイミングなどのメモリコア内部動作の適正化によるメモリ動作速度性能向上が可能となるが、主に周辺回路や入出力回路の周辺に配置されることが多いＥＣＣ回路におけるＥＣＣ処理からデータ書き込みまでの速度性能の向上とその対策などに関しては特に言及されておらず、ＥＣＣ処理からデータ書き込みまでの動作においては、依然メモリ動作速度性能の向上に関して大きな課題を有している。

本発明は、このような課題に鑑みてなされたものであり、ＥＣＣ回路を搭載する半導体記憶装置において、ＥＣＣ処理動作とメモリセルへのデータ書き込みなどのタイミングを最適化することにより、メモリ動作速度性能向上を目的とするものである。

上記の課題を解決するため、
第１の例の半導体記憶装置は、
通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部と、
上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部と、
を備え、
上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データに基づいて、上記誤り検出訂正部により誤り検出訂正がなされ、誤り検出訂正されたデータのうちの少なくとも一部と外部から入力されたデータとを含む書き込みデータ、および上記書き込みデータに基づいて上記符号生成部により生成された誤り検出訂正符号データが上記メモリアレイに書き込まれるように構成されるとともに、
さらに、
上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが上記誤り検出訂正部に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
上記書き込みデータ、および上記誤り検出訂正符号データが上記メモリアレイに受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部
を備え、
上記タイミング制御信号生成部は、上記誤り検出訂正部、および上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部、および上記符号生成部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて上記第２のタイミング制御信号として出力するように構成されていることを特徴とする。

また、第２の例の半導体記憶装置は、
通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部と、
上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部と、
上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが上記誤り検出訂正部に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
上記誤り検出訂正部により誤り検出訂正されたデータが外部の回路に受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部と、
を備え、
上記タイミング制御信号生成部は、上記誤り検出訂正部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて上記第２のタイミング制御信号として出力するように構成されていることを特徴とする。

また、第３の例の半導体記憶装置は、
通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部と、
上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部と、
外部から入力された書き込みデータが上記符号生成部に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
上記書き込みデータ、および上記符号生成部により生成された誤り検出訂正符号データが上記メモリアレイに受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部と、
を備え、
上記タイミング制御信号生成部は、上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記符号生成部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて上記第２のタイミング制御信号として出力するように構成されていることを特徴とする。

これらにより、書き込みデータ等がメモリアレイに受け渡されるタイミング等を制御する第２のタイミング制御信号が、誤り検出訂正部等の遅延時間応じて生成されるので、タイミング制御のマージンを小さく設定することなどが容易にできる。

また、第４の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の経由トランジスタ段数と同数のトランジスタ段数を有することを特徴とする。

また、第５の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の経由論理素子に対応する論理素子を有することを特徴とする。

また、第６の例の半導体記憶装置は、
第５の例の半導体記憶装置であって、
上記論理素子は、伝達される入力信号と、他の１つ以上の信号が入力される論理素子を含み、上記他の１つ以上の信号は、その論理素子の出力が、伝達される入力信号のレベル遷移に応じて遷移するレベルに保たれていることを特徴とする。

また、第７の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部における、上記第１、第２のタイミング制御信号間の信号経路に設けられたトランジスタのトグル回数が、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の経由トランジスタのトグル回数と同じであることを特徴とする。

また、第８の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に設けられた全てのトランジスタが、上記第１のタイミング制御信号のレベル遷移に応じてトグルすることを特徴とする。

また、第９の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部の遅延、および上記タイミング制御信号生成部の遅延は、信号がトランジスタを経由することによるトランジスタ遅延と、信号配線の配線寄生抵抗および配線寄生容量に起因する配線遅延とを含むことを特徴とする。

また、第１０の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の信号配線に対応するレイアウトの信号配線を有することを特徴とする。

また、第１１の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部の回路配置における、メモリアレイから読み出された通常データ、または外部から入力された書き込みデータが入力される位置から、誤り検出訂正されたデータ、または誤り検出訂正符号データが出力される位置に向かう方向および逆方向の第１の往復方向と、これに直交する第２の往復方向のうち、少なくとも１方に往復する信号配線を有することを特徴とする。

また、第１２の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部が、上記メモリアレイに対して入出力されるデータビットを複数のグループに分けた各グループごとに対応させて設けられ、各タイミング制御信号生成部によって生成された第２のタイミング制御信号に基づいて、上記各グループに対応するデータの受け渡しタイミングがそれぞれ制御されることを特徴とする。

また、第１３の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部は、
それぞれ、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて第３のタイミング制御信号を生成する複数の基礎タイミング制御信号生成部を有し、
上記複数の基礎タイミング制御信号生成部からそれぞれ出力される第３のタイミング制御信号のうち、いずれかのタイミングに応じた信号を上記第２のタイミング制御信号として出力するように構成されていることを特徴とする。

これらにより、タイミング制御の精度を容易に高くできる。

また、第１４の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記タイミング制御信号生成部が、上記誤り検出訂正部、上記誤り検出訂正部または符号生成部と外部との間のデータの入出力を制御する入出力回路部、および半導体記憶装置の各部の制御信号を生成する周辺論理回路部のうち少なくともいずれかが形成される領域の内部または隣接する領域に形成されていることを特徴とする。

これにより、前記のようにタイミング制御のマージンを小さく設定することなどが容易にできるとともに、回路面積を小さく抑えることなども容易にできる。

また、第１５の例の半導体記憶装置は、
第１から第３の例の半導体記憶装置のうち何れか１つの半導体記憶装置であって、
上記誤り検出訂正部を構成する配線の少なくとも一部と、上記タイミング制御信号生成部を構成する配線の少なくとも一部とが、１本以上の他の配線を介して配置されていることを特徴とする。

これにより、それぞれの信号へのノイズの影響を低減することが容易にできる。

本発明によれば、ＥＣＣ機能の内蔵に伴う動作速度性能の低下を改善することができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の第１の実施形態によるＥＣＣ回路を備えた半導体記憶装置の概略構成を示すブロック図であり、ＤＲＡＭ（Dynamic Random Access Memory）に適用した場合の例である。以下、ＥＣＣ回路を備えた半導体記憶装置の代表的な動作の１つとしてのリードモディファイライト動作が行われる場合に、適切なタイミングの制御がなされるように構成された例を説明する。

メモリアレイ１００は、通常のデータを記憶するノーマルメモリアレイ１００ａおよびノーマルメモリアレイ１００ａのエラー検出を行うための検査データを記憶するパリティメモリアレイ１００ｂから構成されている。詳細は図示しないが、ノーマルメモリアレイ１００ａおよびパリティメモリアレイ１００ｂは、いずれも同一のメモリセルをマトリクス状に配置したものである。図示していないが、各々のメモリセルに記憶されたデータは、外部から入力されたアドレス信号に対応してロウデコーダ回路によって選択されたワード線により選択され、メモリセルから複数のビット線に読み出される。ビット線に読み出されたデータはセンスアンプで検知、増幅され、スイッチゲートを介して選択的に多数のノーマルデータ線ＤＬ＜１２７：０＞およびパリティデータ線ＰＤＬ＜７：０＞に読み出される。センスアンプは各ビット線対に対応してメモリアレイ１００内に列状に配置され、複数列に構成されるのが一般的である。

上記のように、メモリセルからビット線を介してノーマルデータ線ＤＬ＜１２７：０＞、パリティデータ線ＰＤＬ＜７：０＞に読み出されたデータは、リードラッチ回路１０１に入力される。その後、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力され、データは後段のＥＣＣ回路１０２にノーマルリードデータＲＤ＜１２７：０＞、およびパリティリードデータＰＲＤ＜７：０＞として入力される。ここで、ＥＣＣ回路１０２は、シンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、およびパリティ生成回路１０２ｄから構成される。

ＥＣＣ回路１０２に入力されたノーマルリードデータＲＤ＜１２７：０＞およびパリティリードデータＰＲＤ＜７：０＞は、まずシンドローム生成回路１０２ａに入力され、８ビットのシンドロームＳＹＮＤ＜７：０＞が生成される。次に、このシンドロームＳＹＮＤ＜７：０＞はエラー検出回路１０２ｂに入力され、デコードされてどのビットにエラーがあるかのエラー検出が実行され、エラーフラグＥＲＲＦ＜１２７：０＞が生成される。このエラーフラグＥＲＲＦ＜１２７：０＞と、ノーマルリードデータＲＤ＜１２７：０＞とが、後段のエラー訂正回路１０２ｃに入力され、エラーの存在するビットのデータが反転されることによりエラー訂正が行われ、訂正後リードデータＲＯ＜１２７：０＞が後段のデータラッチ・入出力回路１０３に入力されて保持される。

その後、例えば図示しない外部からの指示に応じて、データラッチ・入出力回路１０３に保持された訂正後リードデータＲＯ＜１２７：０＞のうちの一部が、外部からの入力データＤＩ＜１２７：０＞のうちの一部に書き換えられ、ノーマルライトデータＷＤ＜１２７：０＞としてパリティ生成回路１０２ｄに入力される。

パリティ生成回路１０２ｄでは、入力されたノーマルライトデータＷＤ＜１２７：０＞を基に８ビットのパリティライトデータＰＷＤ＜７：０＞が生成され、ノーマルライトデータＷＤ＜１２７：０＞とともにライトバッファ回路１０４へ入力される。

ライトバッファ回路１０４では、書き込み信号ＷＹＰＡによってバッファや他の論理素子を含む回路での書き込み動作がアクティブとなり、それぞれノーマルメモリアレイ１００ａとパリティメモリアレイ１００ｂにデータが書き込まれる。

上記書き込み信号ＷＹＰＡは、前記リードラッチ回路１０１に入力されるのと同じ読み出し信号ＲＹＰＡに基いて生成されるようになっている。具体的には、読み出し信号ＲＹＰＡは、リードラッチ回路１０１に入力されるとともにＥＣＣレプリカ回路１０５にも入力される。ＥＣＣレプリカ回路１０５は、それぞれがシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、パリティ生成回路１０２ｄのうちの一部と同等の回路で構成されたレプリカ回路であるシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄとから構成される。すなわち、ＥＣＣレプリカ回路１０５に入力された読み出し信号ＲＹＰＡは、シンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄに順に入力され、ＥＣＣ回路１０２における信号伝播の経路に対応する回路を経由して、上記信号伝播の時間に応じた時間だけ遅延したタイミングで、書き込み信号ＷＹＰＡとしてライトバッファ回路１０４に入力されるようになっている。ここで、上記遅延時間は、必ずしもＥＣＣ回路１０２の信号伝播時間に正確に等しくするのに限らず、例えばライトバッファ回路１０４の制御等のマージンを満足するタイミング制御等が可能な範囲であればよい。

以上のような構成によれば、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力されて一連のＥＣＣ処理が実行された後、ライトバッファ回路１０４からメモリアレイ１００にデータが書き込まれる場合に、書き込み信号ＷＹＰＡが、読み出し信号ＲＹＰＡを基にＥＣＣレプリカ回路１０５を経由して生成されるようにすることにより、ＥＣＣ回路１０２で要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含む書き込み信号ＷＹＰＡが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対して書き込み信号ＷＹＰＡアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部タイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。

なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。

なお、本実施形態ではＥＣＣレプリカ回路をシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄで構成する一例で示したが、これに限定するものではなく、上記の回路のうち選択的に一部の回路で構成する、あるいは上記の回路に加えて他の回路を追加する構成などでも、必要とされるタイミング精度やマージンが確保できる範囲で一部の回路を省略する構成など、同等の機能を有する構成であればよい。

なお、本実施形態では書き込み信号ＷＹＰＡをＥＣＣ回路１０２における信号伝播の時間に応じた時間だけ遅延したタイミングで生成する構成を示したが、読み出し信号ＲＹＰＡの反転信号やワンショットパルスなど、他の論理で書き込み信号ＷＹＰＡ信号を生成する構成でも同等の効果を得ることができる。

《発明の実施形態２》
図２は、本発明の第２の実施形態によるＥＣＣ回路を備えた半導体記憶装置の概略構成を示すブロック図であり、ＤＲＡＭに適用した場合の例である。以下、この半導体記憶装置は、ＥＣＣ回路を備えた半導体記憶装置の代表的な動作の１つとしてのライト動作、およびリード動作が行われる場合に、以下のように適切なタイミングの制御がなされるように構成されている。

ＤＲＡＭにおけるライト動作において、ＤＲＡＭ外部からの入力データＤＩ＜１２７：０＞は、ライトデータ入力信号ＷＤＩＮの制御によりのデータラッチ・入出力回路１０３に入力された後、ノーマルライトデータＷＤ＜１２７：０＞としてパリティ生成回路１０２ｄに入力され、パリティ生成回路１０２ｄで生成されたパリティライトデータＰＷＤ＜７：０＞とともにライトバッファ回路１０４へ入力され、書き込み信号ＷＹＰＡを受けてノーマルメモリアレイ１００ａおよびパリティメモリアレイ１００ｂにデータが書き込まれる。

上記書き込み信号ＷＹＰＡは、前記データラッチ・入出力回路１０３に入力されるのと同じライトデータ入力信号ＷＤＩＮに基いて生成されるようになっている。すなわち、ライトデータ入力信号ＷＤＩＮはデータラッチ・入出力回路１０３に入力されるとともにＥＣＣライトレプリカ回路２０１にも入力される。ＥＣＣライトレプリカ回路２０１は、パリティ生成回路１０２ｄのうちの一部と同等の回路で構成されたレプリカ回路であるパリティ生成相当回路２０１ｄから構成される。ＥＣＣライトレプリカ回路２０１に入力されたライトデータ入力信号ＷＤＩＮは、パリティ生成相当回路２０１ｄに入力された後、書き込み信号ＷＹＰＡとしてライトバッファ回路１０４に入力される。

以上のような構成によれば、ライト動作時には、ライトデータ入力信号ＷＤＩＮがデータラッチ・入出力回路１０３に入力されてパリティライトデータＰＷＤ＜７：０＞が生成され、ライトバッファ回路１０４を介してメモリアレイ１００にデータが入力される際に、書き込み信号ＷＹＰＡがライトデータ入力信号ＷＤＩＮを基にＥＣＣライトレプリカ回路２０１を経由して生成されることにより、ＥＣＣ回路１０２内のパリティ生成回路１０２ｄで要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含む書き込み信号ＷＹＰＡが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対して書き込み信号ＷＹＰＡアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部タイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。

また、ＤＲＡＭにおけるリード動作においては、ノーマルメモリアレイ１００ａおよびパリティメモリアレイ１００ｂからノーマルデータ線ＤＬ＜１２７：０＞、パリティデータ線ＰＤＬ＜７：０＞に読み出されたデータは、リードラッチ回路１０１に入力される。その後、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力され、データは後段のＥＣＣ回路１０２にノーマルリードデータＲＤ＜１２７：０＞、およびパリティリードデータＰＲＤ＜７：０＞として入力される。

ＥＣＣ回路１０２に入力されたノーマルリードデータＲＤ＜１２７：０＞およびパリティリードデータＰＲＤ＜７：０＞は、まずシンドローム生成回路１０２ａに入力され、８ビットのシンドロームＳＹＮＤ＜７：０＞が生成される。次に、このシンドロームＳＹＮＤ＜７：０＞はエラー検出回路１０２ｂに入力され、デコードされてどのビットにエラーがあるかのエラー検出が実行され、エラーフラグＥＲＲＦ＜１２７：０＞が生成される。このエラーフラグＥＲＲＦ＜１２７：０＞と、ノーマルリードデータＲＤ＜１２７：０＞とが、後段のエラー訂正回路１０２ｃに入力され、エラーの存在するビットのデータが反転されることによりエラー訂正が行われ、訂正後リードデータＲＯ＜１２７：０＞として後段のデータラッチ・入出力回路１０３に入力され、データラッチ・入出力回路１０３を介してＤＲＡＭ外部へ出力データＤＯ＜１２７：０＞として出力される。

上記リードデータ出力信号ＲＤＯＵＴは、前記リードラッチ回路１０１に入力されるのと同じ読み出し信号ＲＹＰＡに基いて生成されるようになっている。具体的には、読み出し信号ＲＹＰＡは、リードラッチ回路１０１に入力されるとともにＥＣＣリードレプリカ回路２０２にも入力される。ＥＣＣリードレプリカ回路２０２は、それぞれがシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃのうちの一部と同等の回路で構成されたレプリカ回路であるシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃとから構成される。ＥＣＣリードレプリカ回路２０２に入力された読み出し信号ＲＹＰＡは、シンドローム生成相当回路２０２ａ、エラー検出相当回路２０２ｂ、エラー訂正相当回路２０２ｃに順に入力された後、リードデータ出力信号ＲＤＯＵＴとしてデータラッチ・入出力回路１０３に入力される。

以上のような構成によれば、リード動作時には、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力されて一連のＥＣＣ処理が実行された後、データラッチ・入出力回路１０３からＤＲＡＭ外部に出力データＤＯ＜１２７：０＞が出力される際に、リードデータ出力信号ＲＤＯＵＴが読み出し信号ＲＹＰＡを基にＥＣＣリードレプリカ回路２０２を経由して生成されるようにすることにより、ＥＣＣ回路１０２内のシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃで要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含むリードデータ出力信号ＲＤＯＵＴが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対してリードデータ出力信号ＲＤＯＵＴアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部タイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。

なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。

なお、本実施形態ではリード動作およびライト動作に関して説明したが、これに限定するものではなく、リード動作またはライト動作のいずれか一方の回路構成をもつことでも所望の効果を得ることが出来る。

なお、本実施形態ではＥＣＣライトレプリカ回路２０１、ＥＣＣリードレプリカ回路２０２をシンドローム生成相当回路２０２ａ、エラー検出相当回路２０２ｂ、エラー訂正相当回路２０２ｃ、パリティ生成相当回路２０１ｄで構成する一例で示したが、これに限定するものではなく、上記の回路のうち選択的に一部の回路で構成する、あるいは上記の回路に加えて他の回路を追加する構成などでも、必要とされるタイミング精度やマージンが確保できる範囲で構成するなどの同等の機能を有する構成であればよい。

《発明の実施形態３》
図３および図４は、それぞれ図１、図２に示した本発明の第１、第２の実施形態によるＥＣＣ回路を備えた半導体記憶装置の概略構成のうち、シンドローム生成回路１０２ａ、およびシンドローム生成相当回路１０５ａ（２０２ａ）に適用可能な詳細回路の例を示す図である。以下、ＥＣＣ機能を備えた半導体記憶装置の代表的な動作の１つとしてのリードモディファイライト動作を例に挙げて、本発明の実施の形態を説明する。

メモリアレイ１００に記憶されたノーマルデータとパリティデータは、リードラッチ回路１０１を経由してＥＣＣ回路１０２に入力され、その中でシンドローム生成回路１０２ａに入力される。図３に示すように、シンドローム生成回路１０２ａに入力されたノーマルリードデータＲＤ＜１２７：０＞とパリティライトデータＰＲＤ＜７：０＞は、８つのシンドローム演算ユニット３０１に入力され、ＥＸＯＲ論理素子を介してシンドロームＳＹＮＤ＜７：０＞が生成される。以下、図示しないが、シンドローム生成回路１０２ａと同様にエラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、パリティ生成回路１０２ｄでも、それぞれシンドロームＳＹＮＤ＜７：０＞、エラーフラグＥＲＲＦ＜１２７：０＞、ノーマルライトデータＷＤ＜１２７：０＞を入力としてそれぞれ論理素子を介してエラーフラグＥＲＲＦ＜１２７：０＞、訂正後リードデータＲＯ＜１２７：０＞、パリティライトデータＰＷＤ＜７：０＞が出力される。パリティ生成回路１０２ｄにて生成されたパリティライトデータＰＷＤ＜７：０＞は、ライトバッファ回路１０４を経由してノーマルライトデータＷＤ＜１２７：０＞とともにメモリアレイ１００に書き込まれる。

ここで、本発明の第１の実施形態で説明したように、読み出し信号ＲＹＰＡがＥＣＣレプリカ回路１０５にも入力され、シンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄを介して書き込み信号ＷＹＰＡが生成される。より詳細には、読み出し信号ＲＹＰＡは、ＥＣＣレプリカ回路１０５において、まずシンドローム生成相当回路１０５ａに入力され、シンドローム演算相当ユニット４０１に入力される。図４に示すように、シンドローム演算相当ユニット４０１はシンドローム演算ユニット３０１を構成する論理素子の一部で構成されており、入力を読み出し信号ＲＹＰＡとしてＥＸＯＲ論理素子を介して読み出しレプリカ信号ＲＹＰＡＤを出力する。シンドローム演算相当ユニット４０１を構成するＥＸＯＲ論理素子は、シンドローム演算ユニット３０１と比べ、入力となるＲＹＰＡおよびその次段への出力が経由するＥＸＯＲ論理素子のみで構成されており、他のＥＸＯＲ素子は含まない。また、シンドローム演算相当ユニット４０１を構成するＥＸＯＲ論理素子への入力は、入力となる読み出し信号ＲＹＰＡ、およびその次段への出力を除き、全てＬレベルに固定されている。シンドローム演算相当ユニット４０１において、読み出し信号ＲＹＰＡから読み出しレプリカ信号ＲＹＰＡＤまでに要するトランジスタ段数は、シンドローム演算ユニット３０１でノーマルリードデータＲＤ＜１２７：０＞およびパリティリードデータ＜７：０＞がシンドローム演算ユニット３０１内で要するトランジスタ段数と同一である。

図示しないが、シンドローム生成相当回路１０５ａと同様に、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄも、それぞれエラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、パリティ生成回路１０２ｄと同一の論理素子、トランジスタ段数を介して最終的に書き込み信号ＷＹＰＡを生成する。

以上のような構成によれば、書き込み信号ＷＹＰＡを、読み出し信号ＲＹＰＡを基にシンドローム生成相当回路１０５ａ、シンドローム演算相当ユニット４０１、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄを含むＥＣＣレプリカ回路１０５を経由して生成することにより、ＥＣＣ回路１０２で要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含む書き込み信号ＷＹＰＡが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対して書き込み信号ＷＹＰＡアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部タイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。

また、ＥＣＣ回路１０２を構成するトランジスタ段数とＥＣＣレプリカ回路１０５を構成するトランジスタ段数を同一とすることにより、ＥＣＣレプリカ信号配線の信号遅延をＥＣＣ信号処理配線の信号遅延に更に精度よく近づけることが可能となる。

また、ＥＣＣ回路１０２を構成する論理素子とＥＣＣレプリカ回路１０５を構成する論理素子とを同一とすることにより、ＥＣＣレプリカ信号配線の信号遅延をＥＣＣ信号処理配線の信号遅延に更に精度よく近づけることが可能となる。

また、ＥＣＣレプリカ回路１０５を構成する論理素子の入力端子を、入力信号である読み出し信号ＲＹＰＡとその後段への出力を除いてＬレベルに固定することにより、全ての論理部において毎回トランジスタがスイッチングする構成をとることが可能となり、ＥＣＣ回路１０２で毎回トランジスタがスイッチングしたとするワーストパスと同等の信号配線遅延をＥＣＣレプリカ回路で実現することが可能となり、ＥＣＣレプリカ信号配線の信号遅延をＥＣＣ信号処理配線の信号遅延に更に精度よく近づけることが可能となる。

なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。

なお、本実施形態ではシンドローム演算ユニット３０１およびシンドローム演算相当ユニット４０１を構成する論理素子をＥＸＯＲ素子で構成する一例を示したが、これに限定するものではなく、他の論理素子や、複数種類の論理素子の組み合わせでも、必要とされるタイミング精度やマージンが確保できる構成など同等の機能を有する構成であればよい。

なお、本実施形態ではシンドローム演算相当ユニット４０１を構成する論理素子をシンドローム演算ユニット３０１を構成する論理素子のうちの一部で構成する一例を示したが、これに限定するものではなく、シンドローム演算ユニット３０１と同一の論理素子でシンドローム演算相当ユニット４０１を構成しても同等の機能を実現できる。

なお、本実施形態ではシンドローム演算相当ユニット４０１内の論理素子の入力端子のうち、入力信号である読み出し信号ＲＹＰＡとその後段への出力を除いた入力信号をＬレベルに固定して書き込み信号ＷＹＰＡを生成する構成を一例として示したが、これに限定するものではなく、他の固定方法でも、同等の機能を有する構成であればよい。

なお、本実施形態ではシンドローム演算ユニット３０１とシンドローム演算相当ユニット４０１を構成するトランジスタ段数を同一とする構成を一例として示したが、これに限定するものではなく、トランジスタ段数が必ずしも同一でなくとも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる機能を有する構成であればよい。

なお、本実施形態ではシンドローム演算相当ユニット４０１を構成する論理素子をシンドローム演算ユニット３０１を構成する論理素子で構成する一例を示したがこれに限定するものではなく、シンドローム演算ユニット３０１で使用していない他の論理素子でシンドローム演算相当ユニット４０１を構成するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる機能を有する構成であればよい。

なお、本実施形態ではＥＣＣ回路１０２でのワーストパスでの論理素子のスイッチング回数と、ＥＣＣレプリカ回路１０５での論理素子のスイッチング回数が同一である構成を一例として示したが、これに限定するものではなく、スイッチング回数が必ずしも同一でなくとも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる機能を有する構成であればよい。

《発明の実施形態４》
図５は、図１に示した本発明の第１の実施形態によるＥＣＣ回路を備えた半導体記憶装置に適用可能なレイアウト配置構成の概略を示す図である。以下ＥＣＣ機能を備えた半導体記憶装置の代表的な動作の１つとしてのリードモディファイライト動作を例に挙げて、本発明の実施の形態を説明する。

メモリアレイ１００（図示せず）からリードラッチ回路１０１に入力されたノーマルデータおよびパリティデータは、第１の実施形態と同様にシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、データラッチ・入出力回路１０３、パリティ生成回路１０２ｄ、ライトバッファ回路１０４を経由して再度メモリアレイ１００に書き込まれる。これに対し、読み出し信号ＲＹＰＡを基に書き込み信号ＷＹＰＡを生成するＥＣＣレプリカ回路１０５は、図５においてそれぞれシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄから構成される。前述の通り、ＥＣＣ回路ブロックはレイアウト構成としてメモリアレイと入出力回路の間に配置されるのが一般的であり、ブロックアスペクトが悪くなる（縦横のブロック幅の比率が大きくなる）という課題が生じがちである。加えて、前述のＥＣＣ処理に関する各信号配線は、各要素ブロック内、例えばシンドローム生成回路１０２ａやエラー検出回路１０２ｂ内において、入力端子と出力端子の数が異なる（本実施例では８：１２８の一例を示している）という特徴もある。これらから、ＥＣＣ処理に関する各信号配線は、ＥＣＣ回路１０２内において論理素子を接続するために同一方向に往復する配線があるなど、長距離を接続する配線が必要となり、必然的に、前述の通り、近年の素子の微細化に伴い配線抵抗はますます増大する傾向にあるため、回路素子におけるトランジスタ遅延に加えて、配線抵抗や配線間寄生容量などによる配線遅延の占める割合が大きくなるため、書き込み信号ＷＹＰＡをＥＣＣレプリカ回路１０５で生成する際にも、ＥＣＣレプリカ回路１０５を構成するシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄを最短距離で隣接して配置してしまうと、前述のＥＣＣ処理信号経路での信号配線遅延に比べてＥＣＣレプリカ信号配線での遅延、特に配線寄生抵抗や配線寄生容量に起因する信号配線遅延が極端に小さくなり、ＥＣＣ信号配線遅延と同等の遅延量をもつＥＣＣレプリカ信号配線をＥＣＣレプリカ回路１０５で生成するという本来の目的を十分に果たせなくなる場合もある。そのような場合には、例えば図５のようにＥＣＣレプリカ回路１０５を構成する回路のうちの一部を、ＥＣＣ回路１０２領域内に分散して配置することが有効である。具体的にはシンドローム生成相当回路１０５ａ、およびエラー検出相当回路１０５ｂを、それぞれ２つのブロックに分け、それぞれシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ領域内に分散して配置、更に具体的には、例えばシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ領域内の中央部と端部の２箇所に分散して配置している。

以上のような構成によれば、ＥＣＣ処理信号として同一方向に往復するなどの長距離配線が必要となる可能性が大きいシンドローム生成回路１０２ａ、エラー検出回路１０２ｂにおいて、ＥＣＣ処理信号配線がとりうる最大配線長と同等の配線長をもつＥＣＣレプリカ信号配線をシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂにおいて配置することが容易になり、ＥＣＣ信号配線とＥＣＣレプリカ信号配線とが同等の配線長、同等の配線遅延量をもつ構成を容易に実現できる。これにより、信号配線遅延を構成する要因であるトランジスタ遅延に加え、配線寄生抵抗や配線寄生容量に起因する配線遅延に関してもＥＣＣ信号配線とＥＣＣレプリカ信号配線とで遅延量を同等にすることが容易に可能となり、ＥＣＣレプリカ信号配線のタイミング精度を更に向上させることが容易に可能となる。

また、ＥＣＣレプリカ信号配線の配線レイアウトパターンをＥＣＣ信号配線のレイアウトパターンと同等とする、具体的には、配線幅や他の配線との配線間隔を同等とする、同一の配線層で構成するなどの構成をとることにより、更にＥＣＣ信号配線とＥＣＣレプリカ信号配線との間の信号配線遅延をより同等に近づけることが可能となる。

なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。

なお、本実施形態ではシンドローム生成相当回路１０５ａおよびエラー検出相当回路１０５ｂをそれぞれ２つのブロックに分散して配置する構成を一例として示したが、これに限定するものではなく、回路を構成する論理素子は分散配置せずに１つのブロックで構成し、ＥＣＣレプリカ信号配線をブロック内でＥＣＣ信号配線と同等の距離の配線として配置したり、あるいは３つ以上のブロックに分散して配置するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる同等の機能を有する構成であればよい。

なお、本実施形態ではシンドローム生成相当回路１０５ａおよびエラー検出相当回路１０５ｂを、それぞれシンドローム生成回路１０２ａおよびエラー検出回路１０２ｂ領域内で中央部と端部の２箇所に分散して配置する構成を一例として示したが、これに限定するものではなく、上記以外の箇所に３箇所以上の箇所に分散して配置するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる同等の機能を有する構成であればよい。

なお、本実施形態ではシンドローム生成相当回路１０５ａおよびエラー検出相当回路１０５ｂに関して分散配置する一例を示したが、これに限定するものではなく、これに加えて他のエラー訂正相当回路１０５ｃやパリティ生成相当回路１０５ｄを分散配置、あるいはシンドローム生成相当回路１０５ａのみ、エラー検出相当回路１０５ｂのみを分散配置するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる同等の機能を有する構成であればよい。

《発明の実施形態５》
図６は、本発明の第５の実施形態によるＥＣＣ回路を備えた半導体記憶装置のレイアウト配置構成の概略を示す図である。

実施形態１の半導体記憶装置に対して、ライトバッファ回路１０４を制御する書き込み信号ＷＹＰＡは、メモリアレイ１００に書き込む全ビットのデータに対して共通に１つの信号を用いるのに限らず、全ビットを複数のグループに分けて、各グループごとに書き込み信号ＷＹＰＡを生成するようにしてもよい。すなわち、例えばＥＣＣ回路１０２における各グループに対応する回路ブロックごとにＥＣＣレプリカ回路１０５を設けることにより、各回路ブロックごとの遅延時間に差がある場合でも、それぞれに応じた適切なタイミング制御をすることが容易にできる。さらに、ＥＣＣ回路１０２の各回路ブロックとそれぞれに対応するＥＣＣレプリカ回路１０５とを隣接させて配置することにより、半導体基板上の領域ごとに形成された回路の特性のばらつきなどに応じたタイミング制御をすることもできる。

また、同様に複数のＥＣＣレプリカ回路１０５を設けるとともに、これらによって生成された書き込み信号ＷＹＰＡのうち、例えば最も遅いタイミングでライトバッファ回路１０４を制御するようにしたりしてもよい。以下、具体的に説明する。

ＤＲＡＭ６００は、図６に示すように、メモリアレイ・センスアンプ６０１、ロウデコーダ・ワードドライバ６０２、周辺制御回路６０３、ＥＣＣ回路Ａ６０４、ＥＣＣレプリカ回路Ａ６０５、ＥＣＣ回路Ｂ６０６、ＥＣＣレプリカ回路Ｂ６０７、データラッチ・入出力回路６０８、リードラッチ・ライトバッファ回路６０９が配置されて構成される。ＥＣＣ回路は、同図に示すように配置されたＥＣＣ回路Ａ６０４とＥＣＣ回路Ｂ６０６とから構成され、同様にＥＣＣレプリカ回路もＥＣＣレプリカ回路Ａ６０５とＥＣＣレプリカ回路Ｂ６０７とから構成される。

これらの構成によれば、ＥＣＣ回路Ａ６０４とＥＣＣレプリカ回路Ａ６０５、およびＥＣＣ回路Ｂ６０６とＥＣＣレプリカ回路Ｂ６０７それぞれが組となり、データラッチ・入出力回路６０８あるいはリードラッチ・ライトバッファ回路６０９の制御をＥＣＣレプリカ回路Ａ６０５、ＥＣＣレプリカ回路Ｂ６０７で生成するＥＣＣレプリカ信号でそれぞれ別個に制御することにより、同一ＤＲＡＭマクロ内でブロックごとにＥＣＣ信号の信号配線遅延に遅延差が発生するような場合でも、ブロックごとにＥＣＣレプリカ信号制御を適正化することが可能となり、ＤＲＡＭマクロとしてのタイミング適正化が実現できる。

また、ＥＣＣレプリカ回路Ａ６０５とＥＣＣレプリカ回路Ｂ６０７で生成したそれぞれのＥＣＣレプリカ信号を論理素子で１つのＥＣＣレプリカ信号として生成する、具体的にはＡＮＤ論理で１つのＥＣＣレプリカ信号として生成するなどし、ＤＲＡＭマクロ全体で１つのＥＣＣレプリカ信号としてデータラッチ・入出力回路６０８あるいはリードラッチ・ライトバッファ回路６０９の制御をすることにより、ブロックごとのＥＣＣ信号配線、ＥＣＣレプリカ信号配線のばらつきを加味したＤＲＡＭ全体制御が可能となり、ＤＲＡＭマクロ全体としてのタイミング適正化が実現できる。

なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。

なお、本実施形態ではＥＣＣ回路およびＥＣＣレプリカ回路を１つのＤＲＡＭマクロ内に２ブロックずつ配置する構成を一例として示したがこれに限定するものではなく、１つのＤＲＡＭマクロ内に３つ以上のＥＣＣレプリカ回路を配置する、あるいは周辺制御回路７０３およびロウデコーダ・ワードドライバ７０２を挟んで両側にＥＣＣ回路およびＥＣＣレプリカ回路を他のブロックと共に配置するなど、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる同等の機能を有する構成であればよい。

なお、本実施形態ではＥＣＣ回路およびＥＣＣレプリカ回路を１つのＤＲＡＭマクロ内にそれぞれ２ブロックずつ配置する構成を一例として示したがこれに限定するものではなく、１つのＥＣＣ回路に対して２つ以上のＥＣＣレプリカ回路を配置したり、２つ以上のＥＣＣ回路に対して１つのＥＣＣレプリカ回路を配置するなど、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる同等の機能を有する構成であればよい。

《発明の実施形態６》
例えば実施形態１で説明したような回路構成を図７に示すような配置で形成するようにしてもよい。

図７は、本発明の第６の実施形態によるＥＣＣ回路を備えた半導体記憶装置のレイアウト配置構成の概略を示す図である。

ＤＲＡＭ７００は、メモリアレイ・センスアンプ７０１、ロウデコーダ・ワードドライバ７０２、周辺制御回路７０３、ワード線裏打ち領域７０４、ＥＣＣ回路７０５、ＥＣＣレプリカ回路７０６、データラッチ・入出力回路７０７、リードラッチ・ライトバッファ回路７０８から構成される。ワード線裏打ち領域７０４はメモリアレイ・センスアンプ７０１の間に、ＥＣＣレプリカ回路７０６はＥＣＣ回路７０５の間にそれぞれ配置される。ワード線裏打ち領域は、メモリアレイ・センスアンプ７０１内に配置されるワード線（図示していない）の配線抵抗を低減するための裏打ちワード線（図示していない）とワード線との間の接続コンタクトを配置するための領域である。メモリコア領域７０９はメモリアレイ・センスアンプ７０１とワード線裏打ち領域７０４とから構成される。

これらの構成によれば、データラッチ・入出力回路７０７あるいはリードラッチ・ライトバッファ回路７０８の制御をＥＣＣレプリカ回路７０６で生成するＥＣＣレプリカ信号で制御する場合に、ＥＣＣレプリカ回路７０６をメモリコア領域７０９のうちのワード線裏打ち領域７０４に対応する領域に配置することにより、一般的なレイアウトでは配置する素子がなく空き領域となる領域にＥＣＣレプリカ回路７０６が配置されることになるので、ＤＲＡＭマクロ面積の増大なくＥＣＣレプリカ回路７０６を配置することが可能となり、タイミング適正化によるＤＲＡＭ速度性能の向上とＤＲＡＭマクロ面積の削減を両立することが可能となる。

なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。

なお、本実施形態ではＥＣＣレプリカ回路７０６およびワード線裏打ち領域７０４をＤＲＡＭマクロ内に１箇所配置する構成を一例として示したがこれに限定するものではなく、１つのＤＲＡＭマクロ内に複数のＥＣＣレプリカ回路７０６およびワード線裏打ち領域７０４を配置するなど、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる同等の機能を有する構成であればよい。

《発明の実施形態７》
例えば実施形態１で説明したような回路構成を図８に示すような配置で形成するようにしてもよい。

図８は、本発明の第７の実施形態によるＥＣＣ回路を備えた半導体記憶装置のレイアウト配置構成の概略を示す図である。

ＤＲＡＭ８００は、メモリアレイ・センスアンプ８０１、ロウデコーダ・ワードドライバ８０２、周辺制御回路８０３、ＥＣＣ回路８０４、ＥＣＣレプリカ回路８０５、データラッチ・入出力回路８０６、リードラッチ・ライトバッファ回路８０７から構成される。ＥＣＣレプリカ回路８０５は、周辺制御回路８０３の領域内に、ＥＣＣ回路８０４に隣接して配置される。

これらの構成によれば、データラッチ・入出力回路８０６あるいはリードラッチ・ライトバッファ回路８０７の制御をＥＣＣレプリカ回路８０５で生成するＥＣＣレプリカ信号で制御する場合に、ＥＣＣレプリカ回路８０５を周辺制御回路８０３の領域内に配置することにより、ＥＣＣ回路８０４内にＥＣＣレプリカ回路８０５を配置できなくてもＤＲＡＭマクロ面積の増加を最小に抑えてＥＣＣレプリカ回路８０５を内蔵でき、ＥＣＣレプリカ信号をデータラッチ・入出力回路８０６あるいはリードラッチ・ライトバッファ回路８０７のいずれかにも大きな配線ロスなく供給することが可能となり、これによりタイミング適正化によるＤＲＡＭ速度性能の向上とＤＲＡＭマクロ面積の削減を両立することが可能となる。

なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。

なお、本実施形態ではＥＣＣレプリカ回路８０５を周辺制御回路８０３の領域内に配置する構成を一例として示したがこれに限定するものではなく、データラッチ・入出力回路８０６あるいはリードラッチ・ライトバッファ回路８０７あるいはそれ以外の回路ブロック内に配置する構成など、信号配線距離などに起因する信号遅延を含めて、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる構成であればよい。

なお、本実施形態ではＥＣＣレプリカ回路８０５を周辺制御回路８０３の領域内に配置する構成を一例として示したがこれに限定するものではなく、周辺制御回路８０３やＥＣＣ回路８０４、データラッチ・入出力回路８０６、リードラッチ・ライトバッファ回路８０７などのブロックに隣接して配置する構成など、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡを生成できる構成であればよい。

《発明の実施形態８》
例えば実施形態１で説明したような回路構成において、図９に示すような配線レイアウトとを適用してもよい。

図９は、本発明の第８の実施形態によるＥＣＣ回路を備えた半導体記憶装置の配線レイアウト構成の詳細を示す図である。

電源・グラウンド配線は、第ｎ層電源・グラウンド配線９０１と第（ｎ＋１）層電源・グラウンド配線９０４から構成され、ＥＣＣレプリカ回路に関する信号配線は第ｎ層ＥＣＣレプリカ信号配線９０２と第（ｎ＋１）層ＥＣＣレプリカ信号配線９０５から構成され、ＥＣＣ回路に関する信号配線は第ｎ層ＥＣＣ信号配線９０３と第（ｎ＋１）層ＥＣＣ信号配線９０６から構成され、第ｎ層の配線と第（ｎ＋１）層の配線との接続は配線間接続コンタクト９０７で接続される。第ｎ層ＥＣＣレプリカ信号配線９０２および第（ｎ＋１）層ＥＣＣレプリカ信号配線９０５と、第ｎ層ＥＣＣ信号配線９０３および第（ｎ＋１）層ＥＣＣ信号配線９０６との間には、同一の配線層で構成された第ｎ層電源・グラウンド配線９０１および第（ｎ＋１）層電源・グラウンド配線９０４が配置される。

これらの構成によれば、ＥＣＣレプリカ回路に関係する信号配線とＥＣＣ回路に関係する信号配線との間にシールド配線が配置されることから、両者間でのノイズ干渉を抑制し、ＤＲＡＭの動作安定性を向上することが可能となる。

また、ＥＣＣ回路領域およびＥＣＣレプリカ回路領域にまんべんなく電源配線やグラウンド配線を配置することが可能となるため、電源電圧のＤＲＡＭマクロ内への安定供給が可能となり、電圧降下の抑制からＤＲＡＭの動作安定性を向上することが可能となる。

なお、本実施形態ではＥＣＣレプリカ関連の信号配線とＥＣＣ回路関連の信号配線との間に１種類の電源もしくはグラウンド配線を配置する構成を一例として示したが、これに限定するものではなく、同一の電源もしくはグラウンド配線を複数配置、または複数の種類の電源もしくはグラウンド配線を複数配置する構成など、同等の機能を有する構成であればよい。

なお、本実施形態では２層の配線層第ｎ層、第（ｎ＋１）層の配線層でのシールド構成を一例として示したが、これに限定するものではなく、単一の配線層、もしくは３層以上の複数の配線層でシールドを構成するなど、同等の機能を有する構成であればよい。

なお、上記各実施形態や変形例で説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば、実施形態４〜８で説明したような構成を実施形態２で説明した構成に適用したりしてもよい。

上記のように、本ＥＣＣ回路技術によって、カラム冗長救済機能を搭載せずとも十分な歩留まりおよび信頼性を確保でき、また、チップ面積増大を抑制することなども容易にできる。更に詳しくは、例えば、ＥＣＣ回路を搭載し自己訂正機能を備えた半導体記憶装置は、ＥＣＣ処理動作に伴うアクセス速度性能を向上させることができるとともに、ＥＣＣレプリカ回路の配置レイアウト構成を工夫することによって、チップ面積の縮小と高速化を両立し、更には歩留まりおよび信頼性の向上も容易に図ることができる。

本発明にかかる半導体記憶装置は、ＥＣＣ機能の内蔵に伴う動作速度性能の低下を改善することができる効果を有し、特に誤り訂正（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔ Ｃｏｄｅ)回路を備えた半導体記憶装置等として有用である。

本発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 本発明の第２の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 本発明の第３の実施形態に係る半導体記憶装置のシンドローム生成回路の詳細構成を示す回路図である。 本発明の第３の実施形態に係る半導体記憶装置のレプリカ回路の一部の詳細構成を示す回路図である。 本発明の第４の実施形態に係る半導体記憶装置のレイアウト配置構成を示すブロック図である。 本発明の第５の実施形態に係る半導体記憶装置のレイアウト配置構成を示すレイアウト図である。 本発明の第６の実施形態に係る半導体記憶装置のレイアウト配置構成を示すレイアウト図である。 本発明の第７の実施形態に係る半導体記憶装置のレイアウト配置構成を示すレイアウト図である。 本発明の第８の実施形態に係る半導体記憶装置のレイアウト構成を示すレイアウト図である。 従来の半導体記憶装置の構成を示すブロック図である。

符号の説明

１００ メモリアレイ
１００ａ ノーマルメモリアレイ
１００ｂ パリティメモリアレイ
１０１ リードラッチ回路
１０２ ＥＣＣ回路
１０２ａ シンドローム生成回路
１０２ｂ エラー検出回路
１０２ｃ エラー訂正回路
１０２ｄ パリティ生成回路
１０３ データラッチ・入出力回路
１０４ ライトバッファ回路
１０５ ＥＣＣレプリカ回路
１０５ａ シンドローム生成相当回路
１０５ｂ エラー検出相当回路
１０５ｃ エラー訂正相当回路
１０５ｄ パリティ生成相当回路
２０１ ＥＣＣライトレプリカ回路
２０１ｄ パリティ生成相当回路
２０２ ＥＣＣリードレプリカ回路
２０２ａ シンドローム生成相当回路
２０２ｂ エラー検出相当回路
２０２ｃ エラー訂正相当回路
３０１ シンドローム演算ユニット
４０１ シンドローム演算相当ユニット
６００ ＤＲＡＭ
６０１ メモリアレイ・センスアンプ
６０２ ロウデコーダ・ワードドライバ
６０３ 周辺制御回路
６０４ ＥＣＣ回路Ａ
６０５ ＥＣＣレプリカ回路Ａ
６０６ ＥＣＣ回路Ｂ
６０７ ＥＣＣレプリカ回路Ｂ
６０８ データラッチ・入出力回路
６０９ リードラッチ・ライトバッファ回路
７００ ＤＲＡＭ
７０１ メモリアレイ・センスアンプ
７０２ ロウデコーダ・ワードドライバ
７０３ 周辺制御回路
７０４ 領域
７０５ ＥＣＣ回路
７０６ ＥＣＣレプリカ回路
７０７ データラッチ・入出力回路
７０８ リードラッチ・ライトバッファ回路
７０９ メモリコア領域
８００ ＤＲＡＭ
８０１ メモリアレイ・センスアンプ
８０２ ロウデコーダ・ワードドライバ
８０３ 周辺制御回路
８０４ ＥＣＣ回路
８０５ ＥＣＣレプリカ回路
８０６ データラッチ・入出力回路
８０７ リードラッチ・ライトバッファ回路
９０１ 第ｎ層電源・グラウンド配線
９０２ 第ｎ層ＥＣＣレプリカ信号配線
９０３ 第ｎ層ＥＣＣ信号配線
９０４ 層電源・グラウンド配線
９０５ 層ＥＣＣレプリカ信号配線
９０６ 層ＥＣＣ信号配線

Claims (15)

1. 通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
   上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部と、
   上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部と、
   を備え、
   上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データに基づいて、上記誤り検出訂正部により誤り検出訂正がなされ、誤り検出訂正されたデータのうちの少なくとも一部と外部から入力されたデータとを含む書き込みデータ、および上記書き込みデータに基づいて上記符号生成部により生成された誤り検出訂正符号データが上記メモリアレイに書き込まれるように構成されるとともに、
   さらに、
   上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが上記誤り検出訂正部に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
   上記書き込みデータ、および上記誤り検出訂正符号データが上記メモリアレイに受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部
   を備え、
   上記タイミング制御信号生成部は、上記誤り検出訂正部、および上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部、および上記符号生成部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて上記第２のタイミング制御信号として出力するように構成されていることを特徴とする半導体記憶装置。
2. 通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
   上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部と、
   上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部と、
   上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが上記誤り検出訂正部に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
   上記誤り検出訂正部により誤り検出訂正されたデータが外部の回路に受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部と、
   を備え、
   上記タイミング制御信号生成部は、上記誤り検出訂正部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて上記第２のタイミング制御信号として出力するように構成されていることを特徴とする半導体記憶装置。
3. 通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
   上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部と、
   上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部と、
   外部から入力された書き込みデータが上記符号生成部に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
   上記書き込みデータ、および上記符号生成部により生成された誤り検出訂正符号データが上記メモリアレイに受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部と、
   を備え、
   上記タイミング制御信号生成部は、上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記符号生成部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて上記第２のタイミング制御信号として出力するように構成されていることを特徴とする半導体記憶装置。
4. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
   上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の経由トランジスタ段数と同数のトランジスタ段数を有することを特徴とする半導体記憶装置。
5. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
   上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の経由論理素子に対応する論理素子を有することを特徴とする半導体記憶装置。
6. 請求項５の半導体記憶装置であって、
   上記論理素子は、伝達される入力信号と、他の１つ以上の信号が入力される論理素子を含み、上記他の１つ以上の信号は、その論理素子の出力が、伝達される入力信号のレベル遷移に応じて遷移するレベルに保たれていることを特徴とする半導体記憶装置。
7. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
   上記タイミング制御信号生成部における、上記第１、第２のタイミング制御信号間の信号経路に設けられたトランジスタのトグル回数が、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の経由トランジスタのトグル回数と同じであることを特徴とする半導体記憶装置。
8. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
   上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に設けられた全てのトランジスタが、上記第１のタイミング制御信号のレベル遷移に応じてトグルすることを特徴とする半導体記憶装置。
9. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
   上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部の遅延、および上記タイミング制御信号生成部の遅延は、信号がトランジスタを経由することによるトランジスタ遅延と、信号配線の配線寄生抵抗および配線寄生容量に起因する配線遅延とを含むことを特徴とする半導体記憶装置。
10. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
    上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部における入出力信号間の信号配線に対応するレイアウトの信号配線を有することを特徴とする半導体記憶装置。
11. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
    上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部の回路配置における、メモリアレイから読み出された通常データ、または外部から入力された書き込みデータが入力される位置から、誤り検出訂正されたデータ、または誤り検出訂正符号データが出力される位置に向かう方向および逆方向の第１の往復方向と、これに直交する第２の往復方向のうち、少なくとも１方に往復する信号配線を有することを特徴とする半導体記憶装置。
12. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
    上記タイミング制御信号生成部が、上記メモリアレイに対して入出力されるデータビットを複数のグループに分けた各グループごとに対応させて設けられ、各タイミング制御信号生成部によって生成された第２のタイミング制御信号に基づいて、上記各グループに対応するデータの受け渡しタイミングがそれぞれ制御されることを特徴とする半導体記憶装置。
13. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
    上記タイミング制御信号生成部は、
    それぞれ、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記符号生成部と誤り検出訂正部、誤り検出訂正部、または符号生成部の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させて第３のタイミング制御信号を生成する複数の基礎タイミング制御信号生成部を有し、
    上記複数の基礎タイミング制御信号生成部からそれぞれ出力される第３のタイミング制御信号のうち、いずれかのタイミングに応じた信号を上記第２のタイミング制御信号として出力するように構成されていることを特徴とする半導体記憶装置。
14. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
    上記タイミング制御信号生成部が、上記誤り検出訂正部、上記誤り検出訂正部または符号生成部と外部との間のデータの入出力を制御する入出力回路部、および半導体記憶装置の各部の制御信号を生成する周辺論理回路部のうち少なくともいずれかが形成される領域の内部または隣接する領域に形成されていることを特徴とする半導体記憶装置。
15. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
    上記誤り検出訂正部を構成する配線の少なくとも一部と、上記タイミング制御信号生成部を構成する配線の少なくとも一部とが、１本以上の他の配線を介して配置されていることを特徴とする半導体記憶装置。

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