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JP2010020292A - 液晶表示装置、および液晶表示装置を具備した電子機器 - Google Patents

液晶表示装置、および液晶表示装置を具備した電子機器 Download PDF

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Abstract

【課題】画素を複数のサブ画素に分割した際の、パネルと外部部品との接続数を大幅に増加させることなく、信頼性または歩留まりの向上を図り、表示装置を高精細にすることを課題とする。
【解決手段】第１乃至ｎ（ｎは２以上の自然数）のサブ画素を有する画素と、回路とを有し、回路には、Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を供給するためのＮ本の配線と、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第１乃至ｎの配線群と、が電気的に接続されており、デジタル信号を、第１乃至ｎの配線群に供給されるＭ個の電圧を用いて、ｎ個のアナログ信号に変換し、ｎ個のアナログ信号を第１乃至ｎのサブ画素にそれぞれ入力する機能を有し、第１乃至ｎのサブ画素は、各々、液晶素子を駆動するための電極を有する液晶表示装置とする。
【選択図】図１

Description

本発明の一様態は、表示装置、または表示装置の駆動方法に関する。特に、画素が複数のサブ画素に分割された液晶表示装置、および当該液晶表示装置の駆動方法に関する。さらに、液晶表示装置、または液晶表示装置を表示部に有する電子機器に関する。
液晶表示装置は、携帯電話機、テレビ受像器等の多くの電気製品に用いられており、さらなる高品質化に向けて多くの研究がなされている。
液晶表示装置は、ＣＲＴ（ブラウン管）に比べ小型かつ軽量であり、消費電力が小さいといった利点を有する一方で、視野角が狭いといった問題を有する。近年では、視野角特性を改善するためにマルチドメイン方式、即ち配向分割法の研究が多くなされている。例えば、ＶＡ方式（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ；垂直配向方式）にマルチドメイン方式を組み合わせたＭＶＡ方式（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ；マルチドメイン型垂直配向方式）やＰＶＡ方式（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ；パターン型垂直配向方式）等がある。
一つの画素を複数のサブ画素に分割し、各サブ画素における液晶の配向状態を異ならせることで視野角の向上を図るといった研究も行われている。しかしながら、画素は、複数のサブ画素に分割されるため、一つの画素に複数の信号を入力する必要がある。そのため、表示装置を駆動するために必要な信号数が、増加していた。そこで、一画素分の信号を各サブ画素用の信号に変換する研究が行われている。（特許文献１を参照）。
特開２００７−２２６１９６号公報
しかしながら、特許文献１の表示装置は、各サブ画素に応じた信号を、パネルの外部において生成する。したがって、画素を複数のサブ画素に分割すると、パネルと外部部品との接続数が、大幅に増加してしまう。その結果、パネルと外部部品との接続部分に接続不良が生じることとなり、信頼性が低下してしまうといった課題がある。または、表示装置を生産する際の歩留まりが低下し、コストが高くなってしまうといった課題がある。または、パネルと外部部品との接続数の増加により、表示装置を高精細にすることが困難になってしまうといった課題がある。
または、各サブ画素に応じた信号を生成するために、ルックアップテーブルが用いられる場合がある。したがって、各サブ画素に応じた信号を生成する部分と、画素とを同じ基板に形成することが困難であるといった課題がある。
または、ルックアップテーブルが記憶されたメモリ素子から各サブ画素に応じた信号を読み出すために、メモリ素子を高速で駆動する必要がある。そのため、メモリ素子からのルックアップテーブルの読み出しに伴い、発熱が発生し、消費電力が大きくなったりしてしまう。または、ルックアップテーブルを記憶するメモリ素子を設けることが必要になるため、コストが高くなってしまう。または、各サブ画素に応じたビデオ信号を生成してから各サブ画素に書き込まれるまでの経路が長く、その経路の途中にパネルと外部部品との接続箇所が存在している。そのため、ビデオ信号がノイズの影響を受けやすくなり、表示品位が低下してしまうといった課題がある。
上記問題を鑑み、ルックアップテーブルを用いずに、一つのデジタル信号を複数のアナログ信号に変換することを課題の一とする。または、パネルと外部部品との接続数を少なくすることを課題の一とする。または、信頼性を高くすることを課題の一とする。または、歩留まり高くすることを課題の一とする。または、コストを削減することを課題の一とする。または、表示部を高精細にすることを課題の一とする。または、低価格化を図ることを課題の一とする。または、発熱しにくくすることを課題の一とする。または、消費電力を小さくすることを課題の一とする。または、ノイズに強くして表示品位を高くすることを課題の一とする。他にも様々な手段を用いて、よりよい表示装置または半導体装置を提供することを課題とする。
本発明の一様態は、画素が複数のサブ画素に分割され、一画素分の信号を各サブ画素用の信号に変換する変換回路、例えばデジタルアナログ変換回路を有する表示装置に関する。そして本発明におけるデジタルアナログ変換回路の構成は、一画素分の信号を供給する配線と、各々複数の電圧が供給される配線を有する配線群とが電気的に接続されることを要旨とする。例えば、一つの配線群は、一つのサブ画素の階調に応じた複数の電圧を有している。なお、画素がｎ個のサブ画素を有している場合、配線群の数は、ｎ個とする。例えば、デジタルアナログ変換回路は、ｉ（ｉ：１〜ｎのいずれか一）個目の配線群が有する複数の電圧のいずれか一を選択し、その複数の電圧値のいずれか一をｉ個目のサブ画素に書き込む。
なお、複数の配線群に入力される複数の電圧（以下、階調電圧群ともいう）は、各々、リファレンスドライバ（以下、階調電圧生成回路ともいう）によって生成される。当該リファレンスドライバは、デジタルアナログ変換回路に含まれる場合と、含まれない場合とがある。
なお、一つのリファレンスドライバが、複数の階調電圧群を生成する場合と、複数のリファレンスドライバが、各々、一つの階調電圧群を生成する場合とがある。
なお、画素は、複数のサブ画素に分割されることに限定されない。画素を複数のサブ画素に分割しないことも可能である。
なお、群とは、集合体のことを言う場合が多い。例えば、電圧群とは、複数の電圧のことを言う。別の例として、配線群とは、複数の配線のことを言う。別の例として、電流群とは、複数の電流のことを言う。別の例として、信号群とは、複数の信号のことを言う。
なお、例えば、電圧群のいずれか一とは、一つの電圧群が有する複数の電圧のいずれか一の電圧のことをいう。同様に、例えば、配線群のいずれか一とは、一つの配線群が有する複数の電圧のいずれか一の電圧が供給された配線のことをいう。
なお、例えば、複数の電圧群とは、複数の集合体（群）があって、その複数の集合体が、各々、複数の電圧を有していることを言う。同様に、例えば、複数の配線群とは、複数の集合体（群）があって、その複数の集合体が、各々、複数の配線を有していることを言う。
本発明の一様態は、液晶素子を駆動するための電極が各々設けられた第１乃至第ｎ（ｎは２以上の自然数）のサブ画素と、Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を、第１乃至第ｎの配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、ｎ個のアナログ信号に変換し、前記ｎ個のアナログ信号をそれぞれ、前記第１乃至第ｎのサブ画素に入力する機能を有する回路と、を有する液晶表示装置である。
また本発明の一様態は、液晶素子を駆動するための電極が各々設けられた第１乃至第ｎ（ｎは２以上の自然数）のサブ画素と、Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を、配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、アナログ信号に変換し、前記アナログ信号を前記第１乃至第ｎのサブ画素のいずれか一に入力する機能を有する第１乃至第ｎの回路と、を有する液晶表示装置である。
また本発明の一様態は、液晶素子を駆動するための電極が各々設けられた第１のサブ画素及び第２のサブ画素と、Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を、第１の配線群及び第２の配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、第１のアナログ信号及び第２のアナログ信号に変換し、前記第１のアナログ信号または前記第２のアナログ信号をそれぞれ、前記第１のサブ画素及び前記第２のサブ画素に入力する機能を有する回路と、を有する液晶表示装置である。
また本発明の一様態は、液晶素子を駆動するための電極が各々設けられた第１乃至第ｎ（ｎは２以上の自然数）のサブ画素と、Ｎ（Ｎは２以上の自然数）ビットの第１のデジタル信号をデコードして第２のデジタル信号に変換する第１の回路と、前記第２のデジタル信号を、配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、アナログ信号に変換し、前記アナログ信号を前記第１乃至第ｎのサブ画素のいずれか一に入力する機能を有するｎ個の第２の回路と、を有する液晶表示装置である。
また本発明の一様態は、液晶素子を駆動するための電極が各々設けられた第１のサブ画素及び第２のサブ画素と、Ｎ（Ｎは２以上の自然数）ビットの第１のデジタル信号をデコードして第２のデジタル信号に変換する第１の回路と、前記第２のデジタル信号を、配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、アナログ信号に変換し、前記アナログ信号を前記第１のサブ画素または前記第２のサブ画素に入力する機能を有する２個の第２の回路と、を有する液晶表示装置である。
また本発明の一様態は、第１のモードと、第２のモードとを有し、第１のサブ画素及び第２のサブ画素を有する画素と、回路とを有し、回路には、Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を供給するためのＮ本の配線と、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第１の配線群及び第２の配線群と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第３の配線群及び第４の配線群と、が電気的に接続されており、回路は、第１のモードにおいて、デジタル信号を、第１の配線群及び第２の配線群に供給されるＭ個の電圧を用いて、第１のアナログ信号及び第２のアナログ信号に変換して、第１のアナログ信号または第２のアナログ信号を第１のサブ画素及び第２のサブ画素に選択的に入力し、第２のモードにおいて、デジタル信号を、第３の配線群及び第４の配線群に供給されるＭ個の電圧を用いて、第３のアナログ信号及び第４のアナログ信号に変換し、第３のアナログ信号または第４のアナログ信号を第１のサブ画素及び第２のサブ画素に選択的に入力する機能を有し、第１のサブ画素及び第２のサブ画素は、各々、液晶素子を駆動するための電極を有する液晶表示装置である。
また本発明の一様態は、第１のモードと、第２のモードとを有し、第１のサブ画素及び第２のサブ画素を有する画素と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、第１の回路には、Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を供給するためのＮ本の配線と、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第１の配線群と、が電気的に接続されており、第２の回路には、Ｎビットのデジタル信号を供給するためのＮ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第２の配線群と、が電気的に接続されており、第３の回路には、Ｎビットのデジタル信号を供給するためのＮ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第３の配線群と、が電気的に接続されており、第４の回路には、Ｎビットのデジタル信号を供給するためのＮ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第４の配線群と、が電気的に接続されており、第１の回路及び第２の回路は、第１のモードにおいて、デジタル信号を、第１の配線群及び第２の配線群に供給されるＭ個の電圧を用いて、第１のアナログ信号及び第２のアナログ信号に変換して、第１のアナログ信号または第２のアナログ信号を第１のサブ画素及び第２のサブ画素に選択的に入力する機能を有し、第３の回路及び第４の回路は、第２のモードにおいて、デジタル信号を、第３の配線群及び第４の配線群に供給されるＭ個の電圧を用いて、第３のアナログ信号及び第４のアナログ信号に変換し、第３のアナログ信号または第４のアナログ信号を第１のサブ画素及び第２のサブ画素に選択的に入力する機能を有し、第１のサブ画素及び第２のサブ画素は、各々、液晶素子を駆動するための電極を有する液晶表示装置である。
また本発明の一様態は、第１のモードと、第２のモードとを有し、第１のサブ画素及び第２のサブ画素を有する画素と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、第６の回路と、を有し、第１の回路は、Ｎ（Ｎは２以上の自然数）ビットの第１のデジタル信号をデコードして第２のデジタル信号に変換し、２Ｎ本の配線により第２のデジタル信号を第３の回路及び第４の回路にそれぞれ入力する機能を有し、第２の回路は、Ｎビットの第１のデジタル信号をデコードして第３のデジタル信号に変換し、２Ｎ本の配線により第３のデジタル信号を第３の回路及び第４の回路にそれぞれ入力する機能を有し、第３の回路には、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第１の配線群が電気的に接続されており、第４の回路には、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第２の配線群が電気的に接続されており、第５の回路には、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第３の配線群が電気的に接続されており、第６の回路には、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第３の配線群が電気的に接続されており、第３の回路及び第４の回路は、第１のモードにおいて、第２のデジタル信号を、２Ｎ本の配線及び配線群に供給されるＭ個の電圧を用いて、第１のアナログ信号及び第２のアナログ信号に変換し、第１のアナログ信号または第２のアナログ信号を第１のサブ画素及び第２のサブ画素に選択的に入力する機能を有する機能を有し、第５の回路及び第６の回路は、第２のモードにおいて、第３のデジタル信号を、配線群に供給されるＭ個の電圧を用いて、第３のアナログ信号及び第４のアナログ信号に変換し、第３のアナログ信号または第４のアナログ信号を第１のサブ画素及び第２のサブ画素に選択的に入力する機能を有する機能を有し、第１のサブ画素及び第２のサブ画素は、各々、液晶素子を駆動するための電極を有する液晶表示装置である。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）などを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることが出来る。
機械的なスイッチの例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが出来る電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯＳ型のスイッチをスイッチとして用いてもよい。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソース端子またはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。そのため、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることが出来る。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢとが機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢとは機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例えば、表示素子、表示装置、発光素子または発光装置としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、電子インクや電気泳動素子を用いた表示装置としては電子ペーパーがある。
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、液晶素子として様々なものを用いることができる。
なお、トランジスタとして、様々な形態のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。さらに、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。そして、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。あるいは、トランジスタの膜厚が薄いため、トランジスタを構成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。
なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。このとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも可能である。
ただし、触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造することは可能である。
なお、シリコンの結晶性を、多結晶または微結晶などへと向上させることは、パネル全体で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリコンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選択的に照射することなどにより可能である。例えば、画素以外の領域である周辺回路領域にのみ、レーザー光を照射してもよい。または、ゲートドライバ回路、ソースドライバ回路等の領域にのみ、レーザー光を照射してもよい。あるいは、ソースドライバ回路の一部（例えば、アナログスイッチ）の領域にのみ、レーザー光を照射してもよい。
または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することが出来る。
または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯなどの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。なお、これらの化合物半導体または酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透光性を有する電極として用いることができる。
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出来る。
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。
さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどをトランジスタとして用いることが出来る。
なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて形成してもよい。
その他、様々なトランジスタを用いることができる。
なお、トランジスタは、様々な基板を用いて形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板としては、例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることが出来る。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構成となる。
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができる。
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造も適用できる。
なお、トランジスタは、様々なタイプを用いることができ、様々な基板を用いて形成させることができる。したがって、所定の機能を実現させるために必要な回路の全てが、同一の基板に形成することも可能である。例えば、所定の機能を実現させるために必要な回路の全てが、ガラス基板、プラスチック基板、単結晶基板、またはＳＯＩ基板などの様々な基板を用いて形成することも可能である。所定の機能を実現させるために必要な回路の全てが同じ基板を用いて形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。あるいは、所定の機能を実現させるために必要な回路の一部が、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部が、別の基板に形成されていることも可能である。つまり、所定の機能を実現させるために必要な回路の全てが同じ基板を用いて形成されていなくてもよい。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板上にトランジスタにより形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板に形成され、単結晶基板を用いて形成されたトランジスタで構成されたＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）でガラス基板に接続して、ガラス基板上にそのＩＣチップを配置することも可能である。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続することも可能である。このように、回路の一部が同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。あるいは、駆動電圧が高い部分及び駆動周波数が高い部分の回路は、消費電力が大きくなってしまうので、そのような部分の回路は同じ基板に形成せず、そのかわりに、例えば、単結晶基板にその部分の回路を形成して、その回路で構成されたＩＣチップを用いるようにすれば、消費電力の増加を防ぐことができる。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２端子などと表記する場合がある。
なお、半導体装置とは半導体素子（トランジスタ、ダイオード、サイリスタなど）を含む回路を有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置全般を半導体装置と呼んでもよい。または、半導体材料を有する装置のことを半導体装置と言う。
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んでいても良い。
なお、照明装置は、バックライトユニット、導光板、プリズムシート、拡散シート、反射シート、光源（ＬＥＤ、冷陰極管など）、冷却装置（水冷式、空冷式）などを有していても良い。
なお、発光装置とは、発光素子などを有している装置のことをいう。表示素子として発光素子を有している場合は、発光装置は、表示装置の具体例の一つである。
なお、反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のことをいう。
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、直視型、投写型、透過型、反射型、半透過型などがある。
なお、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例えば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジスタ、スイッチング用トランジスタなどと呼ぶことがある）、画素電極に電圧または電流を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆動装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲート線駆動回路などと呼ぶことがある）、ソース信号線に信号を供給する回路（ソースドライバ、ソース線駆動回路などと呼ぶことがある）などは、駆動装置の一例である。
なお、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置などは、互いに重複して有している場合がある。例えば、表示装置が、半導体装置および発光装置を有している場合がある。あるいは、半導体装置が、表示装置および駆動装置を有している場合がある。
本発明の一様態によれば、一つのデジタル信号を複数のアナログ信号に変換することができるため、ルックアップテーブルを用いないことができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。または、各サブ画素に応じた信号をパネル上で生成することができるため、パネルと外部部品との接続数を少なくすることができる。または、パネルと外部部品との接続部分の接続不良を低減することができ、信頼性が高くすることができる。または、表示装置を生産する際の歩留まりが高くすることができる。または、表示装置を生産するコストを削減することができる。または、パネルと外部部品との接続数を低減することができるため、表示部を高精細にすることができる。または、パネルと外部部品との接続数を低減することができるため、ノイズに強くして表示品位を高くすることができる。
本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係る回路、および駆動方法を説明する図。 本発明の一様態に係る回路を説明する図。 本発明の一様態に係るトランジスタを説明する断面図。 本発明の一様態に係るトランジスタを説明する断面図。 本発明の一様態に係る電子機器を説明する図。 本発明の一様態に係る電子機器を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
なお、以下に、各々の実施の形態において、様々な図を用いて述べていく。その場合、ある一つの実施の形態において、各々の図で述べる内容（一部の内容でもよい）は、別の図で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、ある一つの実施の形態において述べる図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、一つまたは複数の実施の形態の各々の図で述べる内容（一部の内容でもよい）は、一つまたは複数の別の実施の形態の図で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、一つまたは複数の実施の形態の図において、各々の部分に関して、一つまたは複数の別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）への適用、組み合わせ、又は置き換えを自由に行うことができる。
なお、一つまたは複数の実施の形態で述べる内容（一部の内容でもよい）は、一つまたは複数の他の実施の形態で述べる内容（一部の内容でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、一つまたは複数の他の実施の形態で述べる内容（一部の内容でもよい）は、一つまたは複数の実施の形態で述べる内容（一部の内容でもよい）への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１）
本実施の形態では、デジタルアナログ変換部について説明する。本実施の形態のデジタルアナログ変換部は、一つのデジタル信号（例えば、Ｎビットのデジタル信号：Ｎは２以上の自然数）を、ｎ（ｎ：２以上の自然数）個のアナログ信号に変換する。これを実現するために、ｎ個の群（例えば、電圧群、電流群など）が、デジタルアナログ変換部に入力される。ただし、デジタルアナログ変換部に入力する各々の群の一部を共有化して、共用する構成とすることも可能である。この場合、ｎ個より少ない群が、デジタルアナログ変換部に入力される。
なお、ｎ個のアナログ信号の値（例えば、電圧、電流など）は、お互いに異なる。ただし、ｎ個のアナログ信号のうちの一部は、値が同じ場合もある。またはｎ個のアナログ信号の全てが同じ値の場合がある。一例としては、最大階調または最小階調のデジタル信号の場合、各サブ画素に供給されるアナログ信号が全て同じ値となることもある。
図１（Ａ）を参照して、例えば一つのデジタル信号を二つのアナログ信号に変換する場合のデジタルアナログ変換部について説明する。
デジタルアナログ変換部１００は、配線群１１１、配線群１１２＿１、配線群１１２＿２、配線１１３＿１、および配線１１３＿２と接続される。
配線群１１１、配線群１１２＿１、および配線群１１２＿２は、各々、複数の配線を有する。
配線群１１１には、デジタル信号が入力される。よって、デジタル信号のビット数と、配線群１１１の配線数とは、一致する場合が多い。例えば、デジタル信号がＮビットの場合、配線群１１１は、配線１１１＿１〜１１１＿Ｎ（Ｎ：自然数）という、Ｎ本の配線を有する。
配線群１１２＿１には、第１の電圧群が入力される。よって、第１の電圧群の電圧の数と、配線群１１２＿１の配線数とは、一致する場合が多い。例えば、第１の電圧群の数がＭ個の場合、配線群１１２＿１は、配線１１２＿１１〜１１２＿１Ｍ（Ｍ：２以上の自然数）という、Ｍ本の配線を有する。すなわち配線群１１２＿１では、Ｍ個の異なる電圧がＭ本の配線に供給されていることとなる。また配線群１１２＿１は、デジタルアナログ変換部１００に設けられる配線群の数に応じて、第１の配線群と呼ぶことがある。
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
配線群１１２＿２には、第２の電圧群が入力される。よって、第２の電圧群の電圧の数と、配線群１１２＿２の配線数とは、一致する場合が多い。例えば、第２の電圧群の数がＭ個の場合、配線群１１２＿２は、配線１１２＿２１〜１１２＿２Ｍという、Ｍ本の配線を有する。すなわち配線群１１２＿２では、Ｍ個の異なる電圧がＭ本の配線に供給されていることとなる。また配線群１１２＿２は、デジタルアナログ変換部１００に設けられる配線群の数に応じて、第２の配線群と呼ぶことがある。
なお、これに限定されず、配線群１１１、配線群１１２＿１、および配線群１１２＿２には、様々な信号、様々な電圧、または様々な電流などが入力されることが可能である。または、配線群１１１、配線群１１２＿１、および配線群１１２＿２から様々な信号、様々な電圧、または様々な電流など出力することが可能である。
Ｎビットのデジタル信号は、デジタルアナログ変換部１００の出力信号の値を決定する役割を持つ。
なお、Ｎビットのデジタル信号と記載される場合、Ｎビットのデジタル信号と、その反転信号（以下、Ｎビットの反転デジタル信号ともいう）とを含む場合もある。
なお、Ｎビットのデジタル信号、またはＮビットのデジタル信号とおおむね等しい振幅電圧の信号は、トランジスタのゲートに入力される場合が多く、さらに第１の電圧群、および第２の電圧群は、当該トランジスタのソースとドレインとの一方に入力される場合が多い。よって、当該トランジスタがオフ、またはオフしやすくなるように、例えば、Ｎビットのデジタル信号の振幅電圧は、第１の電圧群の最小値と最大値との差、または第２の電圧群の最小値と最大値との差よりも大きい、または等しいことが好ましい。ただし、これに限定されず、小さくすることも可能である。
第１の電圧群は、お互いに値が異なる複数の電圧を有し、第２の電圧群は、お互いに値が異なる複数の電圧を有する場合が多い。そして、第１の電圧群と第２の電圧群とは、お互いに値が異なる場合が多い。ただし、第１の電圧群の一の電圧と第２の電圧群の一の電圧、または第１の電圧群の複数の電圧と第２の電圧群の複数の電圧とは、値が同じ場合もある。この場合、配線を共有し、共用することによって、配線群１１２＿１及び配線群１１２＿２の配線数を減らすことができる。
なお、第１の電圧群として、正極性の第１の電圧群と負極性の第１の電圧群を用い、第２の電圧群として、正極性の第２の電圧群と負極性の第２の電圧群を用いることが可能である。これを実現するために、例えば、配線群１１２＿１の配線の数、および配線群１１２＿２の配線の数を増やす（例えば、おおむね２倍）ことが可能である。この場合、正極性の第１の電圧群、および負極性の第１の電圧群は、同時に配線群１１２＿１に入力され、正極性の第２の電圧群、および負極性の第２の電圧群は、同時に配線群１１２＿２に入力される。
別の例として、一つの動作期間が、第１のサブ動作期間と第２のサブ動作期間とを有することも可能である。そして、各々の期間に、正極性と負極性とを切り替える。このような場合、配線の数が増えないので、好適である。例えば、第１のサブ動作期間において、正極性の第１の電圧群が、配線群１１２＿１に入力され、正極性の第２の電圧群が、配線群１１２＿２に入力される。第２のサブ動作期間において、負極性の第１の電圧群が、配線群１１２＿１に入力され、負極性の第２の電圧群が、配線群１１２＿２に入力される。
なお、正極性の電圧とは、例えば、液晶表示装置において、正極性の電圧が画素電極に入力される場合に、コモン電極（以下、共通電極ともいう）の電位（以下、コモン電位ともいう）よりも、画素電極の電位の方が大きくなる電圧である。一方、負極性の電圧とは、コモン電位よりも、画素電極の電位の方が小さくなる電圧である。
なお第１の電圧群及び第２の電圧群として、正極性の電圧と、負極性の電圧とがデジタルアナログ変換部１００に入力される場合、当該デジタルアナログ変換部１００を液晶表示装置に用いることによって、反転駆動を実現することが可能となる。反転駆動とは、一定期間毎、１画面ずつ（１フレームずつ）、または１画素ずつに、液晶素子における共通電極の電位（コモン電位）に対して、画素電極に印加される電圧の極性を反転させる駆動である。反転駆動によって、画像のちらつき（フリッカ）などの表示ムラ、及び液晶材料の劣化を抑制することができる。なお、反転駆動の例としては、フレーム反転駆動をはじめ、ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動などが挙げられる。
なお、第１の電圧群、および第２の電圧群の各々の値（または極性）を、時間的に変化させることが可能である。このような場合、一つの動作期間は、複数のサブ動作期間を有する。そして、サブ動作期間毎に、第１の電圧群、および第２の電圧群の各々の値（または極性）が、変化する。こうして、第１の電圧群の電圧の数、および第２の電圧群の電圧の数、つまり配線群１１２＿１の配線の数、および配線群１１２＿２の配線の数を減らすことできる。または、第１の電圧群と第２の電圧群との一方を省略することができる。
なお、電流群が、配線群１１２＿１、および配線群１１２＿２に入力されることが可能である。電流によって動作する画素回路、素子などを駆動することが可能になる。または、電流群と電圧群とが、配線群１１２＿１、および配線群１１２＿２に入力されることが可能である。
なお、例えば、配線群１１１、配線群１１２＿１、配線群１１２＿２、配線１１３＿１、および配線１１３＿２は、各々、第１の信号線群、第１の電源線群、第２の電源線群、第２の信号線、第３の信号線として機能させることが可能である。
なお、デジタルアナログ変換部１００には、上述した信号、または電圧の他にも様々な信号、電圧、または電流が入力されることが可能である。
例えば、Ｎビットのデジタル信号の反転信号（以下、反転デジタル信号ともいう）が入力されることが可能である。この場合、新たな配線群（例えば、Ｎ本の配線）を追加し、その配線群を介してＮビットの反転デジタル信号をデジタルアナログ変換部１００に入力するとよい。なお、この新たな配線群は、例えば、信号線群として機能する。
なお、デジタルアナログ変換部１００を回路、または半導体装置と呼ぶことが可能である。
次に、図１（Ａ）に示すデジタルアナログ変換部１００の動作を説明する。
Ｎビットのデジタル信号、第１の電圧群、および第２の電圧群が、デジタルアナログ変換部１００に入力される。
デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２＿１のいずれか一と配線１１３＿１とを導通状態とし、その他の配線群１１２＿１と配線１１３＿１とを非導通状態とすることによって、配線群１１２＿１のいずれか一と配線１１３＿１とをおおむね等しい電位とする。同時に、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２＿２のいずれか一と配線１１３＿２とを導通状態とし、その他の配線群１１２＿２と配線１１３＿２とを非導通状態とすることによって、配線群１１２＿２のいずれか一と配線１１３＿２とをおおむね等しい電位とする。こうして、デジタルアナログ変換部１００は、Ｎビットのデジタル信号、第１の電圧群、および第２の電圧群にしたがって、配線１１３＿１の電位と配線１１３＿２の電位とを決定する。
なお、おおむね等しいとは、ノイズの影響によって生じる誤差を考慮したものである。したがって、例えば、その誤差は、１０％以下、より好ましくは５％以下、さらに好ましくは３％以下である。
このようにして、デジタルアナログ変換部１００は、Ｎビットのデジタル信号を第１のアナログ信号、および第２のアナログ信号に変換し、第１のアナログ信号を配線１１３＿１に出力し、第２のアナログ信号を配線１１３＿２に出力する。または、デジタルアナログ変換部１００は、Ｎビットのデジタル信号に基づいて、第１の電圧群のいずれか一、および第２の電圧群のいずれか一を選択し、第１の電圧群のいずれか一を第１のアナログ信号として配線１１３＿１に出力し、第２の電圧群のいずれか一を第２のアナログ信号として配線１１３＿２に出力する。
なお、第１のアナログ信号と、第２のアナログ信号とは、お互いに異なる値である場合が多い。ただし、これに限定されない。第１の電圧群、および第２の電圧群によっては、または、デジタル信号の値によっては、第１のアナログ信号と、第２のアナログ信号とは、おおむね等しい値の場合もある。
なお、第１のアナログ信号、および第２のアナログ信号の電位は、第１の電圧群のいずれか一、第２の電圧群のいずれか一と等しい場合が多いが、これに限定されない。例えば、第１の電圧群、または第２の電圧群のいずれかの電圧を抵抗素子または容量素子などで分圧し、新たな電圧を生成する。そして、この新たに生成した電圧をアナログ信号として出力することも可能である。
なお、配線群１１２＿１、および配線群１１２＿２が有する配線は、配線１１１が有する配線の幅よりも大きい幅の部分を含むことが好ましい。なぜなら、配線群１１２＿１、および配線群１１２＿２には、アナログ電圧が入力される場合が多いので、配線群１１２＿１、および配線群１１２＿２の単位長さあたりの配線抵抗は、配線群１１１の単位長さあたりの配線抵抗よりも小さいことが好ましいからである。
ただし、配線群１１２＿１、および配線群１１２＿２が有する配線は、配線群１１１が有する配線の幅よりも小さい幅の部分を含むこともできる。この場合、例えば、配線群１１２＿１の配線数、および配線群１１２＿２の配線数は、配線群１１１の配線数よりも多いので、デジタルアナログ変換部１００のレイアウト面積を小さくすることができる。
なお、配線１１３＿１、および配線１１３＿２も、配線群１１２＿１、および配線群１１２＿２と同様に、配線群１１１が有する配線の幅よりも大きい幅の部分を含むことが好ましい。ただし、配線群１１２＿１、および配線群１１２＿２と同様に、配線群１１１が有する配線の幅よりも小さい幅の部分を含むこともできる。
なお、配線群１１１が有する配線は、例えば、トランジスタのゲート電極と接続される場合が多い。よって、配線群１１１が有する配線は、デジタルアナログ変換部１００と接続される部分では、トランジスタのゲート電極と同じ材料で構成されることが好ましい。
なお、配線群１１２＿１が有する配線、配線群１１２＿２が有する配線、配線１１３＿１、および配線１１３＿２は、例えば、トランジスタのソース電極又はドレイン電極と接続される場合が多い。よって、デジタルアナログ変換部１００と接続される部分では、トランジスタにおいて半導体層に接続される導電層と、同じ材料で構成されることが好ましい。
なお、図１（Ａ）では、デジタルアナログ変換部１００は、Ｎビットのデジタル信号を第１のアナログ信号、および第２のアナログ信号に変換する場合について説明したが、これに限定されない。図１（Ｂ）に示すように、Ｎビットのデジタル信号をｎ（ｎ：自然数）個のアナログ信号に変換することが可能である。
図１（Ｂ）に示すデジタルアナログ変換部１００は、例えば、配線群１１１、配線群１１２＿１〜１１２＿ｎ、配線１１３＿１〜１１３＿ｎと接続される。
例えば、第１の電圧群〜第ｎの電圧群が、配線群１１２＿１〜１１２＿ｎに入力され、第１のアナログ信号〜第ｎのアナログ信号が配線１１３＿１〜１１３＿ｎから出力される。
デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２＿１〜１１２＿ｎの各々のいずれか一と、配線１１３＿１〜１１３＿ｎとを導通状態し、等しい電位とする。例えば、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２＿ｉ（ｉ：１〜ｎのいずれか一）のいずれか一と、配線１１３＿ｉとを導通状態とし、等しい電位とする。こうして、デジタルアナログ変換部１００は、Ｎビットのデジタル信号、およびｎ個の電圧群にしたがって、配線１１３＿１〜１１３＿ｎの電位を決定する。
このようにして、デジタルアナログ変換部１００は、Ｎビットのデジタル信号をｎ個のアナログ信号（第１のアナログ信号〜第ｎのアナログ信号）に変換し、ｎ個のアナログ信号を配線１１３＿１〜１１３＿ｎにそれぞれ出力する。または、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、ｎ個の電圧群（第１の電圧群〜第ｎの電圧群）の各々のいずれか一を選択し、ｎ個の電圧群の各々のいずれか一を配線１１３＿１〜１１３＿ｎにそれぞれ出力する。
なお上述のｎ、Ｎ、Ｍの大小関係は、ｎ＜Ｎ＜Ｍの関係とすることが好ましい。ただし、これに限定されない。
なお、図１（Ｂ）のデジタルアナログ変換部１００が表示装置に用いられる場合、画素がｎ個のサブ画素に分割される場合が多い。このとき、ｎが大きいと、サブ画素の数が多くなるので、１画素分の面積が増大し、解像度が低下することがある。この解像度の低下を防ぐために、ｎ≦５であることが好ましい。より好ましくは、サブ画素の数が３個以下でも、視野角改善の効果は大きいので、ｎ≦３である。さらに好ましくは、ｎ＝２であることが好ましい。ただし、これに限定されない。
なお、図１（Ｂ）に示すデジタルアナログ変換部１００が表示装置に用いられる場合、画素がｎ個のサブ画素に分割されることが好ましい。そして、ｎ個のサブ画素は、各々、配線１１３＿１〜１１３＿ｎと接続される。ただし、ｎ個のサブ画素は、各々、バッファを介して配線１１３＿１〜１１３＿ｎと接続されることも可能である。デジタルアナログ変換部１００は、各々、Ｎビットのデジタル信号に応じたｎ個のアナログ信号を、配線１１３＿１〜１１３＿ｎを介してｎ個のサブ画素に出力する。
ただし、配線１１３＿１〜１１３＿ｎを画素、またはサブ画素以外の回路、例えば、デジタルアナログ変換部１００とは別のデジタルアナログ変換部に接続することも可能である。そして、デジタルアナログ変換部１００とは別のデジタルアナログ変換部は、画素、またはサブ画素と接続されることが可能である。例えば、デジタルアナログ変換部１００は、上位ビットのＤＡＣとして機能し、いくつかの電圧を選択し、デジタルアナログ変換部１００とは別のデジタルアナログ変換部に出力する。一方、デジタルアナログ変換部１００とは別のデジタルアナログ変換部は、下位ビットのＤＡＣとして機能し、上位ビットのＤＡＣ（デジタルアナログ変換部１００）が出力するいくつかの電圧を抵抗素子または容量素子などで分圧して、新たな電圧を生成し、画素、またはサブ画素に出力する。こうすることによって、電圧群の電圧数、または配線群１１２＿１〜配線群１１２＿ｎの各々の配線数を減らすことができる。
なお、図１（Ｃ）に示すように、デジタルアナログ変換部１００が、デジタルアナログ変換回路（以下、Ｄ／Ａ変換回路、またはＤＡＣともいう）として機能する回路をｎ個有することが可能である。
ＤＡＣとして機能するｎ個の回路として、回路１０１＿１〜１０１＿ｎが用いられる。例えば、回路１０１＿１〜１０１＿ｎとしては、各々、抵抗ラダー型のＤＡＣ、抵抗ストリング型のＤＡＣ、電流出力形のＤＡＣ、デルタシグマ形のＤＡＣ、ＲＯＭデコーダ型のＤＡＣ、トーナメント型のＤＡＣ、またはデマルチプレクサを用いたＤＡＣなどを用いることが可能である。ただし、これに限定されない。
回路１０１＿１〜１０１＿ｎは、配線群１１１と接続される。回路１０１＿１〜１０１＿ｎは、各々、配線群１１２＿１〜１１２＿ｎと接続される。回路１０１＿１〜１０１＿ｎは、各々、配線１１３＿１〜１１３＿ｎと接続される。例えば、回路１０１＿ｉ（ｉ：１〜ｎのいずれか一）は、配線群１１１、配線群１１２＿ｉ、および配線１１３＿ｉと接続される。
例えば、回路１０１＿ｉは、Ｎビットのデジタル信号にしたがって、配線群１１２＿ｉのいずれか一と配線１１３＿ｉとを導通状態し、等しい電位とする。こうして、回路１０１＿ｉは、Ｎビットのデジタル信号、および入力される電圧群にしたがって、配線１１３＿ｉの電位を決定する。
このようにして、回路１０１＿ｉは、Ｎビットのデジタル信号をアナログ信号に変換し、当該アナログ信号を配線１１３＿ｉに出力する。または、回路１０１＿ｉは、Ｎビットのデジタル信号に基づいて、入力される電圧群のいずれか一を選択し、当該電圧群のいずれか一をアナログ信号として配線１１３＿ｉに出力する。
以上のように、本実施の形態のデジタルアナログ変換部は、一つのデジタル信号を複数のアナログ信号に変換することができるため、ルックアップテーブルを用いないことができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、例えば、表示装置において、本実施の形態のデジタルアナログ変換部を用いてビデオ信号が生成される場合、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、パネルと外部部品との接続部分の接続不良を低減することができ、信頼性の向上、歩留まりの向上、生産コストの削減、または高精細化などを図ることができる。
（実施の形態２）
本実施の形態では、図１（Ａ）に示す一つのデジタル信号を二つのアナログ信号に変換する場合のデジタルアナログ変換部１００の一例について、図２（Ａ）を参照して説明する。
デジタルアナログ変換部１００は、回路２０１、回路２０２＿１、および回路２０２＿２を有する。
回路２０１は、配線群１１１、および配線群１１４と接続される。回路２０２＿１は、配線群１１２＿１、配線１１３＿１、および回路２０１の出力端子と接続される。回路２０２＿２は、配線群１１２＿２、配線１１３＿２、および回路２０１の出力端子と接続される。
配線群１１４は、複数の配線を有する。例えば、配線群１１４は、配線１１４＿１〜１１４＿ＮというＮ本の配線を有する。
配線群１１４には、反転デジタル信号が入力される。よって、反転デジタル信号のビット数と、配線群１１４の配線数とは、一致する場合が多い。例えば、反転デジタル信号がＮビットの場合、配線群１１４の配線数は、Ｎ本である。ただし、これに限定されず、配線群１１４には、様々な信号、様々な電圧、様々な電流が入力されることが可能である。
なお、Ｎビットの反転デジタル信号の振幅電圧は、Ｎビットの振幅電圧と等しいことが好ましい。ただし、これに限定されない。
なお、配線群１１１と配線群１１４とが、インバータなどの入力信号を反転して出力する機能を有する回路を介して接続されることも可能である。例えば、インバータの入力端子が配線１１１＿ｊ（ｊ：１乃至Ｎのいずれか一）のいずれか一と接続され、インバータの出力端子が配線１１４＿ｊのいずれか一と接続される。このような場合、配線群１１１に入力されるＮビットのデジタル信号が、インバータによって反転されてから、配線群１１４に入力される。よって、Ｎビットの反転デジタル信号を省略することができる。
なお、回路２０１がＮビットの反転デジタル信号を生成する機能を有していれば、配線群１１４を省略することが可能である。
なお、回路２０１の構成によっては、Ｎビットの反転デジタル信号を必要としない場合もある。この場合、配線群１１４を省略することが可能である。
回路２０１は、例えばデコーダ回路として機能し、ＢＣＤ−ＤＥＣ（Ｂｉｎａｒｙ Ｃｏｄｅｄ Ｄｅｃｉｍａｌ ＤＥＣｏｄｅｒ）回路、優先順位付きＢＣＤ−ＤＥＣ回路、またはアドレスデコーダ回路などを用いることが可能である。ただし、これに限定されず、回路２０１は、複数の論理回路、または複数の組み合わせ論理回路を有していればよい。
回路２０２＿１、および回路２０２＿２は、セレクタとして機能する。例えば、回路２０２＿１、および回路２０２＿２としては、各々、図２（Ｂ）に示すセレクタ回路２０２＿１ａ、セレクタ回路２０２＿２ａを用いることが可能である。
セレクタ回路２０２＿１ａ、およびセレクタ回路２０２＿２ａは、各々、複数の端子を有する。例えば、第１の電圧群の電圧数、または第２の電圧群の電圧数がＭ個の場合、端子の数は、Ｍ＋１個である。セレクタ回路２０２＿１ａにおいて、第１〜第Ｍの端子は、各々、配線群１１２＿１（配線１１２＿１１〜１１２＿１Ｍ）と接続され、第Ｍ＋１の端子は、配線１１３＿１と接続される。一方、セレクタ回路２０２＿２ａにおいて、第１〜第Ｍの端子は、各々、配線群１１２＿２（配線１１２＿２１〜１１２＿２Ｍ）と接続され、第Ｍ＋１の端子は、配線１１３＿２と接続される。
セレクタ回路２０２＿１ａ、およびセレクタ回路２０２＿２ａは、回路２０１の出力信号によって制御される。例えば、回路２０１の出力信号にしたがって、セレクタ回路２０２＿１ａは、配線群１１２＿１のいずれか一と配線１１３＿１とを導通状態とし、セレクタ回路２０２＿２ａは、配線群１１２＿２のいずれか一と配線１１３＿２とを導通状態とする。
次に、図２（Ａ）に示すデジタルアナログ変換部１００の動作を説明する。
Ｎビットのデジタル信号、およびＮビットの反転デジタル信号が、回路２０１に入力される。
回路２０１は、Ｎビットのデジタル信号、およびＮビットの反転デジタル信号にしたがって、デジタル信号を生成する。言い換えると、Ｎビットのデジタル信号、およびＮビットの反転デジタル信号をデコード（復号化）する。具体的には、例えば、回路２０１は、複数の論理回路、または複数の組み合わせ論理回路に、Ｎビットのデジタル信号、およびＮビットの反転デジタル信号を入力し、各論理回路の出力信号をＨ信号とするのかＬ信号とするのかを制御する。
回路２０１が生成するデジタル信号のビット数は、第１の電圧群の電圧数、または第２の電圧群の電圧数と等しい場合が多いので、当該デジタル信号のビット数をＭビットとし、Ｍビットのデジタル信号と示す。ただし、デジタル信号のビット数はＭビットに限定されず、Ｍビット以下、またはＭビット以上とすることが可能である。
なお、Ｍビットのデジタル信号の振幅電圧は、Ｎビットのデジタル信号の振幅電圧と等しい場合が多い。このような場合、回路２０１に用いられる正電源電圧、負電源電圧は、各々、Ｎビットのデジタル信号のＨ信号の値、Ｌ信号の値と等しいことが好ましい。ただし、回路２０１がレベルシフト機能を有している場合、Ｍビットのデジタル信号の振幅電圧は、Ｎビットのデジタル信号の振幅電圧よりも大きいことも可能である。
その後、回路２０１は、Ｍビットのデジタル信号を回路２０２＿１、および回路２０２＿２に入力し、回路２０２＿１、および回路２０２＿２を制御する。
具体的には、回路２０２＿１は、Ｍビットのデジタル信号にしたがって、配線群１１２＿１のいずれか一と配線１１３＿１とを導通状態とし、等しい電位とする。同時に、回路２０２＿２は、Ｍビットのデジタル信号にしたがって、配線群１１２＿２のいずれか一と配線１１３＿２とを導通状態とし、等しい電位とする。
こうして、回路２０２＿１は、Ｍビットのデジタル信号を第１のアナログ信号に変換し、第１のアナログ信号を配線１１３＿１に出力する。回路２０２＿２は、Ｍビットのデジタル信号を第２のアナログ信号に変換し、第２のアナログ信号を配線１１３＿２に出力する。または、回路２０２＿１は、Ｍビットのデジタル信号に基づいて、第１の電圧群のいずれか一を選択し、第１の電圧群のいずれか一を第１のアナログ信号として配線１１３＿１に出力する。回路２０２＿２は、Ｍビットのデジタル信号に基づいて、第２の電圧群のいずれか一を選択し、第２の電圧群のいずれか一を第２のアナログ信号として配線１１３＿２に出力する。
なお、Ｎビットのデジタル信号、およびＮビットの反転デジタル信号をまとめて、第１のデジタル信号と示すことが可能である。したがって、第１のデジタル信号と示す場合、Ｎビットのデジタル信号とＮビットの反転デジタル信号とを含む場合がある。ただし、Ｎビットの反転信号を含めずに、Ｎビットのデジタル信号だけを第１のデジタル信号と示すことも可能である。
なお、Ｍビットのデジタル信号を、第２のデジタル信号と示すことが可能である。ただし、回路２０１がＭビットのデジタル信号と、Ｍビットのデジタル信号の反転信号（以下、Ｍビットの反転デジタル信号ともいう）とを生成する場合、これらをまとめて第２のデジタル信号と示すことも可能である。
なお、回路２０１が有する素子（例えば、スイッチ、トランジスタなど）数は、回路２０２＿１が有する素子数、または回路２０２＿２が有する素子数よりも大きいことが好ましい。こうすることで、回路２０２＿１、および回路２０２＿２が有する素子数が少なくなるので、回路規模の縮小を図ることができる。ただし、これに限定されず、回路２０１が有する素子数は、回路２０２＿１が有する素子数、または回路２０２＿２が有する素子数よりも小さいことも可能である。
なお、図１（Ｂ）において説明したように、図２（Ａ）においても、デジタルアナログ変換部１００は、Ｎビットのデジタル信号をｎ個のアナログ信号に変換することが可能である。この場合、例えば、図３に示すように、回路２０１と、回路２０２＿１〜２０２＿ｎが用いられる。
回路２０２＿１〜２０２＿ｎは、各々、回路２０１の出力端子、配線群１１２＿１〜１１２＿ｎ、および配線１１３＿１〜１１３＿ｎと接続される。例えば、回路２０２＿ｉ（ｉ：１〜ｎのいずれか一）は、回路２０１の出力端子、配線群１１２＿ｉ、および配線１１３＿ｉと接続される。
回路２０２＿１〜２０２＿ｎは、各々、図２（Ａ）に示す回路２０２＿１、または回路２０２＿２に対応する。
次に、図４（Ａ）を参照して、図２（Ａ）に示す回路２０１、回路２０２＿１、および回路２０２＿２の具体的な一例について説明する。
回路２０１は、複数の論理回路を有する。論理回路の数は、第１の電圧群の電圧数、または第２の電圧群の電圧数と一致する場合が多い。よって、例えば、第１の電圧群の電圧数、または第２の電圧群の電圧数がＭ個の場合、回路２０１は、論理回路２０３＿１〜２０３＿ＭというＭ個の論理回路を有する。
論理回路２０３＿１〜２０３＿Ｍは、各々、複数の入力端子と、１個の出力端子とを有する。入力端子の数は、配線群１１１の配線数、または配線群１１４の配線数と一致する場合が多い。よって、例えば、配線群１１１の配線数、または配線群１１４の配線数がＮ本の場合、論理回路２０３＿１〜２０３＿Ｍは、各々、Ｎ個の入力端子を有する。ただし、論理回路２０３＿１〜２０３＿Ｍに配線群１１１、および配線群１１４とは別の配線が接続される場合、入力端子の数は、配線群１１１の配線数、または配線群１１４の配線数と、当該別の配線の配線数との和と一致する場合が多い。
回路２０２＿１、および回路２０２＿２は、各々、複数のスイッチを有する。スイッチの数は、第１の電圧群の電圧数、または第２の電圧群の電圧数と一致する場合が多い。よって、例えば、第１の電圧群の電圧数、または第２の電圧群の電圧数が、Ｍ個の場合、回路２０２＿１は、スイッチ２０４＿１１〜２０４＿１ＭというＭ個のスイッチを有し、回路２０２＿２は、スイッチ２０４＿２１〜２０４＿２ＭというＭ個のスイッチを有する。
論理回路２０３＿１〜２０３＿ＭのＮ個の入力端子は、各々、配線１１１＿１〜１１１＿Ｎ、または配線１１４＿１〜１１４＿Ｎと接続される。例えば、論理回路２０３＿ｋ（ｋ：１〜Ｍのいずれか一）のｊ（ｊ：１〜Ｎのいずれか一、または自然数）番目の入力端子は、配線１１１＿ｊ、または配線１１４＿ｊと接続される。この組み合わせは、すべての論理回路２０３＿１〜２０３＿Ｍで異なっており、例えば、最大で２Ｎ通りである。ただし、いくつかの論理回路において、入力端子の接続関係が同じことも可能である。したがって、Ｍ≦２Ｎであることが好ましい。より好ましくは、Ｍ＝２Ｎである。
論理回路２０３＿１〜２０３＿Ｍの出力端子は、各々、スイッチ２０４＿１１〜２０４＿１Ｍの制御端子、およびスイッチ２０４＿２１〜２０４＿２Ｍの制御端子と接続される。例えば、論理回路２０３＿ｋの出力端子は、スイッチ２０４＿１ｋの制御端子、およびスイッチ２０４＿２ｋの制御端子と接続される。
スイッチ２０４＿１１〜２０４＿１Ｍの第１の端子は、各々、配線１１２＿１１〜１１２＿１Ｍと接続され、スイッチ２０４＿１１〜２０４＿１Ｍの第２の端子は、全て配線１１３＿１と接続される。例えば、スイッチ２０４＿１ｋの第１の端子は、配線１１２＿１ｋと接続され、スイッチ２０４＿１ｋの第２の端子は、配線１１３＿１と接続される。ただし、スイッチ２０４＿１１〜２０４＿１Ｍの第２の端子は、各々、異なる配線と接続されることも可能である。
スイッチ２０４＿２１〜２０４＿２Ｍの第１の端子は、各々、配線１１２＿２１〜１１２＿２Ｍと接続され、スイッチ２０４＿２１〜２０４＿２Ｍの第２の端子は、全て配線１１３＿２と接続される。例えば、スイッチ２０４＿２ｋの第１の端子は、配線１１２＿２ｋと接続され、スイッチ２０４＿２ｋの第２の端子は、配線１１３＿２と接続される。ただし、スイッチ２０４＿２１〜２０４＿２Ｍの第２の端子は、各々、異なる配線と接続されることも可能である。
次に、図４（Ａ）に示すデジタルアナログ変換部１００の動作について説明する。
Ｎビットのデジタル信号、およびＮビットの反転デジタル信号が、論理回路２０３＿１〜２０３＿ＭのＮ個の入力端子に入力される。例えば、ｊビット目のデジタル信号、またはｊビット目の反転デジタル信号が、論理回路２０３＿１〜２０３＿Ｍの各々のｊ番目の入力端子に入力される。
論理回路２０３＿１〜２０３＿Ｍは、各々、論理回路２０３＿１〜２０３＿Ｍにそれぞれ入力されるＮビットのデジタル信号とＮビットの反転デジタル信号との組み合わせにしたがって、Ｈ信号、またはＬ信号を出力する。この論理回路２０３＿１〜２０３＿Ｍの出力信号が、図２（Ａ）において説明したＭビットのデジタル信号に対応する。
その後、論理回路２０３＿１〜２０３＿Ｍは、Ｍビットのデジタル信号をスイッチ２０４＿１１〜２０４＿１Ｍの制御端子、およびスイッチ２０４＿２１〜２０４＿２Ｍの制御端子に入力し、スイッチ２０４＿１１〜２０４＿１Ｍ、およびスイッチ２０４＿２１〜２０４＿２Ｍのオンとオフとを制御する。例えば、論理回路２０３＿ｋ（ｋ：１〜Ｍのいずれか一）は、デジタル信号をスイッチ２０４＿１ｋの制御端子、およびスイッチ２０４＿２ｋの制御端子に入力し、スイッチ２０４＿１ｋ、およびスイッチ２０４＿２ｋのオンとオフとを制御する。したがって、スイッチ２０４＿１ｋ、およびスイッチ２０４＿２ｋのオンとオフとタイミングは、おおむね等しくなる。
具体的には、Ｍビットのデジタル信号にしたがって、スイッチ２０４＿１１〜２０４＿１Ｍのいずれか一がオンすることによって、スイッチ２０４＿１１〜２０４＿１Ｍは、配線群１１２＿１のいずれか一と配線１１３＿１とを導通し、等しい電位とする。同時に、Ｍビットのデジタル信号にしたがって、スイッチ２０４＿２１〜２０４＿２Ｍのいずれか一がオンすることによって、スイッチ２０４＿２１〜２０４＿２Ｍは、配線群１１２＿２のいずれか一と配線１１３＿２とを導通し、等しい電位とする。
なお、各スイッチが、制御端子にＨ信号が入力される場合にオンする場合、スイッチ２０４＿１１〜２０４＿１Ｍのいずれか一、およびスイッチ２０４＿２１〜２０４＿２Ｍのいずれか一をオンするために、論理回路２０３＿１〜２０３＿Ｍのいずれか一がＨ信号を出力し、その他の論理回路２０３＿１〜２０３＿ＭがＬ信号を出力することが好ましい。
一方、各スイッチが、制御端子にＬ信号が入力される場合にオンする場合、スイッチ２０４＿１１〜２０４＿１Ｍのいずれか一、およびスイッチ２０４＿２１〜２０４＿２Ｍのいずれか一をオンするために、論理回路２０３＿１〜２０３＿Ｍのいずれか一がＬ信号を出力し、その他の論理回路２０３＿１〜２０３＿ＭがＨ信号を出力することが好ましい。
なお、回路２０２＿１が有するスイッチの数と、回路２０２＿２が有するスイッチの数とは、一致する場合が多い。ただし、回路２０２＿１が有するスイッチの数と、回路２０２＿２が有するスイッチの数とは、異なることも可能である。
なお、論理回路２０３＿１〜２０３＿Ｍとしては、例えば、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、またはＸＮＯＲ回路などのいずれか一、またはこれらのうちいくつかの組み合わせ論理回路を用いることが可能である。
なお、スイッチ２０４＿１１〜２０４＿１Ｍ、およびスイッチ２０４＿２１〜２Ｍとしては、例えば、Ｐチャネル型トランジスタ、Ｎチャネル型トランジスタ、またはＮチャネル型トランジスタとＰチャネル型トランジスタとを組み合わせたＣＭＯＳ型のスイッチを用いることが可能である。なお、各トランジスタのゲート、第１の端子（ソースまたはドレインの一方）、第２の端子（ソースまたはドレインの他方）は、各スイッチの制御端子、第１の端子、第２の端子に相当し、同様の接続構成となる。
例えば、図４（Ａ）に示すスイッチとして、Ｎチャネル型トランジスタを用いた場合のデジタルアナログ変換部１００を図４（Ｂ）に示す。
トランジスタ２０４＿１１ａ〜２０４＿１Ｍａは、スイッチ２０４＿１１〜２０４＿１Ｍに対応し、Ｎチャネル型である。トランジスタ２０４＿２１ａ〜２０４＿２Ｍａは、スイッチ２０４＿２１〜２Ｍに対応し、Ｎチャネル型である。
ＮＯＲ回路２０３＿１ａ〜２０３＿Ｍａは、論理回路２０３＿１〜２０３＿Ｍに対応する。ＮＯＲ回路が用いられた理由は、Ｎチャネル型トランジスタは、ゲートにＨ信号が入力される場合にオンするからである。そして、入力信号が全てＬ信号の場合に、ＮＯＲ回路はＨ信号を出力し、入力信号のいずれか一がＨ信号の場合に、論理回路はＬ信号を出力するからである。ただし、これに限定されない。例えば、論理回路２０３＿１〜２０３＿Ｍとして、ＡＮＤ回路、ＮＡＮＤ回路とインバータとが直列に接続される回路、または様々な組み合わせ論理回路などを用いることが可能である。
どのトランジスタがオンして、どの電圧が選択されても、第１のアナログ信号のスイッチングノイズがおおむね等しくなるように、例えば、トランジスタ２０４＿１１ａ〜２０４＿１ＭａのＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比は、各々、等しいことが好ましい。こうすることで、図４（Ｂ）のデジタルアナログ変換部１００が表示装置に用いられる場合、どのトランジスタがオンしても、第１のサブ画素は、おおむね等しいスイッチングノイズを有する第１のアナログ信号にしたがって、階調を表現する。よって、第１のアナログ信号のスイッチングノイズの影響を低減することができる。ただし、これに限定されない。例えば、トランジスタ２０４＿１ｋａのＷ／Ｌ比をＷ／Ｌ１ａ（ｋ）で示すと、Ｗ／Ｌ１ａ（ｋ−１）＜Ｗ／Ｌ１ａ（ｋ）＜Ｗ／Ｌ１ａ（ｋ＋１）であることが可能である。このとき、トランジスタ２０４＿１ｋａの第１の端子の電位（配線１１２＿１ｋの電位）をＶ１ａ（ｋ）で示すと、Ｖ１ａ（ｋ−１）＜Ｖ１ａ（ｋ）＜Ｖ１ａ（ｋ＋１）であることが好ましい。
トランジスタ２０４＿１１ａ〜２０４＿１Ｍａと同様に、例えば、トランジスタ２０４＿２１ａ〜２０４＿２ＭａのＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比は、各々、等しいことが好ましい。ただし、これに限定されない。例えば、トランジスタ２０４＿２ｋａのＷ／Ｌ比をＷ／Ｌ２ａ（ｋ）で示すと、Ｗ／Ｌ２ａ（ｋ−１）＜Ｗ／Ｌ２ａ（ｋ）＜Ｗ／Ｌ２ａ（ｋ＋１）であることが可能である。このとき、トランジスタ２０４＿２ｋａの第１の端子の電位（配線１１２＿１ｋの電位）をＶ２ａ（ｋ）で示すと、Ｖ２ａ（ｋ−１）＜Ｖ２ａ（ｋ）＜Ｖ２ａ（ｋ＋１）であることが好ましい。
第１のアナログ信号のスイッチングノイズと、第２のアナログ信号のスイッチングノイズがおおむね等しくなるように、例えば、トランジスタ２０４＿１ｋａのＷ／Ｌ比と、トランジスタ２０４＿２ｋａのＷ／Ｌ比とは、等しいことが好ましい。こうすることで、図４（Ｂ）のデジタルアナログ変換部１００が表示装置に用いられる場合、第１のサブ画素と第２のサブ画素とは、各々、おおむね等しいスイッチングノイズを有する信号にしたがって、階調を表現する。よって、各アナログ信号のスイッチングノイズの影響を低減することができる。ただし、これに限定されない。
各トランジスタがオンするときに、ゲートとソースとの間の電圧（Ｖｇｓ）が大きくなるように、例えば、回路２０１の出力信号のＨ信号の値は、第１の電圧群の最大値、および第２の電圧群の最大値よりも大きいことが好ましい。こうして、各トランジスタのサイズを小さくできる。一方で、例えば、各トランジスタがオフするときに、ゲートとソースとの間の電圧（Ｖｇｓ）は、しきい値電圧以下であればよい。よって、回路２０１の出力信号の振幅が小さくなるように、例えば、回路２０１の出力信号のＬ信号の値は、第１の電圧群の最小値と第２の電圧群の最小値のうち小さい方と等しい、または小さいことが好ましい。こうして、消費電力の削減を図ることができる。
例えば、図４（Ａ）に示すスイッチとして、Ｐチャネル型トランジスタを用いた場合のデジタルアナログ変換部１００を図５（Ａ）に示す。
トランジスタ２０４＿１１ｂ〜２０４＿１Ｍｂは、スイッチ２０４＿１１〜２０４＿１Ｍに対応し、Ｐチャネル型である。トランジスタ２０４＿２１ｂ〜２０４＿２Ｍｂは、スイッチ２０４＿２１〜２Ｍに対応し、Ｐチャネル型である。
ＮＡＮＤ回路２０３＿１ｂ〜２０３＿Ｍｂは、論理回路２０３＿１〜２０３＿Ｍに対応する。ＮＡＮＤ回路が用いられた理由は、Ｐチャネル型トランジスタは、ゲートにＬ信号が入力される場合にオンするからである。そして、入力信号が全てＨ信号の場合に、ＮＡＮＤ回路はＬ信号を出力し、入力信号のいずれか一がＬ信号の場合に、ＮＡＮＤ回路はＨ信号を出力するからである。ただし、これに限定されない。例えば、論理回路２０３＿１〜２０３＿Ｍとして、ＯＲ回路、ＮＯＲ回路とインバータとが直列に接続される回路、または様々な組み合わせ論理回路などを用いることが可能である。
図４（Ｂ）に示すトランジスタ２０４＿１１ａ〜２０４＿１Ｍａと同様に、トランジスタ２０４＿２１ｂ〜２０４＿２ＭｂのＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比は、各々、等しいことが好ましい。ただし、これに限定されない。例えば、トランジスタ２０４＿１ｋｂのＷ／Ｌ比をＷ／Ｌ１ｂ（ｋ）で示すと、Ｗ／Ｌ１ｂ（ｋ−１）＜Ｗ／Ｌ１ｂ（ｋ）＜Ｗ／Ｌ１ｂ（ｋ＋１）であることが好ましい。このとき、トランジスタ２０４＿１ｋｂの第１の端子の電位（配線１１２＿１ｋの電位）をＶ１ｂ（ｋ）で示すと、Ｖ１ｂ（ｋ−１）＞Ｖ１ｂ（ｋ）＞Ｖ１ｂ（ｋ＋１）であることが好ましい。
図４（Ｂ）に示すトランジスタ２０４＿２１ａ〜２０４＿２Ｍａと同様に、トランジスタ２０４＿２１ｂ〜２０４＿２ＭｂのＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比は、各々、等しいことが好ましい。ただし、これに限定されない。例えば、トランジスタ２０４＿２ｋｂのＷ／Ｌ比をＷ／Ｌ２ｂ（ｋ）で示すと、Ｗ／Ｌ２ｂ（ｋ−１）＜Ｗ／Ｌ２ｂ（ｋ）＜Ｗ／Ｌ２ｂ（ｋ＋１）であることが好ましい。このとき、トランジスタ２０４＿２ｋｂの第１の端子の電位（配線１１２＿１ｋの電位）をＶ２ｂ（ｋ）で示すと、Ｖ２ｂ（ｋ−１）＞Ｖ２ｂ（ｋ）＞Ｖ２ｂ（ｋ＋１）であることが好ましい。
図４（Ｂ）と同様に、トランジスタ２０４＿１ｋｂのＷ／Ｌ比と、トランジスタ２０４＿２ｋｂのＷ／Ｌ比とは、等しいことが好ましい。ただし、これに限定されない。
各トランジスタがオンするときに、ゲートとソースとの間の電圧（Ｖｇｓ）の絶対値が大きくなるように、例えば、回路２０１の出力信号のＬ信号の値は、第１の電圧群の最小値、および第２の電圧群の最小値よりも小さいことが好ましい。こうして、各トランジスタのサイズを小さくできる。一方で、例えば、各トランジスタがオフするときに、ゲートとソースとの間の電圧（Ｖｇｓ）の絶対値は、しきい値電圧の絶対値以下であればよい。よって、回路２０１の出力信号の振幅が小さくなるように、例えば、回路２０１の出力信号のＨ信号の値は、第１の電圧群の最大値と第２の電圧群の最大値とうち大きい方と等しい、または大きいことが好ましい。こうして、消費電力の削減を図ることができる。
なお、ＣＭＯＳ型のスイッチが、各スイッチとして用いられることが可能である。各ＣＭＯＳ型のスイッチは、Ｎチャネル型トランジスタの第１の端子と、Ｐチャネル型トランジスタの第１の端子とが接続され、Ｎチャネル型トランジスタの第２の端子と、Ｐチャネル型トランジスタの第２の端子とが接続される構成である。Ｐチャネル型トランジスタのゲート、およびＮチャネル型トランジスタのゲートは、各々、異なる配線と接続される。例えば、Ｐチャネル型トランジスタのゲートは、論理回路２０３＿ｋの出力端子と接続され、Ｎチャネル型トランジスタのゲートは、インバータなどの入力信号を反転する機能を有する回路を介して論理回路２０３＿ｋの出力端子と接続される。または、Ｐチャネル型トランジスタのゲートは、インバータなどの入力信号を反転する機能を有する回路を介して論理回路２０３＿ｋの出力端子と接続され、Ｎチャネル型トランジスタのゲートは、論理回路２０３＿ｋの出力端子と接続される。
各スイッチとして、ＣＭＯＳ型のスイッチが用いられる場合、回路２０１の出力信号のＨ信号の値は、第１の電圧群の最大値と、第２の電圧群の最大値との大きい方と同程度、または同程度以上であればよい。回路２０１の出力信号のＬ信号の値は、第１の電圧群の最小値と、第２の電圧群の最小値との小さい方と同程度、または同程度以下であればよい。よって、回路２０１の出力信号の振幅電圧が小さくなるため、消費電力の低減を図ることができる。
なお、デジタルアナログ変換部１００が、複数の論理回路、および複数のスイッチを有する場合について説明したが、これに限定されない。デジタルアナログ変換部１００は、複数（例えばＮ個）の入力端子、および１個の出力端子を有する論理回路と、第１のスイッチと、第２のスイッチとを有していればよい。論理回路において、ある入力端子（例えば、ｊ番目の入力端子）は、第１の配線、または第２の配線と接続され、出力端子は、第１のスイッチの制御端子、および第２のスイッチの制御端子と接続される。第１のスイッチの第１の端子は、第３の配線と接続され、第１のスイッチの第２の端子は、第４の配線と接続される。第２のスイッチの第１の端子は、第５の配線と接続され、第２のスイッチの第２の端子は、第６の配線と接続される。
なお、第１の配線、第２の配線、第３の配線、第４の配線、第５の配線、第６の配線は、各々、配線群１１１に含まれる配線のいずれか一、配線群１１４に含まれる配線のいずれか一、配線群１１２＿１に含まれる配線のいずれか一、配線１１３＿１、配線群１１２＿２のいずれか一、配線１１３＿２に対応する。第１のスイッチ、第２のスイッチは、各々、スイッチ２０４＿１１〜２０４＿１Ｍのいずれか一、スイッチ２０４＿２１〜２０４＿２Ｍのいずれか一に対応する。
なお、図１（Ｂ）、および図３において説明したように、図４（Ａ）においても、デジタルアナログ変換部１００は、Ｎビットのデジタル信号をｎ個のアナログ信号に変換することが可能である。この場合、例えば、図５（Ｂ）に示すように、回路２０１と、回路２０２＿１〜回路２０２＿ｎが用いられる。
回路２０２＿１〜回路２０２＿ｎは、各々、複数のスイッチを有する。例えば、回路２０２＿ｉは、スイッチ２０４＿ｉ１〜２０４＿ｉＭを有する。スイッチ２０４＿ｉ１〜２０４＿ｉＭは、図４（Ａ）に示すスイッチ２０４＿１１〜２０４＿１Ｍ、またはスイッチ２０４＿２１〜２０４＿２Ｍに対応する。
スイッチ２０４＿ｉ１〜２０４＿ｉＭの第１の端子は、各々、配線群１１２＿ｉと接続され、スイッチ２０４＿ｉ１〜２０４＿ｉＭの第２の端子は、すべて配線１１３＿ｉと接続され、スイッチ２０４＿ｉ１〜２０４＿ｉＭの制御端子は、各々、回路２０１の出力端子と接続される。
以上のように、本実施の形態のデジタルアナログ変換部は、一つのデジタル信号を複数のアナログ信号に変換することができるため、ルックアップテーブルを用いないことができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、例えば、表示装置において、本実施の形態のデジタルアナログ変換部を用いてビデオ信号が生成される場合、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、パネルと外部部品との接続部分の接続不良を低減することができ、信頼性の向上、歩留まりの向上、生産コストの削減、または高精細化などを図ることができる。
（実施の形態３）
本実施の形態では、各アナログ信号の極性を個別に設定することが可能なデジタルアナログ変換部１００の一例について、図６（Ａ）を参照して説明する。
各アナログ信号の極性を個別に設定するために、例えば、デジタルアナログ変換部１００は、第１のモードと、第２のモードとを有する。同じＮビットのデジタル信号が入力される場合でも、各アナログ信号の値（または極性）は、第１のモードのときと、第２のモードのときとで異なる場合が多い。
例えば、第１のモードにおいて、各アナログ信号は、正極性の電位となり、第２のモードにおいて、各アナログ信号は、負極性となる。こうすることによって、各アナログ信号の極性を個別に設定することが可能になる。ただし、これに限定されない。各アナログ信号の値、または極性は、第１のモードのときと、第２のモードのときとで同じこともある。または、第１のモード、および第２のモードにおいて、各アナログ信号の極性が異なることも可能である。
第１のモードと、第２のモードとを切り替えるために、例えば、選択信号が入力される。そのために、デジタルアナログ変換部１００は、例えば、配線１１５と接続される。選択信号は、配線１１５に入力される。選択信号は、例えば、デジタル信号であり、デジタルアナログ変換部１００が第１のモードで動作するのか、第２のモードで動作するのかを選択する役割を持つ。ただし、ｎビットのデジタル信号が、選択信号と同じ役割を含む場合、選択信号を省略することが可能である。
なお、選択信号の反転信号（以下、反転選択信号）をデジタルアナログ変換部１００に入力することも可能である。この場合、例えば、新たな配線をデジタルアナログ変換部１００に接続し、その配線を介して反転選択信号をデジタルアナログ変換部１００に入力する。この配線は、例えば、信号線として機能することが可能である。なお、選択信号と記載する場合、選択信号と反転選択信号とを含む場合もある。
なお、選択信号、および反転選択信号は、Ｎビットのデジタル信号と同じ回路に入力される場合が多いので、例えば、選択信号の振幅電圧、および反転選択信号の振幅電圧は、Ｎビットのデジタル信号の振幅電圧と等しいことが好ましい。ただし、これに限定されない。
各アナログ信号の極性を個別に設定するために、正極性の第１の電圧群、負極性の第１の電圧群、正極性の第２の電圧群、および負極性の第２の電圧群が、デジタルアナログ変換部１００に入力される。本実施の形態では、配線数を増やすことによって、これらの電圧群が同時にデジタルアナログ変換部１００に入力される。例えば、正極性の第１の電圧群、負極性の第１の電圧群、正極性の第２の電圧群、負極性の第２の電圧群は、各々、配線群１１２ｐ＿１、配線群１１２ｎ＿１、配線群１１２ｐ＿２、および配線群１１２ｎ＿２に入力されることとする。
なお、配線群１１２ｐ＿１と、配線群１１２ｎ＿１とをまとめて、配線群１１２＿１と示すことも可能である。配線群１１２ｐ＿２と、配線群１１２ｎ＿２とをまとめて、配線群１１２＿２と示すことも可能である。
なお、正極性の第１の電圧群と、負極性の第１の電圧群とをまとめて、第１の電圧群と示すことも可能である。正極性の第２の電圧群と、負極性の第２の電圧群とをまとめて、第２の電圧群と示すことも可能である。
なお、正極性の第１の電圧群の最小の電圧と、負極性の第１の電圧群の最大の電圧とは、等しい場合がある。同様に、正極性の第２の電圧群の最小の電圧と、負極性の第２の電圧群の最大の電圧とは、等しい場合がある。
次に、図６（Ａ）に示すデジタルアナログ変換部１００の動作を説明する。
Ｎビットのデジタル信号、正極性の第１の電圧群、負極性の第１の電圧群、正極性の第２の電圧群、負極性の第２の電圧群、および選択信号が、デジタルアナログ変換部１００に入力される。
第１のモードにおいて、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２ｐ＿１のいずれか一と配線１１３＿１とを導通状態とし、等しい電位とする。同時に、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２ｐ＿２のいずれか一と配線１１３＿２とを導通状態とし、等しい電位とする。
こうして、第１のモードにおいて、デジタルアナログ変換部１００は、Ｎビットのデジタル信号を正極性の第１のアナログ信号、および正極性の第２のアナログ信号に変換する。または、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、正極性の第１の電圧群のいずれか一を正極性の第１のアナログ信号として配線１１３＿１に出力し、正極性の第２の電圧群のいずれか一を正極性の第２のアナログ信号として配線１１３＿２に出力する。
一方、第２のモードにおいて、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２ｎ＿１のいずれか一と配線１１３＿１とを導通状態とし、等しい電位とする。同時に、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、配線群１１２ｎ＿２のいずれか一と配線１１３＿２とを導通状態とし、等しい電位とする。
こうして、第２のモードにおいて、デジタルアナログ変換部１００は、Ｎビットのデジタル信号を負極性の第１のアナログ信号、および負極性の第２のアナログ信号に変換する。または、デジタルアナログ変換部１００は、Ｎビットのデジタル信号にしたがって、負極性の第１の電圧群のいずれか一を負極性の第１のアナログ信号として配線１１３＿１に出力し、負極性の第２の電圧群のいずれか一を負極性の第２のアナログ信号として配線１１３＿２に出力する。
なお、デジタルアナログ変換部１００は、各モードにおいて、第１のアナログ信号の極性と第２のアナログ信号の極性とをお互いに異なる極性に設定することが可能である。これを実現するために、例えば、正極性の第２の電圧群を配線群１１２ｎ＿２に入力し、負極性の第２の電圧を配線群１１２ｐ＿２に入力する。
次に、図６（Ａ）に示すデジタルアナログ変換部１００の一例について、図６（Ｂ）を参照して説明する。
デジタルアナログ変換部１００は、回路２０１ｐ、回路２０１ｎ、回路２０２ｐ＿１、回路２０２ｎ＿１、回路２０２ｐ＿２、および回路２０２ｎ＿２を有している。
回路２０１ｐ、および回路２０１ｎは、図４（Ａ）に示す回路２０１に対応する。回路２０２ｐ＿１、および回路２０２ｎ＿１は、図４（Ａ）に示す回路２０２＿１に対応する。回路２０２ｐ＿２、および回路２０２ｎ＿２は、図４（Ａ）に示す回路２０２＿２に対応する。
なお、回路２０１ｐ、および回路２０１ｎをまとめて、第１の回路と呼ぶことも可能である。回路２０２ｐ＿１、および回路２０２ｎ＿１をまとめて、第２の回路と呼ぶことも可能である。回路２０２ｐ＿２、および回路２０２ｎ＿２をまとめて、第３の回路と呼ぶことが可能である。
回路２０１ｐは、配線群１１１、配線群１１４、および配線１１５と接続される。回路２０１ｎは、配線群１１１、配線群１１４、および配線１１６と接続される。回路２０２ｐ＿１は、配線群１１２ｐ＿１、配線１１３＿１、および回路２０１ｐの出力端子と接続される。回路２０２ｎ＿１は、配線群１１２ｎ＿１、配線１１３＿１、および回路２０１ｎの出力端子と接続される。回路２０２ｐ＿２は、配線群１１２ｐ＿２、配線１１３＿２、および回路２０１ｐの出力端子と接続される。回路２０２ｎ＿２は、配線群１１２ｎ＿２、配線１１３＿２、および回路２０１ｎの出力端子と接続される。
配線１１６には、例えば、反転選択信号が入力される。ただし、配線１１５と、配線１１６とが、インバータを介して接続されることによって、配線１１５に入力される選択信号が、インバータによって反転され、配線１１６に入力される。こうして、反転選択信号を省略することが可能である。
次に、図６（Ｂ）に示すデジタルアナログ変換部１００の動作を説明する。
Ｎビットのデジタル信号、Ｎビットの反転デジタル信号、および選択信号が、回路２０１ｐに入力され、Ｎビットのデジタル信号、Ｎビットの反転デジタル信号、および反転選択信号が、回路２０１ｎに入力される。
図２（Ａ）の回路２０１と同様に、回路２０１ｐは、Ｎビットのデジタル信号、Ｎビットの反転デジタル信号、および選択信号をデジタル信号に変換し、回路２０１ｎは、Ｎビットのデジタル信号、Ｎビットの反転デジタル信号、および反転選択信号をデジタル信号に変換する。
この回路２０１ｐが生成するデジタル信号のビット数、および回路２０２ｎが生成するデジタル信号のビット数は、図２（Ａ）の回路２０１と同様に、正極性の第１の電圧群の電圧数、負極性の第１の電圧群の電圧数、正極性の第２の電圧群の電圧数、または負極性の第２の電圧群の電圧数と一致する場合が多い。よって、例えば、これらの電圧数が、Ｍ個の場合、回路２０１ｐが生成するデジタル信号のビット数、および回路２０２ｎが生成するデジタル信号のビット数は、図２（Ａ）の回路２０１と同様に、Ｍビットである。ここで、回路２０１ｐが生成するデジタル信号を第１のＭビットのデジタル信号と示し、回路２０１ｎが生成するデジタル信号を第２のＭビットのデジタル信号と示す。
その後、回路２０１ｐは、第１のＭビットのデジタル信号を回路２０２ｐ＿１、および回路２０２ｐ＿２に入力し、回路２０２ｐ＿１、および回路２０２ｐ＿２を制御する。回路２０１ｎは、第２のＭビットのデジタル信号を回路２０２ｎ＿１、および回路２０２ｎ＿２に入力し、回路２０２ｎ＿１、および回路２０２ｎ＿２を制御する。
具体的には、第１のモードにおいて、回路２０２ｐ＿１は、第１のＭビットのデジタル信号にしたがって、配線群１１２ｐ＿１のいずれか一と配線１１３＿１とを導通状態とし、等しい電位とする。同時に、回路２０２ｐ＿２は、第１のＭビットのデジタル信号にしたがって、配線群１１２ｐ＿２のいずれか一と配線１１３＿２とを導通状態とし、等しい電位とする。このとき、回路２０２ｎ＿１は、配線群１１２ｎ＿１と配線１１３＿１とを非導通状態とし、回路２０２ｎ＿２は、配線群１１２ｎ＿２と配線１１３＿２とを非導通状態とする。
こうして、第１のモードにおいて、回路２０２ｐ＿１は、第１のＭビットのデジタル信号を正極性の第１のアナログ信号に変換し、正極性の第１のアナログ信号を配線１１３＿１に出力する。回路２０２ｐ＿２は、第１のＭビットのデジタル信号を正極性の第２のアナログ信号に変換し、正極性の第２のアナログ信号を配線１１３＿２に出力する。または、第１のモードにおいて、回路２０２ｐ＿１は、第１のＭビットのデジタル信号にしたがって、正極性の第１の電圧群のいずれか一を正極性の第１のアナログ信号として配線１１３＿１に出力する。回路２０２ｐ＿２は、第１のＭビットのデジタル信号にしたがって、正極性の第２の電圧群のいずれか一を正極性の第２のアナログ信号として配線１１３＿２に出力する。
一方、第２のモードにおいて、回路２０２ｎ＿１は、第２のＭビットのデジタル信号にしたがって、配線群１１２ｎ＿１のいずれか一と配線１１３＿１とを導通状態とし、等しい電位とする。同時に、回路２０２ｎ＿２は、第２のＭビットのデジタル信号にしたがって、配線群１１２ｎ＿２のいずれか一と配線１１３＿２とを導通状態とし、等しい電位とする。このとき、回路２０２ｐ＿１は、配線群１１２ｐ＿１と配線１１３＿１とを非導通状態とし、回路２０２ｐ＿２は、配線群１１２ｐ＿２と配線１１３＿２とを非導通状態とする。
こうして、第２のモードにおいて、回路２０２ｎ＿１は、第２のＭビットのデジタル信号を負極性の第１のアナログ信号に変換し、負極性の第１のアナログ信号を配線１１３＿１に出力する。回路２０２ｎ＿２は、第２のＭビットのデジタル信号を負極性の第２のアナログ信号に変換し、負極性の第２のアナログ信号を配線１１３＿２に出力する。または、第２のモードにおいて、回路２０２ｎ＿１は、第２のＭビットのデジタル信号にしたがって、負極性の第１の電圧群のいずれか一を負極性の第１のアナログ信号として配線１１３＿１に出力し、回路２０２ｎ＿２は、第２のＭビットのデジタル信号にしたがって、負極性の第２の電圧群のいずれか一を負極性の第２のアナログ信号として配線１１３＿２に出力する。
なお、第１のＭビットのデジタル信号、および第２のＭビットのデジタル信号は、各々、図２（Ａ）で説明したＭビットのデジタル信号に対応する。
なお、第１のＭビットのデジタル信号と第２のＭビットのデジタル信号とをまとめて、第２のデジタル信号と示すことも可能である。
なお、選択信号を第３のデジタル信号と示すことが可能である。ただし、選択信号、および反転選択信号をまとめて、第３のデジタル信号と示すことも可能である。
なお、第１のアナログ信号の極性と、第２のアナログ信号の極性とをお互いに異ならせることが可能である。例えば、これを実現するために、正極性の第２の電圧群が配線群１１２ｎ＿２に入力され、負極性の第２の電圧群が配線群１１２ｐ＿２に入力される。
次に、図７を参照して、図６（Ｂ）に回路２０１ｐ、回路２０１ｎ、回路２０２ｐ＿１、回路２０２ｎ＿１、回路２０２ｐ＿２、および回路２０２ｎ＿２の具体的な一例について説明する。
図４（Ａ）に示す回路２０１と同様に、回路２０１ｐは、複数の論理回路、例えば論理回路２０３ｐ＿１〜２０３ｐ＿Ｍを有し、回路２０１ｎは、複数の論理回路、例えば論理回路２０３ｎ＿１〜２０３ｎ＿Ｍを有する。
図４（Ａ）に示す論理回路２０３＿１〜２０３＿Ｍと同様に、論理回路２０３ｐ＿１〜２０３ｐ＿Ｍ、および論理回路２０３ｎ＿１〜２０３ｎ＿Ｍは、複数の入力端子を有する。例えば、配線群１１１、および配線群１１４とは別に、回路２０１ｐには配線１１５が接続され、回路２０１ｎには配線１１６が接続されているので、入力端子の数は、（Ｎ＋１）個である。
図４（Ａ）に示す回路２０２＿１と同様に、回路２０２ｐ＿１は、複数のスイッチ、例えばスイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍを有し、回路２０２ｎ＿１は、複数のスイッチ、例えばスイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍを有する。
図４（Ａ）に示す回路２０２＿２と同様に、回路２０２ｐ＿２は、複数のスイッチ、例えばスイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍを有し、回路２０２ｎ＿２は、複数のスイッチ、例えばスイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍを有する。
論理回路２０３ｐ＿ｋの出力端子は、スイッチ２０４ｐ＿１ｋの制御端子、およびスイッチ２０４ｐ＿２ｋの制御端子と接続される。論理回路２０３ｎ＿ｋの出力端子は、スイッチ２０４ｎ＿１ｋの制御端子、およびスイッチ２０４ｎ＿２ｋの制御端子と接続される。
スイッチ２０４ｐ＿１ｋの第１の端子は、配線１１２ｐ＿１ｋと接続され、スイッチ２０４ｐ＿１ｋの第２の端子は、配線１１３＿１と接続される。スイッチ２０４ｎ＿１ｋの第１の端子は、配線１１２ｎ＿１ｋと接続され、スイッチ２０４ｎ＿１ｋの第２の端子は、配線１１３＿１と接続される。スイッチ２０４ｐ＿２ｋの第１の端子は、配線１１２ｐ＿２ｋと接続され、スイッチ２０４ｐ＿２ｋの第２の端子は、配線１１３＿２と接続される。スイッチ２０４ｎ＿２ｋの第１の端子は、配線１１２ｎ＿２ｋと接続され、スイッチ２０４ｎ＿２ｋの第２の端子は、配線１１３＿２と接続される。
次に、図７に示すデジタルアナログ変換部１００の動作について説明する。
Ｎビットのデジタル信号、Ｎビットの反転デジタル信号、および選択信号が、論理回路２０３ｐ＿１〜２０３ｐ＿Ｍの入力端子に入力される。Ｎビットのデジタル信号、Ｎビットの反転デジタル信号、および反転選択信号が、論理回路２０３ｎ＿１〜２０３ｎ＿Ｍの入力端子に入力される。
論理回路２０３ｐ＿１〜２０３ｐ＿Ｍは、各々、入力されるＮビットのデジタル信号とＮビットの反転デジタル信号と選択信号との組み合わせにしたがって、Ｈ信号、またはＬ信号を出力する。論理回路２０３ｎ＿１〜２０３ｎ＿Ｍは、各々、入力されるＮビットのデジタル信号とＮビットの反転デジタル信号と反転選択信号との組み合わせにしたがって、Ｈ信号、またはＬ信号を出力する。
例えば、各スイッチの制御端子にＨ信号が入力される場合にオンするとき、第１のモードにおいて、論理回路２０３ｐ＿１〜２０３ｐ＿Ｍのいずれか一がＨ信号を出力し、その他の論理回路２０３ｐ＿１〜２０３ｐ＿Ｍ、および論理回路２０３ｎ＿１〜２０３ｎ＿Ｍは、全てＬ信号を出力する。一方、第２のモードにおいて、論理回路２０３ｎ＿１〜２０３ｎ＿Ｍのいずれか一がＨ信号を出力し、その他の論理回路２０３ｎ＿１〜２０３ｎ＿Ｍ、および論理回路２０３ｐ＿１〜２０３ｐ＿Ｍは、全てＬ信号を出力する。
別の例として、各スイッチの制御端子にＬ信号が入力される場合にオンするとき、第１のモードにおいて、論理回路２０３ｐ＿１〜２０３ｐ＿Ｍのいずれか一がＬ信号を出力し、その他の論理回路２０３ｐ＿１〜２０３ｐ＿Ｍ、および論理回路２０３ｎ＿１〜２０３ｎ＿Ｍは、全てＨ信号を出力する。一方、第２のモードにおいて、論理回路２０３ｎ＿１〜２０３ｎ＿Ｍのいずれか一がＬ信号を出力し、その他の論理回路２０３ｎ＿１〜２０３ｎ＿Ｍ、および論理回路２０３ｐ＿１〜２０３ｐ＿Ｍは、全てＨ信号を出力する。
なお、論理回路２０３ｐ＿１〜２０３ｐ＿Ｍの出力信号が、図６（Ｂ）の第１のＭビットのデジタル信号に対応する。論理回路２０３ｎ＿１〜２０３ｎ＿Ｍの出力信号が、図６（Ｂ）の第２のＭビットのデジタル信号に対応する。
その後、論理回路２０３ｐ＿１〜２０３ｐ＿Ｍは、第１のＭビットのデジタル信号をスイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍの制御端子、およびスイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍの制御端子に入力し、スイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍ、およびスイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍのオンとオフとを制御する。例えば、論理回路２０３ｐ＿ｋ（ｋ：１〜Ｍのいずれか一）は、デジタル信号をスイッチ２０４ｐ＿１ｋの制御端子、およびスイッチ２０４ｐ＿２ｋの制御端子に入力し、スイッチ２０４ｐ＿１ｋ、およびスイッチ２０４ｐ＿２ｋのオンとオフとを制御する。したがって、スイッチ２０４ｐ＿１ｋ、およびスイッチ２０４ｐ＿２ｋのオンとオフとのタイミングは、おおむね等しくなる場合が多い。
同時に、論理回路２０３ｎ＿１〜２０３ｎ＿Ｍは、第２のＭビットのデジタル信号をスイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍの制御端子、およびスイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍの制御端子に入力し、スイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍ、およびスイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍのオンとオフとを制御する。例えば、論理回路２０３ｎ＿ｋ（ｋ：１〜Ｍのいずれか一）は、デジタル信号をスイッチ２０４ｎ＿１ｋの制御端子、およびスイッチ２０４ｎ＿２ｋの制御端子に入力し、スイッチ２０４ｎ＿１ｋ、およびスイッチ２０４ｎ＿２ｋのオンとオフとを制御する。したがって、スイッチ２０４ｎ＿１ｋ、およびスイッチ２０４ｎ＿２ｋのオンとオフとのタイミングは、おおむね等しくなる場合が多い。
具体的には、例えば、第１のモードにおいて、第１のＭビットのデジタル信号にしたがって、スイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍのいずれか一がオンすることによって、スイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍは、配線群１１２ｐ＿１のいずれか一と配線１１３＿１とを導通状態とし、等しい電位とする。同時に、例えば、第１のモードにおいて、第１のＭビットのデジタル信号にしたがって、スイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍのいずれか一がオンすることによって、スイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍは、配線群１１２ｐ＿２のいずれか一と配線１１３＿２とを導通状態とし、等しい電位とする。このとき、スイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍ、およびスイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍは、第２のＭビットのデジタル信号にしたがって全てオフしている。
一方、例えば、第２のモードにおいて、第２のＭビットのデジタル信号にしたがって、スイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍのいずれか一がオンすることによって、スイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍは、配線群１１２ｎ＿１のいずれか一と配線１１３＿１とを導通状態とし、等しい電位とする。同時に、例えば、第２のモードにおいて、第２のＭビットのデジタル信号にしたがって、スイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍのいずれか一がオンすることによって、スイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍは、配線群１１２ｎ＿２のいずれか一と配線１１３＿２とを導通状態とし、等しい電位とする。このとき、スイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍ、およびスイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍは、第１のＭビットのデジタル信号にしたがって全てオフしている。
なお、第１のアナログ信号の極性と、第２のアナログ信号の極性とをお互いに異ならせることが可能である。例えば、これを実現するために、正極性の第２の電圧群が配線群１１２ｎ＿２に入力され、負極性の第２の電圧群が配線群１１２ｐ＿２に入力される。
なお、図４（Ａ）に示す論理回路と同様に、論理回路２０３ｐ＿１〜２０３ｐ＿Ｍ、および論理回路２０３ｎ＿１〜２０３ｎ＿Ｍとしては、例えば、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、またはＸＮＯＲ回路などのいずれか一、またはこれらの組み合わせ論理回路を用いることが可能である。
なお、図４（Ａ）に示すスイッチと同様に、スイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍ、スイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍ、スイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍ、およびスイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍとして、例えば、Ｐチャネル型トランジスタ、Ｎチャネル型トランジスタ、またはＮチャネル型トランジスタとＰチャネル型トランジスタとを組み合わせたＣＭＯＳ型のスイッチを用いることが可能である。
なお、デジタルアナログ変換部１００が、複数の論理回路、および複数のスイッチを有する場合について説明したが、これに限定されない。デジタルアナログ変換部１００は、（Ｎ＋１）個の入力端子、および１個の出力端子を有する第１の論理回路と、（Ｎ＋１）個の入力端子、および１個の出力端子を有する第２の論理回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを有していればよい。第１の論理回路において、ｊ（ｊ：１〜Ｎのいずれか一）番目の入力端子は、第１の配線、または第２の配線と接続され、Ｎ＋１番目の入力端子は、第３の配線と接続され、出力端子は、第１のスイッチの制御端子、および第２のスイッチの制御端子と接続される。第２の論理回路において、ｊ番目の入力端子は、第１の配線、または第２の配線と接続され、Ｎ＋１番目の入力端子は、第４の配線と接続され、出力端子は、第３のスイッチの制御端子、および第４のスイッチの制御端子と接続される。第１のスイッチの第１の端子は、第５の配線と接続され、第１のスイッチの第２の端子は、第６の配線と接続される。第２のスイッチの第１の端子は、第７の配線と接続され、第２のスイッチの第２の端子は、第８の配線と接続される。第３のスイッチの第１の端子は、第９の配線と接続され、第３のスイッチの第２の端子は、第６の配線と接続される。第４のスイッチの第１の端子は、第１０配線と接続され、第４のスイッチの第２の端子は、第８の配線と接続される。
なお、第１の配線、第２の配線、第３の配線、第４の配線、第５の配線、第６の配線、第７の配線、第８の配線、第９の配線、および第１０の配線は、各々、配線群１１１のいずれか一、配線群１１４のいずれか一、配線１１５、配線１１６、配線群１１２ｐ＿１のいずれか一、配線１１３＿１、配線群１１２ｐ＿２のいずれか一、配線１１３＿２、配線１１２ｎ＿１のいずれか一、配線群１１２ｎ＿２のいずれか一に対応する。
なお、第１の論理回路、第２の論理回路、第１のスイッチ、第２のスイッチ、第３のスイッチ、および第４のスイッチは、各々、複数の論理回路２０３ｐ＿１〜２０３ｐ＿Ｍのいずれか一、論理回路２０３ｎ＿１〜２０３ｎ＿Ｍのいずれか一、スイッチ２０４ｐ＿１１〜２０４ｐ＿１Ｍのいずれか一、スイッチ２０４ｐ＿２１〜２０４ｐ＿２Ｍのいずれか一、スイッチ２０４ｎ＿１１〜２０４ｎ＿１Ｍのいずれか一、スイッチ２０４ｎ＿２１〜２０４ｎ＿２Ｍのいずれか一に対応する。
以上のように、本実施の形態のデジタルアナログ変換部は、一つのデジタル信号を複数のアナログ信号に変換することができるため、ルックアップテーブルを用いないことができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、例えば、表示装置において、本実施の形態のデジタルアナログ変換部を用いてビデオ信号が生成される場合、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、パネルと外部部品との接続部分の接続不良を低減することができ、信頼性の向上、歩留まりの向上、生産コストの削減、または高精細化などを図ることができる。
（実施の形態４）
本実施の形態では、実施の形態３とは別の方法で、各アナログ信号の極性を個別に設定することが可能なデジタルアナログ変換部１００の一例について、図８（Ａ）を参照して説明する。
本実施の形態のデジタルアナログ変換部１００は、実施の形態３と同様に、第１のモードと第２のモードとを有する。
デジタルアナログ変換部１００は、回路２０１、回路２０２ｐ＿１、回路２０２ｎ＿１、回路２０２ｐ＿２、回路２０２ｎ＿２、回路４００＿１、および回路４００＿２を有する。
回路２０１は、配線群１１１、および配線群１１４と接続される。回路２０２ｐ＿１は、配線群１１２ｐ＿１、配線４１１ｐ＿１、および回路２０１の出力端子と接続される。回路２０２ｎ＿１は、配線群１１２ｎ＿１、配線４１１ｎ＿１、および回路２０１の出力端子と接続される。回路２０２ｐ＿２は、配線群１１２ｐ＿２、配線４１１ｐ＿２、および回路２０１の出力端子と接続される。回路２０２ｎ＿２は、配線群１１２ｎ＿２、配線４１１ｎ＿２、および回路２０１の出力端子と接続される。回路４００＿１は、配線４１１ｐ＿１、配線４１１ｎ＿１、配線１１３＿１、配線１１５、および配線１１６と接続される。回路４００＿２は、配線４１１ｐ＿２、配線４１１ｎ＿２、配線１１３＿２、配線１１５、および配線１１６と接続される。
次に、図８（Ａ）に示すデジタルアナログ変換部１００の動作を説明する。
Ｎビットのデジタル信号、およびＮビットの反転デジタル信号が、回路２０１に入力される。
回路２０１は、図４（Ａ）と同様に、Ｎビットのデジタル信号、およびＮビットの反転デジタル信号に基づいてＭビットのデジタル信号を生成する。
その後、回路２０１は、Ｍビットのデジタル信号を、回路２０２ｐ＿１、回路２０２ｎ＿１、回路２０２ｐ＿２、および回路２０２ｎ＿２に入力し、回路２０２ｐ＿１、回路２０２ｎ＿１、回路２０２ｐ＿２、および回路２０２ｎ＿２を制御する。
回路２０２ｐ＿１は、Ｍビットのデジタル信号にしたがって、配線群１１２ｐ＿１のいずれか一と配線４１１ｐ＿１とを導通状態とし、おおむね等しい電位とする。回路２０２ｎ＿１は、Ｍビットのデジタル信号にしたがって、配線群１１２ｎ＿１のいずれか一と配線４１１ｎ＿１とを導通状態とし、おおむね等しい電位とする。回路２０２ｐ＿２は、Ｍビットのデジタル信号にしたがって、配線群１１２ｐ＿２のいずれか一と配線４１１ｐ＿２とを導通状態とし、おおむね等しい電位とする。回路２０２ｎ＿２は、Ｍビットのデジタル信号にしたがって、配線群１１２ｎ＿２のいずれか一と配線４１１ｎ＿２とを導通状態とし、おおむね等しい電位とする。
こうして、回路４００＿１には、回路２０２ｐ＿１から配線４１１ｐ＿１を介して正極性の第１の電圧群のいずれか一が入力され、回路２０２ｎ＿１から配線４１１ｎ＿１を介して負極性の第１の電圧群のいずれか一が入力される。同時に、回路４００＿２には、回路２０２ｐ＿２から配線４１１ｐ＿２を介して正極性の第２の電圧群のいずれか一が入力され、回路２０２ｎ＿２から配線４１１ｎ＿２を介して負極性の第２の電圧群のいずれか一が入力される。
そして、回路４００＿１は、選択信号、および反転選択信号にしたがって、正極性の第１の電圧群のいずれか一と、負極性の第１の電圧群のいずれか一との一方を第１のアナログ信号として配線１１３＿１に出力する。例えば、第１のモードにおいて、回路４００＿１は、選択信号、および反転選択信号にしたがって、配線４１１ｐ＿１と配線１１３＿１とを導通状態とし、おおむね等しい電位とする。こうして、正極性の第１の電圧群のいずれか一を正極性の第１のアナログ信号として配線１１３＿１に出力する。一方、例えば、第２のモードにおいて、回路４００＿１は、選択信号、および反転選択信号にしたがって、配線４１１ｎ＿１と配線１１３＿１とを導通状態とし、おおむね等しい電位とする。こうして、負極性の第１の電圧群のいずれか一を負極性の第１のアナログ信号として配線１１３＿１に出力する。
さらに、回路４００＿２は、選択信号、および反転選択信号にしたがって、正極性の第２の電圧群のいずれか一と、負極性の第２の電圧群のいずれか一との一方を第２のアナログ信号として配線１１３＿２に出力する。例えば、第１のモードにおいて、回路４００＿２は、選択信号、および反転選択信号にしたがって、配線４１１ｐ＿２と配線１１３＿２とを導通状態とし、おおむね等しい電位とする。こうして、正極性の第２の電圧群のいずれか一を正極性の第２のアナログ信号として配線１１３＿２に出力する。一方、例えば、第２のモードにおいて、回路４００＿２は、選択信号、および反転選択信号にしたがって、配線４１１ｎ＿２と配線１１３＿２とを導通状態とし、おおむね等しい電位とする。こうして、負極性の第２の電圧群のいずれか一を負極性の第２のアナログ信号として配線１１３＿２に出力する。
なお、回路４００＿１、および回路４００＿２の具体例としては、図８（Ｂ）に示す回路を用いることが可能である。回路４００＿１は、スイッチ４０１、およびスイッチ４０２を有し、回路４００＿２は、スイッチ４０３、およびスイッチ４０４を有する。スイッチ４０１の第１の端子は、配線４１１ｐ＿１と接続され、スイッチ４０１の第２の端子は、配線１１３＿１と接続され、スイッチ４０１の制御端子は、配線１１５と接続される。スイッチ４０２の第１の端子は、配線４１１ｎ＿１と接続され、スイッチ４０２の第２の端子は、配線１１３＿１と接続され、スイッチ４０２の制御端子は、配線１１６と接続される。スイッチ４０３の第１の端子は、配線４１１ｐ＿２と接続され、スイッチ４０３の第２の端子は、配線１１３＿２と接続され、スイッチ４０３の制御端子は、配線１１５と接続される。スイッチ４０４の第１の端子は、配線４１１ｎ＿２と接続され、スイッチ４０４の第２の端子は、配線１１３＿２と接続され、スイッチ４０４の制御端子は、配線１１６と接続される。
回路４００＿１、および回路４００＿２の動作について説明する。
第１のモードにおいて、スイッチ４０１は、選択信号にしたがってオンし、配線４１１ｐ＿１と配線１１３＿１とを導通し、おおむね等しい電位とする。同時に、スイッチ４０３は、選択信号にしたがってオンし、配線４１１ｐ＿２と配線１１３＿２とを導通し、おおむね等しい電位とする。このとき、スイッチ４０２、およびスイッチ４０４は、反転選択信号にしたがってオフする。
一方、第２のモードにおいて、スイッチ４０２は、反転選択信号にしたがってオンし、配線４１１ｎ＿１と配線１１３＿１とを導通し、おおむね等しい電位とする。同時に、スイッチ４０４は、反転選択信号にしたがってオンし、配線４１１ｎ＿２と配線１１３＿２とを導通し、おおむね等しい電位とする。このとき、スイッチ４０１、およびスイッチ４０３は、選択信号にしたがってオフする。
なお、第１のアナログ信号と第２のアナログ信号との極性をお互いに異ならせるために、スイッチ４０３の制御端子が配線１１６と接続され、スイッチ４０４の制御端子が配線１１５と接続されることが可能である。
なお、スイッチ４０１、スイッチ４０２、スイッチ４０３、スイッチ４０４としては、Ｐチャネル型トランジスタ、Ｎチャネル型トランジスタ、またはＮチャネル型トランジスタとＰチャネル型トランジスタとを組み合わせたＣＭＯＳ型のスイッチを用いることが可能である。なお、各トランジスタのゲート、第１の端子（ソースまたはドレインの一方）、第２の端子（ソースまたはドレインの他方）は、各スイッチの制御端子、第１の端子、第２の端子に相当し、同様の接続構成となる。
特に、図８（Ｃ）に示すように、スイッチ４０１、スイッチ４０２、スイッチ４０３、スイッチ４０４として、トランジスタ４０１ａ、トランジスタ４０２ａ、トランジスタ４０３ａ、トランジスタ４０４ａを用いることが好ましい。トランジスタ４０１ａ、およびトランジスタ４０３ａは、Ｐチャネル型であり、トランジスタ４０２ａ、およびトランジスタ４０４ａは、Ｎチャネル型である。そして、トランジスタ４０１ａ、トランジスタ４０２ａ、トランジスタ４０３ａ、トランジスタ４０４ａの制御端子は、全て同じ配線（図８（Ｃ）では配線１１６）に接続される。よって、配線１１５と配線１１６との一方を省略することができる。
ここで、トランジスタ４０１ａの第１の端子、およびトランジスタ４０３ａの第１の端子には、正極性の電圧が入力されるので、トランジスタ４０１ａの第１の端子、およびトランジスタ４０３ａの第１の端子の電位は高くなる。トランジスタ４０１ａ、およびトランジスタ４０３ａは、Ｐチャネル型トランジスタなので、トランジスタ４０１ａ、およびトランジスタ４０３ａのゲートとソースとの間の電位差（Ｖｇｓ）の絶対値が大きくなる。よって、トランジスタ４０１ａ、およびトランジスタ４０３ａのトランジスタサイズ（例えば、チャネル幅Ｗ）を小さくできる。一方、トランジスタ４０２ａの第１の端子、およびトランジスタ４０４ａの第１の端子には、負極性の電圧が入力されるので、トランジスタ４０２ａの第１の端子、およびトランジスタ４０４ａの第１の端子の電位は低くなる。トランジスタ４０２ａ、およびトランジスタ４０４ａは、Ｎチャネル型トランジスタなので、トランジスタ４０２ａ、およびトランジスタ４０４ａのゲートとソースとの間の電位差（Ｖｇｓ）が大きくなる。よって、トランジスタ４０２ａ、およびトランジスタ４０４ａのトランジスタサイズ（例えば、チャネル幅Ｗ）を小さくできる。
なお、第１のアナログ信号のスイッチングノイズと第２のアナログ信号のスイッチングノイズとがおおむね等しくなるように、例えば、トランジスタ４０１ａのＷ／Ｌ比と、トランジスタ４０３ａのＷ／Ｌ比とは、等しいことが好ましい。こうすることで、図８（Ｃ）のデジタルアナログ変換部１００が表示装置に用いられる場合、第１のサブ画素と第２のサブ画素とは、各々、おおむね等しいスイッチングノイズを有する信号にしたがって、階調を表現する。よって、各アナログ信号のスイッチングノイズの影響を低減することができる。ただし、これに限定されない。
なお、トランジスタ４０１ａ、およびトランジスタ４０３ａと同様に、例えば、トランジスタ４０２ａのＷ／Ｌ比と、トランジスタ４０４ａのＷ／Ｌ比とは、等しいことが好ましい。ただし、これに限定されない。
なお、回路２０２ｐ＿１、回路２０２ｎ＿１、回路２０２ｐ＿２、および回路２０２ｎ＿２がトランジスタを有している場合、当該トランジスタのＷ／Ｌ比は、トランジスタ４０１ａ〜４０４ａのＷ／Ｌ比よりも小さいことが好ましい。ただし、これに限定されない。
以上のように、本実施の形態のデジタルアナログ変換部は、一つのデジタル信号を複数のアナログ信号に変換することができるため、ルックアップテーブルを用いないことができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、例えば、表示装置において、本実施の形態のデジタルアナログ変換部を用いてビデオ信号が生成される場合、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、パネルと外部部品との接続部分の接続不良を低減することができ、信頼性の向上、歩留まりの向上、生産コストの削減、または高精細化などを図ることができる。
（実施の形態５）
本実施の形態では、実施の形態１〜実施の形態４において説明したデジタルアナログ変換部１００を表示装置に用いる場合について説明する。なお、一例として、一つのデジタル信号を２個のアナログ信号に変換するデジタルアナログ変換部を表示装置に用いる場合について、図９（Ａ）を参照して説明する。
表示装置は、デジタルアナログ変換部１００、回路５０１＿１、回路５０１＿２、および第１のサブ画素５０２＿１と第２のサブ画素５０２＿２とを有する画素５０２を有する。
デジタルアナログ変換部１００は、配線群１１１、配線群１１２＿１、配線群１１２＿２、配線１１３＿１、および配線１１３＿２と接続される。回路５０１＿１は、配線群１１２＿１と接続される。回路５０１＿２は、配線群１１２＿２と接続される。第１のサブ画素５０２＿１は、配線１１３＿１と接続される。第２のサブ画素５０２＿２は、配線１１３＿２と接続される。
回路５０１＿１は、複数の電圧を生成し、配線群１１２＿１を介してデジタルアナログ変換部１００に入力する。回路５０１＿２は、複数の電圧を生成し、配線群１１２＿２を介してデジタルアナログ変換部１００に入力する。
なお、回路５０１＿１によって生成される複数の電圧は、第１の電圧群に対応し、回路５０１＿２によって生成される複数の電圧は、第２の電圧群に対応する。
なお、回路５０１＿１、および回路５０１＿２は、各々、第１のリファレンスドライバ、第２のリファレンスドライバとして機能することが可能である。
デジタルアナログ変換部１００は、Ｎビットのデジタル信号、回路５０１＿１の出力電圧（例えば、第１の電圧群）、および回路５０１＿２の出力電圧（例えば、第２の電圧群）に基づいて、実施の形態１〜実施の形態４において説明したように、第１のアナログ信号、および第２のアナログ信号を生成する。そして、第１のアナログ信号を配線１１３＿１を介して第１のサブ画素５０２＿１に入力し、第１のサブ画素５０２＿１の階調を制御する。第２のアナログ信号を配線１１３＿２を介して第２のサブ画素５０２＿２に入力し、第２のサブ画素５０２＿２の階調を制御する。
第１のサブ画素５０２＿１は、第１のアナログ信号にしたがって階調を表現し、第２のサブ画素５０２＿２は、第２のアナログ信号にしたがって階調を表現する。例えば、第１のサブ画素５０２＿１、および第２のサブ画素５０２＿２が、各々、液晶素子を有している場合、第１のサブ画素５０２＿１が有する液晶素子の配向は、第１のアナログ信号にしたがって変化し、当該液晶素子の透過率が変化する。同様に、第２のサブ画素５０２＿２が有する液晶素子の配向は、第２のアナログ信号にしたがって変化し、当該液晶素子の透過率が変化する。例えば、第１のアナログ信号と第２のアナログ信号の値がお互いに異なる場合、第１のサブ画素５０２＿１が有する液晶素子の配向状態と、第２のサブ画素５０２＿２が有する液晶素子の配向状態とは、お互いに異なる。したがって、視野角特性の向上を図ることができる。
なお、回路５０１＿１、および回路５０１＿２としては、複数の電圧を生成できる構成であれば、様々な回路を用いることが可能である。例えば、複数の抵抗素子が直列に接続された構成を用いることが可能である。図９（Ｂ）、図９（Ｃ）に示す一例では、回路５０１＿１は、抵抗素子５０１＿１１〜５０１＿１Ｍという複数の抵抗素子を有し、回路５０１＿２は、抵抗素子５０１＿２１〜５０１＿２Ｍという複数の抵抗素子を有する。抵抗素子５０１＿１１〜５０１＿１Ｍは、電源Ｖ１と電源Ｖ２との間に、直列に接続される。抵抗素子５０１＿２１〜５０１＿２Ｍは、電源Ｖ３と電源Ｖ４との間に、直列に接続される。抵抗素子５０１＿１１〜５０１＿１Ｍは、電源Ｖ１から供給される電圧と、電源Ｖ２から供給される電圧とを分圧することによって、複数の電圧（第１の電圧群）を生成する。抵抗素子５０１＿２１〜５０１＿２Ｍは、電源Ｖ３から供給される電圧と、電源Ｖ４から供給される電圧を分圧することによって、複数の電圧（第２の電圧群）を生成する。第１の電圧群、および第２の電圧群は、抵抗素子の抵抗値、および電源電圧によって決定される。
なお、電源数、および配線数を減らすために、例えば、回路５０１＿１、および回路５０１＿２において、電源を共有することが可能である。具体的な一例として、電源Ｖ１と電源Ｖ３とが共有される場合、抵抗素子５０１＿１１〜５０１＿１Ｍは、電源Ｖ１と電源Ｖ２との間に、直列に接続される。そして、抵抗素子５０１＿２１〜５０１＿２Ｍは、電源Ｖ１と電源Ｖ４との間に、直列に接続される。
なお、第１の電圧群の特性を自由に設定するために、例えば、抵抗素子５０１＿１１〜５０１＿１Ｍのいずれか一、または複数を可変抵抗素子とすることが可能である。同様に、第２の電圧群の特性を自由に設定するために、例えば、抵抗素子５０１＿２１〜５０１＿２Ｍのいずれか一、または複数を可変抵抗素子とすることが可能である。
なお、第１の電圧群、および第２の電圧群の特性を自由に設定するために、例えば、電源Ｖ１の電圧、電源Ｖ２の電圧、電源Ｖ３の電圧、または電源Ｖ４の電圧を可変電源とすることが可能である。可変電源の一例としては、複数の電源の中からいずれか一を選択するものがある。複数の電源は、各々、スイッチを介して抵抗素子（例えば、抵抗素子５０１＿１１）と接続される。そして、各スイッチのオンとオフとを制御することによって、供給する電圧を制御する。
なお、第１のアナログ信号の極性と、第２のアナログ信号の極性とを個別に設定する場合には、図１０（Ａ）に示す一例のように、正極性の第１の電圧群を生成する回路５０１ｐ＿１、負極性の第２の電圧群を生成する回路５０１ｎ＿１、正極性の第１の電圧群を生成する回路５０１ｐ＿２、負極性の第２の電圧群を生成する回路５０１ｎ＿２が用いられる。これらの回路の一例としては、図９（Ｂ）、図９（Ｃ）に示した回路５０１＿１、または回路５０１＿２と同様に、複数の抵抗素子が、二つの電源の間に、直列に接続される構成である。なお、正極性の電圧群を出力するために、例えば、回路５０１ｐ＿１、および回路５０１ｐ＿２において用いられる電源電圧の少なくとも一つを、コモン電圧よりも大きくすることが好ましい。一方、負極性の電圧群を出力するために、例えば、回路５０１ｎ＿１、および回路５０１ｎ＿２において用いられる電源電圧の少なくとも一つを、コモン電圧よりも小さくする。
なお、回路５０１ｐ＿１と、回路５０１ｎ＿１とをまとめて、回路５０１＿１と示し、回路５０１ｐ＿２と、回路５０１ｎ＿２とをまとめて、回路５０１＿２と示すことも可能である。この場合、例えば、回路５０１＿１、および回路５０１＿２は、各々、正極性の電圧群と負極性の電圧群との両方を生成する。
なお、Ｎビットのデジタル信号をｎ個のアナログ信号に変換する場合には、図１０（Ｂ）に示す一例のように、回路５０１＿１〜５０１＿ｎが用いられる。回路５０１＿１〜５０１＿ｎは、各々、複数の電圧を生成し、複数の電圧をデジタルアナログ変換部１００に出力する。回路５０１＿１〜５０１＿ｎの一例としては、図９（Ｂ）、図９（Ｃ）に示した回路５０１＿１、または回路５０１＿２と同様に、複数の抵抗素子が、二つの電源の間に、直列に接続される構成である。デジタルアナログ変換部１００は、ｎ個の電圧群とＮビットのデジタル信号にしたがって、ｎ個のアナログ信号を生成する。そして、ｎ個のアナログ信号をｎ個のサブ画素５０２＿１〜５０２＿ｎに入力する。例えば、第ｉ（ｉ：１〜ｎのいずれか一）のアナログ信号をサブ画素５０２＿ｉに出力する。
次に、図９（Ａ）よりも詳細な表示装置の一例について、図１１（Ａ）を参照して説明する。
表示装置は、信号線駆動回路６０１、走査線駆動回路６０２、画素部６０３、回路５０１＿１、および回路５０１＿２を有する。信号線駆動回路６０１は、シフトレジスタ６２１、第１のラッチ部６２２、第２のラッチ部６２３、複数のデジタルアナログ変換部１００、およびバッファ部６２５を有する。画素部６０３は、複数の画素６０５を有し、複数の画素６０５は、各々、第１のサブ画素６０６ａ、および第２のサブ画素６０６ｂを有する。第１のサブ画素６０６ａ、および第２のサブ画素６０６ｂは、書き込まれた信号を保持する手段を有する。
第１の信号線Ｓ１＿１〜Ｓ１＿ｍ、及び第２の信号線Ｓ２＿１〜Ｓ２＿ｍは、信号線駆動回路６０１から列方向に伸張して配置されている。走査線Ｇ１〜Ｇｎは、走査線駆動回路６０２から行方向に伸張して配置されている。
なお、第１の信号線Ｓ１＿１〜Ｓ１＿ｍ、第２の信号線Ｓ２＿１〜Ｓ２＿ｍ、及び走査線Ｇ１〜Ｇｎは、第１の信号線、第２の信号線、第３の信号線として機能することが可能である。
なお、画素の構成によっては、容量線、電源線、新たな走査線、新たな信号線などの新たな配線を追加して配置することが可能である。例えば、容量線は、査線Ｇ１〜Ｇｎと並列に配置されている場合が多く、容量線にはある一定の電圧が供給されている場合が多い。ただし、容量線に、信号が入力されている場合もある。
各画素６０５は、第１の信号線Ｓ１＿１〜Ｓ１＿ｍと、第２の信号線Ｓ２＿１〜Ｓ２＿ｍと、走査線Ｇ１〜Ｇｎとに対応して、マトリクス状に配置されている。第１のサブ画素６０６ａは、第１の信号線Ｓ１＿ｊ（第１の信号線Ｓ１＿１〜Ｓ１＿ｍのうちのいずれか一）と、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれか一）とに接続されている。第２のサブ画素６０６ｂは、第２の信号線Ｓ２＿ｊ（第２の信号線Ｓ２＿１〜Ｓ２＿ｍのうちのいずれか一）と、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれか一）とに接続されている。
シフトレジスタ６２１には、スタートパルス（ＳＳＰ）、クロック信号（ＳＣＫ）、反転クロック信号（ＳＣＫＢ）が入力される。シフトレジスタ６２１は、こられの信号にしたがって、サンプリングパルスを第１のラッチ部６２２に出力する。
なお、シフトレジスタ６２１としては、サンプリングパルスを出力することができれば、例えば、カウンタ、またはデコーダなどを用いることが可能である。
第１のラッチ部６２２には、サンプリングパルス、および映像信号（Ｖｄａｔａ）が入力される。第１のラッチ部６２２は、サンプリングパルスにしたがって、各列ずつ映像信号を順次保持する。最終列の映像信号の保持が終了すると、第１のラッチ部６２２は、各列において保持した映像信号を第２のラッチ部６２３に一斉に出力する。なお、映像信号（Ｖｄａｔａ）は、実施の形態１〜実施の形態４において説明したＮビットのデジタル信号に対応する。
第２のラッチ部６２３には、第１のラッチ部６２２から入力される映像信号、およびラッチパルス（ＬＡＴ＿Ｐｕｌｓｅ）が入力される。第２のラッチ部６２３は、ラッチパルスにしたがって、第１のラッチ部６２２から入力される映像信号を一斉に保持する。その後、第２のラッチ部６２３は、一斉に映像信号を複数のデジタルアナログ変換部１００に出力する。
なお、ラッチパルスとして、例えば、シフトレジスタの出力信号、又はスタートパルスなどを用いて、ラッチパルスを省略することが可能である。
なお、第２のラッチ部６２３が各列において出力する映像信号は、例えば、実施の形態１〜実施の形態４において説明したＮビットのデジタル信号に対応する。
複数のデジタルアナログ変換部１００は、各々、実施の形態１〜実施の形態４において説明したように、映像信号を第１のアナログ信号、および第２のアナログ信号に変換する。そして、複数のデジタルアナログ変換部１００は、各々、第１のアナログ信号をバッファ部６２５を介して第１のサブ画素５０２＿１に書き込み、第２のアナログ信号をバッファ部６２５を介して第２のサブ画素５０２＿２に書き込む。
ここで、映像信号の振幅電圧を小さくするために、例えば、第１のラッチ部６２２、および／または第２のラッチ部６２３は、レベルシフト機能、またはレベルシフタを有することが可能である。この場合、第１のラッチ部６２２に入力される映像信号の振幅電圧は、例えば、第１のラッチ部６２２が各列において出力する映像信号の振幅電圧、または第２のラッチ部６２３が各列において出力する映像信号の振幅電圧よりも小さい。こうすることによって、例えば、シフトレジスタ６２１、第１のラッチ部６２２、または第２のラッチ部６２３の駆動電圧を小さくすることができるので、消費電力の削減を図ることができる。
次に、表示装置の動作の一例について、図１１（Ｂ）を参照して説明する。図１１（Ｂ）のタイミングチャートの一例は、１画面分の画像を表示する期間に相当する１フレーム期間を示す。この１フレーム期間内に、画素の行が１行目からｎ行目まで順に選択される。１フレーム期間の周期は、画像をみる人がちらつき（フリッカ）を感じないように１／６０秒以下（６０Ｈｚ以上）であることが望ましい。より望ましくは、１／１２０秒以下（周波数が１２０Ｈｚ以上）であることが望ましい。より望ましくは、１／１８０秒以下（周波数が１８０Ｈｚ以上）であることが望ましい。ただし、フレーム周波数が高くなる場合、表示装置のフレーム周波数と元の画像データのフレーム周波数とが一致しないことがある。したがって、画像データを補完する必要がある。例えば、この画像データの補完は、動きベクトルを検出することで行われる。こうすることで、高いフレーム周波数で表示することができる。以上のようにして、画像の動きが滑らかに表示され、残像の少ない表示を行う事ができる。
走査線駆動回路６０２は、スタートパルス（ＧＳＰ）、クロック信号（ＧＣＫ）、反転クロック信号（ＧＣＫＢ）にしたがって、走査信号を走査線Ｇ１〜Ｇｎに出力する。走査信号によって、１行目からｎ行目までの画素の行が、順に選択される。選択された行に属する画素には、ビデオ信号を書き込むことが可能となる。この画素の行が選択されるたびに、信号線駆動回路６０１は、第１のアナログ信号を第１のサブ画素６０６ａに書き込み、第２のアナログ信号を第２のサブ画素６０６ａに書き込む。なお、１行分の画素が選択されている期間を１ゲート選択期間と呼ぶ。
以上のように、図１１（Ａ）に示す表示装置では、各デジタルアナログ変換部１００は、一つのデジタル信号を複数のアナログ信号に変換することができるので、画素が複数のサブ画素に分割されても、映像信号のデータ量は増加しない。したがって、映像信号を処理する回路（例えば、シフトレジスタ、第１のラッチ部、第２のラッチ部など）の規模を縮小することができる。
さらに、図１１（Ａ）に示す表示装置では、一つのデジタル信号を複数のアナログ信号に変換するために、ルックアップテーブル、つまり記憶部を必要としないので、画素部とその周辺回路（例えば、信号線駆動回路、走査線駆動回路、リファレンスドライバなど）とを同じ基板に形成することが容易にできる。
なお、信号線駆動回路６０１の構成は、図１１（Ａ）の構成に限定されない。例えば、デジタルアナログ変換部１００の電流能力が高ければ、バッファ部６２５を省略することが可能である。別の例として、回路５０１＿１、および回路５０１＿２が生成する電圧群が、バッファを介してデジタルアナログ変換部１００に入力される場合、バッファ部６２５を省略することが可能である。例えば、電圧群の電圧数が信号線の数よりも小さい場合には、バッファの数が減るので、回路５０１＿１、および回路５０１＿２が生成する電圧群が、バッファを介してデジタルアナログ変換部１００に入力されることが好ましい。
なお、１画素ずつドット反転駆動を実現するために、図１２（Ａ）に示す信号線駆動回路の一例が表示装置に用いられる。例えば、図１０（Ａ）において説明した回路５０１ｐ＿１、回路５０１ｐ＿２、回路５０１ｎ＿１、および回路５０１ｎ＿２がそれぞれ出力する正極性の第１の電圧群、正極性の第２の電圧群、負極性の第１の電圧群、負極性の第２の電圧群が、複数のデジタルアナログ変換部１００に入力される。さらに、選択信号、および反転選択信号が、１列ずつ互い違いに入力される。そして、選択信号、および反転選択信号は、１ゲート選択期間毎に、Ｈ信号とＬ信号とが入れ替わる。よって、例えば、選択信号、および反転選択信号として、クロック信号（ＧＣＫ）、および反転クロック信号（ＧＣＫＢ）を用いることによって、選択信号、および反転選択信号を省略することが可能である。こうして、ドット反転駆動を実現することが可能となる。
なお、図１２（Ａ）では、１画素ずつドット反転駆動を実現する場合の信号線駆動回路の一例について説明したが、これに限定されない。例えば、１サブ画素ずつドット反転駆動を実現することも可能である。この場合、実施の形態３、および実施の形態４において説明したように、正極性の第１の電圧群と負極性の第２の電圧群とを入れ替えて各デジタルアナログ変換部１００に入力することによって、第１のビデオ信号と第２のビデオ信号との極性をお互いに異ならせることができる。
別の例として、選択信号、および反転選択信号が、ｎ列ずつ互い違いに入力され、選択信号、および反転選択信号は、ｎゲート選択期間毎に、Ｈ信号とＬ信号とが入れ替わることによって、ｎ個の画素ずつドット反転駆動を実現することが可能である。
別の例として、選択信号と反転選択信号が、１フレーム期間毎にＨ信号とＬ信号とが切り替わることによって、ソースライン反転駆動を実現することが可能である。
次に、画素６０５が液晶素子を有する場合の一例について、図１２（Ｂ）を参照して説明する。画素６０５は、トランジスタ７０１ａ、液晶素子７０２ａ、および容量素子７０３ａを有する第１のサブ画素６０６ａと、トランジスタ７０１ｂ、液晶素子７０２ｂ、および容量素子７０３ｂを有する第２のサブ画素６０６ｂとを有する。トランジスタ７０１ａの第１の端子は、信号線Ｓ１＿ｊと接続され、トランジスタ７０１ａの第２の端子は、液晶素子７０２ａの一方の電極と接続され、トランジスタ７０１ａのゲートは、走査線Ｇｉと接続される。容量素子７０３ａは、トランジスタ７０１ａの第２の端子と、容量線７０５との間に接続される。液晶素子７０２ａの他方の電極は、共通電極７０４に対応する。一方、トランジスタ７０１ｂの第１の端子は、信号線Ｓ２＿ｊと接続され、トランジスタ７０１ｂの第２の端子は、液晶素子７０２ｂの一方の電極と接続され、トランジスタ７０１ｂのゲートは、走査線Ｇｉと接続される。容量素子７０３ｂは、トランジスタ７０１ｂの第２の端子と、容量線７０５との間に接続される。液晶素子７０２ｂの他方の電極は、共通電極７０４に対応する。
例えば、ｉ行目が選択されると、Ｈ信号が走査線駆動回路６０２から走査線Ｇｉに入力され、トランジスタ７０１ａ、およびトランジスタ７０１ｂがオンする。すると、第１のビデオ信号が信号線駆動回路６０１から信号線Ｓ１＿ｊを介して第１のサブ画素６０６ａに書き込まれ、第１のビデオ信号と容量線７０５の電位との電位差が、容量素子７０３ａに保持される。そして、液晶素子７０４ａは、第１のビデオ信号にしたがった透過率となり、第１のビデオ信号にしたがった階調を表現する。同時に、第２のビデオ信号が信号線駆動回路６０１から信号線Ｓ２＿ｊを介して第２のサブ画素６０６ｂに書き込まれ、第２のビデオ信号と容量線７０５の電位との電位差が、容量素子７０３ｂに保持される。そして、液晶素子７０４ｂは、第２のビデオ信号にしたがった透過率となり、第２のビデオ信号にしたがった階調を表現する。
以上のように、本実施の形態の表示装置は、実施の形態１〜実施の形態４において説明したデジタルアナログ変換部を用いることによって、一つのデジタル信号を複数のアナログ信号に変換することができるため、ルックアップテーブルを用いないことができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、ルックアップテーブルを用いないので、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、パネルと外部部品との接続部分の接続不良を低減することができ、信頼性の向上、歩留まりの向上、生産コストの削減、または高精細化などを図ることができる。
さらに、ビデオ信号を生成する部分と、画素部とを近くに配置することができる。よって、ビデオ信号が生成されてから、画素に入力されるまでの経路を短くすることができる。したがって、ビデオ信号に発生するノイズを低減することができるので、表示品位の向上を図ることができる。
（実施の形態６）
本実施の形態においては、トランジスタの構造について説明する。
図１３は、トランジスタの断面図の一例である。ただし、トランジスタの構造は、図１３に限定されず、様々な構造を用いることができる。
なお、図１３には、複数のトランジスタの断面図の一例を並置して示しているが、これは、トランジスタの構造を説明するための表現である。よって、トランジスタが、実際に図１３のように並置されている必要はなく、必要に応じてつくり分けることができる。
トランジスタ５０５１は、シングルドレイントランジスタの一例である。トランジスタ５０５２は、ゲート電極５０６３に一定以上のテーパ角を有するトランジスタの一例である。トランジスタ５０５３は、ゲート電極５０６３が少なくとも２層で構成され、下層のゲート電極が上層のゲート電極よりも長い形状を有するトランジスタの一例である。トランジスタ５０５４は、ゲート電極５０６３の側面に接して、サイドウォール５０６６を有するトランジスタの一例である。トランジスタ５０５５は、半導体層にマスクを用いてドーピングすることにより、ＬＤＤ（Ｌｏｆｆ）領域を形成したトランジスタの一例である。
次に、トランジスタを構成する各層の特徴について説明する。
基板５０５７の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板、又はステンレスを含む金属基板などがある。他にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。
絶縁膜５０５８は、下地膜として機能する。絶縁膜５０５８の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、若しくはこれらの積層構造などがある。絶縁膜５０５８が２層構造で設けられる場合の一例としては、１層目の絶縁膜として窒化酸化珪素膜を設け、２層目の絶縁膜として酸化窒化珪素膜を設けることが可能である。別の例として、絶縁膜５０５８が３層構造で設けられる場合、１層目の絶縁膜として酸化窒化珪素膜を設け、２層目の絶縁膜として窒化酸化珪素膜を設け、３層目の絶縁膜として酸化窒化珪素膜を設けることが可能である。
半導体層５０５９、半導体層５０６０、半導体層５０６１の一例としては、非晶質（アモルファス）半導体、微結晶（マイクロクリスタル）半導体、セミアモルファス半導体（ＳＡＳ）、多結晶半導体、又は単結晶半導体などがある。
なお、半導体層５０５９、半導体層５０６０、半導体層５０６１は、各々、不純物濃度が異なることが好ましい。例えば、半導体層５０５９はチャネル領域、半導体層５０６０は低濃度ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域、半導体層５０６１はソース領域及びドレイン領域として機能する。
絶縁膜５０６２の一例としては、絶縁膜５０５８と同様に、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、若しくはこれらの積層構造などがある。
ゲート電極５０６３の一例としては、単層の導電膜、多層（例えば、二層、三層など）の導電膜の蓄積構造などがある。このゲート電極５０６３に用いられる導電膜の一例としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）などの元素の単体膜、当該元素の窒化膜（例えば、窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、当該元素を組み合わせた合金膜（例えば、Ｍｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、又は当該元素のシリサイド膜（例えば、タングステンシリサイド膜、チタンシリサイド膜）などがある。
なお、上述した単体膜、窒化膜、合金膜、シリサイド膜などは、単層とすることも可能であるし、積層構造とすることも可能である。
絶縁膜５０６４の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜の単層構造、若しくはこれらの積層構造などがある。
絶縁膜５０６５の一例としては、シロキサン樹脂がある。または、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜がある。または、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜がある。または、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料がある。または、これらの単層構造、または積層構造がある。
なお、シロキサン樹脂の一例としては、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂がある。例えば、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。そして、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。有機基は、フルオロ基を含んでも良い。
なお、絶縁膜５０６４を設けずにゲート電極５０６３を覆うように直接絶縁膜５０６５を設けることも可能である。
導電膜５０６７の一例としては、単層の導電膜、多層（例えば、二層、三層など）の導電膜の蓄積構造などがある。導電膜５０６７の材料の一例としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎなどの元素の単体膜、当該元素の窒化膜、当該元素を組み合わせた合金膜、まあは当該元素のシリサイド膜などがある。当該元素を組み合わせた合金膜の一例としては、Ｃ及びＴｉを含有したＡｌ合金、Ｎｉを含有したＡｌ合金、Ｃ及びＮｉを含有したＡｌ合金、Ｃ及びＭｎを含有したＡｌ合金等などがある。
なお、上述した導電層が積層構造で設けられる場合、例えば、ＡｌをＭｏ又はＴｉなどで挟み込んだ構造とすることが好ましい。こうすることで、Ａｌの熱や化学反応に対する耐性を向上することができる。
サイドウォール５０６６の一例としては、酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）を用いることができる。
以上のように、本実施の形態で説明したトランジスタの構成は、実施の形態１〜実施の形態４において説明したデジタルアナログ変換部を構成するトランジスタに採用することができる。実施の形態１〜実施の形態４において説明したデジタルアナログ変換部は、ルックアップテーブルを用いずに、各サブ画素に応じた信号を生成することができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、ルックアップテーブルを用いないので、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、信頼性の向上、歩留まりの向上、コストの削減、または高精細化などを図ることができる。
（実施の形態７）
本実施の形態では、半導体層の形成方法の一例について説明する。本実施の形態の半導体層の形成方法は、実施の形態４において説明したトランジスタの構造及び作製方法に用いることができる。
本発明に係るＳＯＩ基板を図１４（Ａ）に示す。図１４（Ａ）においてベース基板９２００は絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を適用される。その他に石英ガラス、シリコンウエハーのような半導体基板も適用可能である。ＳＯＩ層９２０２は単結晶半導体であり、代表的には単結晶シリコンが適用される。その他に、水素イオン注入剥離法のようにして単結晶半導体基板若しくは多結晶半導体基板から剥離可能であるシリコン、ゲルマニウム、その他、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体層を適用することもできる。
このようなベース基板９２００とＳＯＩ層９２０２の間には、平滑面を有し親水性表面を形成する接合層９２０４を設ける。この接合層９２０４として酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
上記平滑面を有し親水性表面を形成する接合層９２０４は５ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する基板との歪みを緩和することができる。ベース基板９２００にも同様の酸化シリコン膜を設けておいても良い。すなわち、絶縁表面を有する基板若しくは絶縁性のベース基板９２００にＳＯＩ層９２０２を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる接合層９２０４設けることで強固な接合を形成することができる。
このようなＳＯＩ基板の製造方法について図１４（Ｂ）乃至（Ｅ）を参照して説明する。
図１４（Ｂ）に示す半導体基板９２０１は清浄化されており、その表面から電界で加速されたイオンを所定の深さに注入し、イオンドーピング層９２０３を形成する。イオンの注入はベース基板に転置するＳＯＩ層の厚さを考慮して行われる。当該ＳＯＩ層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとする。イオンを注入する際の加速電圧はこのような厚さを考慮して、半導体基板９２０１に注入されるようにする。イオンドーピング層９２０３は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを注入することで形成される。この場合、一又は複数の同一の原子から成る質量数の異なるイオンを注入することが好ましい。水素イオンを注入する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。水素イオンを注入する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくと注入効率を高めることができ、注入時間を短縮することができる。このような構成とすることで、剥離を容易に行うことができる。
イオンを高ドーズ条件で注入する必要があり、半導体基板９２０１の表面が粗くなってしまう場合がある。そのためイオンが注入される表面に窒化シリコン膜若しくは窒化酸化シリコン膜などによりイオン注入に対する保護膜を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
次に、図１４（Ｃ）で示すようにベース基板と接合を形成する面に接合層９２０４として酸化シリコン膜を形成する。酸化シリコン膜としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成したイオンドーピング層９２０３から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板からＳＯＩ層を剥離する熱処理は、成膜温度よりも高い熱処理温度が適用される。
図１４（Ｄ）はベース基板９２００と半導体基板９２０１の接合層９２０４が形成された面とを密接させ、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。そして、ベース基板９２００と接合層９２０４を密着させることにより接合が形成される。この接合はファン・デル・ワールス力が作用しており、ベース基板９２００と半導体基板９２０１とを圧接することで水素結合により強固な接合を形成することが可能である。
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。
ベース基板９２００と半導体基板９２０１を接合層９２０４を介して貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板９２００の耐熱温度以下であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板９２００及び半導体基板９２０１の耐圧性を考慮して行う。
図１４（Ｅ）において、ベース基板９２００と半導体基板９２０１を貼り合わせた後、熱処理を行いイオンドーピング層９２０３を劈開面として半導体基板９２０１をベース基板９２００から剥離する。熱処理の温度は接合層９２０４の成膜温度以上、ベース基板９２００の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うことにより、イオンドーピング層９２０３に形成された微小な空洞の堆積変化が起こり、イオンドーピング層９２０３に沿って劈開することが可能となる。接合層９２０４はベース基板９２００と接合しているので、ベース基板９２００上には半導体基板９２０１と同じ結晶性のＳＯＩ層９２０２が残存することとなる。
このように、本形態によれば、ガラス基板等の耐熱温度が７００℃以下のベース基板９２００であっても接合部の接着力が強固なＳＯＩ層９２０２を得ることができる。ベース基板９２００として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
上述した半導体層を用いたトランジスタは、ガラス基板などの光を透過する基板に形成することが可能である。したがって、表示装置の画素部と、実施の形態１において説明したデジタルアナログ変換部を同じ基板に形成することができる。
上述した半導体層を用いたトランジスタは、移動度が高く、特性ばらつきが小さい。したがって、当該トランジスタを用いて実施の形態１において説明したデジタルアナログ変換部を作製することによって、デジタルアナログ変換部のレイアウト面積を小さくできる。
以上のように、本実施の形態で説明したトランジスタの構成は、実施の形態１〜実施の形態４において説明したデジタルアナログ変換部を構成するトランジスタに採用することができる。実施の形態１〜実施の形態４において説明したデジタルアナログ変換部は、ルックアップテーブルを用いずに、各サブ画素に応じた信号を生成することができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、ルックアップテーブルを用いないので、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、信頼性の向上、歩留まりの向上、コストの削減、または高精細化などを図ることができる。
（実施の形態８）
本実施の形態においては、電子機器の例について説明する。
図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図１５（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図１５（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図１５（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図１５（Ｅ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有することができる。図１５（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図１５（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図１６（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図１６（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図１６（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図１６（Ｄ）は携帯電話機であり、上述したものの他に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。実施の形態５において説明した表示装置が電子機器の表示部に用いられることによって、視野角特性の向上を図ることができる。実施の形態５において説明した表示装置は少ない信号数で駆動することができるので、電子機器の部品点数を少なくすることができる。さらに、実施の形態５において説明した表示装置はルックアップテーブルを必要としないので、安価に電子機器を製造することができる。
次に、半導体装置の応用例を説明する。
図１６（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図１６（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図１６（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図１６（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図１６（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図１６（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機車体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
以上のように、本実施の形態で説明した電子機器または半導体装置における表示装置の構成は、実施の形態５において説明したデジタルアナログ変換部を具備する表示装置に採用することができる。実施の形態１〜実施の形態４において説明したデジタルアナログ変換部は、ルックアップテーブルを用いずに、各サブ画素に応じた信号を生成することができる。したがって、メモリ素子からのルックアップテーブルの読み出しに伴う発熱の発生、または消費電力の増大などを防ぐことができる。
さらに、ルックアップテーブルを用いないので、ビデオ信号を生成する部分と、画素部とを同じ基板に形成することができる。したがって、パネルと外部部品との接続数を少なくすることができるので、信頼性の向上、歩留まりの向上、コストの削減、または高精細化などを図ることができる。
１００ デジタルアナログ変換部
１０１＿１〜１０１＿ｎ 回路
１１１ 配線群
１１１＿１〜１１１＿ｎ 配線
１１２＿１〜１１２＿ｎ 配線群
１１２＿１１〜１１２＿ｎＭ 配線
１１３＿１〜１１３＿ｎ 配線
１１４ 配線群
１１４＿１〜１１４＿Ｎ 配線
１１５ 配線
１１６ 配線
２０１ 回路
２０１＿１ 回路
２０１＿２ 回路
２０２ 回路
２０２＿１ 回路
２０２＿２ 回路
２０２＿１ａ セレクタ回路
２０２＿２ｂ セレクタ回路
２０３ 論理回路
２０３＿１〜２０３＿１Ｍ 論理回路
２０３＿１ａ〜２０３＿Ｍａ ＮＯＲ回路
２０３＿１ｂ〜２０３＿Ｍｂ ＮＡＮＤ回路
２０４＿１１〜２０４＿１Ｍ スイッチ
２０４＿２１〜２０４＿２Ｍ スイッチ
２０４＿１１ａ〜２０４＿１Ｍａ トランジスタ
２０４＿１１ｂ〜２０４＿１Ｍｂ トランジスタ
４００＿１ 回路
４００＿２ 回路
４０１ スイッチ
４０２ スイッチ
４０３ スイッチ
４０４ スイッチ
５０１＿１ 回路
５０１＿２ 回路
５０１＿１１〜５０１＿１Ｍ 抵抗素子
５０１＿２１〜５０１＿２Ｍ 抵抗素子
５０２＿１ サブ画素
５０２＿２ サブ画素
５０２＿１〜５０２＿ｎ サブ画素
６０１ 信号線駆動回路
６０２ 走査線駆動回路
６０３ 画素部
６０５ 画素
６２１ シフトレジスタ
６２２ 第１のラッチ部
６２３ 第２のラッチ部
６２５ バッファ部
７０１ａ トランジスタ
７０１ｂ トランジスタ
７０２ａ 液晶素子
７０２ｂ 液晶素子
７０３ａ 容量素子
７０３ｂ 容量素子
７０４ａ 液晶素子
７０４ｂ 液晶素子
７０４ 共通電極
７０５ 容量線
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５０５１ トランジスタ
５０５２ トランジスタ
５０５３ トランジスタ
５０５４ トランジスタ
５０５５ トランジスタ
５０５７ 基板
５０５８ 絶縁膜
５０５９ 半導体層
５０６０ 半導体層
５０６１ 半導体層
５０６２ 絶縁膜
５０６３ ゲート電極
５０６４ 絶縁膜
５０６５ 絶縁膜
５０６６ サイドウォール
５０６７ 導電膜
９２００ ベース基板
９２０１ 半導体基板
９２０２ ＳＯＩ層
９２０３ イオンドーピング層
９２０４ 接合層

Claims (14)

  1. 液晶素子を駆動するための電極が各々設けられた第１乃至第ｎ（ｎは２以上の自然数）のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を、第１乃至第ｎの配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、ｎ個のアナログ信号に変換し、
    前記ｎ個のアナログ信号をそれぞれ、前記第１乃至第ｎのサブ画素に入力する機能を有する回路と、
    を有することを特徴とする液晶表示装置。
  2. 請求項１において、前記回路に電気的に接続される配線群は、前記第１乃至第ｎの配線群毎に異なるＭ個の電圧を供給するものであることを特徴とする液晶表示装置。
  3. 液晶素子を駆動するための電極が各々設けられた第１乃至第ｎ（ｎは２以上の自然数）のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を、配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、アナログ信号に変換し、
    前記アナログ信号を前記第１乃至第ｎのサブ画素のいずれか一に入力する機能を有する第１乃至第ｎの回路と、
    を有することを特徴とする液晶表示装置。
  4. 請求項３において、前記第１乃至第ｎの回路に電気的に接続される配線群は、前記第１乃至第ｎの回路毎に異なるＭ個の電圧を供給するものであることを特徴とする液晶表示装置。
  5. 液晶素子を駆動するための電極が各々設けられた第１のサブ画素及び第２のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を、第１の配線群及び第２の配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、第１のアナログ信号及び第２のアナログ信号に変換し、
    前記第１のアナログ信号を第１のサブ画素に、前記第２のアナログ信号を、それぞれ前記第２のサブ画素に入力する機能を有する回路と、
    を有することを特徴とする液晶表示装置。
  6. 請求項５において、前記回路に電気的に接続される配線群は、前記第１の配線群及び第２の配線群とで異なるＭ個の電圧を供給するものであることを特徴とする液晶表示装置。
  7. 液晶素子を駆動するための電極が各々設けられた第１乃至第ｎ（ｎは２以上の自然数）のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットの第１のデジタル信号をデコードして第２のデジタル信号に変換する第１の回路と、
    前記第２のデジタル信号を、配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、アナログ信号に変換し、
    前記アナログ信号を前記第１乃至第ｎのサブ画素のいずれか一に入力する機能を有するｎ個の第２の回路と、
    を有することを特徴とする液晶表示装置。
  8. 請求項７において、前記ｎ個の第２の回路それぞれに電気的に接続される配線群は、前記ｎ個の第２の回路毎に異なるＭ個の電圧を供給するものであることを特徴とする液晶表示装置。
  9. 液晶素子を駆動するための電極が各々設けられた第１のサブ画素及び第２のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットの第１のデジタル信号をデコードして第２のデジタル信号に変換する第１の回路と、
    前記第２のデジタル信号を、配線群によって供給されたＭ（Ｍは２以上の自然数）個の異なる電圧を用いて、アナログ信号に変換し、
    前記アナログ信号を前記第１のサブ画素または前記第２のサブ画素に入力する機能を有する２個の第２の回路と、
    を有することを特徴とする液晶表示装置。
  10. 請求項９において、前記２個の第２の回路それぞれに電気的に接続される配線群は、前記２個の第２の回路毎に異なるＭ個の電圧を供給するものであることを特徴とする液晶表示装置。
  11. 液晶素子を駆動するための電極が各々設けられた第１のサブ画素及び第２のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を供給するためのＮ本の配線と、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第１の配線群と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第２の配線群と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第３の配線群と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第４の配線群と、電気的に接続される回路と、を有し、
    前記Ｎビットのデジタル信号は、前記第１の配線群に供給されるＭ個の電圧と前記第２の配線群に供給されるＭ個の電圧とを用いて、第１のアナログ信号及び第２のアナログ信号に変換され、前記第１のアナログ信号及び前記第２のアナログ信号は、前記第１のサブ画素及び前記第２のサブ画素にそれぞれ入力される第１のモードと、
    前記Ｎビットのデジタル信号は、前記第３の配線群に供給されるＭ個の電圧と前記第４の配線群に供給されるＭ個の電圧とを用いて、第３のアナログ信号及び第４のアナログ信号に変換され、前記第３のアナログ信号及び前記第４のアナログ信号は、前記第１のサブ画素及び前記第２のサブ画素にそれぞれ入力される第２のモードと、を有し、
    前記第１のモードと前記第２のモードとのどちらか一方に応じて動作する機能を有することを特徴とする液晶表示装置。
  12. 液晶素子を駆動するための電極が各々設けられた第１のサブ画素及び第２のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を供給するためのＮ本の配線と、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第１の配線群と、電気的に接続される第１の回路と、
    前記Ｎ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第２の配線群と、電気的に接続される第２の回路と、
    前記Ｎ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第３の配線群と、電気的に接続される第３の回路と、
    前記Ｎ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第４の配線群と、電気的に接続される第４の回路と、を有し、
    前記Ｎビットのデジタル信号は、前記第１の回路によって、前記第１の配線群に供給されるＭ個の電圧を用いて、第１のアナログ信号に変換され、且つ前記第２の回路によって、前記第２の配線群に供給されるＭ個の電圧を用いて、第２のアナログ信号に変換され、前記第１のアナログ信号及び前記第２のアナログ信号は、前記第１のサブ画素及び前記第２のサブ画素にそれぞれ入力される第１のモードと、
    前記Ｎビットのデジタル信号は、前記第３の回路によって、前記第３の配線群に供給されるＭ個の電圧を用いて、第３のアナログ信号に変換され、且つ前記第４の回路によって、前記第４の配線群に供給されるＭ個の電圧を用いて、第４のアナログ信号に変換され、前記第３のアナログ信号及び前記第４のアナログ信号は、前記第１のサブ画素及び前記第２のサブ画素にそれぞれ入力される第２のモードと、を有し、
    前記第１のモードと前記第２のモードとのどちらか一方に応じて動作する機能を有することを特徴とする液晶表示装置。
  13. 液晶素子を駆動するための電極が各々設けられた第１のサブ画素及び第２のサブ画素と、
    Ｎ（Ｎは２以上の自然数）ビットのデジタル信号を供給するためのＮ本の配線と電気的に接続され、且つ前記Ｎビットのデジタル信号をデコードして第２のデジタル信号に変換する機能を有する第１の回路と、
    前記Ｎ本の配線と電気的に接続され、且つ前記Ｎビットのデジタル信号をデコードして第３のデジタル信号に変換する機能を有する第２の回路と、
    前記第２のデジタル信号を供給するための２Ｎ本の配線と、Ｍ（Ｍは２以上の自然数）個の異なる電圧を供給するためのＭ本の配線を有する第１の配線群と、電気的に接続される第３の回路と、
    前記第２のデジタル信号を供給するための２Ｎ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第２の配線群と、電気的に接続される第４の回路と、
    前記第３のデジタル信号を供給するための２Ｎ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第３の配線群と、電気的に接続される第３の回路と、
    前記第３のデジタル信号を供給するための２Ｎ本の配線と、Ｍ個の異なる電圧を供給するためのＭ本の配線を有する第４の配線群と、電気的に接続される第４の回路と、を有し、
    前記Ｎビットのデジタル信号は、前記第３の回路によって、前記第１の配線群に供給されるＭ個の電圧を用いて、第１のアナログ信号に変換され、且つ前記第４の回路によって、前記第２の配線群に供給されるＭ個の電圧を用いて、第２のアナログ信号に変換され、前記第１のアナログ信号及び前記第２のアナログ信号は、前記第１のサブ画素及び前記第２のサブ画素にそれぞれ入力される第１のモードと、
    前記Ｎビットのデジタル信号は、前記第５の回路によって、前記第３の配線群に供給されるＭ個の電圧を用いて、第３のアナログ信号に変換され、且つ前記第６の回路によって、前記第４の配線群に供給されるＭ個の電圧を用いて、第４のアナログ信号に変換され、前記第３のアナログ信号及び前記第４のアナログ信号は、前記第１のサブ画素及び前記第２のサブ画素にそれぞれ入力される第２のモードと、を有し、
    前記第１のモードと前記第２のモードとのどちらか一方に応じて動作する機能を有することを特徴とする液晶表示装置。
  14. 請求項１乃至請求項１３のいずれか一に記載の液晶表示装置と、スイッチまたは操作キーとを具備する電子機器。
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TW (2) TWI570489B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011122299A1 (en) * 2010-03-31 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
US9224350B2 (en) 2010-11-30 2015-12-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method of liquid crystal display device
WO2017163678A1 (ja) * 2016-03-23 2017-09-28 ソニー株式会社 デジタルアナログ変換回路、ソースドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法
US9792844B2 (en) 2010-11-23 2017-10-17 Seminconductor Energy Laboratory Co., Ltd. Driving method of image display device in which the increase in luminance and the decrease in luminance compensate for each other
JP2020014214A (ja) * 2014-03-07 2020-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2024036323A (ja) * 2010-05-21 2024-03-15 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5540020B2 (ja) * 2010-01-29 2014-07-02 シャープ株式会社 液晶表示装置
TWI534773B (zh) 2010-04-23 2016-05-21 半導體能源研究所股份有限公司 顯示裝置的驅動方法
US8854220B1 (en) * 2010-08-30 2014-10-07 Exelis, Inc. Indicating desiccant in night vision goggles
KR101974413B1 (ko) 2010-11-30 2019-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법
JP2012145930A (ja) 2010-12-22 2012-08-02 Semiconductor Energy Lab Co Ltd 液晶表示装置の駆動方法
US9224356B2 (en) * 2011-03-04 2015-12-29 Renesas Elecronics Corporation Digital to-analog-conversion circuit and data driver for display device
KR20130010834A (ko) * 2011-07-19 2013-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP6058289B2 (ja) * 2012-06-05 2017-01-11 サターン ライセンシング エルエルシーＳａｔｕｒｎ Ｌｉｃｅｎｓｉｎｇ ＬＬＣ 表示装置、撮像装置及び階調電圧生成回路
TWI699739B (zh) * 2014-09-05 2020-07-21 日商半導體能源研究所股份有限公司 半導體裝置、驅動器ｉｃ、顯示裝置及電子裝置
KR102254074B1 (ko) * 2014-10-22 2021-05-21 엘지디스플레이 주식회사 데이터 구동부 및 이를 이용한 유기전계발광표시장치
CN105629614A (zh) * 2016-03-29 2016-06-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
JP2017219586A (ja) * 2016-06-03 2017-12-14 株式会社ジャパンディスプレイ 信号供給回路及び表示装置
US10608017B2 (en) 2017-01-31 2020-03-31 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
WO2018163021A1 (en) 2017-03-07 2018-09-13 Semiconductor Energy Laboratory Co., Ltd. Ic, driver ic, display system, and electronic device
KR20210091187A (ko) 2018-11-09 2021-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP7286498B2 (ja) * 2019-09-24 2023-06-05 ラピスセミコンダクタ株式会社 レベル電圧生成回路、データドライバ及び表示装置
TWI717855B (zh) * 2019-10-05 2021-02-01 友達光電股份有限公司 畫素電路及顯示裝置
KR20240133189A (ko) * 2023-02-28 2024-09-04 엘지디스플레이 주식회사 표시 장치 및 구동 방법
TWI892278B (zh) * 2023-10-27 2025-08-01 佳世達科技股份有限公司 畫素電路以及顯示裝置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102049A (ja) * 1995-10-03 1997-04-15 Matsushita Electric Ind Co Ltd 走査線方向描画データ生成装置
JP2003098998A (ja) * 2001-09-25 2003-04-04 Toshiba Corp 平面表示装置
WO2006070507A1 (ja) * 2004-12-28 2006-07-06 Matsushita Electric Industrial Co., Ltd. データ受信装置及びデータ受信方法
JP2006201757A (ja) * 2005-01-18 2006-08-03 Samsung Electronics Co Ltd 単一の階調データから複数のサブピクセルを駆動させる装置及び方法
JP2006270858A (ja) * 2005-03-25 2006-10-05 Nec Corp デジタルアナログ変換回路及び表示装置
JP2007025701A (ja) * 2005-07-20 2007-02-01 Samsung Electronics Co Ltd 表示装置の駆動装置
JP2007058217A (ja) * 2005-08-23 2007-03-08 Samsung Electronics Co Ltd 表示装置及びその駆動方法
JP2007101630A (ja) * 2005-09-30 2007-04-19 Matsushita Electric Ind Co Ltd 電圧駆動装置
JP2007124606A (ja) * 2005-10-24 2007-05-17 Renei Kagi Kofun Yugenkoshi 表示パネルを駆動するための装置およびそのデジタル・アナログ変換器
JP2008034955A (ja) * 2006-07-26 2008-02-14 Sony Corp ディジタル−アナログ変換器および映像表示装置
JP2008047125A (ja) * 2006-08-18 2008-02-28 Samsung Electronics Co Ltd ハイブリッドタッチスクリーンパネルコントローラを含むタッチスクリーン表示装置及びそれの駆動方法
JP2008085711A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd Ｄ／ａコンバータ

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61165734A (ja) 1985-01-17 1986-07-26 Seiko Epson Corp 液晶素子の駆動方法
JP2634794B2 (ja) 1985-03-27 1997-07-30 カシオ計算機株式会社 液晶駆動装置
US5574475A (en) * 1993-10-18 1996-11-12 Crystal Semiconductor Corporation Signal driver circuit for liquid crystal displays
JP3433337B2 (ja) 1995-07-11 2003-08-04 日本テキサス・インスツルメンツ株式会社 液晶ディスプレイ用信号線駆動回路
TW326517B (en) * 1995-12-13 1998-02-11 Samsung Electronics Co Ltd The timing control device for liquid crystal display
TWI257601B (en) 1997-11-17 2006-07-01 Semiconductor Energy Lab Picture display device and method of driving the same
JP3595153B2 (ja) * 1998-03-03 2004-12-02 株式会社 日立ディスプレイズ 液晶表示装置および映像信号線駆動手段
US7110011B2 (en) 1998-04-10 2006-09-19 Fuji Photo Film Co., Ltd. Monochromatic image display system
US20040085277A1 (en) 1998-04-10 2004-05-06 Fuji Photo Film Co., Ltd. Monochromatic image display system
JPH11311971A (ja) 1998-04-30 1999-11-09 Fuji Photo Film Co Ltd モノクロ画像表示装置
US6284197B1 (en) * 1998-06-05 2001-09-04 The Regents Of The University Of California Optical amplification of molecular interactions using liquid crystals
US7145536B1 (en) 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6952194B1 (en) 1999-03-31 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4395921B2 (ja) 1999-05-27 2010-01-13 ソニー株式会社 表示装置及びその駆動方法
US7119775B2 (en) 2000-12-22 2006-10-10 Hunet Display Technology Inc. Liquid crystal drive apparatus and gradation display method
JP2002366112A (ja) 2001-06-07 2002-12-20 Hitachi Ltd 液晶駆動装置及び液晶表示装置
JP2003050566A (ja) 2001-08-06 2003-02-21 Nec Corp 液晶表示装置
JP4143323B2 (ja) 2002-04-15 2008-09-03 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置
JP2004053715A (ja) 2002-07-17 2004-02-19 Sanyo Electric Co Ltd 表示装置とそのγ補正方法
US8487859B2 (en) * 2002-12-30 2013-07-16 Lg Display Co., Ltd. Data driving apparatus and method for liquid crystal display device
TWI366701B (en) 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
JP4199141B2 (ja) 2004-02-23 2008-12-17 東芝松下ディスプレイテクノロジー株式会社 表示信号処理装置および表示装置
JP4394512B2 (ja) 2004-04-30 2010-01-06 富士通株式会社 視角特性を改善した液晶表示装置
KR100691362B1 (ko) * 2004-12-13 2007-03-12 삼성전자주식회사 분할형 디지털/아날로그 컨버터 및 이를 구비하는 표시장치의 소스 드라이버
KR100687041B1 (ko) * 2005-01-18 2007-02-27 삼성전자주식회사 소스 구동 장치, 이를 포함한 디스플레이 장치 및 소스구동 방법
KR101133761B1 (ko) 2005-01-26 2012-04-09 삼성전자주식회사 액정 표시 장치
US7898623B2 (en) 2005-07-04 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device, electronic device and method of driving display device
JP5613360B2 (ja) 2005-07-04 2014-10-22 株式会社半導体エネルギー研究所 表示装置、表示モジュール及び電子機器
KR101182771B1 (ko) 2005-09-23 2012-09-14 삼성전자주식회사 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치
KR101160838B1 (ko) * 2005-11-14 2012-07-03 삼성전자주식회사 표시 장치
KR20070084902A (ko) 2006-02-22 2007-08-27 삼성전자주식회사 액정 표시 장치, 그 구동 방법 및 계조 레벨 설정 방법
KR101261610B1 (ko) 2006-02-24 2013-05-06 삼성디스플레이 주식회사 표시 장치 및 접촉 판단부의 제어 방법
KR101189278B1 (ko) * 2006-04-18 2012-10-09 삼성디스플레이 주식회사 디지털 아날로그 변환기 및 표시 장치의 구동 방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102049A (ja) * 1995-10-03 1997-04-15 Matsushita Electric Ind Co Ltd 走査線方向描画データ生成装置
JP2003098998A (ja) * 2001-09-25 2003-04-04 Toshiba Corp 平面表示装置
WO2006070507A1 (ja) * 2004-12-28 2006-07-06 Matsushita Electric Industrial Co., Ltd. データ受信装置及びデータ受信方法
JP2006201757A (ja) * 2005-01-18 2006-08-03 Samsung Electronics Co Ltd 単一の階調データから複数のサブピクセルを駆動させる装置及び方法
JP2006270858A (ja) * 2005-03-25 2006-10-05 Nec Corp デジタルアナログ変換回路及び表示装置
JP2007025701A (ja) * 2005-07-20 2007-02-01 Samsung Electronics Co Ltd 表示装置の駆動装置
JP2007058217A (ja) * 2005-08-23 2007-03-08 Samsung Electronics Co Ltd 表示装置及びその駆動方法
JP2007101630A (ja) * 2005-09-30 2007-04-19 Matsushita Electric Ind Co Ltd 電圧駆動装置
JP2007124606A (ja) * 2005-10-24 2007-05-17 Renei Kagi Kofun Yugenkoshi 表示パネルを駆動するための装置およびそのデジタル・アナログ変換器
JP2008034955A (ja) * 2006-07-26 2008-02-14 Sony Corp ディジタル−アナログ変換器および映像表示装置
JP2008047125A (ja) * 2006-08-18 2008-02-28 Samsung Electronics Co Ltd ハイブリッドタッチスクリーンパネルコントローラを含むタッチスクリーン表示装置及びそれの駆動方法
JP2008085711A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd Ｄ／ａコンバータ

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043424B2 (en) 2010-03-31 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a display device having an oxide semiconductor switching transistor
JP2011227476A (ja) * 2010-03-31 2011-11-10 Semiconductor Energy Lab Co Ltd 液晶表示装置の駆動方法
US9646521B2 (en) 2010-03-31 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
WO2011122299A1 (en) * 2010-03-31 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
JP2024036323A (ja) * 2010-05-21 2024-03-15 株式会社半導体エネルギー研究所 表示装置
JP7644212B2 (ja) 2010-05-21 2025-03-11 株式会社半導体エネルギー研究所 表示装置
US9792844B2 (en) 2010-11-23 2017-10-17 Seminconductor Energy Laboratory Co., Ltd. Driving method of image display device in which the increase in luminance and the decrease in luminance compensate for each other
US9224350B2 (en) 2010-11-30 2015-12-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method of liquid crystal display device
JP2020014214A (ja) * 2014-03-07 2020-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2021141611A (ja) * 2014-03-07 2021-09-16 株式会社半導体エネルギー研究所 半導体装置
JP7235419B2 (ja) 2014-03-07 2023-03-08 株式会社半導体エネルギー研究所 半導体装置
WO2017163678A1 (ja) * 2016-03-23 2017-09-28 ソニー株式会社 デジタルアナログ変換回路、ソースドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法
US10541705B2 (en) 2016-03-23 2020-01-21 Sony Corporation Digital/analog converter circuit, source driver, display apparatus, electronic apparatus, and method of driving a digital/analog converter circuit

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US20090303219A1 (en) 2009-12-10
TWI570489B (zh) 2017-02-11
US9570032B2 (en) 2017-02-14
TW201530239A (zh) 2015-08-01
JP5376723B2 (ja) 2013-12-25
EP2136354A3 (en) 2010-07-14

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