JP2010016182A

JP2010016182A - Active matrix substrate, panel-type display device with this, and method of manufacturing active matrix substrate

Info

Publication number: JP2010016182A
Application number: JP2008174770A
Authority: JP
Inventors: Katsuyuki Suga; 勝行菅
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-07-03
Filing date: 2008-07-03
Publication date: 2010-01-21

Abstract

【課題】アクティブマトリクス基板上における各トランジスタの利用目的に応じてその配置の方向を変更し、効率の良い回路設計を行う。
【解決手段】本発明のアクティブマトリクス基板は、ゲートドライバ２１（第２の電気回路）およびソースドライバ２２（第１の電気回路）が設けられた周辺領域を有している。ゲートドライバ２１およびソースドライバ２２に設けられている各トランジスタ２５・２６は、基板上にラテラル成長させて形成された結晶化半導体膜４１を含んで構成されている。ソースドライバ２２内に形成されているトランジスタ２６では、半導体膜４１内の結晶の成長方向Ｄ１に沿って、ソース電極４５およびドレイン電極４６が配置されている。一方、ゲートドライバ２１内に形成されているトランジスタ２５では、ソース電極４５およびドレイン電極４６の配置が成長方向Ｄ１に沿っているものと、沿っていないものとが混在している。
【選択図】図１The arrangement direction of each transistor on an active matrix substrate is changed according to the purpose of use, and an efficient circuit design is performed.
An active matrix substrate of the present invention has a peripheral region in which a gate driver (second electric circuit) and a source driver (first electric circuit) are provided. Each of the transistors 25 and 26 provided in the gate driver 21 and the source driver 22 includes a crystallized semiconductor film 41 formed by lateral growth on the substrate. In the transistor 26 formed in the source driver 22, a source electrode 45 and a drain electrode 46 are arranged along the crystal growth direction D 1 in the semiconductor film 41. On the other hand, in the transistor 25 formed in the gate driver 21, the arrangement of the source electrode 45 and the drain electrode 46 is mixed along with the case where the arrangement is not along the growth direction D1.
[Selection] Figure 1

Description

本発明は、ラテラル成長（横方向成長）させた結晶化シリコン薄膜を用いて回路を形成したアクティブマトリクス基板、これを備える液晶表示装置、および、このようなアクティブマトリクス基板の製造方法に関するものである。 The present invention relates to an active matrix substrate in which a circuit is formed using a laterally grown (laterally grown) crystallized silicon thin film, a liquid crystal display device including the same, and a method for manufacturing such an active matrix substrate. .

液晶表示装置や有機エレクトロルミネッセンス表示装置などの、所謂アクティブ駆動のパネル型表示装置では、当該パネルを構成する一方の基板（アクティブマトリクス基板または薄膜トランジスタ（ＴＦＴ）基板などと呼ばれる）に半導体膜で構成した薄膜トランジスタ等のアクティブ素子を有する。例えば、ガラスや溶融石英などで形成された二枚の基板間に液晶を封止した液晶パネルでは、当該基板上の非晶質シリコン膜で形成された薄膜トランジスタで駆動されるマトリクス配列された多数の画素を上記薄膜トランジスタのスイッチングによりオン・オフすることで二次元の画像を形成している。 In so-called active drive panel display devices such as liquid crystal display devices and organic electroluminescence display devices, a semiconductor film is formed on one substrate (called an active matrix substrate or a thin film transistor (TFT) substrate) constituting the panel. An active element such as a thin film transistor is included. For example, in a liquid crystal panel in which a liquid crystal is sealed between two substrates formed of glass or fused quartz, a number of matrix arrangements driven by thin film transistors formed of an amorphous silicon film on the substrate are used. A two-dimensional image is formed by turning on and off the pixels by switching the thin film transistors.

そして、各画素のトランジスタは、アクティブマトリクス基板の周辺（周辺領域と呼ばれる）に設置された駆動回路（ゲートドライバ、ソースドライバなど）により選択されて表示信号が供給される。これにより、各画素電極に表示信号が供給され、画素の表示駆動が行われる。 A transistor of each pixel is selected by a drive circuit (a gate driver, a source driver, etc.) installed around the active matrix substrate (referred to as a peripheral region) and supplied with a display signal. Thereby, a display signal is supplied to each pixel electrode, and display driving of the pixel is performed.

現在では、ドライバ回路を含む周辺回路は集積回路チップとして基板の画素領域（表示領域）の周辺に搭載されているのが一般的である。このドライバ回路を画素トランジスタと同時に基板の周辺回路部に形成することが可能になれば、いわゆるシステムイン（システム・イン・パネル）が実現でき、飛躍的な製造コスト低減および信頼性の向上が期待できる。しかし、現状ではトランジスタの能動層を形成するシリコン膜（半導体膜）は結晶性が悪いため、移動度（キャリア移動度）に代表される薄膜トランジスタの性能が低く、高速・高機能が要求される回路の製作は困難である。これら高速・高機能の回路を製作するためには、高移動度薄膜トランジスタを必要とし、これを実現するためにシリコン薄膜の結晶性を改善する必要がある。 At present, a peripheral circuit including a driver circuit is generally mounted as an integrated circuit chip around a pixel region (display region) of a substrate. If this driver circuit can be formed in the peripheral circuit portion of the substrate simultaneously with the pixel transistor, so-called system-in (system-in-panel) can be realized, and drastic reduction in manufacturing cost and improvement in reliability are expected. it can. However, at present, the silicon film (semiconductor film) that forms the active layer of the transistor has poor crystallinity, so the performance of the thin film transistor represented by mobility (carrier mobility) is low, and a circuit that requires high speed and high functionality is required. Is difficult to manufacture. In order to manufacture these high-speed and high-function circuits, a high mobility thin film transistor is required, and in order to realize this, it is necessary to improve the crystallinity of the silicon thin film.

シリコン薄膜の結晶性を改善するための手法として、シリコン薄膜内の結晶を横方向に成長させる（つまり、ラテラル成長させる）手法が利用されている。このラテラル結晶成長技術としては、例えば、非晶質シリコン膜上において連続発振のレーザー光を走査し、半導体薄膜の固液界面を横方向に移動させる事で膜中に温度差を作り、この温度差を利用してシリコン膜中にラテラル結晶成長を起こす技術がある。 As a method for improving the crystallinity of a silicon thin film, a method of growing a crystal in the silicon thin film in the lateral direction (that is, lateral growth) is used. As this lateral crystal growth technology, for example, a continuous wave laser beam is scanned on an amorphous silicon film, and a solid-liquid interface of the semiconductor thin film is moved laterally to create a temperature difference in the film. There is a technique for causing lateral crystal growth in a silicon film using the difference.

ラテラル結晶成長技術では、トランジスタのソースドレインを結晶成長方向に平行にした場合には、バラツキの小さい高い性能のトランジスタが得られるが、垂直方向に配置した場合には、バラツキが大きく、低い性能のトランジスタしか得られない。 With the lateral crystal growth technology, high-performance transistors with small variations can be obtained when the source and drain of the transistors are parallel to the crystal growth direction. However, when the transistors are arranged in the vertical direction, the variations are large and low-performance Only transistors can be obtained.

これは、ラテラル結晶成長では、レーザービームの走査方向には、数十μｍの長い結晶が形成される一方、この走査方向と交差する方向における結晶の幅は１μｍ程度であることが原因である。すなわち、トランジスタの動作層を成長方向に平行に配置した場合には、結晶の長さが長く、ソースドレイン方向に電子の移動の妨げとなる結晶粒界がないため、高い特性が得られる一方で、成長方向に垂直な方向には、結晶の長さが短く、多数の結晶粒界が含まれるため、低い特性しか得られないのである。 This is because in lateral crystal growth, a long crystal of several tens of μm is formed in the scanning direction of the laser beam, and the width of the crystal in the direction crossing the scanning direction is about 1 μm. That is, when the operation layer of the transistor is arranged in parallel with the growth direction, the crystal length is long and there is no crystal grain boundary that hinders the movement of electrons in the source / drain direction. In the direction perpendicular to the growth direction, the crystal length is short and a large number of crystal grain boundaries are included, so that only low characteristics can be obtained.

そこで、特許文献１に記載された発明では、周辺回路領域におけるトランジスタの方向を結晶成長方向に一致させることによって、特性の優れたトランジスタを形成することが提案されている。
特開２００４−２５３５９９号公報（平成１６年（２００４年）９月９日公開） Therefore, in the invention described in Patent Document 1, it is proposed to form a transistor having excellent characteristics by matching the direction of the transistor in the peripheral circuit region with the crystal growth direction.
Japanese Unexamined Patent Publication No. 2004-253599 (published September 9, 2004)

しかしながら、特許文献１に記載されているように、周辺回路領域に配置されている全てのトランジスタについて、その方向をラテラル結晶の成長方向に一致させようとすると、レイアウト上の制限ができてしまい、回路面積が増大してしまう。 However, as described in Patent Document 1, for all the transistors arranged in the peripheral circuit region, if an attempt is made to make the direction coincide with the growth direction of the lateral crystal, a restriction on the layout can be achieved. The circuit area increases.

そこで本発明では、アクティブマトリクス基板上における各トランジスタの利用目的に応じてその配置の方向を変更し、効率の良い回路設計を行うことを目的とする。 Therefore, an object of the present invention is to perform efficient circuit design by changing the direction of arrangement of each transistor on the active matrix substrate according to the purpose of use.

本発明にかかるアクティブマトリクス基板は、上記の課題を解決するために、パネル型表示装置に備えられ、複数の走査配線と、該走査配線に交差するように配置された複数の信号配線と、上記各配線の各交差部の近傍に設けられたトランジスタと、該トランジスタに接続された画素電極とを有する表示領域と、上記表示領域の周辺に位置し、上記表示領域内の各素子を駆動するための複数のトランジスタを含む電気回路を有する周辺領域と、を含んで構成されているアクティブマトリクス基板であって、上記電気回路は、駆動電圧のより低い第１の電気回路と、駆動電圧のより高い第２の電気回路とを含んで構成されているとともに、上記電気回路に設けられている上記トランジスタは、基板上にラテラル成長させて形成された結晶化半導体膜を含んで構成されており、上記第１の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているとともに、上記第２の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているものと、上記半導体膜内の結晶の成長方向に沿わずに、上記トランジスタを構成するソースおよびドレインが配置されているものとが混在していることを特徴としている。 In order to solve the above problems, an active matrix substrate according to the present invention is provided in a panel type display device, and includes a plurality of scanning wirings, a plurality of signal wirings arranged to intersect the scanning wirings, A display region having a transistor provided in the vicinity of each crossing portion of each wiring and a pixel electrode connected to the transistor, and located in the periphery of the display region, for driving each element in the display region A peripheral region having an electric circuit including a plurality of transistors, wherein the electric circuit includes a first electric circuit having a lower driving voltage and a higher driving voltage. And the transistor provided in the electric circuit is a crystallized semiconductor formed by lateral growth on a substrate. In the transistor including the film and formed in the first electric circuit, the source and the drain constituting the transistor are arranged along the crystal growth direction in the semiconductor film. In addition, in the transistor formed in the second electric circuit, the source and the drain constituting the transistor are arranged along the crystal growth direction in the semiconductor film, and in the semiconductor film This is characterized in that a transistor in which the source and drain constituting the transistor are arranged is mixed without being along the crystal growth direction.

ここで、駆動電圧のより低い第１の電気回路とは、第２の電気回路と比較してその駆動電圧が低いもののことを意味する。一般に、ＬＳＩ等の電気回路を高性能化する場合には、ゲート長を短くすることによって、回路を微細化し、駆動電流を増大させる。また、駆動電圧を低くし、これにより、低消費電力化を図っている。つまり、駆動電圧のより低い第１の電気回路とは、駆動電圧のより低い第２の電気回路と比較して、高いトランジスタ特性が求められる高性能回路である。 Here, the first electric circuit having a lower driving voltage means that the driving voltage is lower than that of the second electric circuit. In general, in order to improve the performance of an electric circuit such as an LSI, the circuit is miniaturized and the drive current is increased by shortening the gate length. Further, the drive voltage is lowered, thereby reducing the power consumption. In other words, the first electric circuit with a lower driving voltage is a high-performance circuit that requires higher transistor characteristics than the second electric circuit with a lower driving voltage.

上記の構成によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求される第１の電気回路については、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。 According to the above-described configuration, among the various electric circuits arranged in the peripheral region, for the first electric circuit that requires higher transistor performance, the arrangement of the source and drain in the transistor is set in the lateral crystal growth direction. By making these coincide with each other, the flow of current between the source and the drain can be made smooth. Thereby, a transistor with higher performance can be obtained.

一方、第２の電気回路においては、第１の電気回路と比較して低性能のトランジスタでよいため、必ずしもラテラル結晶の成長方向に沿った構成にすることなく、当該成長方向に沿ったものと、沿っていないものとを混在させている。これにより、第２の電気回路においては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。 On the other hand, the second electric circuit may be a low-performance transistor as compared with the first electric circuit, so that the configuration along the growth direction of the lateral crystal is not necessarily used and the configuration along the growth direction is not necessarily used. , Are mixing things that are not along. Thereby, in the second electric circuit, restrictions on the layout of the plurality of transistors are reduced, the direction of arrangement of the source and drain can be determined more freely, and increase in circuit area can be suppressed. .

したがって、上記の構成によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。 Therefore, according to the above configuration, the first electric circuit that requires high performance is the second electric circuit that does not require as high performance as the first electric circuit while maintaining excellent transistor characteristics. Since an increase in circuit area can be suppressed, an efficient circuit design can be realized.

本発明のアクティブマトリクス基板において、上記第１の電気回路は、上記信号配線を駆動するための複数のトランジスタを含むソースドライバであり、上記第２の電気回路は、上記走査配線を駆動するために複数のトランジスタを含むゲートドライバであることが好ましい。 In the active matrix substrate of the present invention, the first electric circuit is a source driver including a plurality of transistors for driving the signal wiring, and the second electric circuit is for driving the scanning wiring. A gate driver including a plurality of transistors is preferable.

上記の構成によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求されるソースドライバについては、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。 According to the above configuration, among the various electric circuits arranged in the peripheral region, for the source driver that requires higher transistor performance, the arrangement of the source and drain in the transistor is made to coincide with the lateral crystal growth direction. As a result, the flow of current between the source and drain can be made smooth. Thereby, a transistor with higher performance can be obtained.

一方、ゲートドライバにおいては、ソースドライバと比較して低性能のトランジスタでよいため、必ずしもラテラル結晶の成長方向に沿った構成にすることなく、当該成長方向に沿ったものと、沿っていないものとを混在させている。これにより、ゲートドライバにおいては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。 On the other hand, the gate driver may be a low-performance transistor as compared with the source driver. Therefore, the gate driver does not necessarily have a configuration along the lateral crystal growth direction, and does not follow the growth direction. Are mixed. As a result, in the gate driver, restrictions on the layout of the plurality of transistors are reduced, the direction of arrangement of the source and drain can be determined more freely, and an increase in circuit area can be suppressed.

したがって、上記の構成によれば、高い性能が求められるソースドライバについては、優れたトランジスタ特性を維持しつつ、ソースドライバほど高い性能が要求されていないゲートドライバについては、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。 Therefore, according to the above configuration, for a source driver that requires high performance, while maintaining excellent transistor characteristics, an increase in circuit area is suppressed for a gate driver that does not require as high performance as the source driver. Therefore, efficient circuit design can be realized.

本発明のアクティブマトリクス基板において、上記半導体膜と、上記トランジスタを構成するゲートとの間には、絶縁層が設けられており、上記の各トランジスタのうち、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さは、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さよりも薄くなっていてもよい。 In the active matrix substrate of the present invention, an insulating layer is provided between the semiconductor film and the gate constituting the transistor, and is formed in the first electric circuit among the transistors. The thickness of the insulating layer in the transistor may be smaller than the thickness of the insulating layer in the transistor formed in the second electric circuit.

上記の構成によれば、第１の電気回路を低消費電力で高速に駆動することが可能となる。また、第１の電気回路がソースドライバであり、第２の電気回路がゲートドライバである場合には、ソースドライバをより高速に駆動することが可能となり、高精細なパネルを低消費電力で駆動することが可能となる。 According to the above configuration, the first electric circuit can be driven at high speed with low power consumption. Further, when the first electric circuit is a source driver and the second electric circuit is a gate driver, the source driver can be driven at higher speed, and a high-definition panel can be driven with low power consumption. It becomes possible to do.

本発明のアクティブマトリクス基板において、上記絶縁層は、第１の絶縁膜と第２の絶縁膜とを含んで構成されており、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層は、上記第１の絶縁膜のみで構成されており、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層は、上記第１の絶縁膜と上記第２の絶縁膜とを積層して構成されていてもよい。 In the active matrix substrate of the present invention, the insulating layer includes a first insulating film and a second insulating film, and the insulating layer in the transistor formed in the first electric circuit. Is composed of only the first insulating film, and the insulating layer in the transistor formed in the second electric circuit is formed by stacking the first insulating film and the second insulating film. It may be configured as.

上記の構成によれば、第１の電気回路内に形成されているトランジスタにおける絶縁層の厚さを、第２の電気回路内に形成されているトランジスタにおける絶縁層の厚さよりも薄くすることができる。 According to the above configuration, the thickness of the insulating layer in the transistor formed in the first electric circuit can be made thinner than the thickness of the insulating layer in the transistor formed in the second electric circuit. it can.

本発明のアクティブマトリクス基板において、上記表示領域内に形成されている各トランジスタにおける上記絶縁層は、上記第１の絶縁膜と上記第２の絶縁膜とを積層して構成されていてもよい。 In the active matrix substrate of the present invention, the insulating layer in each transistor formed in the display region may be formed by stacking the first insulating film and the second insulating film.

上記の構成によれば、表示領域内の各トランジスタの絶縁層を厚くすることができる。これにより、表示領域のトランジスタの耐圧が高められ、１２Ｖ程度の液晶の駆動電圧にも耐えることが可能となる。 According to said structure, the insulating layer of each transistor in a display area can be thickened. As a result, the withstand voltage of the transistors in the display region is increased, and the liquid crystal drive voltage of about 12V can be withstood.

また、本発明にかかるパネル型表示装置は、上記の何れかのアクティブマトリクス基板を備えているものである。このようなパネル型表示装置としては、液晶表示装置や有機エレクトロルミネッセンス表示装置などが挙げられる。本発明では、各トランジスタの利用目的に応じてその配置の方向を変更し、効率の良い回路設計を行われたアクティブマトリクス基板が利用されているため、良好なトランジスタ特性を維持しつつ、製造コストを低減させたパネル型表示装置を実現することができる。 A panel type display device according to the present invention includes any one of the above active matrix substrates. Examples of such a panel display device include a liquid crystal display device and an organic electroluminescence display device. In the present invention, an active matrix substrate is used in which the direction of arrangement of each transistor is changed according to the purpose of use of each transistor and an efficient circuit design is performed. Therefore, the manufacturing cost is maintained while maintaining good transistor characteristics. It is possible to realize a panel type display device in which the above is reduced.

また、本発明にかかるアクティブマトリクス基板の製造方法は、上記の課題を解決するために、パネル型表示装置に備えられており、複数の走査配線と、該走査配線に交差するように配置された複数の信号配線と、上記各配線の各交差部の近傍に設けられたトランジスタと、該トランジスタに接続された画素電極とを有する表示領域と、上記表示領域の周辺に位置し、上記表示領域内の各素子を駆動するための複数のトランジスタを含む電気回路を有する周辺領域と、を含んで構成されているアクティブマトリクス基板の製造方法であって、基板上に形成した半導体膜にレーザー光を照射して、ラテラル成長した結晶化半導体膜を得る工程と、上記の各トランジスタを構成するソースおよびドレインを形成する工程とを含み、上記のソースおよびドレインを形成する工程では、上記電気回路のうち、駆動電圧のより低い第１の電気回路内に形成されているトランジスタのソースおよびドレインが、上記半導体膜内の結晶の成長方向に沿って配置されるように、ソースおよびドレインを形成するとともに、上記電気回路のうち、駆動電圧のより高い第２の電気回路内に形成されているトランジスタのソースおよびドレインの配置を、上記半導体膜内の結晶の成長方向に関わりなく決めることを特徴としている。 Further, in order to solve the above-described problem, a method for manufacturing an active matrix substrate according to the present invention is provided in a panel type display device, and is arranged so as to intersect a plurality of scanning wirings and the scanning wirings. A display region having a plurality of signal wirings, a transistor provided in the vicinity of each intersection of each of the wirings, and a pixel electrode connected to the transistor; and located around the display region; And a peripheral region having an electric circuit including a plurality of transistors for driving each element of the active matrix substrate, wherein the semiconductor film formed on the substrate is irradiated with laser light Then, a step of obtaining a laterally grown crystallized semiconductor film and a step of forming a source and a drain constituting each of the above transistors, In the step of forming the drain, the source and drain of the transistor formed in the first electric circuit having a lower driving voltage in the electric circuit are arranged along the crystal growth direction in the semiconductor film. As described above, the arrangement of the source and drain of the transistor formed in the second electric circuit having a higher driving voltage in the electric circuit is formed in the crystal in the semiconductor film. It is characterized by being determined regardless of the growth direction.

ここで、駆動電圧のより低い第１の電気回路とは、第２の電気回路と比較してその駆動電圧が低いもののことを意味する。そして、駆動電圧のより低い第１の電気回路とは、駆動電圧のより低い第２の電気回路と比較して、高いトランジスタ特性が求められる高性能回路である。 Here, the first electric circuit having a lower driving voltage means that the driving voltage is lower than that of the second electric circuit. The first electric circuit having a lower driving voltage is a high-performance circuit that requires higher transistor characteristics than the second electric circuit having a lower driving voltage.

上記の製造方法によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求される第１の電気回路については、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。 According to the above manufacturing method, for the first electric circuit that requires higher transistor performance among the various electric circuits arranged in the peripheral region, the arrangement of the source and drain in the transistor is increased by lateral crystal growth. By matching the direction, the flow of current between the source and drain can be made smooth. Thereby, a transistor with higher performance can be obtained.

一方、第２の電気回路においては、第１の電気回路と比較して低性能のトランジスタでよいため、ソースおよびドレインの配置を必ずしもラテラル結晶の成長方向に沿わせることなく、回路面積を小さくするなどといった回路設計上有利な配置とする。これにより、第２の電気回路においては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。 On the other hand, the second electric circuit may be a low-performance transistor as compared with the first electric circuit. Therefore, the circuit area is reduced without necessarily arranging the source and drain in the lateral crystal growth direction. The layout is advantageous in terms of circuit design. Thereby, in the second electric circuit, restrictions on the layout of the plurality of transistors are reduced, the direction of arrangement of the source and drain can be determined more freely, and increase in circuit area can be suppressed. .

したがって、上記の製造方法によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。 Therefore, according to the above manufacturing method, the first electric circuit that requires high performance is the second electric circuit that does not require as high performance as the first electric circuit while maintaining excellent transistor characteristics. Since an increase in circuit area can be suppressed, an efficient circuit design can be realized.

本発明のアクティブマトリクス基板の製造方法において、上記第１の電気回路は、上記信号配線を駆動するための複数のトランジスタを含むソースドライバであり、上記第２の電気回路は、上記走査配線を駆動するために複数のトランジスタを含むゲートドライバであることが好ましい。 In the method of manufacturing an active matrix substrate of the present invention, the first electric circuit is a source driver including a plurality of transistors for driving the signal wiring, and the second electric circuit drives the scanning wiring. Therefore, a gate driver including a plurality of transistors is preferable.

上記の製造方法によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求されるソースドライバについては、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。 According to the above manufacturing method, among the various electric circuits arranged in the peripheral region, for the source driver that requires higher transistor performance, the arrangement of the source and drain in the transistor matches the lateral crystal growth direction. By doing so, the current flow between the source and drain can be made smooth. Thereby, a transistor with higher performance can be obtained.

一方、ゲートドライバにおいては、ソースドライバと比較して低性能のトランジスタでよいため、ソースおよびドレインの配置を必ずしもラテラル結晶の成長方向に沿わせることなく、回路面積を小さくするなどといった回路設計上有利な配置とする。これにより、ゲートドライバにおいては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。 On the other hand, since the gate driver may be a low-performance transistor compared with the source driver, it is advantageous in circuit design such as reducing the circuit area without necessarily arranging the source and drain in the lateral crystal growth direction. Arrange it properly. As a result, in the gate driver, restrictions on the layout of the plurality of transistors are reduced, the direction of arrangement of the source and drain can be determined more freely, and an increase in circuit area can be suppressed.

したがって、上記の製造方法によれば、高い性能が求められるソースドライバについては、優れたトランジスタ特性を維持しつつ、ソースドライバほど高い性能が要求されていないゲートドライバについては、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。 Therefore, according to the above manufacturing method, for a source driver that requires high performance, while maintaining excellent transistor characteristics, a gate driver that does not require high performance as the source driver has an increased circuit area. Therefore, an efficient circuit design can be realized.

本発明のアクティブマトリクス基板の製造方法は、上記半導体膜と、上記トランジスタを構成するゲートとの間に絶縁層を形成する工程をさらに含み、上記の絶縁層を形成する工程では、上記の各トランジスタのうち、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さを、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さよりも薄くしてもよい。 The manufacturing method of the active matrix substrate of the present invention further includes a step of forming an insulating layer between the semiconductor film and a gate constituting the transistor, and in the step of forming the insulating layer, each of the transistors The thickness of the insulating layer in the transistor formed in the first electric circuit may be smaller than the thickness of the insulating layer in the transistor formed in the second electric circuit. Good.

上記の製造方法によれば、低消費電力で高速に駆動することが可能な第１の電気回路を実現できる。また、第１の電気回路がソースドライバであり、第２の電気回路がゲートドライバである場合には、ソースドライバをより高速に駆動することが可能となり、高精細なパネルを低消費電力で駆動することが可能となる。 According to the above manufacturing method, the first electric circuit that can be driven at high speed with low power consumption can be realized. Further, when the first electric circuit is a source driver and the second electric circuit is a gate driver, the source driver can be driven at higher speed, and a high-definition panel can be driven with low power consumption. It becomes possible to do.

本発明のアクティブマトリクス基板の製造方法では、上記絶縁層は、第１の絶縁膜と第２の絶縁膜とを含んで構成されており、上記の絶縁層を形成する工程において、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層を、上記第１の絶縁膜のみで形成し、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層を、上記第１の絶縁膜と上記第２の絶縁膜とを積層して形成してもよい。 In the method for manufacturing an active matrix substrate according to the present invention, the insulating layer includes a first insulating film and a second insulating film. In the step of forming the insulating layer, the first insulating film is formed. The insulating layer in the transistor formed in the electric circuit is formed by only the first insulating film, and the insulating layer in the transistor formed in the second electric circuit is formed by the first insulating film. A film and the second insulating film may be stacked.

上記の製造方法によれば、第１の電気回路内に形成されているトランジスタにおける絶縁層の厚さを、第２の電気回路内に形成されているトランジスタにおける絶縁層の厚さよりも薄くすることができる。 According to the above manufacturing method, the thickness of the insulating layer in the transistor formed in the first electric circuit is made thinner than the thickness of the insulating layer in the transistor formed in the second electric circuit. Can do.

本発明にかかるアクティブマトリクス基板において、上記第１の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているとともに、上記第２の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているものと、上記半導体膜内の結晶の成長方向に沿わずに、上記トランジスタを構成するソースおよびドレインが配置されているものとが混在している。 In the active matrix substrate according to the present invention, in the transistor formed in the first electric circuit, the source and drain constituting the transistor are arranged along the crystal growth direction in the semiconductor film. In addition, in the transistor formed in the second electric circuit, the source and the drain constituting the transistor are arranged along the crystal growth direction in the semiconductor film, and in the semiconductor film Without being along the crystal growth direction, the source and drain constituting the transistor are mixed.

この構成によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。 According to this configuration, the first electric circuit that requires high performance maintains the excellent transistor characteristics and the second electric circuit that does not require as high performance as the first electric circuit. Since an increase in area can be suppressed, an efficient circuit design can be realized.

本発明のパネル型表示装置は、本発明のアクティブマトリクス基板を備えているため、良好なトランジスタ特性を維持しつつ、製造コストを低減させたパネル型表示装置を実現することができる。 Since the panel type display device of the present invention includes the active matrix substrate of the present invention, it is possible to realize a panel type display device with reduced manufacturing costs while maintaining good transistor characteristics.

本発明にかかるアクティブマトリクス基板の製造方法では、各トランジスタを構成するソースおよびドレインを形成する工程において、駆動電圧のより低い第１の電気回路内に形成されているトランジスタのソースおよびドレインが、上記半導体膜内の結晶の成長方向に沿って配置されるように、ソースおよびドレインを形成するとともに、駆動電圧のより高い第２の電気回路内に形成されているトランジスタのソースおよびドレインの配置を、上記半導体膜内の結晶の成長方向に関わりなく決めている。 In the method of manufacturing the active matrix substrate according to the present invention, in the step of forming the source and drain constituting each transistor, the source and drain of the transistor formed in the first electric circuit having a lower driving voltage are The source and drain are formed so as to be arranged along the crystal growth direction in the semiconductor film, and the arrangement of the source and drain of the transistor formed in the second electric circuit having a higher drive voltage is It is determined regardless of the crystal growth direction in the semiconductor film.

この方法によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。 According to this method, the first electric circuit that requires high performance maintains the excellent transistor characteristics and the second electric circuit that does not require as high performance as the first electric circuit. Since an increase in area can be suppressed, an efficient circuit design can be realized.

本発明の一実施形態について図１〜図１１に基づいて説明すると以下の通りである。なお、本発明はこれに限定されるものではない。 An embodiment of the present invention will be described below with reference to FIGS. Note that the present invention is not limited to this.

本実施の形態では、パネル型表示装置の一例である液晶表示装置を例に挙げて説明する。 In this embodiment, a liquid crystal display device which is an example of a panel display device will be described as an example.

本実施の形態の液晶表示装置は、ＴＦＴ(薄膜トランジスタ）を用いたアクティブマトリクス型の液晶表示装置となっている。本実施の形態の液晶表示装置は、液晶パネルとその背後に配置されたバックライトとから構成されている。 The liquid crystal display device of this embodiment is an active matrix liquid crystal display device using TFTs (thin film transistors). The liquid crystal display device according to the present embodiment includes a liquid crystal panel and a backlight disposed behind the liquid crystal panel.

図２には、本実施の形態の液晶表示装置に備えられた液晶パネル１０の構成を示す。 FIG. 2 shows the configuration of the liquid crystal panel 10 provided in the liquid crystal display device of the present embodiment.

図２に示すように、液晶パネル１０のパネル表面は、観察者に視認される画像を表示する表示領域１０ａと、表示領域１０ａの外側（外周部）に設けられ、観察者に画像が視認されない周辺領域（非表示領域とも呼ばれる）１０ｂとにわけられる。 As shown in FIG. 2, the panel surface of the liquid crystal panel 10 is provided in a display area 10 a that displays an image visually recognized by an observer and an outer side (outer peripheral part) of the display area 10 a, and the image is not visually recognized by the observer. It is divided into a peripheral area (also called a non-display area) 10b.

表示領域１０ａ内のアクティブマトリクス基板１１上には、複数の走査配線２３が設けられており、これらの走査配線２３と交差するように、複数の信号配線２４が設けられている。そして、各走査配線２３と各信号配線２４との各交差部の近傍には、スイッチング素子であるＴＦＴ（トランジスタ）３２が形成されている。 A plurality of scanning wirings 23 are provided on the active matrix substrate 11 in the display area 10 a, and a plurality of signal wirings 24 are provided so as to intersect these scanning wirings 23. A TFT (transistor) 32 serving as a switching element is formed in the vicinity of each intersection of each scanning wiring 23 and each signal wiring 24.

また、周辺領域１０ｂのアクティブマトリクス基板１１上には、ゲートドライバ２１およびソースドライバ２２が設けられている。 A gate driver 21 and a source driver 22 are provided on the active matrix substrate 11 in the peripheral region 10b.

ここで、液晶パネル１０の表示領域１０ａのより具体的な構成について説明する。図３には、液晶パネル１０の表示領域１０ａの断面構成を示す。 Here, a more specific configuration of the display area 10a of the liquid crystal panel 10 will be described. FIG. 3 shows a cross-sectional configuration of the display area 10 a of the liquid crystal panel 10.

液晶パネル１０は、アクティブマトリクス基板１１と対向基板１２との間に液晶層１３が設けられた構成である。アクティブマトリクス基板１１には、液晶を駆動するためのＴＦＴ３２や画素電極３３が形成されている。本実施の形態におけるＴＦＴ３２の構造は、「トップゲート構造」と呼ばれるもので、チャネルとなる半導体膜（結晶化Ｓｉ膜）４１の上層にゲート電極４３を備えている。 The liquid crystal panel 10 has a configuration in which a liquid crystal layer 13 is provided between an active matrix substrate 11 and a counter substrate 12. On the active matrix substrate 11, TFTs 32 and pixel electrodes 33 for driving the liquid crystal are formed. The structure of the TFT 32 in this embodiment is called a “top gate structure”, and a gate electrode 43 is provided above the semiconductor film (crystallized Si film) 41 to be a channel.

ＴＦＴ３２は、ベース基材となるガラス基板（基板）４０上に形成されたＳｉＯ_２膜４８上に形成されている。ＴＦＴ３２は、ＳｉＯ_２膜４８上に形成された半導体膜４１と、半導体膜４１を覆うように形成されたゲート絶縁層（絶縁層）４２（酸化シリコン膜、窒化シリコン膜などを材料とする）と、ゲート絶縁層４２上に形成されたゲート電極４３（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）と、ゲート電極４３を覆うように形成された第１層間絶縁膜４４（窒化シリコン膜などを材料とする）とを有している。 The TFT 32 is formed on a SiO ₂ film 48 formed on a glass substrate (substrate) 40 serving as a base substrate. The TFT 32 includes a semiconductor film 41 formed on the SiO ₂ film 48, a gate insulating layer (insulating layer) 42 (covered from a silicon oxide film, a silicon nitride film, etc.) formed so as to cover the semiconductor film 41. A gate electrode 43 (made of Al, Mo, Ti, or an alloy thereof) formed on the gate insulating layer 42 and a first interlayer insulating film 44 (nitriding) formed so as to cover the gate electrode 43 A silicon film or the like as a material).

ここで、半導体膜４１は、ガラス基板４０上にＳｉＯ_２膜およびアモルファスシリコン（ａ−Ｓｉ）層を形成した後、レーザー照射によって結晶をラテラル成長させて形成された結晶化Ｓｉ膜である。なお、ラテラル結晶成長技術については、例えば、ＣＷまたは擬似ＣＷレーザーを用いた結晶化方法（Japanese Journal of Applied Physics Vol.43, No.4A, 2004, pp.1269-1276参照）、ＳＬＳと呼ばれるパルスレーザーを用いた結晶化方法（Applied Physics Letters 69, 2864 (1996)）、あるいは、特許文献１に記載されている方法など、従来公知の方法を用いることができる。 Here, the semiconductor film 41 is a crystallized Si film formed by forming a SiO ₂ film and an amorphous silicon (a-Si) layer on the glass substrate 40 and then laterally growing crystals by laser irradiation. Regarding the lateral crystal growth technique, for example, a crystallization method using a CW or pseudo CW laser (see Japanese Journal of Applied Physics Vol. 43, No. 4A, 2004, pp. 1269-1276), a pulse called SLS A conventionally known method such as a crystallization method using a laser (Applied Physics Letters 69, 2864 (1996)) or a method described in Patent Document 1 can be used.

また、ＴＦＴ３２においては、図３に示すようにゲート絶縁層４２は、第１のゲート絶縁膜（第１の絶縁膜）４２ａに第２のゲート絶縁膜（第２の絶縁膜）４２ｂを積層して形成されている。ここで、第１のゲート絶縁膜４２ａの厚さは、例えば３０ｎｍであり、第２のゲート絶縁膜４２ｂの厚さは、例えば５０ｎｍである。 In the TFT 32, as shown in FIG. 3, the gate insulating layer 42 is formed by laminating a second gate insulating film (second insulating film) 42b on a first gate insulating film (first insulating film) 42a. Is formed. Here, the thickness of the first gate insulating film 42a is, for example, 30 nm, and the thickness of the second gate insulating film 42b is, for example, 50 nm.

このように、ＴＦＴ３２においては、ゲート絶縁層４２を、第１のゲート絶縁膜４２ａと第２のゲート絶縁膜４２ｂとの積層構造とすることで、当該絶縁層４２の厚さをある程度まで厚くし、トランジスタの耐圧を高めることができる。 As described above, in the TFT 32, the gate insulating layer 42 has a stacked structure of the first gate insulating film 42a and the second gate insulating film 42b, thereby increasing the thickness of the insulating layer 42 to some extent. The breakdown voltage of the transistor can be increased.

第１層間絶縁膜４４上に形成されているソース電極（ソース）４５（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）は、第１層間絶縁膜４４およびゲート絶縁層４２を貫通するコンタクトホールを介して半導体膜４１のソース領域に電気的に接続されている。同様に、第１層間絶縁膜４４上に形成されているドレイン電極（ドレイン）４６（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）は、第１層間絶縁膜４４およびゲート絶縁層４２を貫通するコンタクトホールを介して半導体膜４１のドレイン領域に電気的に接続されている。 A source electrode (source) 45 (made of Al, Mo, Ti, or an alloy thereof) formed on the first interlayer insulating film 44 penetrates the first interlayer insulating film 44 and the gate insulating layer 42. It is electrically connected to the source region of the semiconductor film 41 through a contact hole. Similarly, the drain electrode (drain) 46 (made of Al, Mo, Ti, or an alloy thereof) formed on the first interlayer insulating film 44 is composed of the first interlayer insulating film 44 and the gate insulating layer. It is electrically connected to the drain region of the semiconductor film 41 through a contact hole that penetrates through 42.

なお、本実施の形態においては、表示領域１０ａ内に形成されている各ＴＦＴ３２内のソース電極４５およびドレイン電極４６は、全て同一の方向に沿うように並んで配置されている。この方向とは、例えば、半導体膜４１内の結晶のラテラル成長の方向に沿った方向、または、当該ラテラル成長の方向に垂直な方向である。これにより、表示領域１０ａ内に形成されている各ＴＦＴ３２の特性をそろえることができる。 In the present embodiment, the source electrode 45 and the drain electrode 46 in each TFT 32 formed in the display region 10a are all arranged side by side along the same direction. This direction is, for example, a direction along the lateral growth direction of the crystal in the semiconductor film 41 or a direction perpendicular to the lateral growth direction. Thereby, the characteristics of each TFT 32 formed in the display region 10a can be made uniform.

以上が、ＴＦＴ３２の基本的な構造である。そして、表示領域１０ａのアクティブマトリクス基板１１においては、ＴＦＴ３２を覆うように、第２層間絶縁膜４７がさらに形成されている。さらに、第２層間絶縁膜４７の上層には、例えば、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ）などを材料とする画素電極３３が形成されている。画素電極３３は、第２層間絶縁膜４７に形成されたコンタクトホールを介して、ドレイン電極４６に電気的に接続されている。 The above is the basic structure of the TFT 32. In the active matrix substrate 11 in the display area 10a, a second interlayer insulating film 47 is further formed so as to cover the TFT 32. Further, a pixel electrode 33 made of, for example, ITO (Indium-Tin-Oxide), IZO (Indium-Zinc-Oxide), or the like is formed on the second interlayer insulating film 47. The pixel electrode 33 is electrically connected to the drain electrode 46 through a contact hole formed in the second interlayer insulating film 47.

一方、対向基板１２は、ベース基材であるガラス基板６０上にカラーフィルタ層６１、対向電極６２がこの順に積層された構造を有している。対向電極６２は、アクティブマトリクス基板１１上に形成された画素電極３３との間で電位差を発生させ、これにより、各画素の透過率を変化させる。 On the other hand, the counter substrate 12 has a structure in which a color filter layer 61 and a counter electrode 62 are laminated in this order on a glass substrate 60 which is a base material. The counter electrode 62 generates a potential difference with the pixel electrode 33 formed on the active matrix substrate 11, thereby changing the transmittance of each pixel.

次に、液晶パネル１０の周辺領域１０ｂの構成について説明する。 Next, the configuration of the peripheral region 10b of the liquid crystal panel 10 will be described.

図２に示すように、液晶パネル１０の周辺領域１０ｂ内のアクティブマトリクス基板１１上には、ゲートドライバ２１（第２の電気回路）およびソースドライバ２２（第１の電気回路）が設けられている。 As shown in FIG. 2, a gate driver 21 (second electric circuit) and a source driver 22 (first electric circuit) are provided on the active matrix substrate 11 in the peripheral region 10b of the liquid crystal panel 10. .

ゲートドライバ２１は、各走査配線２３に対して走査信号を供給することで、各走査配線２３を駆動する。 The gate driver 21 drives each scanning wiring 23 by supplying a scanning signal to each scanning wiring 23.

ソースドライバ２２は、各信号配線２４に対してデータ信号を供給することで、各信号配線２４を駆動する。 The source driver 22 drives each signal wiring 24 by supplying a data signal to each signal wiring 24.

これら各ドライバ（駆動回路）２１・２２内には、アクティブ素子として、複数のＴＦＴ（トランジスタ）２５・２６がそれぞれ形成されている。 In each of these drivers (drive circuits) 21 and 22, a plurality of TFTs (transistors) 25 and 26 are formed as active elements.

図４には、液晶パネル１０に備えられているアクティブマトリクス基板１１の周辺領域１０ｂに形成されているＴＦＴ部分の断面構成を示す。なお、図４（ａ）は、ゲートドライバ２１内のＴＦＴ２５の断面構成を示す図であり、図４（ｂ）は、ソースドライバ２２内のＴＦＴ２６の断面構成を示す図である。 FIG. 4 shows a cross-sectional configuration of a TFT portion formed in the peripheral region 10 b of the active matrix substrate 11 provided in the liquid crystal panel 10. 4A is a diagram showing a cross-sectional configuration of the TFT 25 in the gate driver 21, and FIG. 4B is a diagram showing a cross-sectional configuration of the TFT 26 in the source driver 22.

図４（ａ）および図４（ｂ）に示す各ＴＦＴ２５・２６は、上述した表示領域１０ａ内のＴＦＴ３２と略同様の構成を有している。そのため、図４（ａ）および図４（ｂ）では、同一の部材番号を付している。 Each of the TFTs 25 and 26 shown in FIGS. 4A and 4B has substantially the same configuration as the TFT 32 in the display area 10a described above. Therefore, the same member number is attached | subjected in Fig.4 (a) and FIG.4 (b).

ゲートドライバ２１内のＴＦＴ２５およびソースドライバ２２内のＴＦＴ２６は、ＳｉＯ_２膜４８上に形成された半導体膜４１と、半導体膜４１を覆うように形成されたゲート絶縁層（絶縁層）４２（酸化シリコン膜、窒化シリコン膜などを材料とする）と、ゲート絶縁層４２上に形成されたゲート電極（ゲート）４３（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）と、ゲート電極４３を覆うように形成された第１層間絶縁膜４４（窒化シリコン膜などを材料とする）とを有している。 The TFT 25 in the gate driver 21 and the TFT 26 in the source driver 22 include a semiconductor film 41 formed on the SiO ₂ film 48 and a gate insulating layer (insulating layer) 42 (silicon oxide) formed so as to cover the semiconductor film 41. A gate electrode 43 (formed of Al, Mo, Ti, or an alloy thereof) formed on the gate insulating layer 42, and a gate electrode 43. And a first interlayer insulating film 44 (using a silicon nitride film or the like as a material) formed so as to cover.

ここで、半導体膜４１は、ガラス基板４０上にＳｉＯ_２膜およびアモルファスシリコン（ａ−Ｓｉ）層を形成した後、レーザー照射によって結晶をラテラル成長させて形成された結晶化Ｓｉ膜である。 Here, the semiconductor film 41 is a crystallized Si film formed by forming a SiO ₂ film and an amorphous silicon (a-Si) layer on the glass substrate 40 and then laterally growing crystals by laser irradiation.

ここで、ゲートドライバ２１内のＴＦＴ２５においては、図４（ａ）に示すようにゲート絶縁層４２は、第１のゲート絶縁膜（第１の絶縁膜）４２ａに第２のゲート絶縁膜（第２の絶縁膜）４２ｂを積層して形成されている。これは、表示領域１０ａ内のＴＦＴ３２と同様の構成である。 Here, in the TFT 25 in the gate driver 21, as shown in FIG. 4A, the gate insulating layer 42 includes a first gate insulating film (first insulating film) 42a and a second gate insulating film (first insulating film). 2 insulating film) 42b. This is the same configuration as the TFT 32 in the display region 10a.

これに対して、ソースドライバ２２内のＴＦＴ２６においては、図４（ｂ）に示すようにゲート絶縁層４２は、第１のゲート絶縁膜４２ａのみで構成されている。 On the other hand, in the TFT 26 in the source driver 22, as shown in FIG. 4B, the gate insulating layer 42 is composed of only the first gate insulating film 42a.

そのため、ソースドライバ２２内に形成されているＴＦＴ２６におけるゲート絶縁層４２の厚さは、ゲートドライバ２１内に形成されているＴＦＴ２５におけるゲート絶縁層４２の厚さよりも薄くなっている。 Therefore, the thickness of the gate insulating layer 42 in the TFT 26 formed in the source driver 22 is thinner than the thickness of the gate insulating layer 42 in the TFT 25 formed in the gate driver 21.

ここで、ソースドライバ内のＴＦＴのゲート絶縁層を、ゲートドライバ内のＴＦＴのゲート絶縁層に比べて薄くする理由について説明する。 Here, the reason why the gate insulating layer of the TFT in the source driver is made thinner than the gate insulating layer of the TFT in the gate driver will be described.

一般的に、ＬＳＩ等の電気回路を高性能化する場合には、ゲート長を短くし、ゲート絶縁層を薄くし、駆動電圧を低くする。これにより、回路の微細化を図る。ゲート長を短くすることによって駆動電流が増大し、ゲート絶縁層を薄くすることによって、しきい値の低減、Ｓ値の改善、しきい値バラツキが改善するからである。また、駆動電圧を下げることによって、消費電力を低くすることができる。なお、上記のしきい値とは、ＴＦＴがＯｎする電圧（Ｖｔｈで表される）のことで、それ以下では回路動作に必要な電流が流れず、それ以上で回路動作に必要な電圧が流れるゲート電圧のことである。 In general, in order to improve the performance of an electric circuit such as an LSI, the gate length is shortened, the gate insulating layer is thinned, and the driving voltage is lowered. As a result, the circuit is miniaturized. This is because the drive current increases by shortening the gate length, and the threshold value is reduced, the S value is improved, and the threshold variation is improved by making the gate insulating layer thinner. Further, power consumption can be reduced by lowering the drive voltage. The threshold value is a voltage at which the TFT is turned on (expressed as Vth). A current required for the circuit operation does not flow below the threshold value, and a voltage necessary for the circuit operation flows above the threshold value. It is the gate voltage.

ここで、ＶＧＡの解像度（６４０×４８０）のＬＣＤの場合を例に挙げると、テレビは６０Ｈｚで表示されている（毎秒６０回画面を書き換えている）ため、ゲートドライバは、１／６０秒に４８０ラインを駆動することになる。これに対して、ソースドライバは、ゲートライン１本がＯｎされている間に、６４０ラインを書き換えなければならず、ゲートドライバよりも高速な動作が求められる。 Here, taking the case of an LCD with VGA resolution (640 × 480) as an example, since the television is displayed at 60 Hz (the screen is rewritten 60 times per second), the gate driver is set to 1/60 seconds. 480 lines will be driven. On the other hand, the source driver must rewrite 640 lines while one gate line is turned on, and is required to operate faster than the gate driver.

ここで、画素トランジスタは、液晶をＯｎ／Ｏｆｆさせるために１２Ｖ程度の電圧が必要であるため、これを駆動するゲートドライバにも１２Ｖの電圧が必要となる。この程度の電圧に耐え得るために、ゲートドライバでは、ゲート絶縁層を薄膜化することができない。また、上記のようにゲートドライバではソースドライバほどの高速動作は求められないため、ゲート絶縁層を薄膜化する必要もない。このように、ゲートドライバは、動作速度も遅いため、ある程度ＴＦＴ特性が低く、各ＴＦＴ間の特性のバラツキが大きくても動作に悪影響を及ぼさない。 Here, since the pixel transistor needs a voltage of about 12 V in order to turn on / off the liquid crystal, a voltage of 12 V is also required for a gate driver for driving the pixel transistor. In order to withstand such a voltage, the gate driver cannot make the gate insulating layer thinner. In addition, as described above, the gate driver is not required to operate as fast as the source driver, and thus it is not necessary to reduce the thickness of the gate insulating layer. As described above, since the gate driver also has a low operation speed, the TFT characteristics are low to some extent, and even if the characteristic variation between the TFTs is large, the operation is not adversely affected.

一方、ソースドライバは、より高速度で駆動する必要がある。回路を高速で駆動するためには、移動度（駆動電流）を高くし、しきい値バラツキを小さくすることが求められる。また、駆動電圧が高い状態で高速な回路を動作させると、消費電力も増大してしまうため、駆動電圧は低く抑えることが望ましい。そのため、ソースドライバにおいては、ゲート長を短くし、ゲート絶縁膜を薄くし、さらに、駆動電圧を例えば、３Ｖまたは５Ｖなどに下げることにより、低消費電力で、高速な駆動を可能にしている。このようなソースドライバの高性能化は、画面の解像度が更に高精細化された場合にはさらに有効となる。 On the other hand, the source driver needs to be driven at a higher speed. In order to drive the circuit at a high speed, it is required to increase the mobility (drive current) and reduce the threshold variation. In addition, if a high-speed circuit is operated in a state where the drive voltage is high, power consumption increases, so it is desirable to keep the drive voltage low. Therefore, in the source driver, the gate length is shortened, the gate insulating film is thinned, and the drive voltage is lowered to, for example, 3V or 5V, thereby enabling high-speed driving with low power consumption. Such high performance of the source driver becomes more effective when the resolution of the screen is further increased.

以上の理由により、ソースドライバのゲート絶縁層の厚さを、ゲートドライバの厚さよりも薄くすることが求められる。 For the above reasons, it is required to make the thickness of the gate insulating layer of the source driver thinner than the thickness of the gate driver.

したがって、上記の構成によれば、ソースドライバをより高速に駆動することが可能となり、高精細なパネルを低消費電力で駆動することが可能となる。 Therefore, according to the above configuration, the source driver can be driven at higher speed, and a high-definition panel can be driven with low power consumption.

続いて、ゲートドライバ２１内およびソースドライバ２２内における各ＴＦＴ２５・２６の配置の仕方について説明する。図１（ａ）には、ゲートドライバ２１の一部分の平面構成を模式的に示す。また、図１（ｂ）には、ソースドライバ２２の一部分の平面構成を模式的に示す。 Next, how the TFTs 25 and 26 are arranged in the gate driver 21 and the source driver 22 will be described. FIG. 1A schematically shows a planar configuration of a part of the gate driver 21. FIG. 1B schematically shows a planar configuration of a part of the source driver 22.

なお、上述したように、各ＴＦＴ２５・２６に含まれている半導体膜４１は、結晶をラテラル成長させて形成された結晶化Ｓｉ膜である。そこで、図１（ａ）（ｂ）中では、この結晶の成長方向を矢印Ｄ１で示す。 As described above, the semiconductor film 41 included in each of the TFTs 25 and 26 is a crystallized Si film formed by laterally growing a crystal. Therefore, in FIGS. 1A and 1B, the growth direction of this crystal is indicated by an arrow D1.

そして、図１（ａ）と図１（ｂ）とを比較すればわかるように、ソースドライバ２２内に形成された各ＴＦＴ２６では、半導体膜４１内の結晶のラテラル成長の方向Ｄ１に沿って、各ＴＦＴ２６を構成するソース電極（ソース）４５およびドレイン電極（ドレイン）４６が配置されているのに対して、ゲートドライバ２１内に形成された各ＴＦＴ２５では、半導体膜４１内の結晶の成長方向Ｄ１に沿って、ＴＦＴ２５を構成するソース４５およびドレイン４６が配置されているものと、結晶の成長方向Ｄ１に垂直な方向Ｄ２に沿って、ＴＦＴ２５を構成するソース電極４５およびドレイン電極４６が配置されているものとが混在している。 As can be seen from a comparison between FIG. 1A and FIG. 1B, in each TFT 26 formed in the source driver 22, along the lateral growth direction D1 of the crystal in the semiconductor film 41, While the source electrode (source) 45 and the drain electrode (drain) 46 constituting each TFT 26 are arranged, in each TFT 25 formed in the gate driver 21, the crystal growth direction D 1 in the semiconductor film 41. The source 45 and the drain 46 constituting the TFT 25 are arranged along the direction D2, and the source electrode 45 and the drain electrode 46 constituting the TFT 25 are arranged along the direction D2 perpendicular to the crystal growth direction D1. Are mixed.

上記したように、一般に、ソースドライバは、より高速での駆動が求められるため、ゲートドライバと比較して回路を構成するトランジスタに高い性能が必要とされる。 As described above, since the source driver is generally required to be driven at a higher speed, the transistor constituting the circuit is required to have higher performance than the gate driver.

そこで、本実施の形態のソースドライバ２２においては、上記のように、ドライバ内に形成されている全てのＴＦＴ２６において、その内部で電流の流れる方向（すなわち、ソース−ドレイン方向）を結晶の成長方向Ｄ１と一致させている。これにより、ソース電極４５とドレイン電極４６との間を流れる電流が、結晶粒界を横切ることがなく、実質的に単結晶（疑似単結晶）で構成された場合と等価な移動度が得られる。したがって、上記の構成によれば、ソースドライバ２２内のトランジスタの性能を高くすることができる。 Therefore, in the source driver 22 of the present embodiment, as described above, in all TFTs 26 formed in the driver, the direction in which current flows (that is, the source-drain direction) is the crystal growth direction. It matches D1. As a result, the current flowing between the source electrode 45 and the drain electrode 46 does not cross the crystal grain boundary, and mobility equivalent to the case where the current is substantially composed of a single crystal (pseudo single crystal) is obtained. . Therefore, according to the above configuration, the performance of the transistor in the source driver 22 can be improved.

また、本実施の形態では、ソースドライバほど高い性能が要求されていないゲートドライバ２１については、ソース電極４５とドレイン電極４６の配置の方向は、結晶の成長方向Ｄ１には必ずしも沿っていない。つまり、ゲートドライバ２１においては、ソース電極４５とドレイン電極４６の配置の方向を、より自由に決定することができる。そのため、回路面積の増大化を抑えることができる。 In the present embodiment, for the gate driver 21 that does not require as high performance as the source driver, the arrangement direction of the source electrode 45 and the drain electrode 46 does not necessarily follow the crystal growth direction D1. That is, in the gate driver 21, the direction of arrangement of the source electrode 45 and the drain electrode 46 can be determined more freely. Therefore, an increase in circuit area can be suppressed.

次に、アクティブマトリクス基板１１の製造方法について説明する。なおここでは、表示領域１０ａ内の各素子の形成方法については、従来公知の製造方法を適用することができるため、その説明は省略し、周辺領域１０ｂに形成される各トランジスタの製造方法を主に説明する。 Next, a method for manufacturing the active matrix substrate 11 will be described. Here, as a method for forming each element in the display region 10a, since a conventionally known manufacturing method can be applied, the description thereof is omitted, and a method for manufacturing each transistor formed in the peripheral region 10b is mainly used. Explained.

図５〜図８には、液晶パネルの周辺領域１０ｂの構成を、製造過程の順に示している。なお、図６〜図８では、ゲートドライバ２１の部分構成を（ａ）に、ソースドライバ２２の部分構成を（ｂ）に、それぞれ示している。 5 to 8 show the configuration of the peripheral region 10b of the liquid crystal panel in the order of the manufacturing process. 6 to 8, the partial configuration of the gate driver 21 is shown in (a), and the partial configuration of the source driver 22 is shown in (b).

また、図９は、図５に示すアクティブマトリクス基板１１のＸ−Ｘ’線断面図である。図１０（ａ）は、図６（ａ）に示すゲートドライバ２１部分のＸ−Ｘ’線断面図であり、図１０（ｂ）は、図６（ｂ）に示すソースドライバ２２部分のＹ−Ｙ’線断面図である。図１１（ａ）は、図７（ａ）に示すゲートドライバ２１部分のＸ−Ｘ’線断面図であり、図１１（ｂ）は、図７（ｂ）に示すソースドライバ２２部分のＹ−Ｙ’線断面図である。 FIG. 9 is a cross-sectional view taken along line X-X ′ of the active matrix substrate 11 shown in FIG. 5. 10A is a sectional view taken along line XX ′ of the gate driver 21 portion shown in FIG. 6A, and FIG. 10B is a cross-sectional view of the source driver 22 portion shown in FIG. It is a Y 'line sectional view. 11A is a cross-sectional view taken along the line XX ′ of the gate driver 21 portion shown in FIG. 7A, and FIG. 11B is a cross-sectional view of the source driver 22 portion shown in FIG. It is a Y 'line sectional view.

まず、図５および図９に示すように、ガラス基板４０上に、ＳｉＯ_２膜４８、アモルファスシリコン層（ａ−Ｓｉ）を形成し、レーザー光１０１を矢印Ａ方向に走査しながら照射することによって、ラテラル成長結晶を有する半導体膜４１を形成する。ここで、レーザー光１０１として、例えば、ＣＷ（連続波発振：ＣｏｎｔｉｎｕｏｕｓＷａｖｅ）レーザーまたは擬似ＣＷレーザーを使用する。また、ＳＬＳ〔逐次的横方向結晶化（ＳｅｑｕｅｎｔｉａｌＬａｔｅｒａｌＳｏｌｉｄｉｆｉｃａｔｉｏｎ）〕法で半導体膜を形成する場合は、エキシマレーザーなどのパルスレーザーを使用する。 First, as shown in FIGS. 5 and 9, an SiO ₂ film 48 and an amorphous silicon layer (a-Si) are formed on a glass substrate 40 and irradiated with laser light 101 while scanning in the direction of arrow A. Then, a semiconductor film 41 having a laterally grown crystal is formed. Here, as the laser light 101, for example, a CW (continuous wave) laser or a pseudo CW laser is used. In addition, when a semiconductor film is formed by the SLS (Sequential Lateral Crystallization) method, a pulse laser such as an excimer laser is used.

以上の方法によって、図５に示す矢印Ｄ１方向に成長したラテラル結晶を有する半導体膜４１が形成される。 By the above method, the semiconductor film 41 having a lateral crystal grown in the direction of the arrow D1 shown in FIG. 5 is formed.

続いて、フォトリソグラフィによって、図６および図１０に示すように、所定の形状を有する半導体膜４１（Ｓｉアイランド）を形成する。ここで、より性能の高いトランジスタが要求されるソースドライバ２２に関しては、図６（ｂ）および図１０（ｂ）に示すように、Ｓｉアイランドは、その長手方向が結晶成長方向Ｄ１に平行になるように形成される。一方、比較的性能の低いトランジスタでよいゲートドライバ２１に関しては、図６（ａ）に示すように、Ｓｉアイランドは、ラテラル結晶の成長方向Ｄ１とは無関係に自由に形成される。Ｓｉアイランドの配置の仕方としては、例えば、回路面積を最小化するような配置などが挙げられる。なお、図１１（ａ）には、半導体膜４１となるＳｉアイランドの長手方向が結晶成長方向Ｄ１と垂直な方向Ｄ２に沿うように形成した例を示している。 Subsequently, as shown in FIGS. 6 and 10, a semiconductor film 41 (Si island) having a predetermined shape is formed by photolithography. Here, regarding the source driver 22 that requires a transistor with higher performance, as shown in FIGS. 6B and 10B, the longitudinal direction of the Si island is parallel to the crystal growth direction D1. Formed as follows. On the other hand, with respect to the gate driver 21, which may be a transistor with relatively low performance, as shown in FIG. 6A, the Si island is freely formed regardless of the lateral crystal growth direction D1. As a method for arranging the Si islands, for example, an arrangement that minimizes the circuit area can be cited. FIG. 11A shows an example in which the longitudinal direction of the Si island to be the semiconductor film 41 is formed along the direction D2 perpendicular to the crystal growth direction D1.

次に、図７および図１１に示すように、第１のゲート絶縁膜４２ａを、例えば、厚さ３０ｎｍになるように形成した後、ソースドライバ２２内のＴＦＴ２６を構成するゲート電極４３を形成する。その後、第２のゲート絶縁膜４２ｂを、例えば、厚さ５０ｎｍになるように形成した後、ゲートドライバ２１内のＴＦＴ２５を構成するゲート電極４３を形成する。 Next, as shown in FIGS. 7 and 11, after the first gate insulating film 42a is formed to have a thickness of, for example, 30 nm, the gate electrode 43 constituting the TFT 26 in the source driver 22 is formed. . Thereafter, the second gate insulating film 42b is formed to have a thickness of 50 nm, for example, and then the gate electrode 43 constituting the TFT 25 in the gate driver 21 is formed.

これにより、各ＴＦＴ２５・２６のうち、ソースドライバ２２内に形成されているＴＦＴ２６におけるゲート絶縁層４２の厚さを、ゲートドライバ２１内に形成されているＴＦＴ２５におけるゲート絶縁層４２の厚さよりも薄くすることができる。 Thereby, the thickness of the gate insulating layer 42 in the TFT 26 formed in the source driver 22 among the TFTs 25 and 26 is thinner than the thickness of the gate insulating layer 42 in the TFT 25 formed in the gate driver 21. can do.

一般に、高性能回路領域のトランジスタの駆動電圧は、ゲート絶縁膜の厚い低性能回路領域よりも低い。このように、高性能回路であるソースドライバ２２のゲート絶縁層４２に比べて、低性能回路であるゲートドライバ２１のゲート絶縁層４２の厚さを厚くすることで、１２Ｖ程度の高い電圧が必要とされる液晶を駆動することが可能となる。 In general, the driving voltage of the transistor in the high-performance circuit region is lower than that in the low-performance circuit region where the gate insulating film is thick. As described above, by increasing the thickness of the gate insulating layer 42 of the gate driver 21, which is a low performance circuit, as compared with the gate insulating layer 42 of the source driver 22, which is a high performance circuit, a high voltage of about 12 V is required. It becomes possible to drive the liquid crystal.

最後に、図８および図４に示すように、周辺領域１０ｂ全体に窒化シリコン膜などを材料とする第１層間絶縁膜４４を形成し、その後、ソース電極４５およびドレイン電極４６を従来公知の方法によって形成する。 Finally, as shown in FIGS. 8 and 4, a first interlayer insulating film 44 made of a silicon nitride film or the like is formed on the entire peripheral region 10b, and then the source electrode 45 and the drain electrode 46 are formed by a conventionally known method. Formed by.

本実施の形態では、上記のような方法でアクティブマトリクス基板１１を製造することによって、低性能回路領域であるゲートドライバ２１では、ゲート絶縁層４２が８０ｎｍとなる。この領域は、トランジスタ特性のバラツキよりも、厚いゲート絶縁層が求められる。そこで、ラテラル結晶の成長方向Ｄ１に関係なく自由にトランジスタを配置することで、レイアウトの制限が無くなり、回路面積も小さくできる。 In the present embodiment, by manufacturing the active matrix substrate 11 by the method as described above, the gate insulating layer 42 is 80 nm in the gate driver 21 which is a low performance circuit region. This region requires a thicker gate insulating layer than the variation in transistor characteristics. Therefore, by freely arranging transistors regardless of the lateral crystal growth direction D1, there are no restrictions on the layout and the circuit area can be reduced.

これに対して、高性能回路領域であるソースドライバ２２では、ゲート絶縁層４２が３０ｎｍと薄い上に、結晶成長方向Ｄ１に平行にトランジスタを揃えて形成しているので、高移動度であり、かつ、トランジスタ特性のバラツキの小さい回路を形成することができる。 On the other hand, in the source driver 22 which is a high-performance circuit region, the gate insulating layer 42 is as thin as 30 nm and the transistors are aligned in parallel to the crystal growth direction D1, so that the mobility is high. In addition, a circuit with less variation in transistor characteristics can be formed.

なお、上記した本実施の形態では、本発明の一例として、アクティブマトリクス基板の周辺領域に設けられた各種電気回路のうち、駆動電圧のより低い第１の電気回路がソースドライバであり、駆動電圧のより高い第２の電気回路がゲートドライバであるものを挙げて説明したが、本発明はこのような構成に限定はされない。 In the above-described embodiment, as an example of the present invention, the first electric circuit having a lower driving voltage among various electric circuits provided in the peripheral region of the active matrix substrate is a source driver, and the driving voltage Although the description has been given by taking the case where the higher second electric circuit is a gate driver, the present invention is not limited to such a configuration.

ここで、駆動電圧のより低い第１の電気回路とは、均一なトランジスタ特性と高い移動度（駆動電流）を有する各ＴＦＴが設けられ、高速駆動が可能な高性能回路である。一方、駆動電圧のより高い第２の電気回路とは、第１の電気回路に比べてトランジスタ特性は低くてもよいが、より高い駆動電圧がかかるＴＦＴが設けられた低性能回路である。 Here, the first electric circuit having a lower driving voltage is a high-performance circuit that is provided with TFTs having uniform transistor characteristics and high mobility (driving current) and can be driven at high speed. On the other hand, the second electric circuit having a higher driving voltage is a low-performance circuit provided with a TFT having a higher driving voltage, although the transistor characteristics may be lower than those of the first electric circuit.

上記の高性能回路では、回路の微細化を図るために、低性能回路と比較して、各トランジスタのゲート長が短くし、ゲート絶縁層が薄くしている。さらに、高性能回路では、消費電力を低減させるために、低性能回路と比較して駆動電圧を低くしている。 In the above high-performance circuit, in order to miniaturize the circuit, the gate length of each transistor is shortened and the gate insulating layer is thinned as compared with the low-performance circuit. Furthermore, in the high performance circuit, in order to reduce the power consumption, the drive voltage is lowered compared to the low performance circuit.

上記の高性能回路としては、ＭＨｚ台の高い周波数で動作するシフトレジスタ、トランジスタに高い均一性が要求されるアナログバッファ、シリアルインターフェースなどが挙げられる。また、上記の低性能回路としては、ｋＨｚ台の低い周波数で動作するシフトレジスタ、電源回路などが挙げられる。 Examples of the high-performance circuit include a shift register that operates at a high frequency in the MHz range, an analog buffer that requires high uniformity in transistors, and a serial interface. Examples of the low performance circuit include a shift register and a power supply circuit that operate at a frequency as low as kHz.

以上のように、本発明によれば、形成する回路の用途に合わせて、ゲート絶縁膜の膜厚とトランジスタのレイアウトを変えることによって、効率よく回路を設計することが可能となる。 As described above, according to the present invention, a circuit can be efficiently designed by changing the thickness of a gate insulating film and the layout of a transistor in accordance with the use of a circuit to be formed.

なお、本実施の形態のアクティブマトリクス基板においては、基板の全領域に対してレーザーを照射し、ラテラル成長結晶を形成しているが、本発明はこのようなものに限定はされない。例えば、アクティブマトリクス基板の周辺領域の半導体膜に対してのみレーザーを照射し、ラテラル成長結晶を形成してもよい。この場合、表示領域内のトランジスタ内に含まれる半導体膜は、例えば、微細多結晶シリコン薄膜やアモルファスシリコンである。 Note that in the active matrix substrate of this embodiment, the entire region of the substrate is irradiated with laser to form a laterally grown crystal, but the present invention is not limited to this. For example, the laterally grown crystal may be formed by irradiating only the semiconductor film in the peripheral region of the active matrix substrate with laser. In this case, the semiconductor film included in the transistor in the display region is, for example, a fine polycrystalline silicon thin film or amorphous silicon.

本発明のアクティブマトリクス基板は、液晶表示装置や有機エレクトロルミネッセンス表示装置などのアクティブ駆動のパネル型表示装置に適用できる。 The active matrix substrate of the present invention can be applied to an active drive panel type display device such as a liquid crystal display device or an organic electroluminescence display device.

（ａ）は、図２に示す液晶パネルに備えられたゲートドライバの一部分の平面構成を示す模式図であり、（ｂ）は、図２に示す液晶パネルに備えられたソースドライバの一部分の平面構成を示す模式図である。(A) is a schematic diagram showing a planar configuration of a part of a gate driver provided in the liquid crystal panel shown in FIG. 2, and (b) is a plan view of a part of a source driver provided in the liquid crystal panel shown in FIG. It is a schematic diagram which shows a structure. 本発明の一実施の形態にかかる液晶表示装置に備えられた液晶パネルの概略構成を示す平面図である。It is a top view which shows schematic structure of the liquid crystal panel with which the liquid crystal display device concerning one embodiment of this invention was equipped. 図２に示す液晶パネルの表示領域に形成されたトランジスタ部分の構成を示す断面図である。FIG. 3 is a cross-sectional view illustrating a configuration of a transistor portion formed in a display area of the liquid crystal panel illustrated in FIG. 2. （ａ）は、図２に示す液晶パネルのゲートドライバ内に形成されたトランジスタ部分の構成を示す断面図である。この図は、図８（ａ）に示すゲートドライバのＸ−Ｘ’線断面図である。（ｂ）は、図２に示す液晶パネルのソースドライバ内に形成されたトランジスタ部分の構成を示す断面図である。この図は、図８（ｂ）に示すソースドライバのＹ−Ｙ’線断面図である。(A) is sectional drawing which shows the structure of the transistor part formed in the gate driver of the liquid crystal panel shown in FIG. This figure is a cross-sectional view taken along line X-X ′ of the gate driver shown in FIG. (B) is sectional drawing which shows the structure of the transistor part formed in the source driver of the liquid crystal panel shown in FIG. This figure is a cross-sectional view taken along line Y-Y 'of the source driver shown in FIG. 本発明の一実施の形態にかかる液晶パネルの製造工程を説明するための平面模式図である。It is a plane schematic diagram for demonstrating the manufacturing process of the liquid crystal panel concerning one embodiment of this invention. （ａ）は、本発明の一実施の形態にかかる液晶パネルのゲートドライバ部分の製造工程を説明するための平面模式図である。（ｂ）は、本発明の一実施の形態にかかる液晶パネルのソースドライバ部分の製造工程を説明するための平面模式図である。(A) is a plane schematic diagram for demonstrating the manufacturing process of the gate driver part of the liquid crystal panel concerning one embodiment of this invention. (B) is a plane schematic diagram for demonstrating the manufacturing process of the source driver part of the liquid crystal panel concerning one embodiment of this invention. （ａ）は、本発明の一実施の形態にかかる液晶パネルのゲートドライバ部分の製造工程を説明するための平面模式図である。（ｂ）は、本発明の一実施の形態にかかる液晶パネルのソースドライバ部分の製造工程を説明するための平面模式図である。(A) is a plane schematic diagram for demonstrating the manufacturing process of the gate driver part of the liquid crystal panel concerning one embodiment of this invention. (B) is a plane schematic diagram for demonstrating the manufacturing process of the source driver part of the liquid crystal panel concerning one embodiment of this invention. （ａ）は、本発明の一実施の形態にかかる液晶パネルのゲートドライバ部分の製造工程を説明するための平面模式図である。（ｂ）は、本発明の一実施の形態にかかる液晶パネルのソースドライバ部分の製造工程を説明するための平面模式図である。(A) is a plane schematic diagram for demonstrating the manufacturing process of the gate driver part of the liquid crystal panel concerning one embodiment of this invention. (B) is a plane schematic diagram for demonstrating the manufacturing process of the source driver part of the liquid crystal panel concerning one embodiment of this invention. 図５に示す液晶パネルのＸ−Ｘ’線断面図である。FIG. 6 is a cross-sectional view taken along line X-X ′ of the liquid crystal panel illustrated in FIG. 5. （ａ）は、図６（ａ）に示すゲートドライバのＸ−Ｘ’線断面図である。（ｂ）は、図６（ｂ）に示すソースドライバのＹ−Ｙ’線断面図である。FIG. 6A is a cross-sectional view taken along line X-X ′ of the gate driver illustrated in FIG. FIG. 6B is a sectional view taken along line Y-Y ′ of the source driver shown in FIG. （ａ）は、図７（ａ）に示すゲートドライバのＸ−Ｘ’線断面図である。（ｂ）は、図７（ｂ）に示すソースドライバのＹ−Ｙ’線断面図である。FIG. 7A is a cross-sectional view of the gate driver shown in FIG. FIG. 7B is a sectional view taken along line Y-Y ′ of the source driver shown in FIG.

Explanation of symbols

１０液晶パネル
１０ａ表示領域
１０ｂ周辺領域
１１アクティブマトリクス基板
２１ゲートドライバ（第２の電気回路）
２２ソースドライバ（第１の電気回路）
２３走査配線
２４信号配線
２５ＴＦＴ（ゲートドライバ内に形成されているトランジスタ）
２６ＴＦＴ（ソースドライバ内に形成されているトランジスタ）
３２ＴＦＴ（表示領域内に形成されているトランジスタ）
３３画素電極
４１半導体膜（結晶化Ｓｉ膜）
４２ゲート絶縁層（絶縁層）
４２ａ第１のゲート絶縁膜
４２ｂ第１のゲート絶縁膜
４３ゲート電極
４５ソース電極（ソース）
４６ドレイン電極（ドレイン）
１０１レーザー光
Ｄ１ラテラル結晶成長方向 DESCRIPTION OF SYMBOLS 10 Liquid crystal panel 10a Display area 10b Peripheral area 11 Active matrix substrate 21 Gate driver (2nd electric circuit)
22 Source driver (first electric circuit)
23 scanning wiring 24 signal wiring 25 TFT (transistor formed in the gate driver)
26 TFT (transistor formed in the source driver)
32 TFT (transistor formed in the display area)
33 Pixel electrode 41 Semiconductor film (crystallized Si film)
42 Gate insulation layer (insulation layer)
42a First gate insulating film 42b First gate insulating film 43 Gate electrode 45 Source electrode (source)
46 Drain electrode (drain)
101 Laser light D1 Lateral crystal growth direction

Claims

Provided in panel type display device,
A plurality of scanning wirings, a plurality of signal wirings arranged so as to intersect the scanning wirings, a transistor provided in the vicinity of each intersection of the wirings, and a pixel electrode connected to the transistors A display area;
A peripheral region that is located around the display region and has an electric circuit including a plurality of transistors for driving each element in the display region;
An active matrix substrate comprising:
The electric circuit includes a first electric circuit having a lower driving voltage and a second electric circuit having a higher driving voltage.
The transistor provided in the electric circuit includes a crystallized semiconductor film formed by lateral growth on a substrate,
In the transistor formed in the first electric circuit,
Along with the crystal growth direction in the semiconductor film, the source and drain constituting the transistor are arranged,
In the transistor formed in the second electric circuit,
The source and drain constituting the transistor are arranged along the crystal growth direction in the semiconductor film,
An active matrix substrate, wherein a source and a drain constituting the transistor are mixed without being along a crystal growth direction in the semiconductor film.

The first electric circuit is a source driver including a plurality of transistors for driving the signal wiring;
2. The active matrix substrate according to claim 1, wherein the second electric circuit is a gate driver including a plurality of transistors for driving the scanning wiring.

An insulating layer is provided between the semiconductor film and the gate constituting the transistor.
Among the transistors, the thickness of the insulating layer in the transistor formed in the first electric circuit is larger than the thickness of the insulating layer in the transistor formed in the second electric circuit. The active matrix substrate according to claim 1, wherein the active matrix substrate is thin.

The insulating layer includes a first insulating film and a second insulating film,
The insulating layer in the transistor formed in the first electric circuit is composed of only the first insulating film,
The insulating layer in the transistor formed in the second electric circuit is formed by stacking the first insulating film and the second insulating film. The active matrix substrate as described.

The insulating layer in each transistor formed in the display region is formed by stacking the first insulating film and the second insulating film. Active matrix substrate.

A panel type display device comprising the active matrix substrate according to claim 1.

The panel type display device according to claim 6, which is a liquid crystal display device.

It is provided in the panel type display device,
A plurality of scanning wirings, a plurality of signal wirings arranged so as to intersect the scanning wirings, a transistor provided in the vicinity of each intersection of the wirings, and a pixel electrode connected to the transistors A display area;
A peripheral region that is located around the display region and has an electric circuit including a plurality of transistors for driving each element in the display region;
A method for manufacturing an active matrix substrate comprising:
Irradiating a semiconductor film formed on a substrate with laser light to obtain a laterally grown crystallized semiconductor film;
Forming a source and a drain constituting each of the transistors,
In the step of forming the source and drain,
Among the electric circuits, the source and drain of a transistor formed in the first electric circuit having a lower driving voltage are arranged along the crystal growth direction in the semiconductor film. And forming
The active circuit characterized in that the arrangement of the source and drain of a transistor formed in a second electric circuit having a higher driving voltage is determined irrespective of the crystal growth direction in the semiconductor film. A method for manufacturing a matrix substrate.

The first electric circuit is a source driver including a plurality of transistors for driving the signal wiring;
9. The method of manufacturing an active matrix substrate according to claim 8, wherein the second electric circuit is a gate driver including a plurality of transistors for driving the scanning wiring.

A step of forming an insulating layer between the semiconductor film and a gate of the transistor;
In the step of forming the insulating layer,
Among the above transistors, the thickness of the insulating layer in the transistor formed in the first electric circuit is larger than the thickness of the insulating layer in the transistor formed in the second electric circuit. The method for manufacturing an active matrix substrate according to claim 8 or 9, wherein the thickness is reduced.

The insulating layer includes a first insulating film and a second insulating film,
In the step of forming the insulating layer,
Forming the insulating layer in the transistor formed in the first electric circuit only with the first insulating film;
The insulating layer in the transistor formed in the second electric circuit is formed by stacking the first insulating film and the second insulating film. A method for manufacturing an active matrix substrate.