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JP2010003796A - Semiconductor device and its method of manufacturing - Google Patents

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JP2010003796A
JP2010003796A JP2008160147A JP2008160147A JP2010003796A JP 2010003796 A JP2010003796 A JP 2010003796A JP 2008160147 A JP2008160147 A JP 2008160147A JP 2008160147 A JP2008160147 A JP 2008160147A JP 2010003796 A JP2010003796 A JP 2010003796A
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Japan
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substrate
recess
plating
back surface
via hole
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JP2008160147A
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Inventor
Yoshiki Kojima
善樹 小島
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

【課題】後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上する。
【解決手段】ＧａＡｓ基板１０（基板）の表面上にソース電極１２（表面電極）が形成されている。ＧａＡｓ基板１０の裏面からソース電極１２に達するようにビアホール１８が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内にストレス緩和層２０が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内に、ストレス緩和層２０を介して、Ａｕメッキ２２が形成されている。ストレス緩和層２０は、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなる。
【選択図】図１An object of the present invention is to suppress the generation of cracks due to heat in the post-process and improve the production yield and product quality.
A source electrode (surface electrode) is formed on the surface of a GaAs substrate (substrate). A via hole 18 is formed so as to reach the source electrode 12 from the back surface of the GaAs substrate 10. A stress relaxation layer 20 is formed on the back surface of the GaAs substrate 10 and in the via hole 18. An Au plating 22 is formed on the back surface of the GaAs substrate 10 and in the via hole 18 via the stress relaxation layer 20. The stress relaxation layer 20 is made of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K.
[Selection] Figure 1

Description

本発明は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法に関するものである。   The present invention relates to a semiconductor device capable of suppressing the generation of cracks due to heat in a post-process and improving the manufacturing yield and product quality, and a manufacturing method thereof.

半導体基板の表面のソース電極と、裏面電極であるＡｕメッキとがビアホールを通って接続されたＳＩＶ（Source Island Viahole）構造を有する半導体装置が提案されている（例えば、特許文献１参照）。   There has been proposed a semiconductor device having a SIV (Source Island Viahole) structure in which a source electrode on the surface of a semiconductor substrate and an Au plating as a back electrode are connected through a via hole (see, for example, Patent Document 1).

特開２００６−２１０７４５号公報JP 2006-210745 A

ＳＩＶ構造を有する半導体装置の裏面電極をＡｕＳｎ半田やＡｕＧａ半田を用いてパッケージ内の電極に接続する際、半田の熱により半導体装置が急激に熱せられる。このため、半導体基板とＡｕメッキの熱膨張率の差によるストレスの影響を受け易いビアホール近辺においてクラックが発生し、製造歩留りが大幅に低下し、製品品質が著しく低下するという問題があった。   When the back electrode of the semiconductor device having the SIV structure is connected to the electrode in the package using AuSn solder or AuGa solder, the semiconductor device is rapidly heated by the heat of the solder. For this reason, there is a problem that cracks are generated in the vicinity of a via hole that is easily affected by stress due to the difference in thermal expansion coefficient between the semiconductor substrate and the Au plating, the manufacturing yield is greatly reduced, and the product quality is significantly reduced.

本発明は、上述のような課題を解決するためになされたもので、その目的は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法を得るものである。   The present invention has been made to solve the above-described problems, and an object thereof is to suppress the generation of cracks due to heat in a post-process, and to improve the manufacturing yield and product quality, and the semiconductor device A manufacturing method is obtained.

第１の発明は、Ｇａを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の裏面から前記表面電極に達するビアホールと、前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたＡｕメッキとを備えることを特徴とする半導体装置である。 According to a first aspect of the present invention, there is provided a substrate made of a compound semiconductor containing Ga, a surface electrode formed on a surface of the substrate, a via hole reaching the surface electrode from a back surface of the substrate, a back surface of the substrate and the via hole A stress relaxation layer made of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K, and formed on the back surface of the substrate and in the via hole via the stress relaxation layer. A semiconductor device comprising the Au plating.

第２の発明は、Ｇａを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の表面に形成された第１の凹部と、前記基板の表面上及び前記第１の凹部内に形成され、前記表面電極に接続された第１のＡｕメッキと、前記基板の裏面から前記第１の凹部に達する第２の凹部と、前記基板の裏面上及び前記第２の凹部内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と、前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して形成された第２のＡｕメッキとを備えることを特徴とする半導体装置である。 According to a second aspect of the present invention, there is provided a substrate made of a compound semiconductor containing Ga, a surface electrode formed on the surface of the substrate, a first recess formed on the surface of the substrate, the surface of the substrate, and the A first Au plating formed in the first recess and connected to the front surface electrode; a second recess reaching the first recess from the back surface of the substrate; on the back surface of the substrate and the second And a stress relaxation layer made of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K, and the stress on the back surface of the substrate and in the second recess. A semiconductor device comprising a second Au plating formed through a relaxation layer.

第３の発明は、Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、前記基板の裏面上及び前記ビアホール内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してＡｕメッキを形成する工程とを備え、前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法である。 According to a third aspect of the present invention, there is provided a step of forming a surface electrode on a surface of a substrate made of a compound semiconductor containing Ga, a step of forming a resist having an opening on the back surface of the substrate, and the substrate using the resist as a mask. Is etched from the back side to form a via hole reaching the surface electrode, and a metal having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K on the back surface of the substrate and in the via hole. A step of forming a stress relaxation layer made of a material, and a step of forming Au plating on the back surface of the substrate and in the via hole through the stress relaxation layer. Processing the opening of the via hole on the back surface of the substrate into a curved surface with a curvature radius of 5 μm to 100 μm by wet etching using an etching solution A method of manufacturing a semiconductor device according to claim.

第４の発明は、Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の表面に第１の凹部を形成する工程と、前記基板の表面上及び前記第１の凹部内に、前記表面電極に接続された第１のＡｕメッキを形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第１の凹部に達する第２の凹部を形成する工程と、前記基板の裏面上及び前記第２の凹部内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して第２のＡｕメッキを形成する工程とを備え、前記第２の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第２の凹部の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法である。 According to a fourth aspect of the present invention, there is provided a step of forming a surface electrode on a surface of a substrate made of a compound semiconductor containing Ga, a step of forming a first recess on the surface of the substrate, a surface of the substrate, and the first Forming a first Au plating connected to the front surface electrode in the recess, forming a resist having an opening on the back surface of the substrate, and using the resist as a mask, the substrate as a back surface side. And a step of forming a second recess that reaches the first recess, and a linear expansion coefficient of 6 × 10 −6 to 14 × 10 − on the back surface of the substrate and in the second recess. A step of forming a stress relaxation layer made of a 6 / K metal material, and a step of forming a second Au plating on the back surface of the substrate and in the second recess through the stress relaxation layer. , When forming the second recess By wet etching using a bromide-based etching solution, the opening of the second recess in the rear surface of the substrate, a manufacturing method of a semiconductor device characterized by machining a curved surface radius of curvature 5 m to 100 m.

本発明により、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。   By this invention, generation | occurrence | production of the crack by the heat | fever of a post process can be suppressed, and a manufacturing yield and product quality can be improved.

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。３０μｍ〜３００μｍに薄板化されたＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６が形成されている。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing a semiconductor device according to the first embodiment of the present invention. On the surface of a GaAs substrate 10 (substrate) thinned to 30 μm to 300 μm, a source electrode 12 (surface electrode) and drain electrode 14 that are ohmic electrodes and a gate electrode 16 that is a Schottky electrode are formed.

ＧａＡｓ基板１０の裏面からソース電極１２の直下に達するようにビアホール１８が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内にストレス緩和層２０が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内に、ストレス緩和層２０を介して、裏面電極となるＡｕメッキ２２が形成されている。Ａｕメッキ２２は、ビアホール１８を通ってソース電極１２と接続されている。   A via hole 18 is formed so as to reach directly below the source electrode 12 from the back surface of the GaAs substrate 10. A stress relaxation layer 20 is formed on the back surface of the GaAs substrate 10 and in the via hole 18. An Au plating 22 serving as a back electrode is formed on the back surface of the GaAs substrate 10 and in the via hole 18 via a stress relaxation layer 20. The Au plating 22 is connected to the source electrode 12 through the via hole 18.

ストレス緩和層２０は、線膨張係数がＧａＡｓ基板１０とＡｕメッキ２２の中間の値の金属材料、即ち線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなる。本実施の形態では、Ｔｉ、Ｐｔ、Ｎｉなどの金属材料からなる単層のストレス緩和層２０が蒸着、スパッタ、メッキなどの成膜方法により形成されている。 The stress relaxation layer 20 is made of a metal material having a linear expansion coefficient intermediate between the GaAs substrate 10 and the Au plating 22, that is, a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K. In the present embodiment, a single stress relaxation layer 20 made of a metal material such as Ti, Pt, or Ni is formed by a film forming method such as vapor deposition, sputtering, or plating.

上記のようにストレス緩和層２０を設けたことで、後工程で熱が加わった場合でもＧａＡｓ基板１０とＡｕメッキ２２の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。   By providing the stress mitigating layer 20 as described above, stress due to the difference in thermal expansion coefficient between the GaAs substrate 10 and the Au plating 22 can be relieved even when heat is applied in the subsequent process, so that cracks due to heat in the subsequent process are reduced. Occurrence can be suppressed, and production yield and product quality can be improved.

実施の形態２．
図２は、本発明の実施の形態２に係る半導体装置を示す断面図である。ストレス緩和層２０が複数層で形成されていること以外は実施の形態１と同様である。これにより、実施の形態１よりも柔軟な構造となるため、より効果的にクラックの発生を抑制することができる。 Embodiment 2. FIG.
FIG. 2 is a sectional view showing a semiconductor device according to the second embodiment of the present invention. Except that the stress relaxation layer 20 is formed of a plurality of layers, it is the same as in the first embodiment. Thereby, since it becomes a more flexible structure than Embodiment 1, generation | occurrence | production of a crack can be suppressed more effectively.

実施の形態３．
図３は、本発明の実施の形態３に係る半導体装置を示す断面図である。ビアホール１８内及びビアホール１８近傍においてＡｕメッキ２２上にＮｉメッキ２４が形成されている。その他の構成は実施の形態１と同様である。 Embodiment 3 FIG.
FIG. 3 is a cross-sectional view showing a semiconductor device according to Embodiment 3 of the present invention. An Ni plating 24 is formed on the Au plating 22 in the via hole 18 and in the vicinity of the via hole 18. Other configurations are the same as those of the first embodiment.

Ｎｉメッキ２４はＡｕＳｎやＡｕＧａと交わりにくい。このため、半導体装置をこれらの半田を用いてパッケージに固定する際に、半田がビアホール１８内へ浸入するのを抑制することができる。従って、ビアホール１８内における半田の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態１と同様の効果も得ることができる。   The Ni plating 24 is difficult to intersect with AuSn or AuGa. For this reason, when fixing a semiconductor device to a package using these solders, it can suppress that a solder penetrate | invades into the via hole 18. FIG. Therefore, the generation of cracks due to the thermal expansion of solder in the via hole 18 can be suppressed. In addition, the same effects as those of the first embodiment can be obtained.

実施の形態４．
図４は、本発明の実施の形態４に係る半導体装置を示す断面図である。ビアホール１８内及びビアホール１８近傍においてＡｕメッキ２２上にＮｉメッキ２４が形成されている。その他の構成は実施の形態２と同様である。これにより、実施の形態２，３と同様の効果を得ることができる。 Embodiment 4 FIG.
FIG. 4 is a sectional view showing a semiconductor device according to the fourth embodiment of the present invention. An Ni plating 24 is formed on the Au plating 22 in the via hole 18 and in the vicinity of the via hole 18. Other configurations are the same as those of the second embodiment. Thereby, the same effect as Embodiments 2 and 3 can be obtained.

実施の形態５．
図５は、本発明の実施の形態５に係る半導体装置を示す断面図である。Ａｕメッキ２２上にＡｕＳｎ膜２６が蒸着法により形成されている。なお、ＡｕＳｎ膜２６の代わりにＡｕＧａ膜を形成してもよい。その他の構成は実施の形態２と同様である。 Embodiment 5 FIG.
FIG. 5 is a sectional view showing a semiconductor device according to the fifth embodiment of the present invention. An AuSn film 26 is formed on the Au plating 22 by vapor deposition. In place of the AuSn film 26, an AuGa film may be formed. Other configurations are the same as those of the second embodiment.

後工程において、半導体装置全体を緩やかに昇温してＡｕＳｎ膜２６を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するＡｕＳｎ半田を用いなくてもよいため、クラックの発生を抑制することができる。その他、実施の形態２と同様の効果を得ることができる。   In the subsequent process, the temperature of the entire semiconductor device is gradually raised and the AuSn film 26 is melted to be fixed in the package. Therefore, since it is not necessary to use AuSn solder that generates a rapid thermal stress, the occurrence of cracks can be suppressed. In addition, the same effects as those of the second embodiment can be obtained.

実施の形態６．
図６は、本発明の実施の形態６に係る半導体装置を示す断面図である。ビアホール１８内及びビアホール１８近傍においてＡｕメッキ２２上にＮｉメッキ２４が形成されている。その他の構成は実施の形態５と同様である。このＮｉメッキ２４により、ＡｕＳｎ膜２６の溶融時にビアホール１８内のＡｕＳｎ膜２６をビアホール１８の外に排出することができる。従って、ビアホール１８内でのＡｕＳｎ膜２６の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態５と同様の効果を得ることができる。 Embodiment 6 FIG.
FIG. 6 is a sectional view showing a semiconductor device according to the sixth embodiment of the present invention. An Ni plating 24 is formed on the Au plating 22 in the via hole 18 and in the vicinity of the via hole 18. Other configurations are the same as those of the fifth embodiment. By this Ni plating 24, the AuSn film 26 in the via hole 18 can be discharged out of the via hole 18 when the AuSn film 26 is melted. Therefore, the generation of cracks due to the thermal expansion of the AuSn film 26 in the via hole 18 can be suppressed. In addition, the same effects as in the fifth embodiment can be obtained.

実施の形態７．
本発明の実施の形態７に係る半導体装置の製造方法について図面を用いて説明する。まず、図７に示すように、ＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６を形成する。そして、ＧａＡｓ基板１０の裏面上に、開口を有するレジスト２８を形成する。 Embodiment 7 FIG.
A method for manufacturing a semiconductor device according to Embodiment 7 of the present invention will be described with reference to the drawings. First, as shown in FIG. 7, a source electrode 12 (surface electrode) and drain electrode 14 that are ohmic electrodes and a gate electrode 16 that is a Schottky electrode are formed on the surface of a GaAs substrate 10 (substrate). Then, a resist 28 having an opening is formed on the back surface of the GaAs substrate 10.

次に、図８に示すように、レジスト２８をマスクとしてＧａＡｓ基板１０を裏面側からエッチングして、ソース電極１２に達するビアホールを形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、ＧａＡｓ基板１０の裏面におけるビアホール１８の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工する。その後、レジスト２８を除去する。   Next, as shown in FIG. 8, the GaAs substrate 10 is etched from the back surface side using the resist 28 as a mask to form a via hole reaching the source electrode 12. At this time, the opening of the via hole 18 on the back surface of the GaAs substrate 10 is processed into a curved surface having a curvature radius of 5 μm to 100 μm by wet etching using a bromide-based etching solution. Thereafter, the resist 28 is removed.

次に、図９に示すように、ＧａＡｓ基板１０の裏面上及びビアホール１８内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層２０を形成する。そして、ＧａＡｓ基板１０の裏面上及びビアホール１８内に、ストレス緩和層２０を介して、裏面電極となるＡｕメッキ２２を形成する。 Next, as shown in FIG. 9, a stress relaxation layer 20 made of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K is formed on the back surface of the GaAs substrate 10 and in the via hole 18. To do. Then, an Au plating 22 serving as a back electrode is formed on the back surface of the GaAs substrate 10 and in the via hole 18 via the stress relaxation layer 20.

このようにビアホール１８の開口部を曲率半径５μｍ〜１００μｍの曲面状に加工することにより、ストレスがビアホール１８近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。   By processing the opening of the via hole 18 into a curved surface having a curvature radius of 5 μm to 100 μm in this way, stress can be prevented from concentrating in the vicinity of the via hole 18, and the generation of cracks can be further suppressed.

実施の形態８．
図１０は、本発明の実施の形態８に係る半導体装置を示す断面図である。３０μｍ〜３００μｍに薄板化されたＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６が形成されている。 Embodiment 8 FIG.
FIG. 10 is a sectional view showing a semiconductor device according to the eighth embodiment of the present invention. On the surface of a GaAs substrate 10 (substrate) thinned to 30 μm to 300 μm, a source electrode 12 (surface electrode) and drain electrode 14 that are ohmic electrodes and a gate electrode 16 that is a Schottky electrode are formed.

ＧａＡｓ基板１０の表面に第１の凹部３０が形成されている。ＧａＡｓ基板１０の表面上及び第１の凹部３０内に第１のＡｕメッキ３２が形成されている。第１のＡｕメッキ３２はソース電極１２に接続されている。   A first recess 30 is formed on the surface of the GaAs substrate 10. A first Au plating 32 is formed on the surface of the GaAs substrate 10 and in the first recess 30. The first Au plating 32 is connected to the source electrode 12.

ＧａＡｓ基板１０の裏面から第１の凹部３０に達するように第２の凹部３４が形成されている。ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に複数層のストレス緩和層２０が形成されている。ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に、ストレス緩和層２０を介して第２のＡｕメッキ３６が形成されている。   A second recess 34 is formed so as to reach the first recess 30 from the back surface of the GaAs substrate 10. A plurality of stress relaxation layers 20 are formed on the back surface of the GaAs substrate 10 and in the second recess 34. A second Au plating 36 is formed on the back surface of the GaAs substrate 10 and in the second recess 34 via the stress relaxation layer 20.

ストレス緩和層２０は、線膨張係数がＧａＡｓ基板１０と第２のＡｕメッキ３６の中間の値の金属材料、即ち線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなる。本実施の形態では、Ｔｉ、Ｐｔ、Ｎｉなどの金属材料からなる複数層のストレス緩和層２０が蒸着、スパッタ、メッキなどの成膜方法により形成されている。 The stress relaxation layer 20 is made of a metal material having a linear expansion coefficient intermediate between the GaAs substrate 10 and the second Au plating 36, that is, a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K. Become. In the present embodiment, a plurality of stress relaxation layers 20 made of a metal material such as Ti, Pt, and Ni are formed by a film forming method such as vapor deposition, sputtering, or plating.

上記のようにストレス緩和層２０を設けたことで、後工程で熱が加わった場合でもＧａＡｓ基板１０と第２のＡｕメッキ３６の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。   By providing the stress relaxation layer 20 as described above, stress due to the difference in thermal expansion coefficient between the GaAs substrate 10 and the second Au plating 36 can be reduced even when heat is applied in the subsequent process. It is possible to suppress the generation of cracks and improve the production yield and product quality.

また、第２の凹部３４の外側において第２のＡｕメッキ３６上にＡｕＳｎ膜２６が蒸着法により形成されている。なお、ＡｕＳｎ膜２６の代わりにＡｕＧａ膜を形成してもよい。これにより、後工程において、半導体装置全体を緩やかに昇温してＡｕＳｎ膜２６を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するＡｕＳｎ半田を用いなくてもよいため、クラックの発生を抑制することができる。   In addition, an AuSn film 26 is formed on the second Au plating 36 outside the second recess 34 by a vapor deposition method. In place of the AuSn film 26, an AuGa film may be formed. As a result, in the subsequent process, the temperature of the entire semiconductor device is gradually raised and the AuSn film 26 is melted to be fixed in the package. Therefore, since it is not necessary to use AuSn solder that generates a rapid thermal stress, the occurrence of cracks can be suppressed.

実施の形態９．
図１１は、本発明の実施の形態９に係る半導体装置を示す断面図である。第２の凹部３４内及び第２の凹部３４近傍において第２のＡｕメッキ３６上にＮｉメッキ２４が形成されている。その他の構成は実施の形態８と同様である。これにより、後工程においてＡｕＳｎ膜２６が第２の凹部３４内へ浸入するのを抑制することができる。従って、第２の凹部３４内でのＡｕＳｎ膜２６の熱膨張によるクラックの発生を抑制することができる。 Embodiment 9 FIG.
FIG. 11 is a sectional view showing a semiconductor device according to the ninth embodiment of the present invention. An Ni plating 24 is formed on the second Au plating 36 in the second recess 34 and in the vicinity of the second recess 34. Other configurations are the same as those in the eighth embodiment. Thereby, it is possible to prevent the AuSn film 26 from entering the second recess 34 in a subsequent process. Therefore, the generation of cracks due to the thermal expansion of the AuSn film 26 in the second recess 34 can be suppressed.

実施の形態１０．
本発明の実施の形態１０に係る半導体装置の製造方法について図面を用いて説明する。まず、図１２に示すように、ＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６を形成する。ＧａＡｓ基板１０の表面に第１の凹部３０を形成する。ＧａＡｓ基板１０の表面上及び第１の凹部３０内に、ソース電極１２に接続された第１のＡｕメッキ３２を形成する。そして、ＧａＡｓ基板１０の裏面上に、開口を有するレジスト２８を形成する。 Embodiment 10 FIG.
A method for manufacturing a semiconductor device according to Embodiment 10 of the present invention will be described with reference to the drawings. First, as shown in FIG. 12, a source electrode 12 (surface electrode) and drain electrode 14 that are ohmic electrodes and a gate electrode 16 that is a Schottky electrode are formed on the surface of a GaAs substrate 10 (substrate). A first recess 30 is formed on the surface of the GaAs substrate 10. A first Au plating 32 connected to the source electrode 12 is formed on the surface of the GaAs substrate 10 and in the first recess 30. Then, a resist 28 having an opening is formed on the back surface of the GaAs substrate 10.

次に、図１３に示すように、レジスト２８をマスクとしてＧａＡｓ基板１０を裏面側からエッチングして、第１の凹部３０に達する第２の凹部３４を形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、ＧａＡｓ基板１０の裏面における第２の凹部３４の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工する。その後、レジスト２８を除去する。   Next, as shown in FIG. 13, the GaAs substrate 10 is etched from the back side using the resist 28 as a mask to form a second recess 34 that reaches the first recess 30. At this time, the opening of the second recess 34 on the back surface of the GaAs substrate 10 is processed into a curved surface with a radius of curvature of 5 μm to 100 μm by wet etching using a bromide-based etchant. Thereafter, the resist 28 is removed.

次に、図１４に示すように、ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層２０を形成する。そして、ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に、ストレス緩和層２０を介して、裏面電極となる第２のＡｕメッキ３６を形成する。第２の凹部３４の外側において第２のＡｕメッキ３６上にＡｕＳｎ膜２６を蒸着法により形成する。 Next, as shown in FIG. 14, a stress relaxation layer made of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K on the back surface of the GaAs substrate 10 and in the second recess 34. 20 is formed. Then, a second Au plating 36 serving as a back electrode is formed on the back surface of the GaAs substrate 10 and in the second recess 34 via the stress relaxation layer 20. An AuSn film 26 is formed on the second Au plating 36 outside the second recess 34 by vapor deposition.

上記のように第２の凹部３４の開口部を曲率半径５μｍ〜１００μｍの曲面状に加工することにより、ストレスが第２の凹部３４近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。   Since the stress can be prevented from concentrating in the vicinity of the second concave portion 34 by processing the opening of the second concave portion 34 into a curved surface having a curvature radius of 5 μm to 100 μm as described above, generation of cracks is prevented. Further suppression can be achieved.

なお、上記の実施の形態１〜１０では基板としてＧａＡｓ基板１０を用いたが、これに限らず、Ｇａを含む化合物半導体からなる基板、例えばＧａＮ基板を用いることができる。   In the first to tenth embodiments, the GaAs substrate 10 is used as the substrate. However, the present invention is not limited to this, and a substrate made of a compound semiconductor containing Ga, for example, a GaN substrate can be used.

本発明の実施の形態１に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態２に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 3 of this invention. 本発明の実施の形態４に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 4 of this invention. 本発明の実施の形態５に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 5 of this invention. 本発明の実施の形態６に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 6 of this invention. 本発明の実施の形態７に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 7 of this invention. 本発明の実施の形態７に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 7 of this invention. 本発明の実施の形態７に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 7 of this invention. 本発明の実施の形態８に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 8 of this invention. 本発明の実施の形態９に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態１０に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 10 of this invention. 本発明の実施の形態１０に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 10 of this invention. 本発明の実施の形態１０に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 10 of this invention.

符号の説明Explanation of symbols

１０ ＧａＡｓ基板（基板）
１２ ソース電極（表面電極）
１８ ビアホール
２０ ストレス緩和層
２２ Ａｕメッキ
２４ Ｎｉメッキ
２６ ＡｕＳｎ膜
２８ レジスト
３０ 第１の凹部
３２ 第１のＡｕメッキ
３４ 第２の凹部
３６ 第２のＡｕメッキ 10 GaAs substrate (substrate)
12 Source electrode (surface electrode)
18 Via hole 20 Stress relaxation layer 22 Au plating 24 Ni plating 26 AuSn film 28 Resist 30 First recess 32 First Au plating 34 Second recess 36 Second Au plating

Claims (10)

Ｇａを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の裏面から前記表面電極に達するビアホールと、
前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたＡｕメッキとを備えることを特徴とする半導体装置。 A substrate made of a compound semiconductor containing Ga;
A surface electrode formed on the surface of the substrate;
A via hole reaching the surface electrode from the back surface of the substrate;
A stress relieving layer formed of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K on the back surface of the substrate and in the via hole; and on the back surface of the substrate and in the via hole, A semiconductor device comprising Au plating formed through the stress relieving layer. 前記ビアホール内において前記Ａｕメッキ上に形成されたＮｉメッキを更に備えることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, further comprising Ni plating formed on the Au plating in the via hole. 前記Ａｕメッキ上に形成されたＡｕＳｎ膜又はＡｕＧａ膜を更に備えることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, further comprising an AuSn film or an AuGa film formed on the Au plating. 前記基板の裏面における前記ビアホールの開口部は、曲率半径５μｍ〜１００μｍの曲面状に加工されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the opening of the via hole on the back surface of the substrate is processed into a curved surface having a curvature radius of 5 μm to 100 μm. Ｇａを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の表面に形成された第１の凹部と、
前記基板の表面上及び前記第１の凹部内に形成され、前記表面電極に接続された第１のＡｕメッキと、
前記基板の裏面から前記第１の凹部に達する第２の凹部と、
前記基板の裏面上及び前記第２の凹部内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と、
前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して形成された第２のＡｕメッキとを備えることを特徴とする半導体装置。 A substrate made of a compound semiconductor containing Ga;
A surface electrode formed on the surface of the substrate;
A first recess formed on the surface of the substrate;
A first Au plating formed on the surface of the substrate and in the first recess and connected to the surface electrode;
A second recess reaching the first recess from the back surface of the substrate;
A stress relaxation layer made of a metal material formed on the back surface of the substrate and in the second recess and having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K;
A semiconductor device, comprising: a second Au plating formed on the back surface of the substrate and in the second recess through the stress relieving layer. 前記第２の凹部内において前記第２のＡｕメッキ上に形成されたＮｉメッキを更に備えることを特徴とする請求項５に記載の半導体装置。   The semiconductor device according to claim 5, further comprising Ni plating formed on the second Au plating in the second recess. 前記第２の凹部の外側において前記第２のＡｕメッキ上に形成されたＡｕＳｎ膜又はＡｕＧａ膜を更に備えることを特徴とする請求項５又は６に記載の半導体装置。   7. The semiconductor device according to claim 5, further comprising an AuSn film or an AuGa film formed on the second Au plating outside the second recess. 8. 前記基板の裏面における前記第２の凹部の開口部は、曲率半径５μｍ〜１００μｍの曲面状に加工されていることを特徴とする請求項５〜７の何れか１項に記載の半導体装置。   8. The semiconductor device according to claim 5, wherein the opening of the second recess on the back surface of the substrate is processed into a curved surface having a curvature radius of 5 μm to 100 μm. Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、
前記基板の裏面上及び前記ビアホール内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してＡｕメッキを形成する工程とを備え、
前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法。 Forming a surface electrode on the surface of a substrate made of a compound semiconductor containing Ga;
Forming a resist having an opening on the back surface of the substrate;
Etching the substrate from the back side using the resist as a mask to form a via hole reaching the surface electrode;
Forming a stress relaxation layer made of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K on the back surface of the substrate and in the via hole;
Forming Au plating on the back surface of the substrate and in the via hole through the stress relieving layer,
When forming the via hole, the opening of the via hole on the back surface of the substrate is processed into a curved surface with a radius of curvature of 5 μm to 100 μm by wet etching using a bromide-based etchant. Production method. Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の表面に第１の凹部を形成する工程と、
前記基板の表面上及び前記第１の凹部内に、前記表面電極に接続された第１のＡｕメッキを形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第１の凹部に達する第２の凹部を形成する工程と、
前記基板の裏面上及び前記第２の凹部内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して第２のＡｕメッキを形成する工程とを備え、
前記第２の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第２の凹部の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法。 Forming a surface electrode on the surface of a substrate made of a compound semiconductor containing Ga;
Forming a first recess on the surface of the substrate;
Forming a first Au plating connected to the surface electrode on the surface of the substrate and in the first recess;
Forming a resist having an opening on the back surface of the substrate;
Etching the substrate from the back side using the resist as a mask to form a second recess reaching the first recess;
Forming a stress relaxation layer made of a metal material having a linear expansion coefficient of 6 × 10 −6 to 14 × 10 −6 / K on the back surface of the substrate and in the second recess;
Forming a second Au plating on the back surface of the substrate and in the second recess through the stress relieving layer,
When forming the second recess, the opening of the second recess on the back surface of the substrate is processed into a curved surface with a radius of curvature of 5 μm to 100 μm by wet etching using a bromide-based etchant. A method of manufacturing a semiconductor device.
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