JP2010098277A

JP2010098277A - 半導体素子およびその製造方法

Info

Publication number: JP2010098277A
Application number: JP2009004552A
Authority: JP
Inventors: Min Soo Yoo; 敏秀劉
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2008-10-20
Filing date: 2009-01-13
Publication date: 2010-04-30
Also published as: CN101728309A; KR100996800B1; US20100096701A1; US7927962B2; TW201017814A; KR20100043493A

Abstract

【課題】高価のＳＯＩウエハーを用いることなく、バルクシリコンウエハーを用いて、さらに向上した半導体素子を製造することが可能な方法の提供。
【解決手段】本発明の半導体素子の製造方法は、半導体基板１０上にバッファ膜１２、１４を形成する段階と、バッファ膜を第１方向にパターニングし、所定の間隔で離れているバッファ膜パターンを形成する段階と、バッファ膜パターンの上およびバッファ膜パターン同士の間に半導体エピタキシャル層１８を形成する段階と、第１方向と交差する第２方向に少なくともバッファ膜パターンの側壁を露出させる第１トレンチ３００を形成する段階と、第１トレンチを介して露出されたバッファ膜パターンを選択的に除去する段階と、バッファ膜パターンが除去された領域に埋め込み絶縁膜２２を形成する段階と、第１方向に埋め込み絶縁膜の間に介在された半導体エピタキシャル層の一部を除去して第２トレンチ４００を形成する段階と、第１トレンチおよび第２トレンチに素子隔離膜３００ａ、４００ａを形成する段階とを含む。
【選択図】図８ｂ

Description

本発明は、半導体素子およびその製造方法に係り、より詳しくは、バルクシリコンの内部に埋め込み絶縁膜を形成する方法およびそれによって製造した半導体素子に関する。

半導体素子の製造工程が微細化するにつれて、１つのトランジスタおよび１つのキャパシタを単位メモリセルに構成したＤＲＡＭを製造するにおいて技術的に最も難しい部分は、短チャネル効果(short channel effect)を改善しながら十分なデータ保持時間(data retention time)を維持することと、狭い面積で誘電損失(dielectric leakage)を最小にしながら十分なキャパシタンスを持つキャパシタを製造することに分けられる。特にＤＲＡＭの動作に必要なキャパシタンスを満足させるとともに信頼性を確保することが可能なキャパシタを製造することは技術的に限界に達しており、これは工程的に非常に難しい技術である。このような問題を解決するための方法として、トランジスタのフローティングボディ効果(floating body effect)を用いた１ＴＤＲＡＭに関する多くの研究が行われている。

一方、既存の１Ｔ−１ＣＤＲＡＭ素子は電荷がキャパシタに蓄積されるが、これに対し、１ＴＤＲＡＭはトランジスタのボディに電荷が蓄積されるときにしきい値電圧（ＶＴ）が変わることを利用してメモリとして使用する。一般に、１ＴＤＲＡＭのメモリセルを構成するトランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）ウエハーを用いて製造する。ところが、ＳＯＩウエハーは、価格が高いため経済性が低下するという欠点があり、１Ｔ−ＤＲＡＭセルを動作させるための外部回路もＳＯＩウエハー上に製造しなければならない。

ＳＯＩウエハーの低い経済性を克服するために、バルクシリコンウエハーを用いて１ＴＤＲＡＭを製造する方法が提案された。この方法は、フローティングボディセル(Floating Body Cell)を実現するために、例えば深いＮ型ウェルの内部にＰ型ウェルを形成してフローティングボディを浮遊状態にするが、バルクシリコンウエハーを用いるため、相対的に経済性は向上できるが、Ｎ型ウェルとＰ型ウェルの界面から発生する漏れ電流のせいで十分なデータ保持時間を確保することができないという問題点がある。

そこで、本発明は、高価のＳＯＩウエハーを用いることなく、バルクシリコンウエハーを用いて、さらに向上した半導体素子を製造することが可能な方法を提供することを目的とする。

特に、本発明は、１つのトランジスタからメモリセルを構成する１ＴＤＲＡＭのフローティングボディセルを形成するために、バルクシリコンウエハーを用いてその内部に埋め込み絶縁膜を形成する方法を提供することを目的とする。

上記目的を達成するために、本発明のある観点によれば、（Ａ）半導体基板上にバッファ膜を形成する段階と、（Ｂ）バッファ膜を第１方向にパターニングし、所定の間隔で離れているバッファ膜パターンを形成する段階と、（Ｃ）バッファ膜パターンの上およびバッファ膜パターン同士の間に半導体エピタキシャル層を形成する段階と、（Ｄ）第１方向と交差する第２方向に少なくともバッファ膜パターンの側壁を露出させる第１トレンチを形成する段階と、（Ｅ）第１トレンチを介して露出されたバッファ膜パターンを選択的に除去する段階と、（Ｆ）バッファ膜パターンが除去された領域に埋め込み絶縁膜を形成する段階と、（Ｇ）第１方向に埋め込み絶縁膜の間に介在された半導体エピタキシャル層の一部を除去して第２トレンチを形成する段階と、（Ｈ）第１トレンチおよび第２トレンチに素子隔離膜を形成する段階とを含む、半導体素子の製造方法を提供する。

本発明に係る半導体素子は、上述した半導体素子の製造方法によって製造され、特に半導体基板上に形成された半導体エピタキシャル層が側面方向には素子隔離膜によって隔離され、下面方向には埋め込み絶縁膜によって前記半導体基板から隔離されて形成される。ここで、素子隔離膜は前記埋め込み絶縁膜より深く形成できる。

ひいては、本発明に係る方法によって製造された半導体素子は、素子隔離膜および埋め込み絶縁膜によって隔離された半導体エピタキシャル層上に形成されたゲートと、ゲートの下部の半導体エピタキシャル層内に形成されたソース領域と、ゲートの下部の半導体エピタキシャル層内に形成され、ソース領域から離れているドレイン領域とを含む。特に、ソース領域およびドレイン領域は埋め込み絶縁膜に到達する深さに形成され、ソース領域とドレイン領域との間の半導体エピタキシャル層の一部は浮遊状態のチャネルボディになるフローティングボディセルとして実現できる。

本発明によれば、バルクシリコンウエハーの内部に埋め込み絶縁膜を形成することにより、従来のＳＯＩウエハーと同一の効果を得ることができる。特に、埋め込み絶縁膜が熱酸化膜によって形成できるから、従来のＳＯＩウエハーを用いて形成した場合に比べてシリコンと絶縁膜の界面の欠陥が少ない。よって、本発明に係る方法によってフローティングボディセルを構成する場合、１ＴＤＲＡＭの難題の一つであるデータ保持時間改善の面でさらに有利である。また、バルクシリコンを用いるため、従来のＳＯＩウエハーを用いる場合より半導体素子の製造コストを低めることができ、フローティングボディセルの下部にＮ型およびＰ型ウェルを形成する従来の場合に比べてもセルアレイのデータ保持問題を改善することができる。

ひいては、本発明によれば、埋め込み絶縁膜の形成に熱酸化工程および蒸着工程の両方ともを用いることが可能である。また、従来のＳＯＩウエハーを用いる場合には、メモリ領域周囲の周辺回路もＳＯＩウエハー上に形成しなければならなかったが、本発明によれば、メモリ領域にのみ選択的に埋め込み絶縁膜を形成することができるので、周辺回路は既存のＤＲＡＭに使用される外部回路をそのまま用いることができるという利点がある。

本発明に係る半導体素子の製造工程を説明するための半導体基板の平面図である。図１ａのI−I線に沿った断面図である。本発明に係る半導体素子の製造工程を説明するための半導体基板の平面図である。図２ａのI−I線に沿った断面図である。本発明に係る半導体素子の製造工程を説明するための半導体基板の平面図である。図３ａのI−I線に沿った断面図である。本発明に係る半導体素子の製造工程を説明するための半導体基板の平面図である。図４ａのI−I線に沿った断面図である。図４ａのII−II線に沿った断面図である。図４ａのII’−II’線に沿った断面図である。本発明に係る半導体素子の製造工程を説明するための半導体基板の平面図である。図５ａのI−I線に沿った断面図である。図５ａのII−II線に沿った断面図である。図５ａのII’−II’線に沿った断面図である。本発明に係る半導体素子の製造工程を説明するための半導体基板の平面図である。図６ａのI−I線に沿った断面図である。図６ａのII−II線に沿った断面図である。図６ａのII’−II’線に沿った断面図である。本発明に係る半導体素子の製造工程を説明するための半導体基板の平面図である。図７ａのI−I線に沿った断面図である。図７ａのII−II線に沿った断面図である。本発明に係る半導体素子の製造方法を用いてフローティングボディセルを形成した例を示すもので、半導体基板を上方から眺めた平面図である。図８ａのI−I線に沿った断面図である。図８ｂのII−II線に沿った断面図である。

以下に添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。なお、断面図は切断面を表している。

まず、図１ａおよび図１ｂを参照すると、バルク半導体基板１０として、例えばシリコン基板上にバッファ膜を形成する。バッファ膜は、半導体基板１０に対して選択的エッチングが可能な選択的エッチング層１２、および後続の工程で半導体エピタキシャル層に対するシードとして使用されるシード層１４から構成できる。バッファ膜として選択的エッチング層１２のみを用いることも可能であるが、後続の工程で形成されるべき半導体エピタキシャル層に格子定数の差異によって欠陥が発生することを防止するために、シード層１４を選択的エッチング層１２上に形成することが好ましい。しかも、シリコン基板を用いる場合、選択的エッチング層１２としてＳｉＧｅを使用することができるが、半導体基板１０に対する選択的エッチングが可能な材質であればこれに限定されない。ひいては、選択的エッチング層１２およびシード層１４はエピタキシャル成長法(epitaxial growth method)を用いて形成することができ、シード層１４上には後続のパターニング工程に使用されるマスク膜１６を形成する。

次に、図２ａおよび図２ｂを参照すると、マスク膜１６を用いてフォトエッチング工程によってバッファ膜をパターニングする。これにより、バッファ膜は第１方向にパターニングされたバッファ膜パターン、すなわち選択的エッチング層パターン１２ａおよびシード層パターン１４ａが形成され、それぞれのバッファ膜パターンは互に間隔（２００）だけ離隔して形成される。その後、図３ａおよび図３ｂに示すように、形成された構造物上に半導体エピタキシャル層１８としてシリコンエピタキシャル層を形成する。この際、バッファ膜パターンの間に露出された半導体基板１０の上およびバッファ膜パターンの上（すなわち、シード層パターン１４ａの上）にシリコンエピタキシャル層が形成される。ここで、半導体基板１０上に形成され、バッファ膜パターンの間に介在される部分２０は、後続のバッファ膜パターンの選択的エッチング（すなわち、選択的エッチング層１２ａの除去）工程の後に半導体エピタキシャル層１８を支持する。

次に、図４ａ〜図４ｄを参照すると、バッファ膜パターンと交差する方向、すなわち第１方向と交差する第２方向に第１トレンチ３００を形成する。例えば、第１トレンチ３００は、フォト工程およびエッチング工程を用いて半導体エピタキシャル層１８、シード層パターン１４ａおよび選択的エッチング層パターン１２ａを部分的に除去して形成し、工程マージンを確保するために、半導体基板１０の一部を除去する深さで形成することが好ましいが、第１トレンチ３００によって少なくとも選択的エッチング層パターン１２ａの側壁が露出できればよい。このように露出された選択的エッチング層パターン１２ａは、後続のエッチング工程によって選択的に除去される。ひいては、第２方向に形成された第１トレンチ３００は、バッファ膜パターンと所定の角度で交差する方向に形成されるが、好ましくは以前工程で形成されたバッファ膜パターンを垂直に横切る方向に形成できる。

次に、図５ａ〜図５ｄを参照すると、第１トレンチ３００によって露出された選択的エッチング層パターン１２ａを除去する。この際、選択的エッチング層パターン１２ａは選択的エッチング工程によって除去できる。特に、選択的エッチング層としてＳｉＧｅが使用された場合、ウェットエッチング工程によって選択的に除去できるが、例えばＨＮＯ３（７０％）、ＨＦ（４９％）、ＣＨ３ＣＯＯＨ（９９．９％）およびＨ２Ｏからなるポリシリコンエッチング液に脱イオン水(deionized water)を添加した溶液を用いて除去することができる。ウェットエッチングによって選択的エッチング層パターン１２ａが除去されると、半導体エピタキシャル層１８と半導体基板１０との間に空の空間１２ｂが形成される。この際、半導体エピタキシャル層１８は、以前工程で半導体基板１０上に形成されてバッファパターンの間に介在される部分２０によって支持される構造になる。

次に、図６ａ〜図６ｄを参照すると、選択的エッチング層パターン１２ａの除去によって生じた空間１２ｂに埋め込み絶縁膜２２を形成する。埋め込み絶縁膜２２の形成は熱酸化工程、ＣＶＤ(chemical vapor deposition)法などを用いることができる。この際、第１トレンチ３００が露出された状態で埋め込み絶縁膜２２が形成され、これにより第１トレンチ３００の内壁に絶縁膜２２ａが形成され得る。埋め込み絶縁膜２２は、半導体基板１０および半導体エピタキシャル層１８の表面を熱酸化させて形成した熱酸化膜、ＣＶＤによって形成されたライナー窒化膜、およびＣＶＤによって形成された酸化膜を含む３層の積層膜の形で形成できる。

次に、図７ａ〜図７ｃに示すように、第１トレンチ３００と交差する方向、言い換えれば第１方向に第２トレンチ４００を形成する。この際、第２トレンチ４００は半導体エピタキシャル層１８を除去することにより形成され、好ましくは図５ｂにおいて半導体エピタキシャル層１８を支持する領域２０を除去することにより形成される。例えば、第２トレンチ４００は、フォト工程およびエッチング工程を用いて形成されるが、この際、図２ａおよび図２ｂで説明したバッファ膜のパターニング工程に使用したマスクと同一のマスクを使用することができる。特に、第２トレンチ４００は、少なくとも埋め込み絶縁膜２２と少なくとも同一の深さで形成され、工程マージンを確保するために、半導体基板１０の一部を除去することにより形成され得る。その後、第１トレンチ３００および第２トレンチ４００に絶縁膜を埋め込んで素子隔離膜を形成する。

上述した工程によって形成された半導体素子は、半導体エピタキシャル層１８が側面方向には第１および第２トレンチに形成された素子隔離膜によって隔離され、下面方向には埋め込み絶縁膜２２によって半導体基板１０から隔離された構造を持つ。図８は本発明に係る半導体素子の製造方法を用いて製造したフローティングボディセルの一例を示す。

図８ａ〜図８ｃを参照すると、第１および第２トレンチにそれぞれ形成された素子隔離膜３００ａ、４００ａと埋め込み絶縁膜２２によって隔離された半導体エピタキシャル層１８上にゲート酸化膜（図示せず）を介在してゲート３０を形成する。ゲート３０の下部の両側には、それぞれ半導体エピタキシャル層１８内に形成されたソースおよびドレイン領域３２、３４を形成する。ここで、ソース領域とドレイン領域は半導体エピタキシャル層１８内に不純物を注入して形成されるが、埋め込み絶縁膜２２に到達する深さで形成される。また、ソース領域とドレイン領域は互に離隔しており、よって、ソース領域とドレイン領域との間の半導体エピタキシャル層の一部領域１８ａが浮遊状態のチャネルボディとして機能する。特に、半導体エピタキシャル層の厚さを調節すると、部分空乏型(partially depleted type)および完全空乏型(fully depleted type)のいずれか一方として実現することができる。

このように形成されたフローティングボディセルは、特に埋め込み絶縁膜が熱酸化膜によって形成できるから、従来のＳＯＩウエハーを用いて形成した場合に比べてシリコンと絶縁膜の界面の欠陥が少なく、よって１ＴＤＲＡＭの難題の一つであるデータ保持時間改善の面でさらに有利である。また、バルクシリコンを用いるため、従来のＳＯＩウエハーを用いる場合より半導体素子の製造コストを低めることができ、フローティングボディセルの下部にＮ型およびＰ型ウェルを形成する従来の場合に比べても、セルアレイのデータ保持問題を改善することができる。

１０：半導体基板、
１２：選択的エッチング層、１２ａ：選択的エッチング層パターン、
１４：シード層、１４ａ：シード層パターン、
１８：半導体エピタキシャル層、
２２：埋め込み絶縁膜
３００：第１トレンチ、４００：第２トレンチ、
３００ａ、４００ａ：素子隔離膜

Claims

（Ａ）半導体基板上にバッファ膜を形成する段階と、
（Ｂ）前記バッファ膜を第１方向にパターニングし、所定の間隔で離れているバッファ膜パターンを形成する段階と、
（Ｃ）前記バッファ膜パターンの上および前記バッファ膜パターン同士の間に半導体エピタキシャル層を形成する段階と、
（Ｄ）前記第１方向と交差する第２方向に少なくとも前記バッファ膜パターンの側壁を露出させる第１トレンチを形成する段階と、
（Ｅ）前記第１トレンチを介して露出された前記バッファ膜パターンを選択的に除去する段階と、
（Ｆ）前記バッファ膜パターンが除去された領域に埋め込み絶縁膜を形成する段階と、
（Ｇ）前記埋め込み絶縁膜の間に介在された前記半導体エピタキシャル層の少なくとも一部を除去して前記第１方向に第２トレンチを形成する段階と、
（Ｈ）前記第１トレンチおよび前記第２トレンチに素子隔離膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
前記バッファ膜は、前記半導体基板および前記半導体エピタキシャル層に対して選択的エッチングが可能な材質で形成されたことを特徴とする請求項１に記載の半導体素子の製造方法。
前記半導体基板はシリコン基板であり、前記半導体エピタキシャル層はシリコンエピタキシャル層であり、前記バッファ膜はＳｉＧｅ膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
前記バッファ膜は、前記（Ｅ）段階の選択的エッチングによって除去される選択的エッチング層および前記（Ｃ）段階の前記半導体エピタキシャル層のシードになるシード層を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
前記（Ｄ）段階で、前記第１トレンチは、前記バッファ膜パターンより深く形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
前記（Ｅ）段階で、前記バッファ膜パターンは、選択的ウェットエッチングによって除去されることを特徴とする請求項１に記載の半導体素子の製造方法。
前記（Ｇ）段階で、前記第２トレンチは、前記（Ｃ）段階で前記バッファ膜パターンの間に形成された前記半導体エピタキシャル層を除去することにより形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
前記半導体エピタキシャル層は、側面方向には前記第１および第２トレンチに形成された前記素子隔離膜によって隔離され、下面方向には前記埋め込み絶縁膜によって前記半導体基板から隔離されたことを特徴とする請求項１に記載の半導体素子の製造方法。
請求項１〜８のいずれか１項に記載の製造方法によって製造された半導体素子であって、
半導体基板上に形成された半導体エピタキシャル層が側面方向には素子隔離膜によって隔離され、下面方向には埋め込み絶縁膜によって前記半導体基板から隔離されたことを特徴とする半導体素子。
前記素子隔離膜は、前記埋め込み絶縁膜より深く形成されたことを特徴とする請求項９に記載の半導体素子。
前記素子隔離膜および前記埋め込み絶縁膜によって隔離された前記半導体エピタキシャル層上に形成されたゲートと、
前記半導体エピタキシャル層内に形成されたソース領域と、
前記半導体エピタキシャル層内に形成され、前記ソース領域から離れているドレイン領域と、
を含むことを特徴とする請求項９に記載の半導体素子。
前記ソース領域および前記ドレイン領域は、前記埋め込み絶縁膜に到達する深さで形成され、
前記ソース領域と前記ドレイン領域との間の前記半導体エピタキシャル層の少なくとも一部は、浮遊状態のチャネルボディになることを特徴とする請求項１１に記載の半導体素子。