JP2010097833A

JP2010097833A - Electrical connection reaching microelectromechanical device penetrating substrate

Info

Publication number: JP2010097833A
Application number: JP2008268055A
Authority: JP
Inventors: David Cecil Hays; デイビッド・セシル・ヘイズ; Marco Francesco Aimi; マルコ・フランチェスコ・エイミ; Christopher Fred Keimel; クリストファー・フレッド・ケイメル; Glenn S Claydon; グレン・スコット・クレイドン; Kanakasabapathi Subramanian; カナカサバパシ・スブラマニアン; Oliver Charles Boomhower; オリバー・チャールズ・ブームハウワー
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 2008-10-17
Filing date: 2008-10-17
Publication date: 2010-04-30

Abstract

<P>PROBLEM TO BE SOLVED: To improve a geometrical shape of a via and a bus for an array of a microelectromechanical device. <P>SOLUTION: A circuit configuration for the microelectromechanical device contains a via 44A, acting as an electrical connection that penetrates a substrate 22. The circuit configuration contains the substrate 22 having first and second surfaces 21 and 22, which are separated from each other with a fixed distance and on opposite sides; the bus 28 arranged on the first surface 21 of the substrate 22; and the via 44A, which is so arranged as to penetrate the substrate 22 from the bus 28 to the second surface 23 of the substrate 22. The via 44A is at least partially filled with a conductive material, and the via 44A is so formed as to define an interlock 46, arranged so as to reduce the thermal inductive expansion of a conductive material to at least one surface 21. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、マイクロ電気機械システム（ＭＥＭＳ）デバイスの１以上のパッケージング層を貫通する電気接続部に関し、詳しくはかかるデバイスのアレイの基板を貫通するバイアに関する。 The present invention relates to electrical connections through one or more packaging layers of micro electro mechanical system (MEMS) devices, and more particularly to vias through the substrate of an array of such devices.

マイクロ電気機械システム（ＭＥＭＳ）は、小形密封パッケージ内において一般にマイクロメートルないしミリメートルの範囲内のサイズを有する電気機械デバイスである。マイクロスイッチの形態をもったＭＥＭＳデバイスはビームといわれる可動電極を有していて、これはビームの近くに配置されたゲート電極の作用で固定電気接点に向かって移動する。かかる可動電極は、静電引力、磁気引力や斥力、熱誘起不整合のような力の作用下で曲がってビームの自由端と固定接点との間のギャップを閉じるたわみ性ビームであり得る。ＭＥＭＳデバイスでは、破壊的な熱の蓄積を回避するため、最適の放熱及び最小の電気抵抗が必要とされる。これはデバイス自体に当てはまるばかりでなく、デバイスに対するすべての電気接続部にも当てはまる。バイアといわれる電気貫通接続部は、パッケージを貫通してＭＥＭＳ電極に電力を供給する。バイアは一般に良好な導電性及び伝熱性を有している。 A microelectromechanical system (MEMS) is an electromechanical device having a size generally in the micrometer to millimeter range within a small sealed package. A MEMS device in the form of a microswitch has a movable electrode called a beam, which moves toward a fixed electrical contact by the action of a gate electrode located near the beam. Such a movable electrode may be a flexible beam that bends under the action of forces such as electrostatic attraction, magnetic attraction and repulsion, and thermally induced mismatch to close the gap between the free end of the beam and the stationary contact. In MEMS devices, optimal heat dissipation and minimum electrical resistance are required to avoid destructive heat buildup. This applies not only to the device itself, but also to all electrical connections to the device. Electrical feedthrough connections, called vias, penetrate the package and supply power to the MEMS electrodes. Vias generally have good electrical conductivity and heat transfer.

しかし、ある種の用途では複数のＭＥＭＳデバイスが要求される。例えば、スイッチング用途では、単一のマイクロスイッチの容量より大きいスイッチング電流が所望されることがある。詳しくは、同一の基板上で並列回路をなすように複数のマイクロスイッチを接続し、必要に応じて一斉に作動することで大きい電流容量を得ることができる。このような回路構成は、例えばモータスタータ回路及び保護回路で使用されてきた。典型的なウェーハ貫通バイアエッチング技術（例えば、水酸化カリウム（ＫＯＨ）による選択的エッチング）は、間隔の小さいバイアに関して使用する場合には幾何学的欠点を有している。バイアの深部反応イオンエッチングはミクロンスケールのバイア充填を可能にするものの、垂直に配列した幾何学的形状は、バイア材料の熱膨張によって誘起される薄膜応力のため、ＭＥＭＳ構造の付近又は下方におけるバイアの配置を制限する。高出力ＭＥＭＳスイッチ用途では、放熱を最大にし、抵抗を最小にし、ＭＥＭＳ素子と制御回路との間のインダクタンスを最小にするため、バイアをスイッチング素子のすぐ近くに接近させるべきである。
米国特許出願公開第２００５／０１５６２５９号明細書米国特許出願公開第２００３／０１９０８０１号明細書米国特許第７０７５１６０号明細書米国特許第７０３０５３６号明細書米国特許第６９８７３０４号明細書米国特許第６９４６７２８号明細書米国特許第６９４３４９５号明細書米国特許第６９２０２０３号明細書米国特許第６８６４１１１号明細書米国特許第６８０９７５３号明細書米国特許第６７９１７４２号明細書米国特許第６７８８９８１号明細書米国特許第６７７３９６２号明細書米国特許第６７６７７６４号明細書米国特許第６７１７２６８号明細書米国特許第６４４１４８１号明細書米国特許第６２９７５５７号明細書米国特許第５３７４７９２号明細書米国特許第４７８３６９５号明細書 However, some applications require multiple MEMS devices. For example, in switching applications, a switching current greater than the capacity of a single microswitch may be desired. Specifically, a large current capacity can be obtained by connecting a plurality of microswitches so as to form a parallel circuit on the same substrate and simultaneously operating as necessary. Such a circuit configuration has been used in, for example, a motor starter circuit and a protection circuit. Typical through-wafer via etching techniques (eg, selective etching with potassium hydroxide (KOH)) have geometrical disadvantages when used with closely spaced vias. Although deep reactive ion etching of vias allows micron-scale via filling, vertically aligned geometries can cause vias near or below the MEMS structure due to thin film stress induced by thermal expansion of the via material. Restrict placement of In high power MEMS switch applications, the vias should be in close proximity to the switching element to maximize heat dissipation, minimize resistance, and minimize inductance between the MEMS element and the control circuit.
US Patent Application Publication No. 2005/0156259 US Patent Application Publication No. 2003/0190801 US Pat. No. 7,075,160 US Pat. No. 7,030,536 US Pat. No. 6,987,304 US Pat. No. 6,946,728 US Pat. No. 6,943,495 US Pat. No. 6,920,203 US Pat. No. 6,864,111 US Pat. No. 6,809,753 US Pat. No. 6,791,742 US Pat. No. 6,788,981 US Pat. No. 6,773,962 US Pat. No. 6,767,764 US Pat. No. 6,717,268 US Pat. No. 6,444,1481 US Pat. No. 6,297,557 US Pat. No. 5,347,792 US Pat. No. 4,783,695

したがって、ＭＥＭＳデバイスのアレイ用の改良されたバイア及びバスの幾何学的形状に対するニーズが存在している。 Thus, there is a need for improved via and bus geometries for arrays of MEMS devices.

一般に本発明は、その一態様では、基板を貫通する電気接続部を含むマイクロ電気機械システム（ＭＥＭＳ）回路構成を提供することで上述のニーズを満たす。かかる回路構成は、一定の距離によって隔てられた第１及び第２の互いに反対側にある表面を有する基板を含んでいる。基板の第１の表面上には電気バスを配設できる。バスから基板の第２の表面まで基板を貫通するようにバイアが配置されている。バイアは少なくとも部分的に導電性材料で満たされている。バイアは、少なくとも一方の表面に対する導電性材料の熱誘起膨張を低減させるように配置されたインターロックを画成するように形成できる。 In general, in one aspect, the present invention meets the needs described above by providing a micro electro mechanical system (MEMS) circuit configuration that includes an electrical connection through the substrate. Such circuitry includes a substrate having first and second opposing surfaces separated by a distance. An electrical bus can be disposed on the first surface of the substrate. Vias are disposed through the substrate from the bus to the second surface of the substrate. The via is at least partially filled with a conductive material. The via can be formed to define an interlock arranged to reduce thermally induced expansion of the conductive material relative to at least one surface.

本発明はさらに、その一態様では、基板を貫通する電気接続部を含むマイクロ電気機械システム（ＭＥＭＳ）スイッチング回路構成を提供することで上述のニーズを満たす。かかるスイッチング回路構成は、厚さ並びに第１及び第２の互いに反対側にある表面を有する基板を含んでいる。基板の第１の表面上には電気バスを配設できる。バスから基板の第２の表面まで基板を貫通するようにバイアを配置できる。バイアは、基板を貫通しかつ少なくとも部分的に電気導体で満たされたトレンチを含むことができる。バスは、バスの長さに沿って複数のマイクロスイッチビームの係留、接触又は作動を一斉に行うことができる。バイアは、バスの長さと実質的に整列した長手寸法を有している。 The present invention further meets the above-described needs in one aspect by providing a micro-electromechanical system (MEMS) switching circuit configuration that includes an electrical connection through the substrate. Such a switching circuit configuration includes a substrate having a thickness and first and second opposing surfaces. An electrical bus can be disposed on the first surface of the substrate. Vias can be placed through the substrate from the bus to the second surface of the substrate. The via can include a trench that penetrates the substrate and is at least partially filled with an electrical conductor. The bus can simultaneously moor, contact, or actuate a plurality of microswitch beams along the length of the bus. The via has a longitudinal dimension substantially aligned with the length of the bus.

さらに別の態様では、本発明は基板を貫通する電気接続部を含むマイクロ電気機械システム（ＭＥＭＳ）回路構成を提供する。かかるＭＥＭＳ回路構成は、厚さ並びに第１及び第２の互いに反対側にある表面を有する基板を含んでいる。基板の第１の表面上には電気バスを配設できる。バスは長さ及び幅を有している。バスから基板の第２の表面まで基板を貫通するようにバイアを配置できる。バイアは、基板を貫通しかつ少なくとも部分的に電気導体で満たされたトレンチを含むことができる。バイアは、基板の第１の表面に対して実質的に垂直な第１及び第２の背中合せの面並びにバイアの第１及び第２の面に対して実質的に垂直でありかつ基板の第１の表面に対して傾斜した第３及び第４の面をもった概して台形角柱の幾何学的形状を有することができる。バイアは、基板の第１の表面より基板の第２の表面において長さを大きくし、バスの幅に沿った幅よりバスの長さに沿った長さを大きくすることができる。 In yet another aspect, the present invention provides a microelectromechanical system (MEMS) circuit configuration that includes an electrical connection through the substrate. Such a MEMS circuit configuration includes a substrate having a thickness and first and second opposing surfaces. An electrical bus can be disposed on the first surface of the substrate. The bus has a length and a width. Vias can be placed through the substrate from the bus to the second surface of the substrate. The via can include a trench that penetrates the substrate and is at least partially filled with an electrical conductor. The vias are first and second back-to-back surfaces that are substantially perpendicular to the first surface of the substrate and first and second surfaces of the via that are substantially perpendicular to the first and second surfaces of the via. Can have a generally trapezoidal prismatic geometry with third and fourth surfaces inclined relative to the surface. Vias can be greater in length at the second surface of the substrate than at the first surface of the substrate, and greater in length along the length of the bus than at a width along the width of the bus.

さらに別の態様では、本発明は基板を貫通する電気接続部を含むマイクロ電気機械システム（ＭＥＭＳ）スイッチング回路構成を提供する。かかるスイッチング回路構成は、基板の第１の表面上に配設された電気バスを含んでいる。バスから基板の第２の表面まで基板を貫通するようにバイアを配置できる。バイアは、基板を貫通しかつ少なくとも部分的に電気導体で満たされたトレンチを含むことができる。トレンチ及び導体は、導体がバスに向かって膨張するのを阻止する幾何学的形状を有するように形成できる。バスは、バスの長さに沿って複数のマイクロスイッチビームの係留、作動又は接触を行うことができる。バイアは、バスの長さと実質的に整列した長手寸法を有することができる。バイアの長手寸法は、バスの長さに沿ったビームの単位間隔より大きくすることができる。 In yet another aspect, the present invention provides a micro electro mechanical system (MEMS) switching circuit configuration that includes an electrical connection through the substrate. Such a switching circuit configuration includes an electrical bus disposed on the first surface of the substrate. Vias can be placed through the substrate from the bus to the second surface of the substrate. The via can include a trench that penetrates the substrate and is at least partially filled with an electrical conductor. The trench and the conductor can be formed to have a geometric shape that prevents the conductor from expanding toward the bus. The bus can moor, actuate or contact a plurality of microswitch beams along the length of the bus. The via can have a longitudinal dimension substantially aligned with the length of the bus. The longitudinal dimension of the via can be greater than the unit spacing of the beam along the length of the bus.

さらに別の態様では、本発明は基板を貫通する電気接続部を提供する。かかる接続部は、第１及び第２の背中合せの表面を有する基板を含んでいる。第１の表面から第２の表面まで基板を貫通するようにバイアを配置でき、バイアはバイア内に配設された電気導体を一方の表面に向かって突き出させるインターロックを有するように形成できる。 In yet another aspect, the present invention provides an electrical connection through the substrate. Such a connection includes a substrate having first and second back-to-back surfaces. Vias can be disposed through the substrate from the first surface to the second surface, and the vias can be formed with an interlock that projects an electrical conductor disposed within the via toward one surface.

本発明の上記その他の特徴、態様及び利点は、添付の図面を参照しながら以下の詳しい説明を読んだ場合に一層よく理解されよう。添付の図面中では、図面全体を通じて類似の部品は同一の符号で表されている。 These and other features, aspects and advantages of the present invention will become better understood when the following detailed description is read with reference to the accompanying drawings. In the accompanying drawings, like parts are designated by like numerals throughout.

本発明の発明者らは、ＭＥＭＳ系回路構成デバイスのアレイに関して改良されたバイア及びバスの幾何学的形状をもたらす革新的着想を認めた。例えば、かかる改良された幾何学的形状はそのサイズ、抵抗及びインダクタンスを減少させ、さらにＫＯＨエッチングによる製造を可能にする。以下の記載は、ＭＥＭＳ系回路構成デバイスのアレイがマイクロスイッチアレイからなる例示的な一実施形態に焦点を合わせている。しかし、かかる改良されたバイア及びバスの幾何学的形状からは任意のＭＥＭＳ系回路構成デバイスが利益を受けることができるので、本発明の進歩性をもった特徴がマイクロスイッチアレイに限定されないことは言うまでもない。 The inventors of the present invention have recognized an innovative concept that results in improved via and bus geometries for arrays of MEMS-based circuit components. For example, such an improved geometry reduces its size, resistance, and inductance, and allows manufacturing by KOH etching. The following description focuses on an exemplary embodiment in which the array of MEMS-based circuit configuration devices comprises a microswitch array. However, since any improved MEMS and circuit configuration device can benefit from such improved via and bus geometry, the inventive features of the present invention are not limited to microswitch arrays. Needless to say.

図１は、ＭＥＭＳデバイスのアレイの例示的な一実施形態を示す上面図である。この例示的な実施形態は、基板２２の第１の表面２１上にマイクロスイッチアレイ２０（例えば、並列回路アレイ）を含んでいる。アンカーバス２４が複数のマイクロスイッチビーム３０の固定端３２を係留している。コンタクトバス２８は、図２に示すコンタクトギャップ３８によってビームの自由端３４から隔離されている。ゲートバス２６は、ゲートギャップ３６によってビームの注射部分から隔離されている。第１の電圧がアンカーバスに印加され、第２の実質的に異なる電圧がゲートバスに印加されると、ビームはゲートバスに向かって静電的に引きつけられ、コンタクトバスに接触する。かくして、スイッチが閉じ、ビームを通してアンカーバスとコンタクトバスとの間に電流が流れる。ビームとゲートとの間には実質的な電気伝導は存在しない。ゲートギャップ６６は、ビームとゲートとの接触を避けるためにコンタクトギャップ３８より大きくすることができる。 FIG. 1 is a top view illustrating an exemplary embodiment of an array of MEMS devices. This exemplary embodiment includes a microswitch array 20 (eg, a parallel circuit array) on the first surface 21 of the substrate 22. An anchor bus 24 anchors the fixed ends 32 of the plurality of microswitch beams 30. The contact bus 28 is isolated from the free end 34 of the beam by a contact gap 38 shown in FIG. The gate bus 26 is isolated from the injection portion of the beam by a gate gap 36. When a first voltage is applied to the anchor bus and a second substantially different voltage is applied to the gate bus, the beam is electrostatically attracted towards the gate bus and contacts the contact bus. Thus, the switch is closed and current flows between the anchor bus and the contact bus through the beam. There is no substantial electrical conduction between the beam and the gate. The gate gap 66 can be larger than the contact gap 38 to avoid contact between the beam and the gate.

このＭＥＭＳデバイスは本発明の応用例を例示するために示されている。しかし、本発明の特徴はこの並列マイクロスイッチアレイの細部に限定されない。例えば、図示されたゲートバス２６は静電引力によってビーム３６を作動するが、本発明の特徴は他の手段（例えば、電磁的又は圧電的動作或いは熱膨張率（ＣＴＥ）の不整合又は単なる熱膨張）によって作動されるＭＥＭＳデバイスに適用することもできる。 This MEMS device is shown to illustrate an application of the present invention. However, the features of the present invention are not limited to the details of this parallel microswitch array. For example, although the illustrated gate bus 26 operates the beam 36 by electrostatic attraction, features of the present invention may be other means (eg, electromagnetic or piezoelectric operation or coefficient of thermal expansion (CTE) mismatch or just thermal It can also be applied to MEMS devices activated by expansion.

図２は、基板２２を貫通して基板の第２の表面２３に達するアンカーバスバイア４０Ａ、ゲートバスバイア４２Ａ及びコンタクトバスバイア４４Ａを示している。これらのバイアは、回路板上のそれぞれの接点に対する電気接続をもたらす。図３は閉鎖スイッチ位置にあるマイクロスイッチビーム３０を示している。インターロック４６により、基板の第１の表面２１近くでバイアを基板と係合させることができる。例示的な一実施形態では、これらのインターロックは表面２１から一定の距離内（例えば、基板の第１の表面２１から第２の表面２３までの距離Ｔの４０％以内）に形成でき、別の例示的な実施形態では、表面２１に比較的近い距離内（例えば、距離Ｔの２０％以内）に形成できる。これは、バイアがそれぞれのバスに向かって熱膨張するのを防止する。バイアコアは、大抵の場合、当技術分野で公知のようにシリコン又は他の非金属であり得る基板の熱膨張率（ＣＴＥ）より高い熱膨張率をもった金属である。したがって、使用中に温度が上昇すると、バイアは基板に対して膨張する。もしバスに向かって膨張すれば、それは表面フィルム中に応力を誘起し、バスを変形させ、限界ギャップ寸法を変化させ、マイクロスイッチを劣化又は破壊することがある。インターロック４６は一定比率のバイアのみをバスに向けて膨張させる。例えば、図２のように配置されたインターロックでは、２０％のバイアのみがバスに向かって膨張し、バスに向かっての膨張を最大８０％低減させる。インターロックの実際の配置は、任意所定の用途の必要に合わせて調整できることは言うまでもない。したがって、上述の数値比率は単に例示的なものと見なすべきであり、限定的なものと見なすべきでない。 FIG. 2 shows anchor bus vias 40A, gate bus vias 42A, and contact bus vias 44A that penetrate the substrate 22 and reach the second surface 23 of the substrate. These vias provide electrical connections to the respective contacts on the circuit board. FIG. 3 shows the microswitch beam 30 in the closed switch position. The interlock 46 allows the via to engage the substrate near the first surface 21 of the substrate. In an exemplary embodiment, these interlocks can be formed within a certain distance from the surface 21 (eg, within 40% of the distance T from the first surface 21 to the second surface 23 of the substrate). In the exemplary embodiment, it can be formed within a distance relatively close to the surface 21 (eg, within 20% of the distance T). This prevents the vias from thermally expanding towards the respective bus. The via core is a metal with a coefficient of thermal expansion that is often higher than the coefficient of thermal expansion (CTE) of the substrate, which can be silicon or other non-metal, as is known in the art. Thus, as the temperature increases during use, the via expands relative to the substrate. If it expands towards the bus, it can induce stress in the surface film, deform the bus, change the critical gap size, and degrade or break the microswitch. The interlock 46 inflates only a certain proportion of vias toward the bus. For example, in an interlock arranged as in FIG. 2, only 20% of the vias expand toward the bus, reducing expansion toward the bus by up to 80%. Of course, the actual placement of the interlock can be adjusted to the needs of any given application. Accordingly, the above numerical ratios are to be considered merely illustrative and not restrictive.

図４は、コンタクトバス２８の全長にわたるバイア４４Ａを示している。この単一のバイアは、コンタクトバスに沿った複数のビーム３０に対して役立つ。したがって、先行技術におけるように各ビームが独立したバイアを有する場合に比べてビームの単位間隔Ｓを小さくすることができる。ここで「単位間隔」とは、２つの隣接したビームの対応する点間における距離を意味する。このような共通バイアによれば、ビーム間に最小限の動作クリアランスしか要求されない。さらに、単一の大きいバイア４４Ａは基板の所定体積に対して一層大きい体積を有するので、それは小さい抵抗で多くの電流を流すことができ、したがって小さい個別バイアより発生する熱が少ない。このような構成はまた、バイア４４Ａを例えばＫＯＨエッチングのために十分大きくすることができる。なお、特定のエッチングタイプに限定されないことは言うまでもない。例えば、エチレンジアミン−ピロカテコール水（ＥＰＤ）及び水酸化テトラメチルアンモニウム（ＴＭＡＨ）並びにその他のタイプも使用できる。バイア４４Ａは、図示のように基板の第１の表面２１より第２の表面２３において長くし、基板の表面２１、２３に対して傾斜した２つの背中合せの面を有する台形の体積を形成することができる。バイア４４Ａは、図４に見られるようなバスの長さ方向とは異なり、図２に見られるようにバス２８を横切る方向の厚さを小さくすることができる。例えば、バイアの幅は図２に見られるようにバスの幅以下に限定することができる。このような幾何学的形状は、バス間に要求される横方向クリアランスを増加させることなくバイアの体積を最大にし、さらには各ビームに関して独立したバイアを設ける場合に比べて横方向クリアランスを減少させることもできる。かかるバイアのために基板に形成される穴は、相対的に長くて幅が狭いので「トレンチ」ということができる。所望ならば、所定のバスに関して複数のバイアを設け、各バイアがバス上のビームの部分集合にまたがるようにすることもできる。 FIG. 4 shows a via 44 </ b> A over the entire length of the contact bus 28. This single via serves for multiple beams 30 along the contact bus. Therefore, the unit interval S of the beams can be reduced as compared with the case where each beam has an independent via as in the prior art. Here, “unit interval” means a distance between corresponding points of two adjacent beams. Such a common via requires only a minimum operating clearance between the beams. Furthermore, because a single large via 44A has a larger volume relative to a given volume of the substrate, it can carry more current with less resistance, and therefore generates less heat than a smaller individual via. Such a configuration can also make vias 44A sufficiently large, for example for KOH etching. Needless to say, it is not limited to a specific etching type. For example, ethylenediamine-pyrocatechol water (EPD) and tetramethylammonium hydroxide (TMAH) and other types can be used. Vias 44A are longer at the second surface 23 than the first surface 21 of the substrate, as shown, to form a trapezoidal volume having two back-to-back surfaces inclined relative to the substrate surfaces 21,23. Can do. Vias 44A can be reduced in thickness across the bus 28 as seen in FIG. 2, unlike the length of the bus as seen in FIG. For example, the via width can be limited to less than the bus width as seen in FIG. Such a geometry maximizes the via volume without increasing the required lateral clearance between the buses, and further reduces the lateral clearance compared to providing independent vias for each beam. You can also. The hole formed in the substrate for such a via is relatively long and narrow, so it can be referred to as a “trench”. If desired, multiple vias may be provided for a given bus, with each via spanning a subset of the beams on the bus.

図２に示したインターロック４６はバイアの局部的な狭窄である。図５は、別の形態（即ち、局部的な拡張）のインターロック４７を有するバイア４０Ｂ、４２Ｂ及び４４Ｂを示している。「局部的」とは、バイアがインターロックの位置においてインターロックの両側より小さい横断寸法（狭窄型の場合）又は大きい横断寸法（拡張型の場合）を有することを意味する。「インターロックの両側」とは、基板の第１及び第２の表面に向かってインターロックに隣接した部分、即ち図中ではインターロックの直上及び直下の部分を意味する。 The interlock 46 shown in FIG. 2 is a local narrowing of the via. FIG. 5 shows vias 40B, 42B, and 44B having another form (ie, local expansion) of interlock 47. “Local” means that the via has a smaller transverse dimension (in the case of a constriction) or a larger transverse dimension (in the case of an expanded type) at both sides of the interlock at the position of the interlock. “Both sides of the interlock” means portions adjacent to the interlock toward the first and second surfaces of the substrate, that is, portions immediately above and below the interlock in the drawing.

図６は、基板２２中における３つのバイア４０Ｃ、４２Ｃ及び４４Ｃの透明図である。それぞれのバス２４、２６及び２８の位置は、基板の第１の表面２１上に点線で示されている。これらのバイアは、狭窄型インターロック４６をもった台形の幾何学的形状を有している。図７は、インターロックをもたない台形バイア４４Ｄを示している。この例は、基板の表面２１、２３に対して傾斜した２つの背中合せの面４８、及び傾斜面４８に対して垂直かつ基板の表面２１、２３に対して垂直な２つの背中合せの面４９を有している。台形バイアは、少なくとも傾斜面４８の近くではバスに向かって膨張し得ないので、必ずしもインターロックを有する必要はない。しかし、台形バイア上のインターロックは有益であり得る。それはバイアが傾斜面に沿って滑動してバスから引き離されるのを防止し、バスが傾斜面間でバスに向かって膨張するのを防止し、後述されるようにバイアコアが形成中に基板から押し出されるのを防止するからである。図８は、傾斜面４８上に形成された狭窄型インターロックを有する台形バイア４４Ｅを示している。図９は、すべての側面が基板表面２１、２３に対して垂直でありかつ狭窄型インターロック４６を有するバイア４４Ｆを示している。 FIG. 6 is a transparent view of the three vias 40C, 42C and 44C in the substrate 22. FIG. The location of each bus 24, 26 and 28 is indicated by a dotted line on the first surface 21 of the substrate. These vias have a trapezoidal geometry with a constricted interlock 46. FIG. 7 shows a trapezoidal via 44D without an interlock. This example has two back-to-back surfaces 48 inclined relative to the substrate surfaces 21 and 23 and two back-to-back surfaces 49 perpendicular to the inclined surfaces 48 and perpendicular to the substrate surfaces 21 and 23. is doing. A trapezoidal via need not necessarily have an interlock because it cannot expand toward the bus at least near the ramp 48. However, interlocks on trapezoidal vias can be beneficial. It prevents the via from sliding away from the bus along the ramp, prevents the bus from expanding toward the bus between ramps, and the via core is pushed out of the substrate during formation as described below. This is because it is prevented. FIG. 8 shows a trapezoidal via 44E having a constricted interlock formed on an inclined surface 48. FIG. FIG. 9 shows a via 44F with all sides perpendicular to the substrate surfaces 21, 23 and having a constricted interlock 46. FIG.

図１０〜１８は、下記のような例示的なバイア形成方法を示している。 10-18 illustrate an exemplary via formation method as follows.

図１０：例えば低圧化学蒸着法（ＬＰＣＶＤ）を用いてシリコン基板２２上に窒化シリコン（Ｓｉ_３Ｎ_４）のようなマスク材料を堆積させる。基板の第１の表面２１上のマスクをパターン化し、バイアエッチング領域５３を露出させる。インターロック最小値５１の深さまで基板のＫＯＨエッチングを行う。 FIG. 10: A mask material such as silicon nitride (Si ₃ N ₄ ) is deposited on the silicon substrate 22 using, for example, low pressure chemical vapor deposition (LPCVD). The mask on the first surface 21 of the substrate is patterned to expose the via etch region 53. The substrate is KOH etched to a depth of the interlock minimum value 51.

図１１：基板上に第２のマスク層５２を堆積させて図１０の露出基板表面５３を保護する。基板の第２の表面２３上のマスクをパターン化してバイアエッチング領域を露出させる。第２のマスク層５２に達するまで基板の第２の表面のＫＯＨエッチングを行う。シリコン結晶面は、基板のＫＯＨエッチングに際して自動的に台形の幾何学的形状をもたらすことができる。例えば、タイプ１１０のシリコンウェーハは、基板表面２１、２３に対して２つの傾斜面及び２つの垂直面をもった台形トレンチを生み出す結晶面を有している。 FIG. 11: A second mask layer 52 is deposited on the substrate to protect the exposed substrate surface 53 of FIG. The mask on the second surface 23 of the substrate is patterned to expose the via etch region. KOH etching of the second surface of the substrate is performed until the second mask layer 52 is reached. The silicon crystal plane can automatically provide a trapezoidal geometry upon KOH etching of the substrate. For example, a type 110 silicon wafer has a crystal plane that creates a trapezoidal trench with two inclined planes and two vertical planes relative to the substrate surfaces 21, 23.

図１２：基板上に二酸化シリコンの層５４を適用又は成長させることで、バイアを電気的に絶縁し、化学機械ポリッシング（ＣＭＰ）用の停止層を設ける。 FIG. 12: A silicon dioxide layer 54 is applied or grown on the substrate to electrically insulate the via and provide a stop layer for chemical mechanical polishing (CMP).

図１３：基板の第１の表面を覆うようににドライフィルムレジストラミネート５６を適用する。 FIG. 13: A dry film resist laminate 56 is applied to cover the first surface of the substrate.

図１４：バイアコア導体用の電気めっきベースとして、フィルムレジストラミネート上に銅シード層５８をスパッタする。 FIG. 14: Sputter copper seed layer 58 on film resist laminate as electroplating base for via core conductor.

図１５：プラズマエッチング又は反応イオンエッチングのような技法を用いてレジストラミネート５６を基板の第２の表面２３から銅層５８までエッチングする。 FIG. 15: Etch resist laminate 56 from substrate second surface 23 to copper layer 58 using techniques such as plasma etching or reactive ion etching.

図１６：銅シード層５８上に銅コア導体６０を電気めっきして、少なくともインダクタンス４６を越えるまでバイア容積を満たす。 FIG. 16: Copper core conductor 60 is electroplated onto the copper seed layer 58 to fill the via volume until at least the inductance 46 is exceeded.

図１７：基板の背面２３に保護層又は保護膜６４を適用する。 FIG. 17: A protective layer or protective film 64 is applied to the back surface 23 of the substrate.

図１８：ＣＭＰのような方法を用いて、レジストラミネート５６及び銅コア６０を基板の第１の表面２１上の二酸化シリコン層５４と同じ高さに研磨する。インターロック４６は、研磨中に銅コア６０がバイアから押し出されるのを防止する。 Figure 18: Using a method such as CMP, polish the resist laminate 56 and the copper core 60 to the same height as the silicon dioxide layer 54 on the first surface 21 of the substrate. The interlock 46 prevents the copper core 60 from being pushed out of the via during polishing.

こうして用意された基板には、バイアコア６０の第１の端部６１を覆うようにして第１の表面２１上にバスを適用することができる。次に、コアを加熱してバスにはんだ付けし、後にバイアコアの第２の端部６２をリード又は回路板にはんだ付けすればよい。 In the substrate thus prepared, a bus can be applied on the first surface 21 so as to cover the first end 61 of the via core 60. The core may then be heated and soldered to the bath, and the via core second end 62 may later be soldered to a lead or circuit board.

以上、本明細書中には本発明の若干の特徴のみを例示し説明してきたが、当業者には多くの修正及び変更が想起されるであろう。したがって、特許請求の範囲は本発明の真の技術思想の範囲内に含まれるすべてのかかる修正及び変更を包括するものであることを理解すべきである。 While only certain features of the invention have been illustrated and described herein, many modifications and changes will occur to those skilled in the art. Therefore, it is to be understood that the claims are intended to cover all such modifications and changes as fall within the true spirit of the invention.

基板上の並列マイクロスイッチアレイの上面図である。It is a top view of the parallel microswitch array on a board | substrate. 図１の線２−２に関する断面図であって、狭窄型インターロックをもったバイアを示している。FIG. 2 is a cross-sectional view taken along line 2-2 of FIG. 1 showing a via with a constricted interlock. スイッチを閉じた状態にある、図２と同様な断面図である。FIG. 3 is a cross-sectional view similar to FIG. 2 with the switch closed. 図１の線４−４に関する断面図である。FIG. 4 is a cross-sectional view taken along line 4-4 of FIG. 図２と同様な断面図であって、拡張型インターロックをもったバイアを示している。FIG. 3 is a cross-sectional view similar to FIG. 2 showing a via with an expandable interlock. 狭窄型インターロックをもった３つの台形バイアを含む基板の透明斜視図であって、３つの対応するバスの位置は基板の上面に点線で示されている。FIG. 4 is a transparent perspective view of a substrate including three trapezoidal vias with constricted interlocks, with the three corresponding bus positions indicated by dotted lines on the top surface of the substrate. インターロックをもたない台形バイアの斜視図である。It is a perspective view of the trapezoidal via without an interlock. 傾斜面上に狭窄型インターロックをもった台形バイアの断面図である。It is sectional drawing of the trapezoidal via which has a constriction type interlock on an inclined surface. 基板表面に対して垂直な表面を有しかつ狭窄型インターロックをもったバイアの断面図である。FIG. 5 is a cross-sectional view of a via having a surface perpendicular to the substrate surface and having a constriction interlock. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch. ＫＯＨエッチングを用いて本発明に係る幾何学的形状をもったバイアを形成する際の例示的な段階を示している。Fig. 4 illustrates an exemplary step in forming a geometrically shaped via according to the present invention using a KOH etch.

Explanation of symbols

２０マイクロスイッチアレイ
２１第１の表面
２２基板
２３第２の表面
２４アンカーバス
２６ゲートバス
２８コンタクトバス
３０ビーム
４６インターロック 20 Microswitch array 21 First surface 22 Substrate 23 Second surface 24 Anchor bus 26 Gate bus 28 Contact bus 30 Beam 46 Interlock

Claims

A microelectromechanical system (MEMS) circuit arrangement comprising an electrical connection through the substrate (22), the circuit arrangement comprising a first and a second opposite surface (21) separated by a distance ) Having a substrate (22),
An electrical bus (28) disposed on the first surface (21) of the substrate (22), and the substrate (22) from the bus (28) to the second surface (23) of the substrate (22); Vias, wherein the vias are at least partially filled with a conductive material and the vias are arranged to reduce thermally induced expansion of the conductive material relative to at least one surface (21). A MEMS circuit configuration configured to define an interlock (46).

The MEMS circuit arrangement according to claim 1, wherein the interlock (46) is arranged within 40% of the distance from the first surface (21) to the second surface (23) of the substrate (22).

The MEMS circuit arrangement of claim 2, wherein the interlock (46) comprises a via constriction.

The MEMS circuit arrangement of claim 2, wherein the interlock (46) comprises a via extension.

The circuit configuration comprises a MEMS switching circuit configuration, where the bus (28) moored, actuated or contacted a plurality of microswitch beams (30) along the length of the bus (28) and the vias of the bus (28) The MEMS circuit arrangement of claim 1, having a longitudinal dimension substantially aligned with the length and a width dimension substantially aligned with the width of the bus (28).

The MEMS circuit arrangement of claim 5, wherein the via has a longitudinal dimension greater than the unit spacing of the beam (30) along the length of the bus (28).

The MEMS circuit arrangement of claim 6, wherein the via width dimension is less than the via longitudinal dimension.

The MEMS circuit arrangement of claim 5, wherein the longitudinal dimension of the via is approximately equal to the length of the bus (28) and the width dimension of the via is approximately equal to the width of the bus (28).

The vias are substantially perpendicular to the first and second back-to-back surfaces that are substantially perpendicular to the first surface (21) of the substrate (22) and the first and second surfaces of the vias. The MEMS circuit arrangement according to claim 1, having a generally trapezoidal prismatic geometry with third and fourth faces that are inclined and with respect to the first surface (21) of the substrate (22).

The bus (28) has a length and a width, the trapezoidal vias have correspondingly aligned lengths and widths, and the trapezoidal vias are from the first surface (21) of the substrate (22) to the substrate (22 10. The MEMS circuit arrangement according to claim 9, wherein the second surface (23) has a large length.