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JP2010093170A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 ＣＺ基板を用いた絶縁ゲート型の半導体装置の製造方法において、ゲート酸化膜の絶縁耐圧を十分に確保することができる製造方法を提供すること。
【解決手段】 プラズマＣＶＤ法によって、ＣＺ基板６の表面に水素が含有されたゲート酸化膜１０を形成する工程と、ゲート酸化膜１０を熱処理する工程を備えている。ゲート酸化膜１０を熱処理することによって、ゲート酸化膜１０内の水素と、ゲート酸化膜１０とＣＺ基板６の界面近傍のＣＺ基板６内に存在する酸素析出欠陥との間で還元反応が生じる。これによって、ＣＺ基板６内の酸素が除去され、ゲート酸化膜１０の絶縁耐圧を十分に確保することができる。
【選択図】 図３

Description

本発明は、半導体装置の製造方法に関する。特に、ＣＺ法によって形成されたシリコン基板を用いた絶縁ゲート型の半導体装置を製造する方法に関する。
半導体装置の製造に用いられるシリコン基板を形成する方法として、ＣＺ（Czokralski）法およびＦＺ（Floating Zone）法が知られている。ＣＺ法によって形成されたシリコン基板（以下、ＣＺ基板と記載する）は、ＦＺ法によって形成されたシリコン基板（以下、ＦＺ基板と記載する）に比べて、製造コストが低い。このため、ＣＺ基板を用いて半導体装置を製造することが望ましい。一方で、ＣＺ法では石英坩堝を用いるため、ＣＺ基板はＦＺ基板に比べて基板内の酸素濃度が高い。ＣＺ基板内に含まれる酸素は、ＣＺ基板内で酸素析出欠陥（ＳｉＯｘ）として存在する。
絶縁ゲート型のパワーＭＯＳ（Metal Oxide Semiconductor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体装置では、良好なデバイス特性を確保するために、ゲート酸化膜の絶縁耐圧を十分に確保する必要がある。ＣＺ基板を用いてパワー半導体装置を製造した場合、ＣＺ基板内の酸素濃度が高いため、ＣＺ基板からＣＺ基板の表面に形成したゲート酸化膜内に多くの酸素析出欠陥が取り込まれる。ゲート酸化膜内に取り込まれた酸素析出欠陥はゲート酸化膜の絶縁耐圧の低下を引き起こすため、ゲート酸化膜の絶縁耐圧を十分に確保することができない。
特許文献１に、ＣＺ基板内の酸素濃度を低下させることによってゲート酸化膜の絶縁耐圧の低下を抑制できる半導体装置の製造方法が開示されている。この方法によると、半導体装置の製造過程において、ＣＺ基板の表面をプラズマ処理することによって、ＣＺ基板の表面からＣＺ基板内に水素を注入する。注入された水素はＣＺ基板内の酸素と還元反応を引き起こし（ＳｉＯｘ＋Ｈ→Ｓｉ＋Ｈ２Ｏ）、ＣＺ基板内の酸素が除去される。これによって、ＣＺ基板内の酸素濃度が低下する。このため、ゲート酸化膜の絶縁耐圧の低下を抑制することができる。
特開２００６−１５６９７３号公報
しかしながら、上記した従来の製造方法によると、ＣＺ基板の表面に対して直接プラズマ処理を行うため、ＣＺ基板の表面が損傷することがある。ＣＺ基板の表面が損傷すると、ＣＺ基板内に結晶欠陥が形成される。このため、ＣＺ基板の表面にゲート酸化膜を形成したときに、ＣＺ基板内の結晶欠陥がゲート酸化膜内に取り込まれて、ゲート酸化膜の絶縁耐圧の低下を引き起こす。
本発明は上記の課題を解決するために提案されたものである。本発明の製造方法では、ＣＺ基板の表面を損傷させることなく、ＣＺ基板内の酸素濃度を低下させる。本発明は、ＣＺ基板を用いた絶縁ゲート型の半導体装置の製造方法において、ゲート酸化膜の絶縁耐圧を十分に確保できる製造方法を提供することを目的とする。
本発明は、ＣＺ法によって形成されたシリコン基板を用いた絶縁ゲート型の半導体装置を製造する方法に関する。
本方法は、プラズマＣＶＤ法によって、シリコン基板の表面に水素が含有されたゲート酸化膜を形成する工程と、シリコン基板の表面に形成されたゲート酸化膜を熱処理する工程を備えている。
本方法によると、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、シリコン基板の表面に水素が含有されたゲート酸化膜が形成される。ゲート酸化膜内に水素が含有されているため、ゲート酸化膜を熱処理することによって、ゲート酸化膜内の水素と、ゲート酸化膜とＣＺ基板の界面近傍のＣＺ基板内に存在する酸素析出欠陥との間で還元反応が生じる。これによって、ＣＺ基板内の酸素が除去され、ＣＺ基板内の酸素濃度が低下する。ＣＺ基板の表面を直接プラズマ処理することがないため、ＣＺ基板の表面が損傷することがない。このため、ゲート酸化膜の絶縁耐圧を十分に確保することができる。
本方法では、ゲート酸化膜を形成する工程で、１０１９ａｔｏｍｓ／ｃｍ３以上の水素が含有されたゲート酸化膜を形成することが好ましい。ＣＺ基板内には、通常４×１０１７ａｔｏｍｓ／ｃｍ３〜１５×１０１８ａｔｏｍｓ／ｃｍ３の酸素が含有されている。ＣＺ基板内の酸素濃度よりも高い濃度の水素が含有されたゲート酸化膜を形成することによって、ＣＺ基板内の酸素の還元効果を高めることができる。これによって、ゲート酸化膜の絶縁耐圧の低下を確実に防止することができる。
本方法では、ゲート酸化膜を形成する工程で、５０Ｐａ以下の圧力条件下でプラズマＣＶＤ法を用いることが好ましい。５０Ｐａ以下の減圧条件下でプラズマＣＶＤ法を用いることによって、減圧しない場合に比べて、より多くの水素が含有されたゲート酸化膜を形成することができる。このため、多くの酸素析出欠陥を還元することができ、ＣＺ基板内の酸素をより低減することができる。ゲート酸化膜の絶縁耐圧の低下を確実に防止することができる。
本発明によると、ＣＺ基板を用いた絶縁ゲート型の半導体装置の製造方法において、ゲート酸化膜の絶縁耐圧を十分に確保することができる。
下記に説明する実施例の好ましい特徴を列記する。
（第１特徴）プラズマＣＶＤ法に用いる材料ガスとして、ＳｉＨ４／Ｎ２Ｏ又はＴＥＯＳ／Ｏ２を用いる。
（第２特徴）ＣＺ基板の表面に４０ｎｍ以下の厚みの熱酸化膜を形成する。
（第１実施例）
図１〜図４に本発明の第１実施例である半導体装置１００を製造する方法を示す。半導体装置１００は、トレンチ構造を有する絶縁ゲート型のＭＯＳである。
まず、図１に示すように、ｎ型のＣＺ基板６を準備する。図１は、ＣＺ基板６の表面側の一部の断面図を示したものである。次に、ＣＺ基板６の表面側にｐ型のボディ領域４を形成する。これによって、ＣＺ基板６内には、ｎ型のドリフト領域２とボディ領域４が形成される。なお、ＣＺ基板６は基板抵抗が５０Ωであり、基板内の酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３、又は１．５×１０１８ａｔｏｍｓ／ｃｍ３のものを用いることができる。
次に、図２に示すように、ＣＺ基板６の表面からエッチングを行って、ＣＺ基板６の表面からボディ領域４を貫通してＣＺ基板６内を伸びる複数のトレンチ８を形成する。エッチング法としてはＲＩＥ（Reactive Ion Etching）法等を用いることができる。
次に、図３に示すように、プラズマＣＶＤ法によって、ＣＺ基板６の表面に１００ｎｍの厚みのゲート酸化膜１０を成膜する。ここで、ＣＺ基板６の表面には、トレンチ８の内壁も含まれる。プラズマＣＶＤ法の条件として、成膜温度は３８０℃、圧力は１０Ｔｏｒｒ、材料ガスはＳｉＨ４／Ｎ２Ｏを用いることができる。これによって、ＣＺ基板６の表面に約１０１９ａｔｏｍｓ／ｃｍ３の水素が含有されたゲート酸化膜１０が形成される。プラズマＣＶＤ法の他の条件として、成膜温度は６９０℃、圧力は５０Ｐａ、材料ガスはＴＥＯＳ／Ｏ２を用いることができる。これによって、ＣＺ基板６の表面に約１０２０ａｔｏｍｓ／ｃｍ３の水素が含有されたゲート酸化膜１０が形成される。
次に、ＣＺ基板６の表面に成膜したゲート酸化膜１０をアニール処理する。アニール処理の条件として、処理温度を９００℃、窒素雰囲気、処理時間を３０分とすることができる。これによって、ゲート酸化膜１０内の水素と、ゲート酸化膜１０との界面近傍のＣＺ基板６内に存在する酸素析出欠陥ＳｉＯｘとの間で還元反応が生じる。
次に、図４に示すように、トレンチ８の内部にゲート電極１２を形成する。次に、ゲート電極１２の表面を層間絶縁膜１４で被覆する。次に、ソース電極１６、半導体装置１００の裏面構造（図示しない）、ドレイン電極（図示しない）を形成することによって、半導体装置１００が完成する。
本実施例の製造方法によると、ゲート酸化膜１０内に含まれる水素によって、アニール処理を行ったときに、ゲート酸化膜１０との界面近傍のＣＺ基板６内に存在する酸素が還元される。これによって、ＣＺ基板６内の酸素が除去され、ＣＺ基板６内の酸素濃度が低下する。このため、ゲート酸化膜１０の絶縁耐圧を十分に確保することができる。
また、本実施例の製造方法によると、ＭＯＳ等のパワー半導体装置の製造過程において、ＣＺ基板６を用いた場合でも、ゲート酸化膜１０の絶縁耐圧を十分に確保することができる。このため、ＦＺ基板等、他のシリコン基板を用いた場合に比べて製造コストを低減することができる。
さらに、本実施例の製造方法によると、ＣＺ基板６の表面に水素が含有されたゲート酸化膜１０を形成するため、ＣＺ基板６内への水素の注入とゲート酸化膜１０の形成を別工程で行う場合に比べて製造工程数を減らすことができる。
（第２実施例）
図５，６に本発明の第２実施例である半導体装置２００を製造する方法を示す。半導体装置２００はトレンチ構造を有する絶縁ゲート型のＭＯＳである。
半導体基板２６にトレンチ２８（図５参照）を形成するまでの製造過程（第１実施例の図１，２に相当）は第１実施例の製造方法と同様であるため、説明を省略する。
図５に、ＣＺ基板２６内にトレンチ２８を形成したときのＣＺ基板２８の断面図を示す。図５に示すように、トレンチ２８を形成した後、ＣＺ基板２６の表面にＳｉＯ２等の熱酸化膜３３を成膜する。次に、プラズマＣＶＤ法によって、熱酸化膜３３の表面にゲート酸化膜３０を成膜する。プラズマＣＶＤ法の条件は第１実施例の条件と同様であるため、説明を省略する。次に、熱酸化膜３３の表面に形成したゲート酸化膜３０をアニール処理する。アニール処理の条件は第１実施例の条件と同様であるため、説明を省略する。なお、熱酸化膜３３の厚みが大きすぎる場合、ゲート酸化膜３０内への酸素析出欠陥の取り込みが顕著になり、ゲート酸化膜３０の絶縁耐圧が低下することがある。このため、熱酸化膜３３の厚みはゲート酸化膜の厚みより小さいことが望ましい。また、熱酸化膜３３が形成されていても、ＣＺ基板２６内の酸素の還元に影響はない。
次に、図６に示すように、トレンチ２８の内部にゲート電極３２を形成する。次に、ゲート電極３２の表面を層間絶縁膜３４で被覆する。次に、ソース電極３６、半導体装置２００の裏面構造（図示しない）、ドレイン電極（図示しない）を形成することによって、半導体装置２００が完成する。
本実施例の製造方法によると、ＣＺ基板２６とゲート酸化膜３０の間に熱酸化膜３３を形成する。これによって、ＣＺ基板２６の表面に直接ゲート酸化膜３０を形成した場合に比べて、ＣＺ基板２６の表面を清浄な状態に保つことができる。このため、ＣＺ基板２６とゲート酸化膜３０の間の界面準位が低減され、ゲート酸化膜３０内に余分な電荷が入り込むのを防止することができる。
（第３実施例）
図７，８に本発明の第３実施例である半導体装置３００を製造する方法を示す。半導体装置３００はトレンチ構造を有する絶縁ゲート型のＭＯＳである。
半導体基板４６にトレンチ４８（図７参照）を形成するまでの製造過程（第１実施例の図１，２に相当）は第１実施例の製造方法と同様であるため、説明を省略する。
図７に、ＣＺ基板４６内にトレンチ４８を形成したときのＣＺ基板４６の断面図を示す。図７に示すように、トレンチ４８を形成した後、ＣＺ基板４６の表面にＳｉＯ２等の熱酸化膜５３を成膜する。次に、熱酸化膜５３の表面に、ＣＶＤ法によって、Ｓｉ３Ｎ４等のＣＶＤ窒化膜５１を成膜する。次に、プラズマＣＶＤ法によって、ＣＶＤ窒化膜５１の表面にゲート酸化膜５０を形成する。プラズマＣＶＤ法の条件は第１実施例の条件と同様であるため、説明を省略する。次に、ＣＶＤ窒化膜５１の表面に形成したゲート酸化膜５０をアニール処理する。アニール処理の条件は第１実施例の条件と同様であるため、説明を省略する。なお、熱酸化膜５３およびＣＶＤ窒化膜５１の厚みが大きすぎる場合、ゲート酸化膜５０内への酸素析出欠陥の取り込みが顕著になり、ゲート酸化膜５０の絶縁耐圧が低下することがある。このため、熱酸化膜５３およびＣＶＤ窒化膜５１の厚みはゲート酸化膜の厚みより小さいことが望ましい。また、熱酸化膜５３およびＣＶＤ窒化膜５１が形成されていても、ＣＺ基板４６内の酸素の還元に影響はない。
次に、図８に示すように、トレンチ４８の内部にゲート電極５２を形成する。次に、ゲート電極５２の表面を層間絶縁膜５４で被覆する。次に、ソース電極５６、半導体装置３００の裏面構造（図示しない）、ドレイン電極（図示しない）を形成することによって、半導体装置３００が完成する。
本実施例の製造方法によると、ＣＺ基板４６とゲート酸化膜５０の間に熱酸化膜５３を形成し、さらに、ゲート酸化膜５０と熱酸化膜５３の間にＣＶＤ窒化膜５１を形成する。これによって、ゲート酸化膜５０の長期的な信頼性を高めることができる。また、ゲート酸化膜５０の絶縁耐圧をより高めることもできる。
第２実施例および第３実施例の製造方法では、ＣＺ基板の表面に４０ｎｍ以下の厚みの熱酸化膜を形成することが好ましい。ゲート酸化膜内への酸素析出欠陥の取り込みを防止することができ、ゲート酸化膜の絶縁耐圧の低下を防止することができる。
（第４実施例）
図９，１０に本発明の第４実施例である半導体装置４００を製造する方法を示す。半導体装置４００は、プレーナ構造を有する絶縁ゲート型のＭＯＳである。
まず、図９に示すように、ｎ型のＣＺ基板６６の表面側の一部にｐ型のボディ領域６４と、ｎ＋型のソース領域６８を形成する。ＣＺ基板６６内の他の領域は、ドリフト領域６２となる。次に、プラズマＣＶＤ法によって、ＣＺ基板６６の表面にゲート酸化膜７０を成膜する。プラズマＣＶＤ法の条件は第１実施例の条件と同様であるため、説明を省略する。
次に、図１０に示すように、ゲート酸化膜７０の一部をエッチングにより除去して、ＣＺ基板６６の表面の一部にソース領域７８と接触するソース電極７６を形成する。次に、ゲート酸化膜７０の表面であってソース電極７６と接触しない位置にゲート電極７２を形成する。次に、ＣＺ基板６６の裏面側にドレイン領域６１を形成する。次に、ＣＺ基板６６の裏面にドレイン領域６１と接触するドレイン電極（図示しない）を形成することによって、半導体装置４００が完成する。
本実施例の製造方法によると、プレーナ構造を有する絶縁ゲート型のＭＯＳを製造する場合であっても、水素が含有されたゲート酸化膜７０を形成することができる。これによって、半導体装置４００の絶縁耐圧を十分に確保することができる。
第１実施例〜第４実施例の製造方法では、プラズマＣＶＤ法に用いる材料ガスとして、ＳｉＨ４／Ｎ２Ｏ又はＴＥＯＳ／Ｏ２を用いることが好ましい。高濃度の水素が含有されたゲート酸化膜を形成することができる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、実施例ではＭＯＳを製造する方法を記載したが、ＩＧＢＴを製造する方法であってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本発明の第１実施例である半導体装置１００を製造する工程（１）を示す。 半導体装置１００を製造する工程（２）を示す。 半導体装置１００を製造する工程（３）を示す。 半導体装置１００を製造する工程（４）を示す。 本発明の第２実施例である半導体装置２００を製造する工程（１）を示す。 半導体装置２００を製造する工程（２）を示す。 本発明の第３実施例である半導体装置３００を製造する工程（１）を示す。 半導体装置３００を製造する工程（２）を示す。 本発明の第４実施例である半導体装置４００を製造する工程（１）を示す。 半導体装置１００を製造する工程（２）を示す。
符号の説明
２、２２、４２：ドリフト領域
４、２４、４４、７４：ボディ領域
６、２６、４６、６６：ＣＺ基板
８、２８、４８：トレンチ
１０、３０、５０、７０：ゲート酸化膜
１２、３２、５２、７２：ゲート電極
１４、３４、５４：層間絶縁膜
１６、３６、５６、７６：ソース電極
３３、５３：熱酸化膜
５１：ＣＶＤ窒化膜
６８：ソース領域
７１：ドレイン領域
１００、２００、３００、４００：半導体装置

Claims (3)

  1. ＣＺ法によって形成されたシリコン基板を用いた絶縁ゲート型の半導体装置を製造する方法であり、
    プラズマＣＶＤ法によって、前記シリコン基板の表面に水素が含有されたゲート酸化膜を形成する工程と、
    そのゲート酸化膜を熱処理する工程と、
    を備えていることを特徴とする半導体装置の製造方法。
  2. 前記ゲート酸化膜を形成する工程では、１０１９ａｔｏｍｓ／ｃｍ３以上の水素が含有されたゲート酸化膜を形成することを特徴とする請求項１の半導体装置の製造方法。
  3. 前記ゲート酸化膜を形成する工程では、５０Ｐａ以下の圧力条件下でプラズマＣＶＤ法を用いることを特徴とする請求項１又は２の半導体装置の製造方法。
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