JP2010092545A - シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法 - Google Patents

Abstract

【課題】高精細又は画素構造が横ストライプの表示装置において、狭ピッチ化と狭額縁化とを両立させること。
【解決手段】表示装置の走査回路におけるシフトレジスタは、第１の出力回路３１と、第２の出力回路３２と、第１の制御信号線５１及び第２の制御信号線５２と、を備える。第１の出力回路３１は、第１のクロック信号ＣＬＫ１によって制御され、第１の出力信号線４１に信号を出力する。第２の出力回路３２は、第１のクロック信号ＣＬＫ１と位相が異なる第２のクロック信号ＣＬＫ２によって制御され、第２の出力信号線４２に信号を出力する。第１の制御信号線５１及び第２の制御信号線５２は、第１の出力回路３１及び第２の出力回路３２に接続される。
【選択図】図１

Description

本発明は、シフトレジスタ及びそれを用いた表示装置、並びにシフトレジスタの駆動方法に関し、特に、ＮＭＯＳ又はＰＭＯＳの薄膜トランジスタのいずれか一方のみを有するシフトレジスタ及びそれを用いた表示装置、並びにシフトレジスタの駆動方法に関する。

近年、液晶表示装置に代表される平面表示装置は、薄型、軽量、かつ低消費電力であることから、各種機器の表示装置として用いられている。最近では、さらなる薄型化、軽量化、低コスト化を実現するために、従来のアモルファスシリコン薄膜トランジスタと比較して電子移動度が高い低温ポリシリコン薄膜トランジスタを用いて駆動回路を構成し、この駆動回路をガラス基板上に一体的に形成する技術が確立されている。

一般に、駆動回路として、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路が使用されている。しかしながら、ＣＭＯＳの製造プロセスは工程数が多く、製造コストが高いという問題がある。この問題の解決手段として、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれか一方の極性のトランジスタのみで構成された駆動回路が提案されている。特許文献１において、ＰＭＯＳトランジスタのみで構成されたシフトレジスタが記載されている（特許文献１の図２）。特許文献１のシフトレジスタは、ＰＭＯＳトランジスタＴ１〜Ｔ８で構成され、電源ＶＤＤ、入力信号ＩＮ、クロック信号Ｃ１〜Ｃ３を入力することにより、出力信号ＯＵＴを発生させる回路である。

また、液晶表示装置の高解像度化への要求が日増しに高まってきている。解像度が上がることにより、一度に表示し得る情報量が多くなるため、液晶表示装置の付加価値が向上するからである。

表示装置の画素構造は、一般に、赤を表示するためのサブ画素、緑を表示するためのサブ画素、及び青を表示するためのサブ画素で構成されており、それぞれのサブ画素は、表示面の横方向に配列されている。このような画素構造は、縦ストライプと呼ばれている。一方、表示面の縦方向に配列されている横ストライプと呼ばれる画素も提案されている。特許文献２において、横ストライプの画素構造が記載されている（特許文献２の図２）。特許文献２の図２を参照すると、画素１１０は、Ｒ、Ｇ、Ｂのサブ画素１２０が縦方向に配列されている。各サブ画素１２０の走査線３１１を駆動する走査回路３５０は、出力Ｙ１−Ｒ、Ｙ１−Ｇ、Ｙ１−Ｂ〜Ｙ３２０−Ｒ、Ｙ３２０−Ｇ、Ｙ３２０−Ｂを備える。液晶パネル１００の有効画素は、横方向について２４０、縦方向について３２０であるため、走査回路３５０は、縦方向の画素数３２０の３倍の出力を備える。

また、特許文献３において、横ストライプの画素構造に関する他の技術が記載されている（特許文献３の図２及び図３）。特許文献３の図２及び図３を参照すると、表示画素１０は、水平方向に左目用と右目用のサブ画素に分割されていて、さらに垂直方向にＲ、Ｇ、Ｂ用のサブ画素に分割されている。すなわち、一つの画素が６個のサブ画素から構成される。表示画素１０を駆動するゲート線駆動回路８は、Ｙ（１）〜Ｙ（１４４０）なる出力を備える。つまり、ゲート線駆動回路８は、縦方向の画素数４８０の３倍の出力を備える。

なお、特許文献４には、部分表示が可能な走査線駆動回路において、少ない素子数で部分表示機能を実現する技術が記載されている（特許文献４の図４）。

特開２００２−３１３０９３号公報（図２） 特開２００６−３１７５６６号公報（図２） 特開２００６−０３０５１２号公報（図２、図３） 特開２００８−１４０４９０号公報（図４）

以下の分析は、本発明者によってなされたものである。上記の特許文献に記載された技術に基づいて高精細又は横ストライプ構造の画素を有する表示装置を実現する場合には、次に述べるような問題がある。

一般に、画素の配置ピッチと、走査回路を構成しているシフトレジスタの配置ピッチとは同じ長さであることが望ましい。これは、走査回路から出力される信号を伝達する電気配線のレイアウトの観点から明らかである。表示装置の高解像度化に伴い、画素の配置ピッチと、シフトレジスタの配置ピッチは、ともに小さくなる。すなわち、図２１を参照すると、画素２１の配置ピッチの縮小化に伴い、シフトレジスタ１の回路幅Ｌは増大する。画素構造が横ストライプの場合は、シフトレジスタの配置ピッチは画素の配置ピッチの１／３となることから、さらに、Ｌが増大してしまう。Ｌが増大することによって、表示装置において、走査回路が配置される側の額縁が大きくなってしまう問題が生じ、作製プロセスの限界により回路をレイアウトすることができないという問題も生じうる。したがって、上記の特許文献に記載の技術に基づいて、高精細又は画素構造が横ストライプの表示装置を実現しようとする際には、狭ピッチ化と狭額縁化の両立が困難となる。

そこで、高精細又は画素構造が横ストライプの表示装置において、狭ピッチ化と狭額縁化とを両立させることが課題となる。

本発明の第１の視点に係るシフトレジスタは、
第１のクロック信号によって制御され、第１の出力信号線に信号を出力するように構成された第１の出力回路と、
前記第１のクロック信号と位相が異なる第２のクロック信号によって制御され、第２の出力信号線に信号を出力するように構成された第２の出力回路と、
前記第１の出力回路及び前記第２の出力回路に接続された第１の制御信号線及び第２の制御信号線と、を備える。

本発明の第２の視点に係るシフトレジスタの駆動方法は、
第１の出力回路及び第２の出力回路を備えるシフトレジスタの駆動方法であって、
前記第１の出力回路を第１のクロック信号によって制御することにより、第１の出力信号線に信号を出力する工程と、
前記第２の出力回路を前記第１のクロック信号と位相が異なる第２のクロック信号によって制御され、第２の出力信号線に信号を出力する工程と、
前記第１の出力回路及び前記第２の出力回路に接続された第１の制御信号線及び第２の制御信号線によって、前記第１の出力回路及び前記第２の出力回路を制御する工程と、を含む。

本発明の展開形態のシフトレジスタは、
前記第１のクロック信号及び前記第２のクロック信号と周期が同一である第３のクロック信号によって活性化され、前記第１の制御信号線を駆動することにより、前記第１の出力回路及び前記第２の出力回路をリセットするように構成されたリセット回路を備えることが好ましい。

本発明の展開形態のシフトレジスタは、
前記第１の出力回路及び前記第２の出力回路が、それぞれ第１のトランジスタ及び第２のトランジスタを備え、
前記第１の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が電源に接続され、第２の端子が前記第１の出力信号線に接続され、
前記第１の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第１のクロック信号に対する信号線に接続され、第２の端子が前記第１の出力信号線に接続され、
前記第２の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が前記電源に接続され、第２の端子が前記第２の出力信号線に接続され、
前記第２の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第２のクロック信号に対する信号線に接続され、第２の端子が前記第２の出力信号線に接続されることが好ましい。

本発明の展開形態のシフトレジスタは、
前記リセット回路が、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを導通状態と非導通状態との間で切り替えることにより、前記第１の出力回路及び前記第２の出力回路をリセットすることが好ましい。

本発明の展開形態のシフトレジスタは、
前記第１のトランジスタ及び前記第２のトランジスタが、いずれもＮＭＯＳトランジスタであり、又はいずれもＰＭＯＳトランジスタであることが好ましい。

本発明の展開形態の表示装置は、
複数の画素が配列された画素アレイと、
上記のシフトレジスタによって前記複数の画素を活性化するように構成された走査回路と、を備えることが好ましい。

本発明の展開形態の表示装置は、前記走査回路が、前段の前記第１又は第２の出力信号線が次段の入力信号として複数縦続接続された前記シフトレジスタを備え、前記各シフトレジスタの第１及び第２の出力信号線によって前記複数の画素を活性化するように構成されていることが好ましい。

本発明の展開形態の表示装置は、前記画素を構成するサブピクセルが、前記走査回路の走査方向に配列されていることが好ましい。

本発明の展開形態のシフトレジスタの駆動方法は、
前記第１の出力回路及び前記第２の出力回路が、それぞれ第１のトランジスタ及び第２のトランジスタを備え、
前記第１の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が電源に接続され、第２の端子が前記第１の出力信号線に接続され、
前記第１の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第１のクロックに対する信号線に接続され、第２の端子が前記第１の出力信号線に接続され、
前記第２の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が前記電源に接続され、第２の端子が前記第２の出力信号線に接続され、
前記第２の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第２のクロック信号に対する信号線に接続され、第２の端子が前記第２の出力信号線に接続されることが好ましい。

本発明の展開形態のシフトレジスタの駆動方法は、
前記第１のクロック信号及び前記第２のクロック信号と周期が同一である第３のクロック信号によって前記第１の制御信号線を駆動して、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを導通状態と非導通状態との間で切り替える工程を含むことが好ましい。

本発明の展開形態のシフトレジスタの駆動方法は、
第１のクロック期間において、前記第１の制御信号線を駆動して、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを導通／非導通状態から非導通／導通状態に切り替える工程と、
第２のクロック期間において、前記第１の出力回路から前記第１のクロック信号が出力される工程と、
第３のクロック期間において、前記第２の出力回路から前記第２のクロック信号が出力される工程と、
第Ｎのクロック期間（Ｎは４以上の整数）において、前記第３のクロック信号によって前記第１の制御信号線を駆動して、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを非導通／導通状態から導通／非導通状態に切り替える工程と、を含むことが好ましい。

本発明の展開形態のシフトレジスタの駆動方法は、前記第１のクロック信号及び前記第２のクロック信号が、前記第１のクロック期間と前記第Ｎのクロック期間との間で位相が等しいことが好ましい。

本発明に係るシフトレジスタは、２以上の出力回路を備え、かつ、第１の制御信号線、及び第２の制御信号線が、出力回路の全てに共通して接続される。したがって、これらを制御する回路群を共通化して、シフトレジスタを構成するトランジスタの総数を削減することができるため、走査回路の狭ピッチ化と狭額縁化が可能となる。

本発明に係るシフトレジスタは、２以上出力回路を具備することにより、一つの回路から、複数本のゲートバスラインを駆動することができる。これにより、横ストライプの表示装置において、狭ピッチ化と狭額縁化とを両立させることができる。

本発明に係るシフトレジスタは、クロック信号の周期で活性化されることにより、第１の制御信号線がゲートに接続されたトランジスタ（第１のトランジスタ）を非導通（オフ）状態に設定するリセット回路を有し、かつ、第１のトランジスタを導通（オン）状態とする期間おいては、リセット回路を非活性化状態とする。したがって、第１のトランジスタをオン状態とすべき期間において、リセット回路の動作によって第１のトランジスタがオフ状態となることが防止される。

本発明に係るシフトレジスタは、ＮＭＯＳトランジスタのみ、又はＰＭＯＳトランジスタのみで構成することができる。したがって、シフトレジスタを低コストで製造することが可能となる。

本発明に係る表示装置は、複数の画素が配列された画素アレイと、画素を活性化する走査回路とを備え、走査回路が、本発明のシフトレジスタにより構成される。したがって、高解像度の画素を有する表示装置を実現することが可能となる。

本発明のシフトレジスタはクロック信号の位相や相展開数を設定することにより具備する出力回路の数を設定することが可能となる。

本発明の実施形態に係るシフトレジスタについて図面を参照して説明する。図１は、本実施形態に係るシフトレジスタの構成の一部を示すブロック図である。図１を参照すると、シフトレジスタは、第１の出力回路３１と、第２の出力回路３２と、第１の制御信号線５１及び第２の制御信号線５２と、を備える。

第１の出力回路３１は、第１のクロック信号ＣＬＫ１によって制御され、第１の出力信号線４１に信号を出力する。第２の出力回路３２は、第１のクロック信号ＣＬＫ１と位相が異なる第２のクロック信号ＣＬＫ２によって制御され、第２の出力信号線４２に信号を出力する。第１の制御信号線５１及び第２の制御信号線５２は、第１の出力回路３１及び第２の出力回路３２に接続される。

［構成の説明］
本発明の第１の実施例に係るシフトレジスタについて図面を参照して説明する。図２は、本実施例の表示装置の構成図である。図３は、本実施例の表示装置の断面図である。図４は、本実施例の走査回路の構成を示すブロック図である。図５は、本実施例のシフトレジスタの構成を示す回路図である。図６は、本実施例の表示装置の画素部分の回路図である。

図２を参照すると、表示装置は、透明なガラス基板からなる絶縁基板３上に、表示部４、走査回路２、ゲートバスラインＧ１、Ｇ２、Ｇ３、・・・、Ｇｎ−１、Ｇｎ、ソースＩＣ８、端子列９、データバスライン１０、対向基板１４、及びギャップ制御手段２２を備える。表示部４は、図６に示す画素を複数備える。

図３は、図２の表示装置のＡ−Ａ’断面図である。図３を参照すると、液晶層１５は、絶縁基板３、対向基板１４、及びギャップ制御手段２２によって狭持されている。

図４を参照すると、走査回路２は、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ−１、ＳＲｎ）、及び、配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、及びＳＴ）を備える。図４におけるＳＴは、スタート信号が入力される端子を示し、シフトレジスタ１（ＳＲ１）のＩＮ（ｎ−１）端子に接続される。ゲートバスラインＧ１〜Ｇ２ｎは、それぞれ、走査回路２の各シフトレジスタ１のＯＵＴ１端子又はＯＵＴ２端子に接続される。ＳＲ１のＯＵＴ２端子は、図４のＡを経由して、ゲートバスラインＧ２、及びＳＲ２のＩＮ（ｎ−１）端子と接続される。

図５（Ａ）を参照すると、本実施例のシフトレジスタ１は、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ８を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、及びＶＳＳを備える。ここで、ＩＮ（ｎ−１）端子は、スタート信号ＳＴ又は隣接するシフトレジスタ１のＯＵＴ２端子からの信号を受信する。図４を参照すると、ＤＲＶ１、ＤＲＶ２、及びＲＥＦ端子は、クロック信号ＣＬＫ１〜ＣＬＫ４のいずれかの信号を受信する。また、ＯＵＴ１及びＯＵＴ２端子には、シフトレジスタ１の動作によって、Ｈｉｇｈレベル又はＬｏｗレベルの信号が出力される。ＶＳＳ端子はＬｏｗ信号と同等の一定電圧を印加される。また、ノードＡ（第１の制御信号線）は、Ｔｒ５及びＴｒ７のゲートに接続される。また、ノードＢ（第２の制御信号線）は、Ｔｒ６及びＴｒ８のゲートに接続される。

図５（Ｂ）は、本実施例のシフトレジスタ１に対する他の構成（すなわち、ＰＭＯＳトランジスタによる構成）を示す。本実施例のシフトレジスタ１の他の構成は、ＰＭＯＳトランジスタＴｒ１〜Ｔｒ８を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、及びＶＤＤを備える。ここで、ＩＮ（ｎ−１）端子は、スタート信号ＳＴ又は隣接するシフトレジスタ１のＯＵＴ２端子からの信号を受信する。図４を参照すると、ＤＲＶ１、ＤＲＶ２、及びＲＥＦ端子は、クロック信号ＣＬＫ１〜ＣＬＫ４のいずれかの信号を受信する。また、ＯＵＴ１及びＯＵＴ２端子は、シフトレジスタ１の動作によって、Ｈｉｇｈ又はＬｏｗの信号を出力し、接続されたゲートバスラインＧｉ（ｉ＝１〜２ｎ）は、出力された信号を印加される。ＶＤＤ端子は、Ｈｉｇｈ信号と同等の一定電圧を印加される。図５（Ｂ）におけるノードＡ及びノードＢは、図５（Ａ）に示したノードＡ及びノードＢと同等である。

図５を参照すると、Ｔｒ５及びＴｒ６で構成された出力回路（第１の出力回路）と、Ｔｒ７及びＴｒ８で構成された出力回路（第２の出力回路）は、シフトレジスタ１に設けられる。ノードＡ及びノードＢは、これら２個の出力回路に対して共通に接続される。Ｔｒ６のソース又はドレイン端子はＤＲＶ１に接続され、Ｔｒ８のソース又はドレイン端子はＤＲＶ２に接続される。ここで、ＤＲＶ１及びＤＲＶ２には、クロック信号ＣＬＫ１〜ＣＬＫ４に対する配線のうちの異なるものが接続されている。したがって、異なるクロック信号によって制御された出力信号が、１つのシフトレジスタ１からＯＵＴ１端子及びＯＵＴ２端子に出力される。かかる構成によると、シフトレジスタを２個並列した従来の構成と比較して、シフトレジスタを構成するトランジスタの個数を大幅に削減することができる。

図６（Ａ）を参照すると、画素は、スイッチトランジスタ１３、液晶部１１、保持容量１２、データバスライン１０、ゲートバスライン７、及び共通配線１６を備える。スイッチトランジスタ１３は、ＮＭＯＳトランジスタで形成され、ゲートにゲートバスライン７が接続され、ソースにデータバスライン１０、ドレインに液晶部１１、及び保持容量１２の電極がそれぞれ接続されている。保持容量１２の他方の電極は、共通配線１６と接続される。また、図６（Ｂ）は、スイッチトランジスタ１３をＰＭＯＳトランジスタとしたときの、画素の構成を示す。

図２を参照すると、ソースＩＣ８は、外部接続機器（非図示）から端子列９を経由して入力された映像表示用データ信号を受信して、データバスライン１０に供給する。ソースＩＣ８は、絶縁基板３とは異なる基板上に形成されたトランジスタ回路チップを、絶縁基板３上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装したものである。

［動作の説明］
図７は、本実施例のシフトレジスタの動作を表すタイミングチャートである。図７（Ａ）は、シフトレジスタ１を図５（Ａ）に示す構成としたときのタイミングチャートである。まず、図７（Ａ）を用いて本実施例の動作について説明する。

図７（Ａ）の期間１において、ＳＴはＬｏｗレベルからＨｉｇｈレベルに遷移する。シフトレジスタ１（ＳＲ１）におけるＩＮ（ｎ−１）端子にＳＴのＨｉｇｈレベルが印加されると、Ｔｒ１はオン状態となるため、ノードＡはＬｏｗレベルに遷移する。このとき、同時にＴｒ３もオン状態となるため、ノードＢにはＨｉｇｈレベル（実際は、Ｈｉｇｈレベルの電位から、Ｔｒ３のしきい値電圧分低下した電圧）に設定される。

期間２において、ＳＴがＬｏｗレベルに遷移すると、Ｔｒ１及びＴｒ３がともにオフ状態となる。Ｔｒ３がオフ状態となることから、ノードＢはフローティング状態となる。この状態において、ＤＲＶ１端子に接続されているＣＬＫ１がＬｏｗレベルからＨｉｇｈレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位がＨｉｇｈレベルよりも高い電位まで上昇する。したがって、Ｔｒ６及びＴｒ８のゲートにはＨｉｇｈレベル以上のゲート電圧が印加された状態となる。このとき、ＣＬＫ１のＨｉｇｈレベルは、電位低下することなくＴｒ６を経由してＯＵＴ１端子に出力される。ここで、ＯＵＴ１端子はゲートバスラインＧ１に接続されているため、Ｇ１の電位もＨｉｇｈレベルに遷移する。

期間３において、ＣＬＫ１がＨｉｇｈレベルからＬｏｗレベルに遷移すると、ＯＵＴ１端子もＬｏｗレベルに設定される。また、ＣＬＫ２は、ＬｏｗレベルからＨｉｇｈレベルに遷移することにより、ノードＢはＨｉｇｈレベルよりも高い電位に設定される。したがって、Ｈｉｇｈレベルは、電位低下することなくＴｒ８を経由してＯＵＴ２端子に転送される。ＯＵＴ２端子の信号は、ゲートバスラインＧ２に接続されているため、Ｇ２の電位もＨｉｇｈレベルに遷移する。

期間４において、ＣＬＫ３はＨｉｇｈレベルに遷移する。ＲＥＦ端子にはＣＬＫ３が接続されていることから、Ｔｒ２はオン状態となり、ノードＡはＨｉｇｈレベル（実際は、Ｈｉｇｈレベルの電位から、Ｔｒ２のしきい値電圧分低下した電圧）に設定される。したがって、Ｔｒ５及びＴｒ７はともにオン状態となり、ＯＵＴ１及びＯＵＴ２端子はＬｏｗレベルに遷移する。一方、Ｔｒ４がオン状態となることから、ノードＢはＬｏｗレベルとなる。これにより、Ｔｒ６及びＴｒ８はともにオフ状態となり、ＤＲＶ１及びＤＲＶ２端子はそれぞれＯＵＴ１及びＯＵＴ２端子から電気的に分離される。

次に、シフトレジスタ１（ＳＲ２）の動作について説明する。シフトレジスタ１（ＳＲ１）が期間３において出力したＯＵＴ２端子の信号は、分岐されて、図４のＡを経由してシフトレジスタ１（ＳＲ２）のＩＮ（ｎ−１）に転送される。したがって、このタイミングにおいて、シフトレジスタ１（ＳＲ２）のＴｒ１及びＴｒ３はともにオン状態となり、前述のシフトレジスタ１（ＳＲ１）と同様の動作を行う。また、期間４において、ＣＬＫ３のＨｉｇｈレベルは、電位低下することなく、ＯＵＴ１端子に出力される。ＯＵＴ１端子は、ゲートバスラインＧ３に接続されていることから、前述のＧ１、及びＧ２と同様、Ｈｉｇｈレベルに遷移する。このように、シフトレジスタ１（ＳＲ２）以降のシフトレジスタは、前段のＯＵＴ２信号をトリガーとしてゲートバスラインＧｉ（ｉ＝１〜２ｎ）の駆動と、次段のシフトレジスタ１への転送を行う。同様の動作は、シフトレジスタ１（ＳＲｎ）に至る
まで、繰り返される。

以上説明したシフトレジスタ１の動作により、ゲートバスライン７がＨｉｇｈレベルに遷移すると、図２における表示部４の画素群のうち、当該ゲートバスライン７に接続されている画素２１内のスイッチトランジスタ１３が全てオン状態となる。一方、外部接続機器（非図示）から出力された映像信号は、端子列９及びソースＩＣ８を経由してデータバスライン１０に転送される。この状態において、前述の活性化された画素群に対して、対応するデータバスライン１０から転送された映像信号が入力される。各スイッチトランジスタ１３は、入力された映像信号電圧を、保持容量１２及び液晶部１１に転送することにより、光源（非図示）の透過率を制御する。このように、１フレーム期間内に全ゲートバスラインＧ１〜Ｇｎを選択し、各ゲートバスラインＧｉ（ｉ＝１〜ｎ）に接続された画素に対応した映像信号を各画素に入力することにより、１フレーム期間内に全ての画素の表示状態を変更することができる。したがって、表示部４は１フレーム期間毎に表示状態を切り替えることにより、表示装置としての機能を果たすことができる。

上記においては、ＮＭＯＳトランジスタで形成されたシフトレジスタ１及び画素２１の駆動方法について説明した。一方、ＰＭＯＳトランジスタでシフトレジスタを構成した場合には、ＰＭＯＳトランジスタはＬｏｗレベルの信号でオン状態となり、Ｈｉｇｈレベルでオフ状態となることから、図７（Ｂ）に示す動作となる。したがって、極性の違いはあるものの、基本的な動作は図５（Ａ）のＮＭＯＳトランジスタで構成されたシフトレジスタ１の動作と同様である。また、画素２１の駆動についても、スイッチトランジスタ１３が、ゲートバスライン７がＬｏｗレベルに遷移した場合にオン状態になることを除いては基本的な動作はＮＭＯＳトランジスタの場合と同様である。したがって、ＰＭＯＳトランジスタで形成された場合においても、本実施例の表示装置は、表示機能を果たすことができる。

このように、本実施例の表示装置は、表示部４と走査回路２とを備え、走査回路２は、複数のシフトレジスタ１を備える。シフトレジスタ１は、Ｔｒ５及びＴｒ６、又は、Ｔｒ７及びＴｒ８から構成された２つの出力回路を備えることにより、一つの回路から、２本のゲートバスラインＧｉ（ｉ＝１〜２ｎ）を駆動することができる。したがって、出力回路以外のトランジスタＴｒ１〜Ｔｒ４を両出力回路に対する共通の回路とすることができるため、シフトレジスタ１を構成するトランジスタの数を削減することができる。したがって、表示部４の高解像度化に伴い、画素ピッチや、シフトレジスタ１の図５における縦方向の長さが短くなったとしても、表示装置の額縁（図５における横方向の長さに相当する）が大きくなってしまうという問題を回避することができる。

また、本実施例のシフトレジスタ１は、１クロック周期毎にノードＡを任意の電位に設定することができる。ノードＡにおいて、Ｔｒ１やＴｒ２のリーク電流や、外部からのノイズ等で電位変動が発生し、Ｔｒ４がオフ状態となると、ノードＢはフローティング状態となり、ＤＲＶ１又はＤＲＶ２端子に接続されているクロック信号に振られることによって、Ｔｒ６又はＴｒ８がオン状態となり、クロック信号がＯＵＴ１又はＯＵＴ２端子へ出力されてしまう。このとき、シフトレジスタ１は本来出力をすべきでないタイミングにおいて出力をしてしまうという誤動作を引き起こす。ところが、前述のように１クロック周期毎にノードＡをＴｒ５及びＴｒ７をオフ状態に維持できるように設定しているので、ノードＡの電位変動起因による回路の誤動作を防止することができる。

［構成の説明］
本発明の第２実施例について図面を参照して詳細に説明する。図８は、本実施例の走査回路の構成を示すブロック図である。図９は、本実施例のシフトレジスタの構成を示す回路図である。本実施例の表示装置は、第１実施例（図２）と同様である。また、図３に示す表示装置の断面図についても第１実施例と同様である。

本実施例においては、図２における走査回路２の構成、及び走査回路２を構成するシフトレジスタ１の構成について第１実施例とは異なっている。そこで、図８及び図９を参照して、走査回路２及びシフトレジスタ１について説明する。走査回路２は、図８を参照すると、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、・・・、ＳＲｎ−１、ＳＲｎ）、及び、配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、及びＳＴ）を備える。ゲートバスラインＧｉ（ｉ＝１〜３ｎ）は、それぞれ走査回路２の各シフトレジスタ１のＯＵＴ１、ＯＵＴ２、及びＯＵＴ３端子のいずれかに接続される。ＯＵＴ１〜ＯＵＴ３端子から出力された信号は、各端子が接続されたゲートバスラインＧｉ（ｉ＝１〜３ｎ）に転送される。

図９（Ａ）を参照すると、本実施例のシフトレジスタ１は、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ１０を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、及びＶＳＳを備える。図５（Ａ）に示された第１実施例のシフトレジスタ１との違いは、ＤＲＶ１及びＤＲＶ２端子に加えてＤＲＶ３端子を備えていることと、ＯＵＴ１及びＯＵＴ２端子に加えてＯＵＴ３端子を備えていることである。つまり、本実施例のシフトレジスタ１は、一つのシフトレジスタから３つの出力信号を生成する構成である。ここで、ＩＮ（ｎ−１）端子は、スタート信号ＳＴ又は隣接するシフトレジスタ１のＯＵＴ３端子から出力された信号を受信する。図８を参照すると、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３及びＲＥＦ端子は、クロック信号ＣＬＫ１〜ＣＬＫ５のいずれかの信号を受信する。また、ＯＵＴ１、ＯＵＴ２及びＯＵＴ３端子は、シフトレジスタ１の動作によって、Ｈｉｇｈ又はＬｏｗの信号を出力し、ゲートバスラインＧｉ（ｉ＝１〜３ｎ）は、出力された信号を印加される。ＶＳＳ端子はＬｏｗ信号と同等の一定電圧を印加される。

一方、図９（Ｂ）は、本実施例のシフトレジスタ１の他の構成として、ＰＭＯＳトランジスタを備えるものである。本実施例のシフトレジスタ１の他の構成は、ＰＭＯＳトランジスタＴｒ１〜Ｔｒ１０を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、及びＶＤＤを備える。ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１のＯＵＴ３端子から出力された信号を受信する。ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、及びＲＥＦ端子は、クロック信号ＣＬＫ１〜ＣＬＫ５のいずれかの信号をそれぞれ受信する。また、ＯＵＴ１、ＯＵＴ２及びＯＵＴ３端子は、シフトレジスタ１の動作により、Ｈｉｇｈ又はＬｏｗの信号を出力し、ゲートバスラインＧｉ（ｉ＝１〜３ｎ）は、出力された信号を印加される。ＶＤＤ端子はＨｉｇｈ信号と同等の一定電圧を印加される。

本実施例においては、１個のシフトレジスタに３個の出力回路を有する構成とした。しかし、シフトレジスタの出力回路の個数は４個以上としてもよい。この場合には、ＤＲＶ端子及びＯＵＴ端子が出力回路数に合わせて増大する。したがって、対応するクロック信号の数を増大させることにより、１個のシフトレジスタから複数の出力信号を生成することができる。

［動作の説明］
本実施例の動作を表すタイミングチャートを図１０に示す。図１０（Ａ）は、シフトレジスタ１を図９（Ａ）に示す構成とした場合のタイミングチャートである。まず、図１０（Ａ）を参照して、本実施例のシフトレジスタ１の動作について説明する。

図１０（Ａ）の期間１において、ＳＴはＬｏｗレベルからＨｉｇｈレベルに遷移する。シフトレジスタ１（ＳＲ１）におけるＩＮ（ｎ−１）端子がＳＴのＨｉｇｈレベルを印加されると、Ｔｒ１はオン状態となることから、ノードＡはＬｏｗレベルに遷移する。同時にＴｒ３もオン状態となることから、ノードＢはＨｉｇｈレベル（実際は、Ｈｉｇｈレベルの電位から、Ｔｒ３のしきい値電圧分低下した電圧）に設定される。

期間２において、ＳＴがＬｏｗレベルに遷移すると、Ｔｒ１及びＴｒ３がともにオフ状態となる。Ｔｒ３がオフ状態となることから、ノードＢはフローティング状態となる。この状態において、ＤＲＶ１端子に接続されているＣＬＫ１がＬｏｗレベルからＨｉｇｈレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位がＨｉｇｈレベルよりも高い電位にまで上昇する。これにより、Ｔｒ６、Ｔｒ８、及びＴｒ１０のゲートにはＨｉｇｈレベル以上のゲート電圧が印加された状態となる。したがって、ＣＬＫ１のＨｉｇｈレベルは、電位低下することなくＴｒ６を経由してＯＵＴ１端子に出力される。ここで、ＯＵＴ１端子はゲートバスラインＧ１に接続されていることから、Ｇ１の電位もＨｉｇｈレベルに遷移する。

次に、期間３において、ＣＬＫ１がＨｉｇｈレベルからＬｏｗレベルに遷移すると、ＯＵＴ１端子及びゲートバスラインＧ１もＬｏｗレベルに設定される。また、ＣＬＫ２がＬｏｗレベルからＨｉｇｈレベルへ遷移することにより、ノードＢはＨｉｇｈレベルよりも高い電位に設定される。したがって、ＣＬＫ２のＨｉｇｈレベルは、電位低下することなくＴｒ８を経由してＯＵＴ２端子に転送される。ＯＵＴ２端子の信号は、ゲートバスラインＧ２に接続されていることから、Ｇ２の電位もＨｉｇｈレベルに遷移する。

次に、期間４において、ＣＬＫ２がＨｉｇｈレベルからＬｏｗレベルに遷移すると、ＯＵＴ２端子及びゲートバスラインＧ３もＬｏｗレベルに設定される。ＣＬＫ３はＬｏｗレベルからＨｉｇｈレベルへ遷移することから、ノードＢはＨｉｇｈレベルよりも高い電位に設定される。したがって、Ｈｉｇｈレベルは、電位低下することなくＴｒ１０を経由してＯＵＴ３端子に転送される。ＯＵＴ３端子の信号はゲートバスラインＧ３に接続されていることから、Ｇ３の電位もＨｉｇｈレベルに遷移する。

次に、期間５において、ＣＬＫ４がＬｏｗレベルからＨｉｇｈレベルに遷移すると、ＲＥＦ端子に接続されているＴｒ２はオン状態となり、ノードＡはＨｉｇｈレベル（実際は、Ｈｉｇｈレベルの電位から、Ｔｒ２のしきい値電圧分低下した電圧）に設定される。したがって、Ｔｒ５、Ｔｒ７、及びＴｒ９はともにオン状態となり、ＯＵＴ１、ＯＵＴ２、及びＯＵＴ３端子はそれぞれＬｏｗレベルとなる。一方、Ｔｒ４がオン状態となることから、ノードＢはＬｏｗレベルとなる。このとき、Ｔｒ６、Ｔｒ８及びＴｒ１０はともにオフ状態となり、ＤＲＶ１、ＤＲＶ２及びＤＲＶ３端子はそれぞれＯＵＴ１、ＯＵＴ２及びＯＵＴ３端子から電気的に分離される。

次に、シフトレジスタ１（ＳＲ２）の動作について説明する。シフトレジスタ１（ＳＲ１）が期間４において出力したＯＵＴ３端子の信号は、分岐されて、図８のＡを経由してシフトレジスタ１（ＳＲ２）のＩＮ（ｎ−１）に転送される。したがって、シフトレジスタ１（ＳＲ２）のＴｒ１、及びＴｒ３はともにオン状態となり、前述のシフトレジスタ１（ＳＲ１）と同様の動作を行う。また、期間５において、ＣＬＫ４のＨｉｇｈレベルは電位低下することなく、ＯＵＴ１端子に出力される。ＯＵＴ１端子は、ゲートバスラインＧ４に接続されていることから、前述のＧ１、Ｇ２、及びＧ３と同様、Ｈｉｇｈレベルに遷移する。このように、シフトレジスタ１（ＳＲ２）以降のシフトレジスタは、前段のＯＵＴ３端子の信号をトリガーとしてゲートバスラインＧｉ（ｉ＝１〜３ｎ）の駆動と、次段のシフトレジスタ１への転送を行う。同様の動作は、シフトレジスタ１（ＳＲｎ）に至るまで繰り返される。

以上説明したシフトレジスタ１の動作により、ゲートバスライン７がＨｉｇｈレベルに遷移すると、図２における表示部４の画素群のうち、当該ゲートバスライン７に接続されている画素２１内のスイッチトランジスタ１３はすべてオン状態となる。一方、外部接続機器（非図示）から出力された映像信号は、端子列９、ソースＩＣ８を経由してデータバスライン１０に転送される。この状態において、活性化された画素群に対して、対応するデータバスライン１０から転送された映像信号が入力される。各スイッチトランジスタ１３は、入力された映像信号電圧を、保持容量１２、及び液晶部１１へ転送することにより、光源（非図示）の透過率を制御する。このように、１フレーム期間内に全ゲートバスラインＧ１〜Ｇｎを選択し、各ゲートバスラインＧｉ（ｉ＝１〜ｎ）に接続された画素に対応した映像信号を各画素に入力することにより、１フレーム期間内に全ての画素の表示状態を変更することができる。したがって、表示部４は１フレーム期間毎に表示状態を切り替えることにより、表示装置としての機能を果たすことができる。

上記においては、ＮＭＯＳトランジスタで形成されたシフトレジスタ１及び画素２１の駆動方法について説明した。シフトレジスタがＰＭＯＳトランジスタで形成された場合については、図１０（Ｂ）を参照すると、ＰＭＯＳトランジスタはＬｏｗレベルの信号でオン状態となり、Ｈｉｇｈレベルの信号でオフ状態となることから、極性の違いはあるものの、基本的な動作は図９（Ａ）に示したＮＭＯＳトランジスタで形成されたシフトレジスタ１の動作と同様である。また、画素２１の駆動についてもスイッチトランジスタ１３は、ゲートバスライン７がＬｏｗレベルに遷移した場合にオン状態になることを除いて、基本的な動作はＮＭＯＳトランジスタの場合と同様である。したがって、ＰＭＯＳトランジスタで形成された場合においても、本実施例に係る表示装置は、表示機能を果たすことができる。

このように、本実施例は、表示部４の傍らに走査回路２を備え、走査回路２は、複数のシフトレジスタ１を備える。シフトレジスタ１は、Ｔｒ５及びＴｒ６、Ｔｒ７及びＴｒ８、又は、Ｔｒ９及びＴｒ１０から構成された３つの出力回路を備えることにより、一つの回路から、３本のゲートバスラインＧｉ（ｉ＝１〜３ｎ）を駆動することができる。したがって、出力回路以外のＴＦＴ（Ｔｒ１〜Ｔｒ４）を共通回路とすることができるため、シフトレジスタ１を構成するＴＦＴの数を削減することができる。本実施例における削減効果は、第１実施例の場合におけるものよりも大きい。したがって、表示部４の高解像度化に伴い、画素ピッチや、シフトレジスタ１の図９における縦方向の長さが短くなったとしても、表示装置の額縁（図９における横方向の長さに相当する）が大きくなってしまうという問題を回避することが可能となる。

また、本実施例のシフトレジスタ１についても、第１実施例と同様、１クロック周期毎にノードＡを任意の電位に設定していることから、トランジスタのリークや、ノイズ等による電位変動を抑制することができる。したがって、電位変動起因による回路の誤動作を防止した走査回路及びその走査回路を用いた表示装置を提供することができる。

［構成の説明］
本発明の第３実施例について図面を参照して詳細に説明する。図１１及び図１２は、本実施例のシフトレジスタ１の構成を示す回路図を示す。本実施例の表示装置は、第１実施例及び第２実施例におけるものと同様である。また、図３に示した断面図についても第１実施例及び第２実施例と同様である。また、図２における走査回路２については、図４又は図８に示した構成とする。本実施例は、走査回路２を構成するシフトレジスタ１の構成が第１実施例又は第２実施例と異なる。そこで、シフトレジスタの構成について、図１１及び図１２を参照して説明する。

図１１（Ａ）に示すとおり、本実施例のシフトレジスタ１は、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ８及びＴｒ１１、Ｔｒ１２を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、ＶＳＳ及びＶＤＤを備える。本実施例におけるシフトレジスタ１は、Ｔｒ１１及びＴｒ１２を追加することにより、Ｔｒ６及びＴｒ８のゲート電極を、ノードＢと分離している。ここでは、Ｔｒ６のゲート電極をノードＣ１、Ｔｒ８のゲート電極をノードＣ２とする。

図１１（Ｂ）は、本実施例のシフトレジスタ１の他の構成として、図１１（Ａ）のシフトレジスタをＰＭＯＳトランジスタによって構成したものを示す。図１１（Ａ）の構成と同様に、Ｔｒ１１及びＴｒ１２が追加されていることから、Ｔｒ６のゲート電極をノードＣ１、Ｔｒ８のゲート電極をノードＣ２とすると、ノードＣ１及びＣ２はノードＢから分離されている。

図１１（Ｃ）は、図１１（Ａ）におけるＴｒ１１及びＴｒ１２をＴｒ１１のみとした構成である。このとき、ノードＢがＴｒ６及びＴｒ８のゲート電極と分離される点では図１１（Ａ）と同じである。しかし、Ｔｒ６のゲート電極及びＴｒ８のゲート電極をノードＣとして共通化している点において図１１（Ａ）とは異なる。

図１２（Ａ）は、本実施例のシフトレジスタ１の他の構成として、図９（Ａ）に示したシフトレジスタ１にＴｒ１１〜Ｔｒ１３を付加した構成を示す。このとき、Ｔｒ６、Ｔｒ８、及びＴｒ１０のゲート電極をそれぞれノードＣ１〜Ｃ３とすると、ノードＣ１〜Ｃ３は、ノードＢと分離されている。

また、図１２（Ｂ）は、本実施例のシフトレジスタ１の他の構成として、図１２（Ａ）をＰＭＯＳトランジスタによって構成したものである。図１２（Ａ）の構成と同様、Ｔｒ１１〜Ｔｒ１３を付加した構成であることから、Ｔｒ６、Ｔｒ８、及びＴｒ１０のゲート電極をそれぞれノードＣ１〜Ｃ３とすると、ノードＣ１〜Ｃ３はノードＢと分離されている。

図１２（Ｃ）は、図１２（Ａ）におけるＴｒ１１、Ｔｒ１２、及びＴｒ１３をＴｒ１１のみとした構成である。このとき、ノードＢは、Ｔｒ６、Ｔｒ８及びＴｒ１０のゲート電極と分離される点では図１２（Ａ）と同様である。しかし、Ｔｒ６のゲート電極、Ｔｒ８のゲート電極、及びＴｒ１０のゲート電極をノードＣとして共通化している点において図１２（Ａ）とは異なる。

図１１（Ａ）〜（Ｃ）に示したシフトレジスタ１（ＳＲ）は、シフトレジスタ１から２つの出力信号を発生させる構成であることから、図４に示した走査回路２に適合する。また、図１２（Ａ）〜（Ｃ）に示したシフトレジスタ１（ＳＲ）は、シフトレジスタ１から３つの出力信号を発生させる構成であることから、図８に示した走査回路２に適合する。

［動作の説明］
図１３は、本実施例のシフトレジスタの動作を表すタイミングチャートである。本実施例におけるシフトレジスタ１の動作と、第１実施例及び第２実施例におけるシフトレジスタの動作との違いは、ノードＢ、及び、新たに追加されたノードＣ１、Ｃ２、ノードＣ１〜Ｃ３、又はノードＣの電位状態である。そこで、これらの相違点について説明する。

図１３（Ａ）は、シフトレジスタ１が図１１（Ａ）の場合のタイミングチャートである。期間１において、Ｔｒ３がオン状態となることにより、ノードＢ、ノードＣ１、及びノードＣ２はＨｉｇｈレベルに遷移する。期間２において、Ｔｒ３はオフ状態となる。したがって、ノードＢ、ノードＣ１及びノードＣ２は、フローティング状態となる。ここでＣＬＫ１がＨｉｇｈレベルに遷移すると、ノードＣ１はブートストラップ効果によりＨｉｇｈレベルよりも高い電位に上昇する。このとき、ＣＬＫ１のＨｉｇｈレベルはＴｒ６を経由してＯＵＴ１端子に転送される。

期間３においてＣＬＫ２がＨｉｇｈに遷移すると、ノードＣ２はブートストラップ効果によりＨｉｇｈレベルよりも高い電位に上昇する。このとき、ＣＬＫ２のＨｉｇｈレベルはＴｒ８を経由してＯＵＴ２端子に転送される。本実施例のシフトレジスタ１は、ノードＢとＴｒ６及びＴｒ８のゲート電極が、それぞれＴｒ１１及びＴｒ１２によって分離されていることから、ＣＬＫ１及びＣＬＫ２がそれぞれＨｉｇｈレベルになったときに発生するブートストラップ効果による電位上昇は、ノードＢではなく、ノードＣ１又はノードＣ２において発生する。このとき、ノードＢとＶＤＤとの間に設置されているＴｒ４には電源電圧（ここではＨｉｇｈレベル−Ｌｏｗレベル間の電圧）以上の電圧はかからない。したがって、第１実施例及び第２実施例と比較して、Ｔｒ４のドレインストレスが緩和される。また、ノードＣ１及びノードＣ２の電圧がブートストラップ効果により電源電圧以上の電圧に増加する期間は、図７（Ａ）のノードＢと比較してそれぞれ短くなっている。したがって、Ｔｒ６及びＴｒ８のゲート電極にかかる電圧ストレスは緩和される。

図１３（Ｂ）は、シフトレジスタ１が図１１（Ｂ）の場合のタイミングチャートである。図１３（Ｂ）に示すとおり、ＰＭＯＳトランジスタによって構成されたシフトレジスタ１の動作は、ＮＭＯＳトランジスタによって構成されたシフトレジスタ１と極性が異なる。つまり、図１１（Ｂ）におけるノードＢ、ノードＣ１及びノードＣ２の電位は、図１３（Ａ）の場合と極性が逆になっている。この場合においても、ノードＢがＴｒ１１及びＴｒ１２によって分離されていることから、ノードＣ１及びノードＣ２はそれぞれブートストラップ効果によってＬｏｗレベルよりも低い電位に降下する。一方、ノードＢはＬｏｗレベル（実際は、Ｔｒ３のしきい値分だけ上昇した電位）を維持している。このとき、ノードＢとＶＳＳとの間に設置されているＴｒ４には電源電圧（ここではＨｉｇｈレベル−Ｌｏｗレベル間の電圧）以上の電圧はかからない。したがって、第１実施例及び第２実施例と比較してＴｒ４のドレインストレスが緩和される。また、図１３（Ａ）と同様に、Ｔｒ６及びＴｒ８のゲート電極にかかる電圧ストレスも緩和される。

図１３（Ｃ）は、シフトレジスタ１を図１２（Ａ）とした場合のタイミングチャートである。期間１において、Ｔｒ３がオン状態となることにより、ノードＢ、ノードＣ１、ノードＣ２及びノードＣ３はＨｉｇｈレベルに遷移する。期間２において、Ｔｒ３はオフ状態となる。したがって、ノードＢ、ノードＣ１、ノードＣ２及びノードＣ３は、フローティング状態となる。ここでＣＬＫ１がＨｉｇｈレベルに遷移すると、ノードＣ１がブートストラップ効果によりＨｉｇｈレベルよりも高い電位に上昇する。このとき、ＣＬＫ１のＨｉｇｈレベルは、Ｔｒ６を経由してＯＵＴ１端子へ転送される。

期間３においてＣＬＫ２がＨｉｇｈレベルに遷移すると、ノードＣ２はブートストラップ効果によってＨｉｇｈレベルよりも高い電位に上昇する。このとき、ＣＬＫ２のＨｉｇｈレベルは、Ｔｒ８を経由してＯＵＴ２端子へ転送される。

さらに、期間４においてＣＬＫ３がＨｉｇｈに遷移すると、ノードＣ３はブートストラップ効果によってＨｉｇｈレベルよりも高い電位に上昇する。このとき、ＣＬＫ３のＨｉｇｈレベルは、Ｔｒ１０を経由してＯＵＴ３端子へ転送される。

本実施例のシフトレジスタ１は、ノードＢとＴｒ６、Ｔｒ８及びＴｒ１０のゲート電極が、それぞれＴｒ１１、Ｔｒ１２及びＴｒ１３によって分離されている。したがって、ＣＬＫ１、ＣＬＫ２、及びＣＬＫ３がそれぞれＨｉｇｈレベルになったときに発生するブートストラップ効果による電位上昇は、ノードＢではなく、ノードＣ１、ノードＣ２又はノードＣ３において発生する。このとき、ノードＢとＶＤＤとの間に設置されているＴｒ４には電源電圧（ここではＨｉｇｈレベル−Ｌｏｗレベル間の電圧）以上の電圧はかからない。したがって、第１実施例及び第２実施例と比較してＴｒ４のドレインストレスが緩和される。また、図１３の場合と同じ理由により、Ｔｒ６、Ｔｒ８及びＴｒ１０のゲート電極にかかる電圧ストレスも緩和される。

図１３（Ｄ）は、シフトレジスタ１を図１２（Ｂ）とした場合のタイミングチャートである。図１３（Ｄ）を参照すると、ＰＭＯＳトランジスタによって形成されたシフトレジスタ１の動作は、ＮＭＯＳトランジスタで形成されたシフトレジスタ１と極性が異なる。すなわち、図１２（Ｂ）におけるノードＢ、ノードＣ１、ノードＣ２及びノードＣ３の電位は、図１３（Ｃ）の場合と極性が逆となっている。この場合においても、ノードＢはＴｒ１１、Ｔｒ１２及びＴｒ１３によって分離されている。したがって、ノードＣ１、ノードＣ２及びノードＣ３は、それぞれブートストラップ効果によってＬｏｗレベルよりも低い電位に降下する。一方、ノードＢはＬｏｗレベル（実際は、Ｔｒ３のしきい値分だけ上昇した電位）を維持している。このとき、ノードＢとＶＳＳとの間に設置されているＴｒ４には電源電圧（ここではＨｉｇｈレベル−Ｌｏｗレベル間の電圧）以上の電圧はかからない。したがって、第１実施例及び第２実施例と比較してＴｒ４のドレインストレスが緩和される。また、図１３の場合と同じ理由により、Ｔｒ６、Ｔｒ８及びＴｒ１０のゲート電極にかかる電圧ストレスも緩和される。

以上説明したとおり、本実施例は、第１実施例及び第２実施例において説明した効果のみならず、シフトレジスタ１を構成するトランジスタのドレイン間の電圧、及びゲート電圧によるストレスを緩和することができる。

［構成の説明］
第４実施例の構成について図面を参照して詳細に説明する。図１４及び図１６は、本実施例の走査回路の構成を示すブロック図である。図１５及び図１７は、本実施例のシフトレジスタの構成を示す回路図である。

本実施例の表示装置は、第１実施例と同様であり、図２に示した構成を備える。また、図３に示した断面図についても第１実施例と同様である。本実施例は、図２における走査回路２及び走査回路２を構成するシフトレジスタ１の構成において第１実施例とは異なる。そこで、図１４〜図１７を参照して、これらの構成について説明する。

走査回路２は、図１４に示すとおり、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ−１、ＳＲｎ）、及び、配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、及びＳＴ）を備える。ゲートバスラインＧｉ（ｉ＝１〜２ｎ）は、走査回路２の各々のシフトレジスタ１のＯＵＴ１又はＯＵＴ２端子のいずれかに接続される。ＯＵＴ１端子又はＯＵＴ２端子から出力された信号は、接続されたゲートバスラインＧｉ（ｉ＝１〜２ｎ）に転送される。第１実施例と同様に、一つのシフトレジスタ１に対して２つの出力信号端子（ＯＵＴ１、ＯＵＴ２）を備える。第１実施例との違いは、クロック信号がＣＬＫ１、ＣＬＫ２及びＣＬＫ３を含む点である。

図１５（Ａ）に示すとおり、本実施例のシフトレジスタ１は、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ８及びＴｒ１１〜Ｔｒ１３を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、ＶＤＤ、及びＶＳＳを備える。図５（Ａ）に示した第１実施例のシフトレジスタ１との違いは、Ｔｒ１１〜Ｔｒ１３を付加し、Ｔｒ２の配線接続を変更している点である。ここで、レシオ回路を実現するために、Ｔｒ１１の電流駆動能力をＴｒ１３よりも大きくする必要がある。具体的には、Ｔｒ１１のトランジスタサイズを、Ｔｒ１３よりも大きくすることが好ましい。ここで、ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１のＯＵＴ２端子からの信号が入力される。ＤＲＶ１、ＤＲＶ２及びＲＥＦ端子は、ＣＬＫ１〜ＣＬＫ３のいずれかの信号を受信する。また、ＯＵＴ１及びＯＵＴ２端子は、シフトレジスタ１の動作により、Ｈｉｇｈ又はＬｏｗの信号を出力し、ゲートバスラインＧｉ（ｉ＝１〜２ｎ）はその信号を印加される。最後に、ＶＤＤ及びＶＳＳ端子は、それぞれＨｉｇｈ信号及びＬｏｗ信号と同等の一定電圧を印加される。

一方、図１５（Ｂ）は、本実施例のシフトレジスタ１の他の構成として、ＰＭＯＳトランジスタを備える構成を示す。本実施例のシフトレジスタ１の他の構成は、ＰＭＯＳトランジスタＴｒ１〜Ｔｒ８、及びＴｒ１１〜Ｔｒ１３を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、ＶＳＳ、及びＶＤＤを備える。Ｔｒ１１とＴｒ１３は、図１５（Ａ）と同様に、Ｔｒ１１のトランジスタサイズをＴｒ１３よりも大きくすることが好ましい。ここで、ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１のＯＵＴ２端子からの信号を受信する。ＤＲＶ１、ＤＲＶ２及びＲＥＦ端子は、ＣＬＫ１〜ＣＬＫ３のいずれかの信号を受信する。また、ＯＵＴ１及びＯＵＴ２端子は、シフトレジスタ１の動作により、Ｈｉｇｈ又はＬｏｗの信号を出力し、ゲートバスラインＧｉ（ｉ＝１〜２ｎ）は出力された信号を印加される。最後に、ＶＤＤは、Ｈｉｇｈ信号と同等の一定電圧を印加される。

また、図１６は、本実施例の走査回路２の他の構成を示す。図１６を参照すると、走査回路２は、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、・・・、ＳＲｎ−１、ＳＲｎ）、及び、配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、及びＳＴ）を備える。ゲートバスラインＧｉ（ｉ＝１〜３ｎ）は、走査回路２の各々のシフトレジスタ１のＯＵＴ１端子、ＯＵＴ２端子、又はＯＵＴ３端子のいずれかに接続される。ＯＵＴ１端子、ＯＵＴ２端子、又はＯＵＴ３端子から出力された信号は、接続されたゲートバスラインＧｉ（ｉ＝１〜３ｎ）に転送される。第２実施例と同様、一つのシフトレジスタ１に対し、３つの出力信号端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）を設けた構成である。第２実施例との違いは、クロック信号がＣＬＫ１、ＣＬＫ２、ＣＬＫ３及びＣＬＫ４を含む点である。

図１７（Ａ）を参照すると、本実施例のシフトレジスタ１は、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ１３を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＶＤＤ、及びＶＳＳを備える。図９（Ａ）に示した第２実施例のシフトレジスタ１との違いは、Ｔｒ１１〜Ｔｒ１３を付加し、Ｔｒ２の配線接続を変更している点である。図１５と同様に、Ｔｒ１１のトランジスタサイズはＴｒ１３よりも大きいことが好ましい。ここで、ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１のＯＵＴ３端子からの信号を受信する。ＤＲＶ１、ＤＲＶ２、ＤＲＶ３及びＲＥＦ端子は、ＣＬＫ１〜ＣＬＫ４のいずれかの信号をそれぞれ受信する。また、ＯＵＴ１、ＯＵＴ２及びＯＵＴ３端子には、シフトレジスタ１の動作により、Ｈｉｇｈ又はＬｏｗの信号を出し、ゲートバスラインＧｉ（ｉ＝１〜３ｎ）は出力された信号を印加される。ＶＤＤ及びＶＳＳは、それぞれＨｉｇｈ信号及びＬｏｗ信号と同等の一定電圧を印加される。

一方、図１７（Ｂ）は、本実施例のシフトレジスタ１の他の構成として、ＰＭＯＳトランジスタによって構成したものである。本実施例のシフトレジスタ１の他の構成は、ＰＭＯＳトランジスタＴｒ１〜Ｔｒ１３を備え、端子ＩＮ（ｎ−１）、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＲＥＦ、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＶＤＤ、及びＶＳＳを備える。図１５及び図１７（Ａ）と同様、Ｔｒ１１のトランジスタサイズは、Ｔｒ１３よりも大きくすることが好ましい。ここで、ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１のＯＵＴ３端子からの信号を受信する。ＤＲＶ１、ＤＲＶ２、ＤＲＶ３及びＲＥＦ端子は、ＣＬＫ１〜ＣＬＫ４のいずれかの信号をそれぞれ受信する。また、ＯＵＴ１端子、ＯＵＴ２端子及びＯＵＴ３端子は、シフトレジスタ１の動作によって、Ｈｉｇｈ又はＬｏｗの信号を出し、ゲートバスラインＧｉ（ｉ＝１〜３ｎ）は出力された信号を印加される。ＶＤＤ及びＶＳＳは、それぞれＨｉｇｈ信号及びＬｏｗ信号と同等の一定電圧を印加される。

［動作の説明］
本実施例の動作について、図１８（Ａ）〜（Ｄ）を参照して説明する。まず、図１８（Ａ）を用いて図１５（Ａ）に示したシフトレジスタ１の動作について説明する。

期間１において、ＳＴはＬｏｗレベルからＨｉｇｈレベルに遷移する。シフトレジスタ１（ＳＲ１）におけるＩＮ（ｎ−１）端子にＳＴのＨｉｇｈレベルが印加されると、Ｔｒ１及びＴｒ１１はオン状態となり、ノードＡ及びノードＣはＬｏｗレベルに遷移する。ノードＣがＬｏｗレベルになることから、Ｔｒ１２はオフ状態となる。また、同時にＴｒ３もオン状態となることから、ノードＢはＨｉｇｈレベル（実際は、Ｈｉｇｈレベルの電位から、Ｔｒ３のしきい値電圧分低下した電圧）に設定される。期間１においては、ＲＥＦ端子が接続されたＣＬＫ３はＬｏｗレベルからＨｉｇｈレベルへ遷移することから、Ｔｒ２がオン状態となる。しかし、前述のとおり、Ｔｒ１２はオフ状態であることから、ＶＳＳ端子とノードＡが短絡状態となることはない。

期間２において、ＳＴがＬｏｗレベルに遷移すると、Ｔｒ１、Ｔｒ１１及びＴｒ３は、ともにオフ状態となる。Ｔｒ１１がオフ状態となることから、ノードＣはＨｉｇｈに遷移する。したがって、Ｔｒ１２はオン状態となる。一方、Ｔｒ３がオフ状態となることから、ノードＢはフローティング状態となる。この状態において、ＤＲＶ１端子に接続されているＣＬＫ１がＬｏｗからＨｉｇｈへ遷移すると、ブートストラップ効果によってノードＢの電位はＨｉｇｈレベルよりも高い電位まで上昇する。このとき、Ｔｒ６及びＴｒ８のゲートにはＨｉｇｈレベル以上のゲート電圧が印加された状態となる。したがって、ＣＬＫ１のＨｉｇｈレベルは、電位低下することなくＴｒ６を経由してＯＵＴ１端子に出力される。ここで、ＯＵＴ１端子はゲートバスラインＧ１に接続されていることから、Ｇ１の電位もＨｉｇｈレベルに遷移する。

次に、期間３において、ＣＬＫ１がＨｉｇｈレベルからＬｏｗレベルへ遷移すると、ＯＵＴ１端子もＬｏｗレベルに設定される。また、ＣＬＫ２がＬｏｗレベルからＨｉｇｈレベルへ遷移することにより、ノードＢはＨｉｇｈレベルよりも高い電位に設定される。したがって、Ｈｉｇｈレベルは、電位低下することなくＴｒ８を経由してＯＵＴ２端子に転送される。ＯＵＴ２端子の信号は、ゲートバスラインＧ２に接続されていることから、Ｇ２の電位もＨｉｇｈレベルに遷移する。

次に、期間４において、ＣＬＫ２がＨｉｇｈレベルからＬｏｗレベルに遷移すると、ＯＵＴ２端子もＬｏｗレベルに設定される。ここでＲＥＦ端子と接続されているＣＬＫ３がＨｉｇｈレベルに遷移することから、Ｔｒ２はオン状態となる。ノードＣはＨｉｇｈレベルであることから、Ｔｒ１２もオン状態となる。したがって、ＶＤＤ端子とノードＡがＴｒ１２及びＴｒ２を経由して短絡状態となる。このとき、ノードＡはＬｏｗレベルからＨｉｇｈレベル（実際はＴｒ１２、及びＴｒ２のしきい値分低下した電位）まで上昇する。したがって、Ｔｒ５及びＴｒ７がともにオン状態となり、ＯＵＴ１及びＯＵＴ２端子はそれぞれＬｏｗレベルに維持される。一方、Ｔｒ４がオン状態となることから、Ｔｒ６及びＴｒ８はともにオフ状態となり、ＤＲＶ１及びＤＲＶ２端子はそれぞれＯＵＴ１及びＯＵＴ２端子と電気的に分離される。

図１８（Ｂ）は、図１５（Ｂ）に示したシフトレジスタ１の動作を表すタイミングチャートである。図１５（Ｂ）に示したシフトレジスタ１は、図１５（Ａ）に示したシフトレジスタ１におけるＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更したものである。したがって、オン／オフ状態となる極性が反転する点を考慮すれば、動作は図１８（Ａ）に示したタイミングチャートと同様である。ＤＲＶ１端子に接続されたＣＬＫ１及びＤＲＶ２に接続されたＣＬＫ２のＬｏｗレベルは、それぞれＯＵＴ１端子及びＯＵＴ２端子に転送される。期間１においては、ＲＥＦ端子に接続されたＣＬＫ３はＨｉｇｈレベルからＬｏｗレベルへ遷移することから、Ｔｒ２はオン状態となる。しかし、上述のとおり、Ｔｒ１２がオフ状態であることから、ＶＤＤ端子とノードＡが短絡状態となることはない。

次に、図１８（Ｃ）を参照して、図１７（Ａ）に示したシフトレジスタ１の動作について説明する。期間１において、ＳＴはＬｏｗレベルからＨｉｇｈレベルに遷移する。シフトレジスタ１（ＳＲ１）におけるＩＮ（ｎ−１）端子がＳＴのＨｉｇｈレベルを印加されると、Ｔｒ１及びＴｒ１１はオン状態となり、ノードＡとＶＳＳ端子、及び、ノードＣとＶＳＳ端子がそれぞれ短絡する。したがって、ノードＡ及びノードＣはＬｏｗに遷移する。ノードＣがＬｏｗになることから、Ｔｒ１２はオフ状態となる。また、同時にＴｒ３もオン状態となることから、ノードＢはＨｉｇｈレベル（実際は、Ｈｉｇｈレベルの電位から、Ｔｒ３のしきい値電圧分低下した電圧）に設定される。

期間２において、ＳＴがＬｏｗレベルに遷移すると、Ｔｒ１、Ｔｒ１１、及びＴｒ３はともにオフ状態となる。Ｔｒ１１がオフ状態となることから、ノードＣはＨｉｇｈレベルに遷移する。したがって、Ｔｒ１２はオン状態となる。Ｔｒ３がオフ状態となることから、ノードＢはフローティング状態となる。この状態において、ＤＲＶ１端子に接続されているＣＬＫ１がＬｏｗレベルからＨｉｇｈレベルへ遷移すると、ブートストラップ効果によってノードＢの電位はＨｉｇｈレベルよりも高い電位まで上昇する。このとき、Ｔｒ６及びＴｒ８のゲートはＨｉｇｈレベル以上のゲート電圧を印加された状態となる。したがって、ＣＬＫ１のＨｉｇｈレベルは、電位低下することなくＴｒ６を経由してＯＵＴ１端子に出力される。ここで、ＯＵＴ１端子は、ゲートバスラインＧ１に接続されていることから、Ｇ１の電位もＨｉｇｈレベルに遷移する。

次に、期間３において、ＣＬＫ１がＨｉｇｈレベルからＬｏｗレベルへ遷移すると、ＯＵＴ１端子もＬｏｗレベルに設定される。また、ＣＬＫ２がＬｏｗレベルからＨｉｇｈレベルへ遷移することから、ノードＢはＨｉｇｈレベルよりも高い電位に設定される。したがって、Ｈｉｇｈレベルは電位低下することなくＴｒ８を経由してＯＵＴ２端子に転送される。ＯＵＴ２端子の信号は、ゲートバスラインＧ２に接続されていることから、Ｇ２の電位もＨｉｇｈレベルに遷移する。

次に、期間４において、ＣＬＫ２がＨｉｇｈレベルからＬｏｗレベルに遷移すると、ＯＵＴ２端子もＬｏｗレベルに設定される。また、ＣＬＫ３がＬｏｗレベルからＨｉｇｈレベルへ遷移することから、ノードＢはＨｉｇｈレベルよりも高い電位に設定される。したがって、Ｈｉｇｈレベルは、電位低下することなくＴｒ１０を経由してＯＵＴ３端子に転送される。ＯＵＴ３端子の信号は、ゲートバスラインＧ３に接続されていることから、Ｇ３の電位もＨｉｇｈレベルに遷移する。

期間５において、ＣＬＫ３がＨｉｇｈレベルからＬｏｗレベルへ遷移すると、ＯＵＴ３端子もＬｏｗレベルに設定される。ここで、ＲＥＦ端子と接続されているＣＬＫ４がＨｉｇｈレベルに遷移することから、Ｔｒ２はオン状態となる。ノードＣはＨｉｇｈレベルであることから、Ｔｒ１２もオン状態となる。したがって、ＶＤＤ端子とノードＡがＴｒ１２、及びＴｒ２を経由して短絡状態となり、ノードＡはＬｏｗレベルからＨｉｇｈレベル（実際はＴｒ１２、及びＴｒ２のしきい値分低下した電位）まで上昇する。このとき、Ｔｒ５、Ｔｒ７、及びＴｒ９はともにオン状態となり、ＯＵＴ１、ＯＵＴ２及びＯＵＴ３端子はそれぞれＶＳＳと短絡されえ、Ｌｏｗレベルに維持される。一方、Ｔｒ４がオン状態となることから、ノードＢとＶＳＳは短絡する。したがって、Ｔｒ６、Ｔｒ８及びＴｒ１０はともにオフ状態となり、ＤＲＶ１、ＤＲＶ２及びＤＲＶ３端子はそれぞれＯＵＴ１、ＯＵＴ２及びＯＵＴ３端子から電気的に分離される。

図１８（Ｄ）は、図１７（Ｂ）に示したシフトレジスタ１の動作を表すタイミングチャートである。図１７（Ｂ）に示すシフトレジスタ１は、図１７（Ａ）に示したシフトレジスタ１におけるＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更したものである。したがって、オン／オフ状態となる極性が反転する点を考慮すれば、その動作は図１８（Ｃ）に示したタイミングチャートと同様である。ＤＲＶ１に接続されたＣＬＫ１、ＤＲＶ２に接続されたＣＬＫ２、及びＤＲＶ３に接続されたＣＬＫ３のそれぞれのＬｏｗレベルがＯＵＴ１、ＯＵＴ２又はＯＵＴ３端子に転送される。

以上説明したように、本実施例によると、第１実施例又は第２実施例で示した効果を有する走査回路２をより少ない本数のクロック信号線によって実現することができる。さらに、本実施例では、シフトレジスタ１においてＯＵＴ１端子に出力するＣＬＫ１よりも一つ前の位相のクロック信号（シフトレジスタ１が図１５の場合にはＣＬＫ３であり、シフトレジスタ１が図１７の場合にはＣＬＫ４である。）を用いてノードＡをＶＤＤ（シフトレジスタ１が図１５（Ａ）及び図１７（Ａ）の場合）、又は、ＶＳＳ（シフトレジスタ１が図１５（Ｂ）、及び図１７（Ｂ）の場合）に設定されることから、他の実施例よりもノードＡの電位変動による回路の誤動作を抑制した構成をとることが可能となる。

［構成の説明］
本実施例の表示装置は、他の実施例と同様であり、図２及び図３に示した構成と同一である。また、シフトレジスタ１の構成については他の実施例において説明した構成を援用することができる。本実施例では、走査回路２の構成が異なる。そこで、図１９及び図２０に本実施例の走査回路のブロック図を示す。

まず、図１９を用いて本実施例の走査回路の構成について説明する。走査回路２は、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ−１、ＳＲｎ）、及び配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＳＴ、及びＲＥＦ）を備える。他の実施例との構成上の相違点は、シフトレジスタ１のＲＥＦ端子がクロック信号ではなく、隣接するシフトレジスタ１のＯＵＴ１端子と接続されていること、及び、最終段のシフトレジスタ１（ＳＲｎ）のＲＥＦ端子に外部からＲＥＦ信号線を経由して信号が供給されること、である。シフトレジスタ１の構成は、一つのシフトレジスタ１から２本のゲートバスラインＧｉ（ｉ＝１〜２ｎ）を駆動する構成であればよいことから、第１実施例の図５の構成であってもよいし、第３実施例の図１１の構成であっても、第４実施例の図１５の構成であってもよい。

次に、図２０を用いて本実施例の走査回路の別の構成について説明する。走査回路２は、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、・・・、ＳＲｎ−１、ＳＲｎ）、及び配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＳＴ、及びＲＥＦ）を備える。他の実施例との構成上の相違点は、図１９と同様、シフトレジスタ１のＲＥＦ端子がクロック信号ではなく、隣接するシフトレジスタ１のＯＵＴ１端子と接続されていること、及び最終段のシフトレジスタ１（ＳＲｎ）のＲＥＦ端子に外部からＲＥＦ信号線を経由して信号が供給されることである。シフトレジスタ１の構成は、一つのシフトレジスタ１から３本のゲートバスラインＧ１〜Ｇ３を駆動する構成であればよいことから、第２実施例の図９（Ａ）〜（Ｂ）の構成であってもよく、第３実施例の図１２（Ａ）〜（Ｃ）の構成であっても、第４実施例の図１７（Ａ）〜（Ｂ）の構成であってもよい。

［動作の説明］
図１９及び図２０に示した走査回路２を構成するシフトレジスタ１は、前述のとおり他の実施例におけるシフトレジスタ１の構成を適用することができる。このとき、これらの実施例で述べた動作を行うことにより、ＯＵＴ１又はＯＵＴ２端子（あるいはＯＵＴ３端子）から出力信号が生成される。本実施例では、シフトレジスタ１のＲＥＦ端子はクロック信号を受信するのではなく、隣接するシフトレジスタ１のＯＵＴ１端子からの出力信号を受信し、受信した出力信号によって制御される。ただし、最終段のシフトレジスタ１（ＳＲｎ）については、適当な信号が存在しないことから、外部信号ＲＥＦを入力する必要がある。

本実施例によると、一つのシフトレジスタ１から２本のゲートバスラインＧｉ（ｉ＝１〜２ｎ）を駆動する場合には３相クロックで制御され、一つのシフトレジスタ１から３本のゲートバスラインＧｉ（ｉ＝１〜３ｎ）を駆動する場合には４相のクロック信号で制御される走査回路及びその走査回路を備えた表示装置が提供される。

以上、第１実施例から第５実施例について説明した。各実施例で示した回路構成又は駆動方法は一例であり、同様の機能、効果を備えるものであれば、他の回路構成又は駆動方法であってもよい。

本発明の実施形態に係るシフトレジスタの構成の一部を示すブロック図である。 第１実施例の表示装置を示す構成図である。 第１実施例の表示装置の断面図である。 第１実施例の走査回路の構成を示すブロック図である。 第１実施例のシフトレジスタの構成を示す回路図である。 第１実施例の表示装置の画素部分の回路図である。 第１実施例のシフトレジスタの動作を示すタイミングチャートである。 第２実施例の走査回路の構成を示すブロック図である。 第２実施例のシフトレジスタの構成を示す回路図である。 第２実施例のシフトレジスタの動作を示すタイミングチャートである。 第３実施例のシフトレジスタの構成を示す回路図である。 第３実施例のシフトレジスタの別の構成を示す回路図である。 第３実施例のシフトレジスタの動作を示すタイミングチャートである。 第４実施例の走査回路の構成を示すブロック図である。 第４実施例のシフトレジスタの構成を示す回路図である。 第４実施例の走査回路の構成を示すブロック図である。 第４実施例のシフトレジスタの構成を示す回路図である。 第４実施例のシフトレジスタの動作を示すタイミングチャートである。 第５実施例の走査回路の構成を示すブロック図である。 第５実施例の走査回路の別の構成を示すブロック図である。 画素ピッチと回路幅Ｌの説明図である。

符号の説明

１ シフトレジスタ
２ 走査回路
３ 絶縁基板
４ 表示部
７、Ｇ１〜Ｇ３ｎ ゲートバスライン
８ ソースＩＣ
９ 端子列
１０ データバスライン
１１ 液晶部
１２ 保持容量
１３ スイッチトランジスタ
１４ 対向基板
１５ 液晶層
１６ 共通配線
２０、３１、３２ 出力回路
２１ 画素
２２ ギャップ制御手段
４１、４２ 出力信号線
５１、５２ 制御信号線

Claims (13)

1. 第１のクロック信号によって制御され、第１の出力信号線に信号を出力するように構成された第１の出力回路と、
   前記第１のクロック信号と位相が異なる第２のクロック信号によって制御され、第２の出力信号線に信号を出力するように構成された第２の出力回路と、
   前記第１の出力回路及び前記第２の出力回路に接続された第１の制御信号線及び第２の制御信号線と、を備えることを特徴とするシフトレジスタ。
2. 前記第１のクロック信号及び前記第２のクロック信号と周期が同一である第３のクロック信号によって活性化され、前記第１の制御信号線を駆動することにより、前記第１の出力回路及び前記第２の出力回路をリセットするように構成されたリセット回路を備えることを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記第１の出力回路及び前記第２の出力回路は、それぞれ第１のトランジスタ及び第２のトランジスタを備え、
   前記第１の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が電源に接続され、第２の端子が前記第１の出力信号線に接続され、
   前記第１の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第１のクロック信号に対する信号線に接続され、第２の端子が前記第１の出力信号線に接続され、
   前記第２の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が前記電源に接続され、第２の端子が前記第２の出力信号線に接続され、
   前記第２の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第２のクロック信号に対する信号線に接続され、第２の端子が前記第２の出力信号線に接続されたことを特徴とする、請求項１又は２に記載のシフトレジスタ。
4. 前記リセット回路は、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを導通状態と非導通状態との間で切り替えることにより、前記第１の出力回路及び前記第２の出力回路をリセットすることを特徴とする、請求項３に記載のシフトレジスタ。
5. 前記第１のトランジスタ及び前記第２のトランジスタは、いずれもＮＭＯＳトランジスタであり、又はいずれもＰＭＯＳトランジスタであることを特徴とする、請求項３又は４に記載のシフトレジスタ。
6. 複数の画素が配列された画素アレイと、
   請求項１ないし５のいずれか１項に記載のシフトレジスタによって前記複数の画素を活性化するように構成された走査回路と、を備えることを特徴とする表示装置。
7. 前記走査回路は、前段の前記第１又は第２の出力信号線が次段の入力信号として複数縦続接続された前記シフトレジスタを備え、前記各シフトレジスタの第１及び第２の出力信号線によって前記複数の画素を活性化するように構成されていることを特徴とする請求項６に記載の表示装置。
8. 前記画素を構成するサブピクセルは、前記走査回路の走査方向に配列されていることを特徴とする、請求項６又は７に記載の表示装置。
9. 第１の出力回路及び第２の出力回路を備えるシフトレジスタの駆動方法であって、
   前記第１の出力回路を第１のクロック信号によって制御することにより、第１の出力信号線に信号を出力する工程と、
   前記第２の出力回路を前記第１のクロック信号と位相が異なる第２のクロック信号によって制御され、第２の出力信号線に信号を出力する工程と、
   前記第１の出力回路及び前記第２の出力回路に接続された第１の制御信号線及び第２の制御信号線によって、前記第１の出力回路及び前記第２の出力回路を制御する工程と、を含むことを特徴とするシフトレジスタの駆動方法。
10. 前記第１の出力回路及び前記第２の出力回路は、それぞれ第１のトランジスタ及び第２のトランジスタを備え、
    前記第１の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が電源に接続され、第２の端子が前記第１の出力信号線に接続され、
    前記第１の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第１のクロックに対する信号線に接続され、第２の端子が前記第１の出力信号線に接続され、
    前記第２の出力回路における前記第１のトランジスタは、ゲートが前記第１の制御信号線に接続され、第１の端子が前記電源に接続され、第２の端子が前記第２の出力信号線に接続され、
    前記第２の出力回路における前記第２のトランジスタは、ゲートが前記第２の制御信号線に接続され、第１の端子が前記第２のクロック信号に対する信号線に接続され、第２の端子が前記第２の出力信号線に接続されたことを特徴とする、請求項９に記載のシフトレジスタの駆動方法。
11. 前記第１のクロック信号及び前記第２のクロック信号と周期が同一である第３のクロック信号によって前記第１の制御信号線を駆動して、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを導通状態と非導通状態との間で切り替える工程を含むことを特徴とする、請求項１０に記載のシフトレジスタの駆動方法。
12. 第１のクロック期間において、前記第１の制御信号線を駆動して、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを導通／非導通状態から非導通／導通状態に切り替える工程と、
    第２のクロック期間において、前記第１の出力回路から前記第１のクロック信号が出力される工程と、
    第３のクロック期間において、前記第２の出力回路から前記第２のクロック信号が出力される工程と、
    第Ｎのクロック期間（Ｎは４以上の整数）において、前記第３のクロック信号によって前記第１の制御信号線を駆動して、前記第１の出力回路及び前記第２の出力回路における前記第１のトランジスタを非導通／導通状態から導通／非導通状態に切り替える工程と、を含むことを特徴とする、請求項１１に記載のシフトレジスタの駆動方法。
13. 前記第１のクロック信号及び前記第２のクロック信号は、前記第１のクロック期間と前記第Ｎのクロック期間との間で位相が等しいことを特徴とする、請求項１２に記載のシフトレジスタの駆動方法。

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