JP2010087369A - 光電変換装置、撮像システム、及び光電変換装置の製造方法 - Google Patents

Abstract

【課題】画素の寸法を微細化した場合でも、画素において、光電変換部の受光面積を確保しながら、寄生ＭＯＳトランジスタが動作することを防止する。
【解決手段】光電変換装置は、光電変換部と前記光電変換部により蓄積された信号を読み出すためのトランジスタとをそれぞれ含む複数の画素が配される撮像領域を有した半導体基板を備え、前記撮像領域には、隣接する前記画素の間で複数の前記光電変換部を電気的に分離する第１の素子分離部と、隣接する前記画素の間で複数の前記トランジスタを電気的に分離する第２の素子分離部とが配され、前記第１の素子分離部は、前記第２の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する。
【選択図】図３

Description

本発明は、光電変換装置、撮像システム、及び光電変換装置の製造方法に関する。

デジタルカメラやビデオカメラなどの撮像システムに用いられる光電変換装置には、その出力する画像信号から得られる画像に対する高解像度化及び高画質化や、その製造工程におけるコスト低減が要求されている。高解像度化の要求を満たすため、光電変換装置には、チップサイズを大きくすること無く、画素の寸法を縮小化することにより画素配列の高画素数化を行うことが求められている。高画質化の要求を満たすため、光電変換装置には、画素におけるフォトダイオードの感度を向上させることやその出力信号のノイズを低減させることが求められている。コスト低減の要求を満たすため、光電変換装置の製造歩留まりを向上させることが求められている。

特許文献１には、特許文献１の図１に示されるように、隣接する画素の光電変換素子間の素子分離領域４０１の幅をトランジスタ及び光電変換素子間の素子分離領域４０２の幅より狭くすることが記載されている。これにより、特許文献１によれば、画素の寸法を縮小化しても、光電変換素子の受光面積を確保できるとされている。
特開２００１−１８９４４１号公報

特許文献１には、特許文献１の図２に示すように、選択酸化法によって素子分離領域４０１，４０２，４０３にそれぞれ形成した厚膜酸化膜３０２によって素子分離を行うことが記載されている。

ここで、選択酸化法すなわちＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離においては、半導体基板を熱酸化することにより、素子分離領域に酸化膜が形成される。この酸化膜は、どの素子分離領域においても、寄生ＭＯＳトランジスタが形成されないように設計された深さで形成されることが一般的である。

しかし、半導体基板における複数の素子分離領域の中には、寄生ＭＯＳトランジスタが形成されやすい領域だけでなく、寄生ＭＯＳトランジスタが形成されにくく素子分離のための酸化膜の深さをその設計された深さより浅くしても問題ない領域がある。この寄生ＭＯＳトランジスタが形成されにくい素子分離領域では、その設計された深さに対応した両端のバーズビークの幅の制約を受けて、必要以上に素子分離のための酸化膜の幅が広くなる。これにより、画素の寸法を微細化することが困難になる。

本発明の目的は、画素の寸法を微細化した場合でも、画素において、光電変換部の受光面積を確保しながら、寄生ＭＯＳトランジスタが動作することを防止することにある。

本発明の第１側面に係る光電変換装置は、光電変換部と前記光電変換部により蓄積された信号を読み出すためのトランジスタとをそれぞれ含む複数の画素が配される撮像領域を有した半導体基板を備え、前記撮像領域には、隣接する前記画素の間で複数の前記光電変換部を電気的に分離する第１の素子分離部と、隣接する前記画素の間で複数の前記トランジスタを電気的に分離する第２の素子分離部とが配され、前記第１の素子分離部は、前記第２の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有することを特徴とする。

本発明の第２側面に係る撮像システムは、本発明の第１側面に係る光電変換装置と、前記光電変換装置の撮像面へ像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。

本発明の第３側面に係る光電変換装置の製造方法は、光電変換部と前記光電変換部により蓄積された信号を読み出すためのトランジスタとをそれぞれ含む複数の画素が配される撮像領域を有した半導体基板を含む光電変換装置の製造方法であって、前記半導体基板の表面における隣接する前記画素の間で複数の前記光電変換部を電気的に分離する第１の素子分離部を形成すべき領域を選択的にエッチングすることにより、第１のトレンチを形成する第１のエッチング工程と、前記半導体基板の表面における隣接する前記画素の間で複数の前記トランジスタを電気的に分離する第２の素子分離部を形成すべき領域を選択的にエッチングすることにより、第２のトレンチを形成する第２のエッチング工程と、前記第１のトレンチに絶縁物を埋め込むことにより前記第１の素子分離部を形成するとともに、前記第２のトレンチに絶縁物を埋め込むことにより前記第２の素子分離部を形成する埋め込み工程とを備え、前記第１のエッチング工程では、前記第２のトレンチより平面方向の幅が狭くかつ深さが浅い部分を有するように、前記第１のトレンチを形成することを特徴とする。

本発明によれば、画素の寸法を微細化した場合でも、画素において、光電変換部の受光面積を確保できるとともに、寄生ＭＯＳトランジスタが動作することを防止できる。

本発明の第１実施形態に係る光電変換装置１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置１００の回路構成を示す図である。

光電変換装置１００は、半導体基板ＳＢ（図３参照）を備える。半導体基板ＳＢは、撮像領域ＩＡ及び周辺領域ＰＡを有する。撮像領域ＩＡには、画素配列１０が配される。周辺領域ＰＡには、第１の制御回路７及び第２の制御回路８が配される。

画素配列１０では、複数の画素６が行方向及び列方向に配列されている。図１では、説明の簡略化のため、２行×２列の画素で構成された画素配列が例示されている。各画素６は、光電変換部１、転送トランジスタ２、電荷電圧変換部２１、リセットトランジスタ３、増幅トランジスタ４、及び選択トランジスタ５を含む。光電変換部１は、光に応じた電荷を発生させて蓄積する。光電変換部１は、例えば、フォトダイオードである。転送トランジスタ２は、光電変換部１で発生した電荷を電荷電圧変換部２１へ転送する。転送トランジスタ２は、例えば、転送ＭＯＳトランジスタであり、第１の制御回路７から行制御線経由でアクティブな転送制御信号がゲートに供給された際にオンすることにより、光電変換部１で発生した電荷を電荷電圧変換部２１へ転送する。電荷電圧変換部２１は、転送された電荷を電圧に変換する。電荷電圧変換部２１は、例えば、フローティングディフュージョンである。リセットトランジスタ３は、電荷電圧変換部２１をリセットする。リセットトランジスタ３は、例えば、リセットＭＯＳトランジスタであり、第１の制御回路７から行制御線経由でアクティブなリセット制御信号がゲートに供給された際にオンすることにより、電荷電圧変換部２１をリセットする。増幅トランジスタ４は、電荷電圧変換部２１の電圧に応じた信号を出力する。増幅トランジスタ４は、例えば、増幅ＭＯＳトランジスタであり、列信号線ＳＬに接続された定電流源（図示せず）とともにソースフォロワ動作を行うことにより、電荷電圧変換部２１の電圧に応じた信号を列信号線ＳＬへ出力する。すなわち、増幅トランジスタ４は、リセットトランジスタ３により電荷電圧変換部２１がリセットされた状態で電荷電圧変換部２１の電圧に応じたリセット信号を列信号線ＳＬへ出力する。増幅トランジスタ４は、転送トランジスタ２により光電変換部１の電荷が電荷電圧変換部２１へ転送された状態で電荷電圧変換部２１の電圧に応じた光信号を列信号線ＳＬへ出力する。選択トランジスタ５は、画素６を選択状態／非選択状態にする。選択トランジスタ５は、例えば、選択ＭＯＳトランジスタであり、第１の制御回路７から行制御線経由でアクティブな選択制御信号がゲートに供給された際にオンすることにより、画素６を選択状態にする。選択トランジスタ５は、例えば、選択ＭＯＳトランジスタであり、第１の制御回路７から行制御線経由でノンアクティブな選択制御信号がゲートに供給された際にオンすることにより、画素６を非選択状態にする。

第１の制御回路７は、画素配列ＰＡにおける行を選択し、選択した行の各画素から列信号線ＳＬへノイズ信号と光信号とが異なるタイミングで出力されるように、画素配列ＰＡにおける複数の画素６を制御する。

第２の制御回路８は、選択した行の各画素から列信号線ＳＬへ出力されたノイズ信号と光信号とをそれぞれ一時的に保持し、その後、保持した各信号を出力アンプ（図示せず）へ転送する。

次に、本発明の第１実施形態に係る光電変換装置１００における詳細な構成を、図２及び図３を用いて説明する。図２は、本発明の第１実施形態に係る光電変換装置１００のレイアウト構成を示す図である。図３は、本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図であり、図２に示す光電変換装置１００をＡ−Ｂ−Ｃ−Ｄに沿って切った場合の断面を示す図である。

光電変換装置１００では、半導体基板ＳＢの撮像領域ＩＡにおいて、図２に示すように、複数の画素６が行方向及び列方向に配置される。各画素６は、上述のように、光電変換部１とトランジスタ群（２〜５）（図１参照）とを含む。

光電変換部１は、複数の画素６の配列に対応して、行方向及び列方向に配列されている。トランジスタ群（２〜５）は、その画素６の光電変換部１と、その画素６に対する列方向に隣接する画素６の光電変換部１との間に配されている。行方向に隣接する画素６の間で複数の光電変換部１は隣接している。行方向に隣接する画素６の間で複数のトランジスタ群（２〜５）は隣接している。列方向に隣接する画素の間で光電変換部１とトランジスタ群（２〜５）とは隣接している。

光電変換部１は、電荷蓄積層２６及び保護層２５を含む。電荷蓄積層２６は、半導体基板ＳＢ内に配され、光電変換により発生した電荷を蓄積する。電荷蓄積層２６は、第１の導電型（例えば、Ｎ型）の不純物を含む。保護層２５は、半導体基板ＳＢの表面近傍に配され、電荷蓄積層２６を保護する。保護層２５は、第２の導電型（例えば、Ｐ型）の不純物を含む。

トランジスタ群（２〜５）は、光電変換部１の電荷蓄積層２６に蓄積された信号（電荷）を読み出すためのトランジスタの集まりである。トランジスタ群（２〜５）は、転送トランジスタ２、リセットトランジスタ３、増幅トランジスタ４、及び選択トランジスタ５を含む。転送トランジスタ２とリセットトランジスタ３との間には、電荷電圧変換部２１が配されている。リセットトランジスタ３と増幅トランジスタ４との間には、配線層（図示せず）及びコンタクトプラグ（図示せず）を介して電源電圧が供給される電極となる半導体領域２２（図１参照）が配されている。半導体領域２２は、第１の導電型の不純物を含む。増幅トランジスタ４と選択トランジスタ５との間には、半導体領域２３（図１参照）が配されている。半導体領域２３は、第１の導電型の不純物を含む。選択トランジスタ５に対する増幅トランジスタ４と反対側に隣接する位置には、コンタクトプラグ（図示せず）を介して列信号線ＳＬ（図１参照）へ信号を出力するための電極となる半導体領域２４（図１参照）が配されている。半導体領域２４は、第１の導電型の不純物を含む。

また、光電変換装置１００では、半導体基板ＳＢの撮像領域ＩＡにおいて、図２及び図３に示すように、第１の素子分離部１１、第２の素子分離部１３、及び第３の素子分離部１２が配されている。第１の素子分離部１１、第２の素子分離部１３、及び第３の素子分離部１２は、いずれも、半導体基板ＳＢに形成されたトレンチに絶縁物（例えば、シリコン酸化物）が埋め込まれたＳＴＩ構造を有している。

第１の素子分離部１１は、隣接する画素の間で複数の光電変換部１を電気的に分離する。第２の素子分離部１３は、隣接する画素の間で複数のトランジスタ群（２〜５）を電気的に分離する。第１の素子分離部１１は、第２の素子分離部１３より平面方向の幅が狭くかつ深さが浅い部分を有する。具体的には、素子分離部１１の平面方向の幅をＷ１１、半導体基板ＳＢの表面ＳＢａからの素子分離部１１の深さをＤ１１、素子分離部１３の平面方向の幅をＷ１３、半導体基板ＳＢの表面ＳＢａからの素子分離部１３の深さをＤ１３とする。このとき、
Ｗ１１＜Ｗ１３・・・数式１
かつ
Ｄ１１＜Ｄ１３・・・数式２
となっている。

ここで、電源電圧が５Ｖの場合を考える。リセットトランジスタ３及び転送トランジスタ２の動作閾値と、増幅トランジスタ４を線形動作領域で動作させることとを考慮すると、光電変換部１には、電源電圧以下のたとえば３Ｖ程度しか印加されない。素子分離部１１の両端での電位差は低く、電位差に起因する耐圧が低くても問題なく、素子分離部１１自体に加わる電位が小さいことにより、寄生ＭＯＳトランジスタの動作閾値が低くても誤動作が起こりにくい。

ここで、仮に、耐圧が最も厳しい領域に合わせて設計された深さで全ての素子分離部を形成した場合を考える。この場合、トレンチのアスペクト比（深さ／幅）が大きいとトレンチ内へ絶縁物が均一に埋め込まれず、空隙や界面への余計なストレスなどを生じ、素子分離特性の設計値からの変動が生じる可能性がある。そこで、十分な埋め込み特性が得られるトレンチのアスペクト比で素子分離部を形成すると、上記のように耐圧が低くても問題ない領域であっても、アスペクト比に制約を受けて、その設計された深さに対応した幅以下に微細化することが困難である。すなわち、耐圧が低くても問題ない領域では、その設計された深さより素子分離部の深さが浅くても問題ないにも関わらず、必要以上に素子分離部の幅が広くなる。

それに対して、本実施形態では、アスペクト比の制約を受けても、数式２に示すように、素子分離部１１の深さを素子分離部１３の深さより浅くし、数式１に示すように、素子分離部１１の幅を素子分離部１３の幅より狭くしている。これにより、必要以上に素子分離部１１の幅を広くすることを抑制している。

また、第１の素子分離部１１の上面１１ａと第２の素子分離部１３の上面１３ａと第３の素子分離部１２の上面１２ａとは、半導体基板ＳＢの表面ＳＢａからの高さが等しい。具体的には、半導体基板ＳＢの表面ＳＢａからの第１の素子分離部１１の上面１１ａの高さをＨ１１、半導体基板ＳＢの表面ＳＢａからの第２の素子分離部１３の上面１３ａの高さをＨ１３とする。半導体基板ＳＢの表面ＳＢａからの第３の素子分離部１２の上面１２ａの高さをＨ１２とする。このとき、
Ｈ１１＝Ｈ１２＝Ｈ１３・・・数式３
となる。これにより、各素子分離部の上方に配線等を形成しやすくなっている。

さらに、光電変換装置１００では、半導体基板ＳＢの撮像領域ＩＡにおいて、図２及び図３に示すように、第１の半導体領域１３１、第２の半導体領域１３３、及び第３の半導体領域１３２が配されている。

第１の半導体領域１３１は、第１の素子分離部１１の下に配されている。第１の半導体領域１３１は、第１の導電型（例えば、Ｎ型）と反対の導電型である第２の導電型（例えば、Ｐ型）の不純物を含む領域であって、Ｐ型不純物層３１に加えてＰ型不純物層３２を含む。これは、素子分離部１１を狭く浅くしたことで、光電変換部同士が近接し、深い場所で光電変換された電子が隣接する光電変換部へクロストークする可能性があり、これを防止するものである。つまり、Ｐ型不純物層３１及びＰ型不純物層３２は半導体基板ＳＢを基準に電子に対してポテンシャルとしての機能を有する。また、Ｐ型不純物層３２の追加により寄生ＭＯＳトランジスタの動作閾値を低下させることが可能である。

第２の半導体領域１３３は、第２の素子分離部１３の下に配されている。第２の半導体領域１３３は、第２の導電型の不純物を含む領域であって、Ｐ型不純物層３１を含む。

第１の半導体領域１３１の深さ方向の長さは、第２の半導体領域１３３の深さ方向の長さより長い。具体的には、第１の半導体領域１３１の深さ方向の長さをＬ１１、第２の半導体領域１３３の深さ方向の長さＬ１３とすると、
Ｌ１１＜Ｌ１３・・・数式４
となる。

一方、光電変換装置１００では、半導体基板ＳＢの周辺領域ＰＡにおいて、第４の素子分離部１４（図１２参照）が配されている。第４の素子分離部１４は、半導体基板ＳＢに形成されたトレンチに絶縁物（例えば、シリコン酸化物）が埋め込まれたＳＴＩ構造を有している。

第４の素子分離部１４は、第１の制御回路７又は第２の制御回路８（図１参照）に含まれる複数の素子（図示せず）を電気的に分離する。第１の素子分離部１１は、第４の素子分離部１４より平面方向の幅が狭くかつ深さが浅い部分を有する。具体的には、素子分離部１４の平面方向の幅をＷ１４、半導体基板ＳＢの表面ＳＢａからの素子分離部１４の深さをＤ１４とすると、
Ｗ１１＜Ｗ１４・・・数式５
かつ
Ｄ１１＜Ｄ１４・・・数式６
となっている。

このように、撮像領域における寄生ＭＯＳトランジスタが形成されにくい隣接する複数の光電変換部の間の領域を電気的に分離する素子分離部は、平面方向の幅が狭くかつ深さが浅くなっている。これにより、画素サイズの微細化が行われた際にも、光電変換部の面積を大きくとることができ、また光電変換部の周辺における素子分離部形成時の半導体基板のエッチング量を少なくすることが可能となるので、暗電流の低減の効果も得られる。

一方、撮像領域における寄生ＭＯＳトランジスタが形成される可能性がある隣接する複数のトランジスタ群の間の領域又は周辺領域における複数の素子の間の領域を電気的に分離する素子分離部は、平面方向の幅が広くかつ深さが深くなっている。これにより、寄生ＭＯＳトランジスタが動作することを防止できる。

すなわち、画素の寸法を微細化した場合でも、画素において、光電変換部の受光面積を確保しながら光電変換部における暗電流を低減できるとともに、寄生ＭＯＳトランジスタが動作することを防止できる。

次に、本発明の第１実施形態に係る光電変換装置１００の製造方法を、図４〜図１２を用いて説明する。図４〜図１２は、本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図である。なお、図４〜図１２の図中では、第１の素子分離部１１に対応した領域をＸ、第３の素子分離部１２に対応した領域をＹ、第２の素子分離部１３に対応した領域をＺ、第４の素子分離部１４に対応した領域をＰとして、それぞれの素子分離部の製造工程を示す。

図４に示す工程では、半導体基板ＳＢの表面を酸化して、酸化膜５１を形成し、次に酸化膜５１の上にシリコン窒化膜５２を形成する。

図５に示す工程では、後に素子分離部を形成する箇所のシリコン窒化膜５２を選択的に除去する。

図６に示す工程（第２のエッチング工程）では、半導体基板ＳＢの表面ＳＢａにおける隣接する画素の間で複数の光電変換部を電気的に分離する第１の素子分離部１１を形成すべき領域ＳＢａ１を、レジストパターン５３で覆う。その後、半導体基板ＳＢをエッチングし、第２のトレンチ５４Ｚ、第３のトレンチ５４Ｙ、及び第４のトレンチ５４Ｐを形成する。すなわち、半導体基板ＳＢの表面ＳＢａにおける隣接する画素の間で複数のトランジスタ群を電気的に分離する第２の素子分離部１３を形成すべき領域ＳＢａ３を選択的にエッチングすることにより、第２のトレンチ５４Ｚを形成する。半導体基板ＳＢの表面ＳＢａにおける隣接する画素の間で光電変換部とトランジスタ群とを電気的に分離する第３の素子分離部１２を形成すべき領域ＳＢａ２を選択的にエッチングすることにより、第３のトレンチ５４Ｙを形成する。半導体基板ＳＢの表面ＳＢａの周辺領域における制御回路に含まれる複数の素子を電気的に分離する第４の素子分離部１４を形成すべき領域ＳＢａ４を選択的にエッチングすることにより、第４のトレンチ５４Ｐを形成する。

図７に示す工程（第１のエッチング工程）では、レジストパターン５３を除去した後、第２のトレンチ５４Ｚ、第３のトレンチ５４Ｙ、及び第４のトレンチ５４Ｐをレジストパターン５５で覆う。その後、領域ＳＢａ１（図７参照）を選択的にエッチングすることにより、第１のトレンチ５６を形成する。この工程では、第２のトレンチ５４Ｚより平面方向の幅が狭くかつ深さが浅い部分を有するように、第１のトレンチ５６を形成する。また、この工程では、第４のトレンチ５４Ｐより平面方向の幅が狭くかつ深さが浅い部分を有するように、第１のトレンチ５６を形成する。

図８に示す工程では、レジストパターン５５を除去した後、半導体基板ＳＢにおける露出した部分を熱処理によって酸化する。

図９に示す工程では、周辺領域ＰＡを覆うレジストパターン５７を形成し、Ｐ型不純物を注入する。これにより、撮像領域ＩＡにおける第１のトレンチ５６、第２のトレンチ５４Ｚ、第３のトレンチ５４Ｙの下部にチャネルストップ層としてのＰ型不純物層３１を形成する。

図１０に示す工程では、レジストパターン５７を除去した後に、絶縁物５８を、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成する。絶縁物５８は、例えば、シリコン酸化物である。これにより、第１の素子分離部１１、第２の素子分離部１３、第３の素子分離部１２、及び第４の素子分離部１４を形成するとともに、半導体基板ＳＢの表面ＳＢａが全面的に絶縁物５８で覆われる。

図１１に示す工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて、絶縁物５８の表面５８ａを研磨することにより、シリコン窒化膜５２上の絶縁物５８を除去する。このとき、シリコン窒化膜５２が、ＣＭＰのストッパー層として作用し、素子分離部が半導体基板より突き出している部分の高さを制御し、研磨を行うことが可能となる。これにより、第１の素子分離部１１と第２の素子分離部１３と第３の素子分離部１２と第４の素子分離部１４とが互いに分離される。

図１２に示す工程では、酸化膜５１及びシリコン窒化膜５２を除去する。

このような形成方法に依れば、従来のＳＴＩの形成方法に対して、必要最小限の工程の付加で本実施形態における素子分離部を形成することが可能となる。

また、素子分離部が半導体基板より突き出した部分を制御する研磨の工程を共通化することにより、深さの異なるＳＴＩ構造を形成した際にも平坦性を悪化させることがない。すなわち、素子分離部よりも上層に形成される絶縁膜や、配線層などの平坦性を向上させることが可能となり、結果光電変換装置自体の歩留まりを向上させることも可能となる。

以上のように、本実施形態によれば、光電変換装置において、幅が狭くかつ深さの浅い素子分離部による微細化及び暗電流低減の効果と、より幅が広く深さの深い素子分離部による寄生ＭＯＳトランジスタの動作抑制効果との両立が可能となる。

なお、図２及び図３では、説明の簡略化のため半導体基板と素子分離部、およびゲート電極のみを図示している。実際には絶縁膜や配線層、コンタクトホール、カラーフィルタやオンチップマイクロレンズなどが必要に応じて形成されている。

次に、本発明の光電変換装置を適用した撮像システムの一例を図１３に示す。

撮像システム９０は、図１３に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。

シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。

レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置１００の撮像面に被写体の像を形成する。

絞り９３は、光路上においてレンズ９２と光電変換装置１００との間に設けられ、レンズ９２を通過後に光電変換装置１００へ導かれる光の量を調節する。

撮像装置８６の光電変換装置１００は、光電変換装置１００の撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置１００から読み出して出力する。

撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。

Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。

画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。

メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。

外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。

タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。

全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。

記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。

以上の構成により、光電変換装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。

本発明の第２実施形態に係る光電変換装置２００を、図１４及び図１５を用いて説明する。図１４は、本発明の第２実施形態に係る光電変換装置２００のレイアウト構成を示す図である。図１５は、本発明の第２実施形態に係る光電変換装置２００の断面構成を示す図であり、図１４に示す光電変換装置２００をＡ−Ｂ−Ｃ−Ｄに沿って切った場合の断面を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。

また、光電変換装置２００では、半導体基板ＳＢの撮像領域ＩＡにおいて、図１４及び図１５に示すように、第３の素子分離部２１２が配されている。第３の素子分離部２１２は、第２の素子分離部１３より平面方向の幅が狭くかつ深さが浅い部分を有する。具体的には、素子分離部２１２の平面方向の幅をＷ２１２、半導体基板ＳＢの表面ＳＢａからの素子分離部２１２の深さをＤ２１２とする。このとき、
Ｗ２１２＜Ｗ１３・・・数式６
かつ
Ｄ２１２＜Ｄ１３・・・数式７
となっている。

ここで、電源電圧が５Ｖの場合を考える。リセットトランジスタ３及び転送トランジスタ２の動作閾値と、増幅トランジスタ４を線形動作領域で動作させることとを考慮すると、光電変換部１には、電源電圧以下のたとえば３Ｖ程度しか印加されない。さらに、増幅トランジスタ４及び選択トランジスタ５の動作閾値を考慮すると、半導体領域２４には、電源電圧以下の例えば３．５Ｖ程度しか印加されない。そのため、素子分離部１１、２１２の両端での電位差は低く、電位差に起因する耐圧を気にする必要がなく、素子分離部を狭くすることが可能となる。加えて、素子分離部自体に加わる電位が小さいことにより、寄生ＭＯＳトランジスタの動作閾値が低くても誤動作が起こりにくいため素子分離部を浅くすることが可能となる。

さらに、光電変換装置２００では、半導体基板ＳＢの撮像領域ＩＡにおいて、図１４及び図１５に示すように、第１の半導体領域２３１及び第３の半導体領域２３２が配されている。

第１の半導体領域２３１は、Ｐ型不純物層３１に代えてＰ型不純物層３３を含む。Ｐ型不純物層３３は、Ｐ型不純物層３１よりも高い濃度で第２の導電型の不純物を含む。すなわち、第１の半導体領域２３１における第２の導電型の不純物の濃度は、第２の半導体領域１３３における第２の導電型の不純物の濃度より高い。

第３の半導体領域２３２は、第３の素子分離部２１２の下に配されている。第３の半導体領域２３２は、第１の導電型（例えば、Ｎ型）と反対の導電型である第２の導電型（例えば、Ｐ型）の不純物を含む領域であって、Ｐ型不純物層３１に加えてＰ型不純物層３２を含む。これは、素子分離部１１を狭く浅くしたことで、光電変換部同士が近接し、深い場所で光電変換された電子が隣接する光電変換部へクロストークする可能性があり、これを防止するものである。また、Ｐ型不純物層３２の追加および高濃度化により寄生ＭＯＳトランジスタの動作閾値を低下させることが可能である。

第２の半導体領域１３３は、第２の素子分離部１３の下に配されている。第２の半導体領域１３３は、第２の導電型の不純物を含む領域であって、Ｐ型不純物層３１を含む。

第１の半導体領域２３１の深さ方向の長さは、第２の半導体領域１３３の深さ方向の長さより長い。具体的には、第１の半導体領域２３１の深さ方向の長さをＬ１１、第２の半導体領域１３３の深さ方向の長さＬ１３とすると、
Ｌ１１＜Ｌ１３・・・数式３
となる。

このように、素子分離部１１、２１２の下部に素子分離部１３の下部よりも高い濃度で第２の導電型の不純物を含むＰ型不純物層３３を形成している。これにより、素子分離部１３よりも寄生ＭＯＳトランジスタの動作閾値を低下させ、素子分離部１１、２１２を素子分離部１３よりも浅く形成することを可能としている。

このような構成に依れば、画素サイズの微細化が行われた際にも、光電変換部の面積を大きくとることができ、また第１実施形態よりもさらに光電変換部の周辺における素子分離部形成時の半導体基板のエッチング量を少なくすることが可能となる。これにより、暗電流のさらなる低減の効果が得られる。

本発明の第３実施形態に係る光電変換装置３００を、図１６及び図１７を用いて説明する。図１６は、本発明の第３実施形態に係る光電変換装置３００のレイアウト構成を示す図である。図１７は、本発明の第３実施形態に係る光電変換装置３００の断面構成を示す図であり、図１７に示す光電変換装置３００をＥ−Ｆに沿って切った場合の断面を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。

図１７に示すとおり、半導体基板ＳＢ内に形成されたシリコン酸化膜等が埋め込まれたＳＴＩ構造である素子分離部１５が異なる深さを持って連続に隣接して形成されている。

ここで、素子分離部１５の深さは上部に、ゲート電極と接続されたゲート電極と同一の材料の配線が配置されているかどうかで決定されている。なぜなら、ゲート電極と同一の電位を持つ配線が配置される素子分離部付近では配線が置かれていない素子分離部に比べ、素子分離部に電位が加わっている。そのため、寄生ＭＯＳトランジスタが動作しやすくなっており、これを阻止するため素子分離部の深さを深くしておく必要があるからである。

ゲート電極から離れた領域、又は、ゲート電極と同一の材料で形成された配線から離れた領域では、寄生ＭＯＳトランジスタの動作がしにくいため素子分離部を狭く浅くすることが可能となる。

このような構成に依れば、画素サイズの微細化が行われた際にも、光電変換部の面積を大きくとることができ、光電変換部の周辺における素子分離部形成時の半導体基板のエッチング量を少なくすることが可能となるので、暗電流の低減の効果が得られる。

以上の実施形態では、各素子分離部がＳＴＩ型である場合を示したが、各素子分離部がＬＯＣＯＳ型であってもよい。

また、画素が、光電変換部、光電変換部にそれぞれ一つずつ対応した転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタを含む構成を例示したが、本発明は上述の実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲で種々の変更が可能である。

例えば、選択トランジスタがない構成や、転送トランジスタがない構成、さらにはリセットトランジスタと増幅トランジスタと選択トランジスタを複数の画素で共有化した構成にも本発明を適用できる。すなわち、光電変換部と少なくとも一つのトランジスタとを備える画素であれば適用が可能である。

また、上記の実施形態では、光電変換部の電荷蓄積領域の導電型をＮ型とする場合の説明を行ったが、これに限らず、光電変換部の電荷蓄積領域の導電型がＰ型であってもよい。

また、上記の実施形態では、素子分離部の深さは２種類のみであったが、これに限るものではなく、３種類以上の深さをもつ素子分離部の形成を行ってもよい。

以上説明したように、本発明の光電変換装置に依れば、光電変換部の受光面積の拡大による感度の向上に加え、暗電流の低減による画質の向上が可能となる。

本発明の第１実施形態に係る光電変換装置１００の回路構成を示す図。 本発明の第１実施形態に係る光電変換装置１００のレイアウト構成を示す図。 本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 第１実施形態に係る光電変換装置を適用した撮像システムの構成図。 本発明の第２実施形態に係る光電変換装置２００のレイアウト構成を示す図。 本発明の第２実施形態に係る光電変換装置２００の断面構成を示す図。 本発明の第３実施形態に係る光電変換装置３００のレイアウト構成を示す図。 本発明の第３実施形態に係る光電変換装置３００の断面構成を示す図。

符号の説明

９０ 撮像システム
１００、２００、３００ 光電変換装置

Claims (11)

1. 光電変換部と前記光電変換部により蓄積された信号を読み出すためのトランジスタとをそれぞれ含む複数の画素が配される撮像領域を有した半導体基板を備え、
   前記撮像領域には、
   隣接する前記画素の間で複数の前記光電変換部を電気的に分離する第１の素子分離部と、
   隣接する前記画素の間で複数の前記トランジスタを電気的に分離する第２の素子分離部と、
   が配され、
   前記第１の素子分離部は、前記第２の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する
   ことを特徴とする光電変換装置。
2. 前記撮像領域には、
   隣接する前記画素の間で前記光電変換部と前記トランジスタとを電気的に分離する第３の素子分離部がさらに配され、
   前記第３の素子分離部は、前記第２の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記画素の前記光電変換部は、
   光電変換により発生した電荷を蓄積する、第１の導電型の不純物を含む電荷蓄積層を含み、
   前記撮像領域には、
   前記第１の素子分離部の下に配された、前記第１の導電型と反対の導電型である第２の導電型の不純物を含む第１の半導体領域と、
   前記第２の素子分離部の下に配された、前記第２の導電型の不純物を含む第２の半導体領域と、
   がさらに配され、
   前記第１の半導体領域の深さ方向の長さは、前記第２の半導体領域の深さ方向の長さより長い
   ことを特徴とする請求項１又は２に記載の光電変換装置。
4. 前記画素の前記光電変換部は、
   光電変換により発生した電荷を蓄積する、第１の導電型の不純物を含む電荷蓄積層を含み、
   前記撮像領域には、
   前記第１の素子分離部の下に配された、前記第１の導電型と反対の導電型である第２の導電型の不純物を含む第１の半導体領域と、
   前記第２の素子分離部の下に配された、前記第２の導電型の不純物を含む第２の半導体領域と、
   がさらに配され、
   前記第１の半導体領域における前記第２の導電型の不純物の濃度は、前記第２の半導体領域における前記第２の導電型の不純物の濃度より高い
   ことを特徴とする請求項１又は２に記載の光電変換装置。
5. 前記半導体基板は、前記複数の画素を制御する制御回路が配される周辺領域をさらに有し、
   前記周辺領域には、
   前記制御回路に含まれる複数の素子を電気的に分離する第４の素子分離部が配され、
   前記第１の素子分離部は、前記第４の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する
   ことを特徴とする請求項１又は２に記載の光電変換装置。
6. 前記第１の素子分離部の上面と前記第２の素子分離部の上面とは、前記半導体基板の表面からの高さが等しい
   ことを特徴とする請求項１から５のいずれか１項に記載の光電変換装置。
7. 請求項１から６のいずれか１項に記載の光電変換装置と、
   前記光電変換装置の撮像面へ像を形成する光学系と、
   前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、
   を備えたことを特徴とする撮像システム。
8. 光電変換部と前記光電変換部により蓄積された信号を読み出すためのトランジスタとをそれぞれ含む複数の画素が配される撮像領域を有した半導体基板を含む光電変換装置の製造方法であって、
   前記半導体基板の表面における隣接する前記画素の間で複数の前記光電変換部を電気的に分離する第１の素子分離部を形成すべき領域を選択的にエッチングすることにより、第１のトレンチを形成する第１のエッチング工程と、
   前記半導体基板の表面における隣接する前記画素の間で複数の前記トランジスタを電気的に分離する第２の素子分離部を形成すべき領域を選択的にエッチングすることにより、第２のトレンチを形成する第２のエッチング工程と、
   前記第１のトレンチに絶縁物を埋め込むことにより前記第１の素子分離部を形成するとともに、前記第２のトレンチに絶縁物を埋め込むことにより前記第２の素子分離部を形成する埋め込み工程と、
   を備え、
   前記第１のエッチング工程では、前記第２のトレンチより平面方向の幅が狭くかつ深さが浅い部分を有するように、前記第１のトレンチを形成する
   ことを特徴とする光電変換装置の製造方法。
9. 前記埋め込まれた絶縁物を研磨することにより、前記第１の素子分離部と前記第２の素子分離部とを互いに分離する研磨工程をさらに備え、
   前記第１の素子分離部は、前記第２の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する
   ことを特徴とする請求項８に記載の光電変換装置の製造方法。
10. 前記第１のエッチング工程では、前記半導体基板の表面における隣接する前記画素の間で前記光電変換部と前記トランジスタとを電気的に分離する第３の素子分離部を形成すべき領域を選択的にエッチングすることにより、第３のトレンチを形成し、
    前記埋め込み工程では、前記第３のトレンチに絶縁物を埋め込むことにより前記第３の素子分離部を形成し、
    前記研磨工程では、前記埋め込まれた絶縁物を研磨することにより、前記第１の素子分離部と、前記第２の素子分離部と、前記第３の素子分離部とを互いに分離し、
    前記第１のエッチング工程では、前記第２のトレンチより平面方向の幅が狭くかつ深さが浅い部分を有するように、前記第３のトレンチを形成し、
    前記第３の素子分離部は、前記第２の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する
    ことを特徴とする請求項９に記載の光電変換装置の製造方法。
11. 前記半導体基板は、前記複数の画素を制御する制御回路が配される周辺領域をさらに有し、
    前記第２のエッチング工程では、前記半導体基板の表面の前記周辺領域における前記制御回路に含まれる複数の素子を電気的に分離する第４の素子分離部を形成すべき領域を選択的にエッチングすることにより、第４のトレンチを形成し、
    前記埋め込み工程では、前記第４のトレンチに絶縁物を埋め込むことにより前記第４の素子分離部を形成し、
    前記研磨工程では、前記埋め込まれた絶縁物を研磨することにより、前記第１の素子分離部と、前記第２の素子分離部と、前記第４の素子分離部とを互いに分離し、
    前記第１のエッチング工程では、前記第４のトレンチより平面方向の幅が狭くかつ深さが浅い部分を有するように、前記第１のトレンチを形成し、
    前記第１の素子分離部は、前記第４の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する
    ことを特徴とする請求項９又は１０に記載の光電変換装置の製造方法。

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