JP2010087160A - 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ゲート電極間にエアギャップ構造を採用する構造において当該ゲート電極間の絶縁膜の積層を抑制しゲート電極間の寄生容量を低減できるようにする。
【解決手段】ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＳ間、ＭＧ−ＳＧＤ間に多結晶シリコン層４の上面よりも上方で且つゲート電極ＭＧ、ＳＧＳ、ＳＧＤの上面よりも下方に上面が位置するように犠牲層としてＳＯＧ膜を形成する。次に、ゲート電極ＭＧ、ＳＧＳ、ＳＧＤの上部側面およびＳＯＧ膜の上面に沿うようにＳＯＧ膜との間でエッチング選択性を有するシリコン酸化膜９を形成する。シリコン酸化膜９をゲート電極ＭＧ、ＳＧＳ、ＳＧＤの上部側面に沿ってスペーサとして残留させながらＳＯＧ膜の上面に通ずる上開口部１１ａを異方性エッチング処理によって形成し、当該上開口部１１ａを通じてＳＯＧ膜を除去する。
【選択図】図３

Description

本発明は、半導体基板上に第１のゲート絶縁膜を介して電荷蓄積層、第２のゲート絶縁膜、制御電極を積層してなるゲート電極を備えた不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置の開発において、大容量化・低コストを達成するため素子の微細化が年々進められている。例えばＮＡＮＤ型フラッシュメモリ装置においても、ワード線などの各配線ピッチの微細化が進められている。しかし微細化の進行に伴いゲート電極間の絶縁膜が薄くなることにより、配線間容量が増大することになり、素子の特性上で無視できなくなりつつある。

これを避けるためには、ゲート電極間の絶縁膜材料として一般的に使用されているシリコン酸化膜（比誘電率ε＝３．９）に代えて、比誘電率の低い材料に置き換える必要がある。そこで、比誘電率の最も低い物質である空気（比誘電率ε＝１）をゲート電極間の絶縁膜として用いるエアギャップ構成が考えられている（例えば、特許文献１、２参照）。

しかしながら、特許文献１記載の技術思想では、微細化が進むにつれゲート電極間の幅が狭くなると、空洞部の下側から積層される絶縁膜のボトム部分が厚く積層されてしまうため、ゲート電極間の寄生容量が増加してしまい好ましくない。

また、特許文献２記載の技術思想を適用しても、微細化が進むにつれゲート電極間の幅が狭くなると、例えば隣接するゲート電極間にシリコン窒化膜が形成されていると、ゲート電極間の寄生容量が増加してしまい好ましくない。
特表２００７−５０１５３１号公報 米国特許出願公開第２００７／００９６２０２号明細書

本発明は、ゲート電極間にエアギャップ構造を採用する構造において当該ゲート電極間の絶縁膜の積層を抑制しゲート電極間の寄生容量を低減できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様は、半導体基板上に第１の絶縁膜を介して、電荷蓄積層、第２の絶縁膜、制御電極を順に積層したゲート電極を複数形成する工程と、前記複数のゲート電極間において前記電荷蓄積層の上面よりも上方で且つ前記制御電極の上面よりも下方に上面が位置するようにＳＯＧ（Spin-On-Glass）膜、シリコン窒化膜またはポリシリコン膜による犠牲層を形成する工程と、前記制御電極の側面に沿うと共に前記犠牲層の上面に沿って前記犠牲層との間でエッチング選択性を有する第３の絶縁膜を形成する工程と、前記第３の絶縁膜を前記制御電極の側面に沿ってスペーサとして残留させながら前記犠牲層の上面に通ずる開口を異方性エッチング処理により形成する工程と、前記開口を通じて犠牲層を除去する工程とを備えたことを特徴としている。

本発明の一態様は、活性領域が形成された半導体基板と、前記半導体基板の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御電極と、をそれぞれ備えた複数のゲート電極と、前記複数のゲート電極間にシリコン酸化膜により形成されたゲート電極間絶縁膜であって、前記電荷蓄積層の上面より下方に位置する内下端部と、前記ゲート間絶縁膜の下面よりも上方に位置して内側に突出して形成された内突部とを備え、当該内下端部および内突部の内側に上開口部が狭窄された状態で空洞部が設けられたゲート電極間絶縁膜とを備えていることを特徴としている。

本発明によれば、ゲート電極間にエアギャップ構造を採用する構造において当該ゲート電極間の絶縁膜の積層を抑制しゲート電極間の寄生容量を低減することができる。

以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。

図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路を示している。図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に構成されている。このＮＡＮＤセルユニットＵＣは、２個（複数）の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。

図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。

図２は、メモリセル領域の一部のレイアウトパターンを示している。この図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。選択ゲート線ＳＧＬ１と活性領域Ｓａとの平面的な交差領域には選択ゲート電極ＳＧＤが構成されている。選択ゲート線ＳＧＬ２と活性領域Ｓａとの平面的な交差領域には選択ゲート電極ＳＧＳが構成されている。ワード線ＷＬと活性領域Ｓａとの平面的な交差領域にはメモリセルゲート電極ＭＧが構成されている。共通ソース線コンタクトＣＳＬが、選択ゲート線ＳＧＬ２−ＳＧＬ２間に位置してＸ方向に沿って形成されている。ビット線コンタクトＣＢａ、ＣＢｂが選択ゲート線ＳＧＬ１−ＳＧＬ１間に位置してＸ方向に離間した複数の活性領域Ｓａ上に千鳥足状に１つずつ配設されている。

図３は、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。この図３に示すように、第１導電型の半導体基板２（例えばｐ型のシリコン基板）の表層にはウェル（図示せず）が形成され当該半導体基板２の上面上にはゲート絶縁膜３が形成されている。このゲート絶縁膜３の上面上には、互いに離間して２つ（複数）のゲート電極ＳＧＤ、ＳＧＳが形成されている。また、２つの選択ゲート電極ＳＧＤ−ＳＧＳ間においては、半導体基板２の上面上にゲート絶縁膜３が形成されており、当該ゲート絶縁膜３の上面上には互いに離間して複数（例えば３２個、６４個）のメモリセルゲート電極ＭＧが形成されている。尚、半導体基板２はｎ型のシリコン基板であっても良い。

メモリセルゲート電極ＭＧは、電荷蓄積層としての浮遊ゲート電極ＦＧ、ゲート間絶縁膜５、制御電極ＣＧが積層されることにより構成されている。また、選択ゲート電極ＳＧＤ，ＳＧＳは、メモリセルゲート電極ＭＧの構成材料と同様の材料でほぼ同様の構造をなしているが、ゲート間絶縁膜５の中央に開口が形成されており、当該開口を通じて浮遊ゲート電極ＦＧと制御電極ＣＧとが一体形成されたゲート電極として構成されている。

浮遊ゲート電極ＦＧは、例えば多結晶シリコン層４により構成されており電荷蓄積層として機能する。ゲート間絶縁膜５は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）により形成されている。尚、ＯＮＯ膜の成膜前後にラジカル窒化処理を施すことによりＮＯＮＯＮ膜（シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜）として形成されていても良いし、アルミナを含有した膜により形成されていても良い。制御電極ＣＧは、例えば多結晶シリコン層６および当該多結晶シリコン層６の上部がコバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）などの何れか一種類の金属によってシリサイド化されたシリサイド層７を積層した構造をなしている。

これらのメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧＤ、ＳＧＳは、層４〜７がＹ方向に複数に分断されることによって構成されている。これらのゲート電極ＭＧ、ＳＧＤ、ＳＧＳのＹ方向両脇には半導体基板２の表層に位置してソース／ドレイン領域２ａが形成されている。尚、これらのソース／ドレイン領域２ａは、第１導電型とは逆導電型の第２導電型（Ｎ型）の不純物が導入拡散されている領域を示している。

ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間、ＭＧ−ＳＧＳ間においては、シリコン酸化膜８が、ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの下側面に沿って形成されている。また、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間、ＭＧ−ＳＧＳ間においては、シリコン酸化膜９がゲート電極ＭＧ、ＳＧＤ、ＳＧＳの上側面に沿ってスペーサとして形成されている。したがって、これらのシリコン酸化膜８および９は、ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間の絶縁膜１０として埋込まれており、絶縁膜１０の内側にはエアギャップとしての空洞部１１が設けられている。

ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間、ＭＧ−ＳＧＳ間において、絶縁膜１０は、多結晶シリコン層４の上面よりも下方に位置した内下端部１０ｂと、ゲート間絶縁膜５の下面よりも上方に位置してゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間の内側に突出して形成された内突部１０ｃとを備えている。この絶縁膜１０には、内下端部１０ｂおよび内突部１０ｃの内側に上開口部１１ａが狭窄された状態で空洞部１１が設けられている。

互いに対向するゲート電極ＳＧＳ−ＳＧＳ間、ＳＧＤ−ＳＧＤ間においては、シリコン酸化膜８が、各ゲート電極ＳＧＳ、ＳＧＤの側面に沿って形成されており、その内側にシリコン酸化膜１２、バリア膜としてのシリコン窒化膜１３、ＢＰＳＧ膜１４が順に埋め込まれている。

シリコン酸化膜１５が、プラズマＣＶＤ法によりゲート電極ＭＧ、ＳＧＳ、ＳＧＤの上面およびシリコン酸化膜９の上面に沿って形成されている。ゲート電極ＳＧＳ−ＳＧＳ間においては、共通ソース線コンタクトＣＳＬが、シリコン酸化膜１５、ＢＰＳＧ膜１４、シリコン窒化膜１３、シリコン酸化膜１０を順に貫通して半導体基板２の上面に至るまで形成されている。ゲート電極ＳＧＤ−ＳＧＤ間においては、ビット線コンタクトＣＢｂがシリコン酸化膜１５、ＢＰＳＧ膜１４、シリコン窒化膜１３、シリコン酸化膜１０を順に貫通して半導体基板２の上面に至るまで形成されている。

上記構成の製造方法について説明する。尚、本実施形態に係る特徴部分について主に説明し、その前後工程の説明は省略する。本発明の課題を解決できれば、一般的な工程でああれば付加しても良いし、必要に応じて省いても良いし、工程を入れ替えても良い。

図４に示すように、半導体基板２にウェル、チャネル形成のためのイオン注入を行った後、半導体基板２上にゲート絶縁膜３を形成する。次に、浮遊ゲート電極ＦＧ用の多結晶シリコン層４、ゲート間絶縁膜５、制御電極ＣＧ用の多結晶シリコン層６、シリコン窒化膜１７を順次堆積し、その上にレジスト（図示せず）をリソグラフィ技術によりパターンニングしＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜１７、多結晶シリコン層６、ゲート間絶縁膜５、多結晶シリコン層４を順次分断する。このときゲート絶縁膜３も必要に応じて分断する。図４はゲート電極加工後の状態を示している。

次に、図５に示すように、ＬＰ−ＣＶＤ法により多結晶シリコン層４の側面、ゲート間絶縁膜５の側面、多結晶シリコン層６の側面、シリコン窒化膜１７の側面および上面に沿ってシリコン酸化膜８を形成する。尚、図４に示す構造を形成した後、分断された各層３〜６、１７の間の表層にソース／ドレイン領域２ａ形成用の第２導電型（Ｎ型）の不純物をイオン注入する。

次に、図６に示すように、犠牲層となるＳＯＧ（Spin-On-Glass）膜１８を塗布技術により成膜する。次に、図７に示すように、ＣＭＰ（Chemical Mechanical Polishing）法によりＳＯＧ膜１８を平坦化処理する。

次に、図８に示すように、レジスト１９を塗布しメモリセルゲート電極ＭＧ用の各層４〜６を覆うようにパターンニングしマスクパターンを形成することで、選択ゲート電極ＳＧＤ−ＳＧＤ間、ＳＧＳ−ＳＧＳ間のＳＯＧ膜１８の上面を開口する。

次に、図９に示すように、希フッ酸処理などを用いて露出部のＳＯＧ膜１８を選択的に除去する。次に、図１０に示すように、レジスト１９を剥離した後、選択ゲート電極ＳＧＤ−ＳＧＤ間、ＳＧＳ−ＳＧＳ間にシリコン酸化膜をＬＰ−ＣＶＤ法により堆積しスペーサ１２として加工し、対向する選択ゲート電極ＳＧＤ−ＳＧＤ間、ＳＧＳ−ＳＧＳ間にコンタクト用の高濃度の不純物をイオン注入する。

次に、図１１に示すように、シリコン窒化膜１７の上面および上側面、ＳＯＧ膜１８およびシリコン酸化膜８の上面、スペーサ１２の上面および側面に沿ってシリコン窒化膜１３をライナー状に形成し、当該シリコン窒化膜１３の上にＢＰＳＧ膜１４を堆積し、ＣＭＰ法により平坦化処理する。

次に、図１２に示すように、ＲＩＥ法によりシリコン窒化膜１３および１７を除去処理する。次に、図１３に示すように、スパッタ法によりニッケル（Ｎｉ）膜などの金属を形成し、熱処理を施すことで多結晶シリコン層６の上部にシリサイド層７を形成し、未反応の金属を除去処理する。次に、レジスト２０を塗布した後、当該レジスト２０をパターンニングし、ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間に充填されたシリコン酸化膜８および犠牲層１８の上部を同時にエッチオフする。

次に、図１４に示すように、パターンニングされたレジスト２０を剥離し、シリコン酸化膜９を所定膜厚だけライナー状に形成することによって各ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間の上部に窪部９ａを設ける。

次に、図１５に示すように、シリコン酸化膜９を異方性エッチング処理（例えばＲＩＥ）により各ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの上側面に沿うスペーサとして加工することによって、窪部９ａの存在に応じて当該窪部９ａの形成領域のみ先にエッチング処理が進行しＳＯＧ膜１８の上面に通ずる上開口部１１ａ（開口）が設けられるようになる。次に、ＳＯＧ膜１８を例えばウェットエッチング処理により除去処理する。この場合、ＳＯＧ膜１８は、ＨＴＯによるシリコン酸化膜８や、シリコン酸化膜９よりもエッチング選択性の高い条件にて除去処理できるため、ＳＯＧ膜１８を容易に剥離できる。

次に、図１６に示すように、カバレッジの比較的悪い条件のプラズマＣＶＤ法によりシリコン酸化膜１５を堆積することで上開口部１１ａを閉塞しない程度にゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間に空洞部１１を設けた状態でシリコン酸化膜１５を所望の状態に形成できる。この場合、上開口部１１ａがシリコン酸化膜９のスペーサによって狭窄されているため、空洞部１１の下端側にシリコン酸化膜が堆積する量が少なくなり、たとえ従来よりゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間の間隔が狭くなったとしてもゲート電極間の絶縁膜１０の内下端部１０ｂの位置を多結晶シリコン層４の上面より下方に位置するように形成できる。したがって、素子間間隔の縮小化が進んだとしても隣り合う浮遊ゲート電極ＦＧ−ＦＧ間のエアギャップ構造を保つことができる。

本実施形態によれば、半導体基板２の上面上にゲート絶縁膜３、多結晶シリコン層４（浮遊ゲート電極ＦＧ）、ゲート間絶縁膜５、多結晶シリコン層６を順次積層して分断することでゲート電極ＭＧ、ＳＧＳ、ＳＧＤの積層膜構造を分断した後、当該ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＳ間、ＭＧ−ＳＧＤ間に多結晶シリコン層４の上面よりも上方で且つ制御電極ＣＧの上面よりも下方に上面が位置するようにＳＯＧ膜１８を形成し、多結晶シリコン層６の側面およびＳＯＧ膜１８の上面に沿うようにＳＯＧ膜１８との間でエッチング選択性を有するシリコン酸化膜９を形成し、当該シリコン酸化膜９を多結晶シリコン層６の側面に沿ってスペーサとして残留させながらＳＯＧ膜１８の上面に通ずる上開口部１１ａを異方性エッチング処理によって形成し、当該上開口部１１ａを通じてＳＯＧ膜１８を除去しているため、たとえ従来よりゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間の間隔が狭くなったとしても当該ゲート電極間の絶縁膜１０の内下端部１０ｂの位置を多結晶シリコン層４の上面より下方に位置するように形成できる。これにより、素子間間隔の縮小化が進んだとしても隣り合う浮遊ゲート電極ＦＧ−ＦＧ間のエアギャップ構造を保つことができる。これにより、ゲート電極間の寄生容量を低減できる。ＳＯＧ膜１８をウェットエッチングにより除去処理すると良い。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。
浮遊ゲート電極ＦＧに多結晶シリコン層６を適用した実施形態を示したが、浮遊ゲート電極ＦＧに代わる電荷蓄積層としてシリコン窒化膜を適用したＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造、ＳＯＮＯＳ構造（Silicon-Oxide-Nitride-Oxide-Silicon）を適用しても良い。

犠牲層としてＳＯＧ膜１８を適用したが、これに代えて、シリサイド層７の形成後にウェットエッチング処理などで除去できるような他の材質膜（例えばポリシリコン、シリコン窒化膜）であれば空洞部１１を良好に形成できる。制御電極ＣＧはポリゲートに適用しても良いし、金属ゲートに適用しても良い。

本発明の一実施形態を示す電気的構成図 模式的に示す平面図 要部を模式的に示す縦断面図 一製造段階を模式的に示す切断面図（その１） 一製造段階を模式的に示す切断面図（その２） 一製造段階を模式的に示す切断面図（その３） 一製造段階を模式的に示す切断面図（その４） 一製造段階を模式的に示す切断面図（その５） 一製造段階を模式的に示す切断面図（その６） 一製造段階を模式的に示す切断面図（その７） 一製造段階を模式的に示す切断面図（その８） 一製造段階を模式的に示す切断面図（その９） 一製造段階を模式的に示す切断面図（その１０） 一製造段階を模式的に示す切断面図（その１１） 一製造段階を模式的に示す切断面図（その１２） 一製造段階を模式的に示す切断面図（その１３）

符号の説明

図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３はゲート絶縁膜（第１の絶縁膜）、５はゲート間絶縁膜（第２の絶縁膜）、９はスペーサ（第３の絶縁膜）、１０はゲート電極間絶縁膜、１０ｂは内下端部、１０ｃは内突部、１１は空洞部、ＦＧは浮遊ゲート電極（電荷蓄積層）、ＣＧは制御電極、ＭＧはメモリセルゲート電極（ゲート電極）、ＳＧＳ、ＳＧＤは選択ゲート電極（ゲート電極）、Ｓａは活性領域を示す。

Claims (3)

1. 半導体基板上に第１の絶縁膜を介して、電荷蓄積層、第２の絶縁膜、制御電極を順に積層したゲート電極を複数形成する工程と、
   前記複数のゲート電極間において前記電荷蓄積層の上面よりも上方で且つ前記制御電極の上面よりも下方に上面が位置するようにＳＯＧ（Spin-On-Glass）膜、シリコン窒化膜またはポリシリコン膜による犠牲層を形成する工程と、
   前記制御電極の側面に沿うと共に前記犠牲層の上面に沿って前記犠牲層との間でエッチング選択性を有する第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜を前記制御電極の側面に沿ってスペーサとして残留させながら前記犠牲層の上面に通ずる開口を異方性エッチング処理により形成する工程と、
   前記開口を通じて犠牲層を除去する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
2. 前記犠牲層を除去するときには、ウェットエッチング処理によって除去することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
3. 活性領域が形成された半導体基板と、
   前記半導体基板の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御電極と、をそれぞれ備えた複数のゲート電極と、
   前記複数のゲート電極間にシリコン酸化膜により形成されたゲート電極間絶縁膜であって、前記電荷蓄積層の上面より下方に位置する内下端部と、前記ゲート間絶縁膜の下面よりも上方に位置して内側に突出して形成された内突部とを備え、当該内下端部および内突部の内側に上開口部が狭窄された状態で空洞部が設けられたゲート電極間絶縁膜とを備えていることを特徴とする不揮発性半導体記憶装置。

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